DE19924048A1

DE19924048A1 - Taktphasen-Berichtigungsschaltkreis

Info

Publication number: DE19924048A1
Application number: DE19924048A
Authority: DE
Inventors: Jun Bae Sung
Original assignee: Hyundai Electronics Industries Co Ltd
Current assignee: SK Hynix Inc
Priority date: 1998-05-29
Filing date: 1999-05-26
Publication date: 2000-02-03
Also published as: JP3780748B2; JP2000188533A; GB2337881B; US6137328A; TW415154B; KR100305646B1; GB9912137D0; KR19990086677A; GB2337881A

Abstract

Ein Taktphasen-Berichtigungsschaltkreis für einen Halbleiterspeicher vermindert alle Verriegelungsbereiche zur Verwendung eines Halbmischers für einen herkömmlichen Verzögerungsregelschaltkreis (DLL) und erzeugt auf diese Weise ein Taktsignal mit einer Erstverriegelungszeit und einem sehr geringfügigen Jitter. Zur Erreichung dieses Ziels ist ein Nachführungsabschnitt zwischen einem Eingangsanschluß für ein externes Taktsignal und einem Eingangsanschluß einer Verzögerungseinrichtung eines herkömmlichen DLL-Schaltkreises vorgesehen, mit einer Vielzahl von Phasenwandlern und einem Halbmischer, wobei die Phase des externen Taktsignals an die Phase des Rückkoppeltaktsignals angenähert wird. Eine Phasendifferenz zwischen dem berichtigten Signal und dem Rückkoppelsignal wird dann durch den herkömmlichen DLL-Schaltkreis vermindert. Als Ergebnis verkürzt sich die Verriegelungszeit, und die Größe des Jitters wird vermindert.

Description

Hintergrund der Erfindung Gebiet der Erfindung

Die vorliegende Erfindung betrifft einen Taktphasen-Berichti gungsschaltkreis für eine Halbleiterspeichervorrichtung. Die Erfindung betrifft insbesondere einen Taktphasen-Berichti gungsschaltkreis, der im voraus alle Schließbereiche bzw. Ver riegelungsbereiche durch Verwendung einer Halbmischereinrich tung für einen herkömmlichen Verzögerungsregelschaltkreis (der im weiteren als DLL-Schaltkreis bezeichnet wird) verwendet und auf diese Weise ein Taktsignal mit einer schnellen Verriege lungszeit und einem sehr geringen Schwanken bzw. Jitter er zeugt.

Beschreibung des Standes der Technik

In letzter Zeit wird zunehmend ein Taktphasen-Korrekturschalt kreis für synchrone dynamische Hochgeschwindigkeits-Direktzu griffsspeicher (SDRAM), einen Rambus-DRAM, einen Synclink-DRAM und ein SDRAM mit doppelter Datengeschwindigkeit usw. verwen det.

Mit zunehmender Geschwindigkeit von digitalen Systemen wird ein Phasenregelschaltkreis (im weiteren als PLL-Schaltkreis bezeichnet) oder ein DLL-Schaltkreis verwendet, um Laufzeit unterschiede zu entfernen oder die Phasendifferenz zwischen einem externen Taktsignal Extclk und einem internen Taktsignal Intclk zu beseitigen.

Der Grund dafür, daß ein PLL-Schaltkreis oder ein DLL-Schalt kreis verwendet wird, wird im folgenden erläutert.

Ein erster Grund besteht darin, daß eine Last des Taktsignals innerhalb eines Chips bzw. einer Halbleiterschaltung ansteigt und eine Verzögerung eines Takttreibers sich erhöht, falls der Integrationsgrad eines integrierten Schaltkreises ansteigt.

Falls die Verzögerung des Takttreibers zunimmt, nimmt die Vor bereitungszeit bzw. die Verbindungsaufbaudauer und eine Halte zeit bzw. Übernahmezeit zu, wodurch der Entwurf eines Systems mit einer hohen Betriebsfrequenz eingeschränkt wird. Zu diesem Zeitpunkt kann ein Laufzeitunterschied in dem Takttreiber ent fernt werden, indem man einen auf dem Chip integrierten PLL- Schaltkreis verwendet.

Ein zweiter Grund besteht darin, daß ein Taktsignal, welches den meisten Chips zugeführt wird, einen Tastgrad von 50% nicht sicherstellen kann, obwohl viele Schaltkreise einen Tastgrad von 50% verlangen. Daher empfangen die Schaltkreise ein exter nes Taktsignal mit im Vergleich mit einer internen Taktfre quenz verdoppelten Frequenz und teilen dieses externe Taktsi gnal zu dessen Gebrauch, um sicherzustellen, daß der Tastgrad 50% beträgt.

In diesem Falle besteht ein Nachteil darin, daß die Frequenz des externen Taktsignals Extclk zunimmt, wodurch der PLL- Schaltkreis verwendet werden muß, um den Tastgrad sicherzu stellen.

Ein dritter Grund besteht darin, daß ein Mikroprozessor im allgemeinen bei einer Frequenz betrieben wird, die höher ist als die Frequenz des externen Taktsignals Extclk. Dies ist sehr nützlich bei einem Systementwurf. Falls der PLL-Schalt kreis bei der Systemauslegung eingesetzt wird, kann ein inter nes Taktsignal mit einer Frequenz erzeugt werden, die höher ist als die Frequenz des externen Taktsignals.

Die vorliegende Erfindung betrifft einen DLL-Schaltkreis.

Der DLL-Schaltkreis schafft eine koinzidente bzw. übereinstim mende Phase zwischen dem externen Taktsignal Extclk und dem internen Taktsignal Intclk. Fig. 1 zeigt ein Blockdiagramm eines herkömmlichen DLL-Schaltkreises.

Wie aus Fig. 1 hervorgeht, enthält der herkömmliche DLL- Schaltkreis:
einen Phasendetektor 30 zur Erfassung einer Phasendifferenz zwischen einem externen Taktsignal Extclk und einem Rückkop peltaktsignal Fbclk;
eine Steuereinrichtung 20, die ein Ausgangssignal des Phasen detektors 30 als Eingangssignal empfängt und eine Verzöge rungseinrichtung 10 steuert;
eine Verzögerungseinrichtung 10, die ein Steuersignal von der Steuereinrichtung 20 als Eingangssignal empfängt und eine Ver zögerung einstellt; und
einen Modell- bzw. Nachbildungsabschnitt 40 zur Nachbildung einer realen physikalischen Verzögerung.

Die Steuereinrichtung 20 kann entsprechend dem Typ der Verzö gerungseinrichtung 10 unterschiedlich aufgebaut sein.

Fig. 2 zeigt ein Blockdiagramm eines DLL-Schaltkreises, bei dem eine Zähleinrichtung 22 und ein Digital-/Analogwandler 21 für den Fall einer Verzögerungseinrichtung 10 vom analogen Typ als Steuereinrichtung 20 verwendet werden.

Fig. 3 ist ein Blockdiagramm eines DLL-Schaltkreises, bei dem eine elektrische Ladungspumpe 23 als eine Steuereinrichtung 20 bei einer Verzögerungseinrichtung 10 vom analogen Typ verwen det wird.

Fig. 4 ist ein Blockdiagramm eines DLL-Schaltkreises, bei dem eine Zähleinrichtung 22 und eine Auswahleinrichtung 24 als Steuereinrichtung 20 bei einer Verzögerungseinrichtung vom digitalen Typ verwendet werden.

Wie aus den Fig. 2-3 hervorgeht, kann im Falle einer analogen Verzögerungseinrichtung die Steuereinrichtung 20 als ein Digi tal-/Analogwandler 21 sowie eine Zähleinrichtung 22 oder als eine elektrische Ladungspumpe 23 aufgebaut sein. Im Falle ei ner digitalen Verzögerungseinrichtung, wie sie in Fig. 4 ge zeigt ist, kann die Steuereinrichtung 20 aus einer Auswahlein richtung bzw. einem Selektor 24 und einer Zähleinrichtung 22 aufgebaut werden.

Während des Betriebes des in Fig. 1 dargestellten herkömmli chen DLL-Schaltkreises erfaßt der Phasendetektor 30 eine Pha sendifferenz zwischen einem externen Taktsignal Extclk und einem Rückkoppeltaktsignal Fbclk über den Nachbildungsab schnitt 40 und sendet ein logisch hohes oder logisch niedriges Signal an die Steuereinrichtung 20.

Die Steuereinrichtung 20 empfängt das logisch hohe oder lo gisch niedrige Signal, welches durch den Phasendetektor 30 erzeugt wird, und steuert die Verzögerungseinrichtung 10. Die Verzögerungszeit der Verzögerungseinrichtung 10 wird durch ein von der Steuereinrichtung 20 ausgegebenes Ausgangssignal ge steuert. Indem man diesen Schritt wiederholt durchführt, wird dieselbe Phasendifferenz zwischen dem externen Taktsignal und dem internen Taktsignal erreicht.

Nimmt man an, daß eine minimale Verzögerungszeit der Verzöge rungseinrichtung 10 durch einen Schritt festgelegt ist, kann die Steuereinrichtung 20 keine Verzögerungszeit steuern, die kürzer ist als ein Schritt. Nimmt man an, daß die Maximalver zögerungszeit der Verzögerungseinrichtung 10 als eine Maximal verzögerung definiert wird, bestimmt deren Größe den Bereich einer Betriebsfrequenz für den DLL-Schaltkreis. Dies bedeutet, daß der Betrieb des DLL-Schaltkreises durch die Größe der Ma ximalverzögerung beschränkt ist. Aus diesem Grunde sollte bei dem herkömmlichen DLL-Schaltkreis die Größe der Maximalverzö gerung erhöht werden, um die Größe von einem Schritt zu ver mindern und somit den Betriebsfrequenzbereich zu erweitern. Folglich nimmt die Fläche, welche durch die Verzögerungsein richtung 10 eingenommen wird, zu, wodurch ein Problem für die Effektivität des DLL-Schaltkreises entsteht.

Zusammenfassung der Erfindung

Entsprechend ist die vorliegende Erfindung auf einen Taktpha sen-Berichtigungsschaltkreis gerichtet, der im wesentlichen die oben genannten Probleme aufgrund der Beschränkungen und Nachteile beim Stand der Technik vermeidet.

Es ist daher die Aufgabe der vorliegenden Erfindung, einen Taktphasen-Berichtigungsschaltkreis zu schaffen, der eine Vielzahl von Phasenwandlern und eine Halbmischereinrichtung zwischen einem externen Taktsignal-Eingangsanschluß und einer Verzögerungseinrichtung besitzt, die Verriegelungszeit eines DLL-Schaltkreises verbessert und den Umfang von Schwankungen bzw. einem Jitter vermindert.

Die vielen Phasenwandler werden in Reihe miteinander geschal tet und durch ein Rückkoppeltaktsignal gesteuert, welches von dem Nachbildungsabschnitt erzeugt wird. Ein phasengesteuertes externes Taktsignal, das durch die Halbmischereinrichtung er zeugt wird, wird auf die Verzögerungseinrichtung übertragen bzw. zu dieser gesendet.

Zur Lösung der oben genannten Aufgaben enthält in einem Takt phasen-Berichtigungsschaltkreis zum Empfang eines externen Taktsignal und zur Erzeugung eines internen Taktsignals der Taktphasen-Berichtigungsschaltkreis:
eine Verzögerungseinrichtung zur Erzeugung eines internen Taktsignals;
einen Nachbildungsabschnitt zum Empfang des internen Taktsi gnals, das von der Verzögerungseinrichtung erzeugt wird, als ein Eingangssignal und zur Erzeugung des Rückkoppeltaktsi gnals;
einen Phasendetektor zum Empfang des externen Taktsignals und des Rückkoppeltaktsignals, das durch den Nachbildungsabschnitt erzeugt wird, und zum Vergleich einer Phase des externen Takt signals mit einer Phase des Rückkoppeltaktsignals und zur Er zeugung eines Erfassungssignals;
eine Steuereinrichtung, die durch das Erfassungssignal betrie ben wird, welches von dem Phasendetektor erzeugt wird, und die ein Steuersignal zur Steuerung der Verzögerungseinrichtung an die Verzögerungseinrichtung überträgt; und
einen Nachführungsabschnitt, der das externe Taktsignal, ein externes Inversionstaktsignal zur Invertierung des externen Taktsignals und das Rückkoppeltaktsignal empfängt und eine Phasendifferenz zwischen dem externen Taktsignal und dem Rück koppeltaktsignal vermindert, wobei die Verzögerungseinrich tung, die ein Ausgangssignal von dem Verfolgungsabschnitt als ein Eingangssignal empfängt, durch ein von der Steuereinrich tung abgegebenes Steuersignal gesteuert wird und das interne Taktsignal erzeugt.

Der Verfolgungsabschnitt bzw. Nachführungsabschnitt enthält eine Vielzahl von Phasenwandlern, die in Reihe miteinander geschaltet sind. Die Vielzahl von Phasenwandlern erfaßt eine Phase des Rückkoppeltaktsignals und nähert die externe Taktphase an die Rückkoppeltaktphase sequentiell an.

Bei einer weiteren Ausführungsform der vorliegenden Erfindung enthält in einem Taktphasen-Berichtigungsschaltkreis zum Emp fang eines externen Taktsignals und zur Erzeugung eines inter nen Taktsignals der Taktphasen-Berichtigungsschaltkreis:
einen Nachbildungsabschnitt zum Empfang des internen Taktsi gnals als Eingangssignal und zur Erzeugung eines Rückkoppel taktsignals;
eine Vielzahl von Phasenwandlern, die in Reihe geschaltet sind und das externe Taktsignal, das invertierte externe Taktsignal sowie das Rückkoppeltaktsignal empfangen und eine Phasendiffe renz zwischen dem externen Taktsignal und dem Rückkoppeltakt signal vermindern; und
eine Halbmischereinrichtung, die ein Paar der Ausgangssignale der Vielzahl von Phasenwandlern empfängt, wobei die Ausgangs signale eine unterschiedliche Phase aufweisen, und das interne Taktsignal erzeugt, das eine Phase mit einem dazwischen lie genden Wert der Phasendifferenz zwischen dem Paar von Aus gangssignalen besitzt, wobei die Vielzahl von Phasenwandlern eine Phase des Rückkoppeltaktsignals erfassen und sequentiell eine Phase des externen Taktsignals an die Phase des Rückkop peltaktsignals annähern.

Zusätzliche Merkmale und Vorteile der Erfindung werden in der folgenden Beschreibung erläutert.

Die Aufgabe und Vorteile der Erfindung werden durch den Aufbau realisiert und erhalten, der in der Beschreibung und den Pa tentansprüchen sowie den beigefügten Zeichnungen dargelegt ist.

Es sei angemerkt, daß sowohl die obige allgemeine Beschreibung als auch die nachfolgende genaue Beschreibung beispielhaft und erläuternd sind und dazu dienen, weitergehende Erklärungen der beanspruchten Erfindung zu liefern.

Kurze Beschreibung der Zeichnungen

Weitere Aufgaben und Vorteile der vorliegenden Erfindung wer den aus der folgenden Beschreibung unter Bezugnahme auf die beigefügten Zeichnungen deutlich.

Es zeigen:

Fig. 1 ein Blockdiagramm eines herkömmlichen DLL-Schalt kreises;

Fig. 2 ein Blockdiagramm eines herkömmlichen DLL-Schalt kreises, bei dem eine Zähleinrichtung und ein Digi tal-/Analogwandler als Steuereinrichtung bei einer analogen Verzögerungseinrichtung verwendet werden;

Fig. 3 ein Blockdiagramm eines herkömmlichen DLL-Schalt kreises, bei dem eine elektrische Ladungspumpe als Steuereinrichtung für eine analoge Verzögerungsein richtung verwendet wird;

Fig. 4 ein Blockdiagramm eines herkömmliche DLL-Schaltkrei ses, bei dem eine Zähleinrichtung und eine Auswahl einrichtung als Steuereinrichtung für eine digitale Verzögerungseinrichtung verwendet werden;

Fig. 5 ein Blockdiagramm eines DLL-Schaltkreises gemäß der vorliegenden Erfindung;

Fig. 6 ein Blockdiagramm eines DLL-Schaltkreises, der schnell eine Phasendifferenz korrigiert, indem er einen ersten Phasenwandler, einen zweiten Phasen wandler und einen Halbmischer in einem Verfolgungs- bzw. Nachführungsabschnitt gemäß Fig. 5 entsprechend einer bevorzugten Ausführungsform der vorliegenden Erfindung verwendet;

Fig. 7 ein detailliertes Blockdiagramm eines ersten Phasen wandlers, wie er in Fig. 6 gezeigt ist;

Fig. 8 ein detailliertes Blockdiagramm eines zweiten Pha senwandlers, wie er in Fig. 6 dargestellt ist;

Fig. 9 ein detailliertes Blockdiagramm des in Fig. 6 darge stellten Halbmischers;

Fig. 10 ein Blockdiagramm eines DLL-Schaltkreises, der schnell eine Phasendifferenz korrigiert bzw. berich tigt, indem er eine Vielzahl von Phasenwandlern ge mäß einer weiteren bevorzugten Ausführungsform der vorliegenden Erfindung verwendet;

Fig. 11 ein Betriebsphasendiagramm in bezug auf Fig. 6; und

Fig. 12 ein Betriebsphasendiagramm in bezug auf Fig. 10.

Genaue Beschreibung der bevorzugten Ausführungsform

Eine bevorzugte Ausführungsform der vorliegenden Erfindung wird nunmehr im Detail unter Bezugnahme auf die beigefügten Zeichnungen beschrieben.

Die Bezeichnung "obere Grenze" wird nunmehr innerhalb der Be schreibung verwendet, um den Phasenbereich zu unterteilen. Falls eine Taktphase sich beispielsweise zwischen 0° und 90° befindet, wird sie als "1 obere Grenze" bezeichnet. Falls sich eine Taktphase zwischen 90° und 180° befindet bzw. positioniert ist, wird sie als "2 obere Grenze" bezeichnet. Falls sich eine Taktphase zwischen 180° und 270° befindet, wird sie als "3 obere Grenze" bezeichnet. Falls eine Taktphase sich schließ lich zwischen 270° und 360° befindet, wird sie als "4 obere Grenze" bezeichnet.

Fig. 5 ist ein Blockdiagramm eines DLL-Schaltkreises gemäß der vorliegenden Erfindung.

Wie aus Fig. 5 hervorgeht, befindet sich eine Phase eines ex ternen Taktsignals Extclk zuvor nahe einer Phase eines Rück koppeltaktsignals Fbclk, da ein Verfolgungs- bzw. Nachfüh rungsabschnitt 50 dem in Fig. 1 gezeigten herkömmlichen DLL- Schaltkreis hinzugefügt ist. Eine Phasendifferenz zwischen einem Taktsignal, welches durch den Nachführungsabschnitt 50 ausgeglichen wird, und zwischen einem Rückkoppeltaktsignal Fbclk wird danach durch den herkömmlichen DLL-Schaltkreis ver mindert, so daß ein Taktsignal mit einer schnellen Verriege lungszeit und einem sehr geringfügigen Schwanken bzw. Jitter erzeugt wird. Der gezeigte Verfolgungs- bzw. Nachführungsab schnitt 50 wird nunmehr im Detail beschrieben.

Fig. 6 ist ein Blockdiagramm eines DLL-Schaltkreises gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung.

Wie aus Fig. 6 hervorgeht, enthält der DLL-Schaltkreis gemäß der vorliegenden Erfindung:
einen Nachführungsabschnitt 50 zum Empfang zweier externer Taktsignale Extclk und /Extclk, die eine Phasendifferenz von 180° zwischen sich besitzen, und zum Empfang eines Rückkoppel taktsignals Fbclk;
einen Verzögerungsabschnitt 10, der ein Ausgangssignal AUS23 des Nachführungsabschnittes 50 als Eingangssignal empfängt, eine Verzögerungszeit durch ein Ausgangssignal der Steuerein richtung 20 steuert und ein internes Taktsignal Intclk er zeugt;
einen Nachbildungsabschnitt 40, der das interne Taktsignal Intclk als Eingangssignal empfängt und ein Rückkoppeltaktsi gnal Fbclk erzeugt;
einen Phasendetektor 30, der die Phase des Rückkoppeltaktsi gnals Fbclk, das durch den Nachbildungsabschnitt 40 erzeugt wird, mit der Phase eines externen Taktsignals Extclk ver gleicht und ein logisch hohes oder logisch niedriges Signal an die Steuereinrichtung 20 abgibt; sowie
eine Steuereinrichtung 20, die ein Ausgangssignal des Phasen detektors 30 als Eingangssignal erhält und ein Signal zur Steuerung des Verzögerungsabschnittes 20 erzeugt.

Der Nachführungsabschnitt 50 enthält:
einen ersten Phasenwandler 51 zum Empfang zweier externer Taktsignale Extclk und /Extclk mit einer dazwischenliegenden Phasendifferenz von 180° sowie zum Empfang eines Rückkoppel taktsignals Fbclk;
einen zweiten Phasenwandler 53 zum Empfang zweier Ausgangssi gnale AUS11 und AUS12 von dem ersten Phasenwandler 51 und zum Empfang eines Rückkoppeltaktsignals Fbclk; sowie
einen Halbmischer 100 zum Empfang zweier Ausgangssignale AUS21 und AUS22 von dem zweiten Phasenwandler 53 und zur Erzeugung eines Ausgangssignals AUS23.

Die Arbeitsweise des DLL-Schaltkreises gemäß der ersten bevor zugten Ausführungsform, wie sie in Fig. 6 dargestellt ist, wird im folgenden beschrieben.

Sobald die externen Taktsignale Extclk und /Extclk dem ersten Phasenwandler 51 zugeführt werden, wählt der erste Phasenwand ler 51 eine obere Grenze einschließlich des Rückkoppeltaktsi gnals Fbclk aus den vier Arten von oberen Grenzen aus und ge neriert zwei Ausgangssignale AUS11 und AUS12, die als Standard der ausgewählten bzw. selektierten oberen Grenze verwendet werden.

Zum besseren Verständnis wird die Arbeitsweise des in Fig. 6 dargestellten DLL-Schaltkreises unter Bezugnahme auf die Fig. 11 genauer beschrieben, welche das Operationsphasendia gramm des in Fig. 6 dargestellten Schaltkreises zeigen.

Falls eine Rückkoppelphase sich innerhalb der "2 oberen Gren ze" befindet, wird ein Signal mit der Phase A und ein externes Taktsignal /Extclk ausgewählt und dem zweiten Phasenwandler 53 zugeführt.

Ein detailliertes Blockdiagramm des ersten Phasenwandlers 51 zur Erzeugung des Signals mit der Phase A und des externen Taktsignals /Extclk ist in Fig. 7 dargestellt.

Wie aus Fig. 7 hervorgeht, enthält der erste Phasenwandler 51:
einen Halbmischer 51-1 zum Empfang zweier externer Taktsignale Extclk und /Extclk und zur Erzeugung zweier Ausgangssignale AUS1 und AUS2;
einen ersten Phasendetektor 51-3, welcher das externe Taktsi gnal Extclk und ein Rückkoppeltaktsignal Fbclk als ein Ein gangssignal empfängt, die Phase des externen Taktsignals Extclk mit einer Phase des Rückkoppeltaktsignals Fbclk ver gleicht und ein Ausgangssignal SEL1 erzeugt;
einen ersten Multiplexer 51-7, welcher die zwei Ausgangssigna le AUS1 und AUS2 von dem Halbmischer 51-1 als Eingangssignal empfängt und ein Ausgangssignal AUS11 gesteuert durch das Aus gangssignal SEL1 des ersten Phasendetektors 51-3 generiert; einen zweiten Phasendetektor 51-5, welcher das Ausgangssignal AUS11 des ersten Multiplexers 51-7 und das Rückkoppeltaktsi gnal Fbclk empfängt, die Phase des Ausgangssignals AUS11 mit der Phase des Rückkoppeltaktsignals Fbclk vergleicht und ein Ausgangssignal SEL2 generiert; sowie
einen zweiten Multiplexer 51-9, welcher zwei externe Taktsi gnale Extclk und /Extclk als Eingangssignal empfängt und ein Ausgangssignal AUS12 gesteuert durch das Ausgangssignal SEL2 des zweiten Phasendetektors 51-5 erzeugt.

Das Signal mit der Phase A und das externe Taktsignal /Extclk werden unter Bezugnahme auf die Fig. 7 beschrieben.

Wie aus Fig. 11 hervorgeht, erzeugt der Halbmischer 51-1 zu nächst ein Signal mit einer Phase A und ein Signal mit einer Phase /A.

Der Halbmischer 51-1 funktioniert als eine analoge Multipli ziereinrichtung. Bezüglich der Phase empfängt der Halbmischer 51-1 zwei Signale mit unterschiedlicher Phase als Eingang und erzeugt ein Signal, dessen Phase einem zwischen den beiden Phasen liegenden Wert bzw. einer dazwischenliegenden Phase entspricht.

Dementsprechend empfängt der erste Phasenwandler 51 die zwei externen Taktsignale Extclk sowie /Extclk, erzeugt ein Signal A mit einer Phase 90° und ein Signal /A mit einer Phase 270° und gibt die zwei Signale A und /A an den ersten Multiplexer 51-7 ab.

In der Zwischenzeit empfängt der erste Phasendetektor 51-3 das externe Taktsignal Extclk und das Rückkoppeltaktsignal Fbclk als Eingangssignal und vergleicht die Phase des externen Takt signals Extclk mit der Phase des Rückkoppeltaktsignals Fbclk.

Da der erste Phasendetektor 51-3 eine Phasendifferenz von 180° erfassen kann, gibt der erste Phasendetektor 51-3 ein Signal SEL1 an den ersten Multiplexer 51-7 ab, um den ersten Multi plexer 51-7 dazu zu veranlassen, ein Signal mit einer Phase A auszuwählen bzw. zu selektieren. Auf diese Weise erzeugt der erste Multiplexer 51-7 ein Signal AUS11 mit einer Phase A.

Der zweite Phasendetektor 51-5 erfaßt eine Phasendifferenz zwischen dem Signal A und dem Rückkoppeltaktsignal Fbclk. Da die Phase des Rückkoppeltaktsignals Fbclk in bezug auf das Si gnal A, wie es in Fig. 11 dargestellt ist, innerhalb eines Bereichs von 180° liegt, überträgt der zweite Phasendetektor 51-5 ein Signal SEL2 an einen zweiten Multiplexer 51-9, um den zweiten Multiplexer 51-9 dazu zu veranlassen, das externe Taktsignal /Extclk zu selektieren bzw. auszuwählen. Auf diese Weise erzeugt der zweite Multiplexer 51-9 das externe Taktsi gnal /Extclk als ein Ausgangssignal AUS12.

Die beiden Referenzsignale A und /Extclk, die durch die oben genannten Schritte ausgewählt werden, werden daraufhin an den zweiten Phasenwandler 53 abgegeben, wie aus Fig. 6 hervorgeht.

Der zweite Phasenwandler 53 selektiert und erzeugt ein Signal AUS21 mit einer dazwischen gelegenen Phase, die zwischen dem Signal mit der Phase A und dem Signal /Extclk, das von dem ersten Phasenwandler 51 erzeugt wird, liegt. Der zweite Pha senwandler 53 wählt ein Signal aus, das zwischen dem Signal mit der Phase A und dem Signal /Extclk liegt, und gibt dann das ausgewählte Signal als ein Ausgangssignal AUS22 ab. Wie aus Fig. 11 hervorgeht, wird ein Signal mit der Phase B als ein Ausgangssignal AUS21 erzeugt, und das Signal /Extclk wird als weiteres Ausgangssignal AUS22 generiert.

Fig. 8 ist ein detailliertes Blockdiagramm des zweiten Phasen wandlers 53, wie er in Fig. 6 dargestellt ist.

Wie aus Fig. 8 hervorgeht, enthält der zweite Phasenwandler 53:
einen Halbmischer 53-1, der zwei Ausgangssignale AUS11 und AUS12 als Eingangssignale empfängt und ein Ausgangssignal AUS21 erzeugt;
einen dritten Phasendetektor 53-3, der das Ausgangssignal AUS21 des Halbmischers 53-1 und ein Rückkoppeltaktsignal Fbclk empfängt, eine Phase des Ausgangssignals AUS21 mit einer Phase des Rückkoppeltaktsignals Fbclk vergleicht und ein Ausgangs signal SEL1 mit einem logisch hohen und einem logisch niedri gen Pegel erzeugt; und
einen dritten Multiplexer 53-5, der zwei Ausgangssignale AUS11 und AUS12 von dem ersten Phasenwandler 51 als Eingangssignale empfängt und ein Ausgangssignal AUS22 gesteuert durch das Aus gangssignal SEL1 des dritten Phasendetektors 53-3 erzeugt.

Die Arbeitsweise bzw. die Operationen des zweiten Phasenwand lers 53 werden unter Bezugnahme auf die Fig. 11 beschrieben.

Der Halbmischer 53-1 empfängt das Signal A und das Signal /Extclk, welches durch den ersten Phasenwandler 51 erzeugt wird, und generiert ein Signal B mit einer Mittelphase bzw. dazwischen gelegenen Phase, die zwischen dem Signal A und dem Signal /Extclk als ein Ausgangssignal AUS21 liegt.

Der dritte Phasendetektor 53-3 empfängt in der Zwischenzeit das Signal A, das durch den Halbmischer 53-1 generiert wird, und das Rückkoppeltaktsignal Fbclk als Eingang und detektiert eine Phasendifferenz zwischen dem Signal A und dem Rückkoppel taktsignal Fbclk. Da die Phase des Rückkoppeltaktsignals Fbclk innerhalb eines Bereichs von 180° in bezug auf das Signal B liegt, überträgt der dritte Phasendetektor 53-3 ein Ausgangs signal SEL1 an einen dritten Multiplexer 53-5, um den dritten Multiplexer 53-5 dazu zu veranlassen, das Taktsignal /Extclk zu selektieren.

Der dritte Multiplexer 53-5 selektiert das Taktsignal /Extclk zwischen dem Signal A und dem Taktsignal /Extclk, gesteuert durch das Signal SEL1, und erzeugt schließlich das Taktsignal /Extclk als ein Ausgangssignal AUS22.

Das Signal B und das Taktsignal /Extclk, die durch den zweiten Phasenwandler 53 erzeugt werden, werden als Eingangssignale dem letzten Halbmischer 100 zugeführt.

Fig. 9 ist ein detailliertes Blockdiagramm des in Fig. 6 dar gestellten Halbmischers 100. Der Halbmischer 100 erzeugt ein Signal mit einer dazwischen gelegenen Phase, die zwischen den beiden Eingangssignalen liegt. Wie aus Fig. 11 hervorgeht, werden die Signale B und /Extclk, die von dem zweiten Phasen wandler 53 erzeugt werden, als Eingangssignale den Eingangs anschlüssen der Signale AUS21 und AUS22 zugeführt. Die inver tierten Signale /B und Extclk der Signale B und /Extclk werden den Eingangsanschlüssen /AUS21 und /AUS22 zugeführt, wodurch der Ausgangsanschluß AUS23 ein Signal C erzeugt, wie in Fig. 11 dargestellt ist.

Wie aus Fig. 6 hervorgeht, vermindert der herkömmliche DLL- Teil graduell eine Phasendifferenz zwischen dem Ausgangssignal AUS23 (d. h. dem Signal C in Fig. 11) des Halbmischers 100 und dem Rückkoppeltaktsignal Fbclk.

Wie in Fig. 11 gezeigt, liegt die Phase des Rückkoppeltaktsi gnals Fbclk zwischen dem Signal B und dem Taktsignal /Extclk, wobei das Signal mit der Phase C durch den herkömmlichen DLL- Schaltkreis derart bewegt bzw. verschoben wird, daß das Signal mit der Phase C neben der Phase des Rückkoppeltaktsignals Fbclk zu liegen kommt. Dementsprechend ist der herkömmliche DLL-Schaltkreis derart ausgelegt, daß er lediglich innerhalb des Intervalls 1 frei beweglich ist. D.h., der herkömmliche DLL-Schaltkreis ist derart ausgelegt, daß sein Verriegelungs bereich innerhalb eines Bereichs von 45° (± 22,5°) liegt.

Nimmt man an, daß derselbe Block wie der zweite Phasenwandler 53 zusätzlich zu Fig. 6 vorgesehen ist, wird das Ausgangssi gnal AUS23 des letzten Halbmischers 100 zu einem Signal mit einer Phase D, wie es in Fig. 11 dargestellt ist. Daher ist der herkömmliche DLL-Schaltkreis derart ausgelegt, daß er le diglich innerhalb des Intervalls 2 frei beweglich ist. Dies bedeutet, daß der herkömmliche DLL-Schaltkreis derart ausge legt ist, daß sein Verriegelungsbereich innerhalb eines Be reichs von 22,5° (± 11,25°) liegt.

Fig. 10 ist ein Blockdiagramm eines DLL-Schaltkreises gemäß einer zweiten bevorzugten Ausführungsform der vorliegenden Erfindung.

Wie aus Fig. 10 hervorgeht, enthält der DLL-Schaltkreis gemäß der zweiten bevorzugten Ausführungsform: N-Phasenwandler (er ste, zweite, dritte, . . . N-te Phasenwandler), die in Reihe zwischen den Eingangsanschlüssen der beiden externen Taktsi gnale Extclk und /Extclk und einem Eingangsanschluß eines Halbmischers 6 zur Erzeugung eines internen Taktsignals Intclk in Reihe geschaltet sind; und einen Nachbildungsabschnitt 7, der das interne Taktsignal Intclk, welches durch den Halbmi scher 6 erzeugt wird, als Eingangssignal erhält und ein Rück koppeltaktsignal Fbclk an jeden Phasenwandler abgibt.

Der erste Phasenwandler 1, der eine obere Grenze unter den 4 oberen Grenzen selektiert, sollte positiv verwendet werden, wobei der detaillierte Schaltkreis identisch mit demjenigen ist, der in Fig. 7 dargestellt ist.

Der zweite Phasenwandler 2 bis der n-te Phasenwandler 5 besit zen denselben Aufbau, wie er in Fig. 8 dargestellt ist. Das detaillierte Schaltkreisdiagramm des Halbmischers 6 ist in Fig. 9 gezeigt.

Die Operationen bzw. die Betriebsweise der oben beschriebenen bevorzugten zweiten Ausführungsform, die von dem ersten Pha senwandler zu dem vierten Phasenwandler reichen, werden im weiteren unter Bezugnahme auf Fig. 12 beschrieben.

Der erste Phasenwandler 1 empfängt die externen Taktsignale Extclk und /Extclk, die eine Phasendifferenz von 180° zwischen sich aufweisen, und generiert zwei Ausgangssignale AUS11 und AUS12.

Falls sich die Phase des Rückkoppeltaktsignals Fbclk innerhalb der "1 oberen Grenze", wie in Fig. 12 gezeigt, befindet, er zeugt der erste Phasenwandler 1 ein Signal mit der Phase A als Ausgangssignal AUS11 und erzeugt ein Signal mit der Phase B als Ausgangssignal AUS12.

Das Signal mit der Phase A ist zu diesem Zeitpunkt das gleiche Signal wie das externe Taktsignal Extclk.

Der zweite Phasenwandler 2 empfängt die Ausgangssignale AUS11 und AUS12 als Eingangssignale und erzeugt die Ausgangssignale AUS21 und AUS22. Wie in Fig. 12 gezeigt, welches ein Opera tionsphasendiagramm unter Bezugnahme auf Fig. 10 darstellt, erzeugt der zweite Phasenwandler 2 das Signal mit der Phase C als Ausgangssignal AUS21 und erzeugt ein Signal mit der Phase A (die gleiche Phase wie das Signal Extclk) als Ausgangssignal AUS22, da eine Phase des Rückkoppeltaktsignals Fbclk außerhalb der Phase des Signals C um 180° liegt bzw. positioniert ist.

Ein dritter Phasenwandler 3 empfängt die Ausgangssignale AUS21 (d. h. C in Fig. 12) und AUS22 (d. h. A in Fig. 12) als Ein gangssignal und erzeugt zwei Ausgangssignale AUS31 und AUS32.

Wie man aus Fig. 12 erkennen kann, wird das Signal mit der Phase D als Ausgangssignal AUS31 und das Signal mit der Phase C als Ausgangssignal AUS32 erzeugt, weil eine Phase des Rück koppeltaktsignals Fbclk sich innerhalb eines Bereichs von 180° in bezug auf die Phase des Signals D befindet.

Ein vierter Phasenwandler 4 empfängt zwei Signale C und D, wie sie in Fig. 12 dargestellt sind, als Eingangssignale und er zeugt ein Signal mit der Phase C, weil ein Signal der Phase E und die Phase des Rückkoppeltaktsignals Fbclk sich innerhalb eines Bereichs von 180° im Vergleich zu der Phase des Signals E befinden.

Der letzte Halbmischer 6 empfängt zwei Signale C und E, wie in Fig. 12 dargestellt, als Eingangssignale und erzeugt ein Si gnal (d. h. F in Fig. 12) mit einer dazwischen gelegenen Phase als Ausgangssignal Intclk.

Dementsprechend befindet sich die Phase des Rückkoppeltaktsi gnals Fbclk positiv innerhalb des Intervalls 3 in Fig. 12 mit einer maximalen Phasendifferenz zwischen dem externen Taktsi gnal und dem Rückkoppeltaktsignal Fbclk, wie im folgenden er läutert.

Das letzte Ausgangssignal Intclk besitzt den folgenden Bereich
- (PI/2^(N+1)<Intclk<-(PI/2^(N+1),
wobei PI : π, 180°.

Der Nachbildungsabschnitt 7 in Fig. 10 weist eine feste Ver zögerung auf, so daß das Rückkoppeltaktsignal Fbclk den fol genden Bereich besitzt:
- (PI/2^(N+1)<Intclk< (PI/2^(N+1),
wobei PI : π, 180°.

Die maximale Phasendifferenz zwischen dem externen Taktsignal und dem Rückkoppeltaktsignal wird dementsprechend PI/2^(N+1). Der oben genannte Schaltkreis enthält erste bis vierte Phasenwand ler 1-4, wobei die maximale Phasendifferenz zwischen dem ex ternen Taktsignal und dem Rückkoppeltaktsignal beträgt:
PI/2^(N+1) = PI/2⁵ = PI/32 = 5,625°.

Die maximale Phasendifferenz wird auf diese Weise mit einer Produktspezifikation des internen Taktsignals Intclk erfüllt.

Wie bereits beschrieben, gleicht die vorliegende Erfindung zuvor eine Phase des externen Taktsignals aus, indem sie eine Vielzahl von Phasenwandlern verwendet, und legt das ausgegli chene Signal an den herkömmlichen DLL-Schaltkreis derart an, daß ein DLL-Schaltkreis geschaffen werden kann, der im Ver gleich zu dem herkömmlichen DLL-Schaltkreis eine um einen Schritt kürzere Schrittweise besitzt. Da die vorliegende Er findung alle Verriegelungsbereiche aufweist, wird der Verrie gelungsbereich im Vergleich zu dem herkömmlichen Verriegelungsbereich von 180° stark verbessert. Zusätzlich kann durch die vorliegende Erfindung der Frequenzbereich vergrößert werden. Wie man aus der zweiten bevorzugten Ausführungsform erkennen kann, verkörpert die vorliegende Erfindung eine Funktion des DLL-Schaltkreises durch Erhöhung der Anzahl von Phasenwandlern, ohne einen allgemeinen DLL-Schaltkreis entsprechend einer geforderten Produktspezifikation zu verwenden. Dementsprechend kann die Qualität zweckmäßig in allen Anwendungsfeldern des DLL-Schaltkreises gesteuert werden.

Es sei angemerkt, daß verschiedene Modifikationen für den Fachmann deutlich sind und durch ihn umgesetzt werden können, ohne vom Umfang der Erfindung abzuweichen.

Claims

1. Taktphasen-Berichtigungsschaltkreis zum Empfang eines externen Taktsignals zur Erzeugung eines internen Taktsi gnals, wobei der Taktphasen-Berichtigungsschaltkreis auf weist:
eine Verzögerungseinrichtung zur Erzeugung des internen Taktsignals;
einen Nachbildungsabschnitt zum Empfang des internen Taktsignals, welches von der Verzögerungseinrichtung er zeugt wird, als Eingangssignal und zur Erzeugung eines Rückkoppeltaktsignals;
einen Phasendetektor zum Empfang des externen Taktsignals und des Rückkoppeltaktsignals, die durch den Nachbil dungsabschnitt erzeugt werden, und zum Vergleichen der Phase des externen Taktsignals mit der Phase des Rückkop peltaktsignals sowie zur Erzeugung eines Erfassungssi gnals;
eine Steuereinrichtung, die durch das Erfassungssignal betrieben wird, welches von dem Phasendetektor erzeugt wird, und ein Steuersignal an die Verzögerungseinrichtung zur Steuerung der Verzögerungseinrichtung überträgt; und
einen Nachführungsabschnitt, welcher das externe Taktsi gnal, ein invertiertes externes Taktsignal und das Rück koppeltaktsignal empfängt und eine Phasendifferenz zwi schen dem externen Taktsignal und dem Rückkoppeltaktsi gnal reduziert,
wobei die Verzögerungseinrichtung, die ein Ausgangssignal von dem Nachführungsabschnitt als Eingangssignal emp fängt, durch ein Steuersignal gesteuert wird, welches von der Steuereinrichtung abgegeben wird, und das interne Taktsignal erzeugt.

2. Taktphasen-Berichtigungsschaltkreis nach Anspruch 1, bei dem der Nachführungsabschnitt eine Vielzahl von Phasen wandlern enthält, die in Reihe zueinander geschaltet sind, wobei die Vielzahl von Phasenwandlern die Phase des Rückkoppeltaktsignals erfassen und die externe Taktsi gnalphase an die Rückkoppeltaktsignalphase sequentiell annähern.

3. Taktphasen-Berichtigungsschaltkreis nach Anspruch 1, bei dem der Nachführungsabschnitt aufweist:
eine Vielzahl von in Reihe geschalteten Phasenwandlern; und
einen Halbmischer, der ein Ausgangssignalpaar der Viel zahl von Phasenwandlern empfängt, wobei die Ausgangssi gnale eine unterschiedliche Phase aufweisen, und das in terne Taktsignal erzeugt, das eine Phase mit einem dazwi schen gelegenen Phasenwert der Phasendifferenz zwischen dem Ausgangssignalpaar besitzt,
wobei die Vielzahl von Phasenwandlern eine Phase des Rückkoppeltaktsignals erfassen und die Phase des externen Taktsignals an die Phase des Rückkoppeltaktsignals se quentiell annähern.

4. Taktphasen-Berichtigungsschaltkreis zum Empfang eines externen Taktsignals und zum Erzeugen eines internen Taktsignals, wobei der Taktphasen-Berichtigungsschalt kreis aufweist:
einen Nachbildungsabschnitt zum Empfang des internen Taktsignals als Eingangssignal und zum Erzeugen eines Rückkoppeltaktsignals;
eine Vielzahl von in Reihe geschalteten Phasenwandlern, die das externe Taktsignal, ein inversionsexternes Takt signal des invertierten externen Taktsignals und das Rückkoppeltaktsignal empfangen und eine Phasendifferenz zwischen dem externen Taktsignal und dem Rückkoppeltakt signal vermindern; und
einen Halbmischer, der ein Ausgangssignalpaar der Viel zahl von Phasenwandlern empfängt, wobei die Ausgangssi gnale eine unterschiedliche Phase besitzen, und der das interne Taktsignal erzeugt, das eine Phase mit einem dazwischenliegenden Phasenwert der Phasendifferenz zwischen dem Ausgangssignalpaar aufweist,
wobei die Vielzahl von Phasenwandlern eine Phase des Rückkoppeltaktsignals erfassen und die Phase des externen Taktsignals an die Phase des Rückkoppeltaktsignals se quentiell annähern.