JP2000188533A - クロック位相補正回路 - Google Patents
クロック位相補正回路Info
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- 238000001514 detection method Methods 0.000 claims abstract description 5
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- 101000860173 Myxococcus xanthus C-factor Proteins 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Pulse Circuits (AREA)
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Abstract
(57)【要約】
【課題】 本発明は、半導体メモリ素子のクロック位相
補正回路に関し、特に既存のＤＬＬ（Delay＿Locked Lo
op）回路にハーフミキサーを用いて全てのロック範囲
（Lock Range）を予め減少することにより、速やかなロ
ックタイム（Lock Time）と非常に少ないジッター（Jit
ter）を有するクロック信号を発生させたクロック位相
補正回路に関する。 【解決手段】 既存のＤＬＬ装置の外部クロック入力端
と遅延手段入力端の間に、多数個の位相変換部と一つの
ハーフミキサーでなるトラック部を追加し、外部クロッ
クの位相を予めフィードバッククロックの位相に接近さ
せた後、最終的に既存のＤＬＬ装置を介して補正された
信号とフィードバッククロックとの位相差を縮めるに従
いロックタイムが少なくなり、ジッターの大きさが減少
する効果を有する。
補正回路に関し、特に既存のＤＬＬ（Delay＿Locked Lo
op）回路にハーフミキサーを用いて全てのロック範囲
（Lock Range）を予め減少することにより、速やかなロ
ックタイム（Lock Time）と非常に少ないジッター（Jit
ter）を有するクロック信号を発生させたクロック位相
補正回路に関する。 【解決手段】 既存のＤＬＬ装置の外部クロック入力端
と遅延手段入力端の間に、多数個の位相変換部と一つの
ハーフミキサーでなるトラック部を追加し、外部クロッ
クの位相を予めフィードバッククロックの位相に接近さ
せた後、最終的に既存のＤＬＬ装置を介して補正された
信号とフィードバッククロックとの位相差を縮めるに従
いロックタイムが少なくなり、ジッターの大きさが減少
する効果を有する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリ素子の
クロック位相補正回路に関し、特に既存のＤＬＬ（Dela
y＿Locked Loop）回路にハーフミキサーを用い全てのロ
ック範囲（Lock Range）を予め減縮することにより、速
やかなロックタイム（Lock Time）と非常に小さいジッ
ターを有するクロック信号を発生させるためのクロック
位相補正回路に関する。
クロック位相補正回路に関し、特に既存のＤＬＬ（Dela
y＿Locked Loop）回路にハーフミキサーを用い全てのロ
ック範囲（Lock Range）を予め減縮することにより、速
やかなロックタイム（Lock Time）と非常に小さいジッ
ターを有するクロック信号を発生させるためのクロック
位相補正回路に関する。
【０００２】
【従来の技術】最近注目されている高速のシンクロナス
ディラム（ＳＤＲＡＭ）、ラムバスディラム（Rambus
ＤＲＡＭ）、シンクリンクディラム（SyncLink ＤＲＡ
Ｍ）そして、ダブルデータレート（Double Data Rate）
等でデータのセットアップタイムとホールドタイムとの
問題を解決するためクロック位相補正回路が用いられて
いる。
ディラム（ＳＤＲＡＭ）、ラムバスディラム（Rambus
ＤＲＡＭ）、シンクリンクディラム（SyncLink ＤＲＡ
Ｍ）そして、ダブルデータレート（Double Data Rate）
等でデータのセットアップタイムとホールドタイムとの
問題を解決するためクロック位相補正回路が用いられて
いる。
【０００３】一般に、デジタルシステムの速度が速くな
るに従いＰＬＬ（Phase Locked Loop）やＤＬＬ回路を
用い外部クロック（Extclk）と内部クロック（Intclk）
間の位相差を一致させたりSkewを取り除く。
るに従いＰＬＬ（Phase Locked Loop）やＤＬＬ回路を
用い外部クロック（Extclk）と内部クロック（Intclk）
間の位相差を一致させたりSkewを取り除く。
【０００４】このようなＰＬＬやＤＬＬ回路を用いる理
由は、ＩＣの集積度が高くなるとチップ内部のクロッ
クLoadingが増加してクロックドライバのディレイが増
加することになる。
由は、ＩＣの集積度が高くなるとチップ内部のクロッ
クLoadingが増加してクロックドライバのディレイが増
加することになる。
【０００５】このようにクロックドライバのディレイが
増加するとセットアップタイムとホールドタイムが大き
くなり、動作周波数の高いシステムの設計に大きい制約
を与えることになる。このときOn−Chip ＰＬＬを用い
クロックドライバのSkewを無くすことができる。
増加するとセットアップタイムとホールドタイムが大き
くなり、動作周波数の高いシステムの設計に大きい制約
を与えることになる。このときOn−Chip ＰＬＬを用い
クロックドライバのSkewを無くすことができる。
【０００６】、多数の回路等は５０％のDuty Cycleを
要求するが、大部分のチップに入力されるクロックは５
０％のDuty Cycleを保証できない。従って、５０％のDu
ty Cycleを保証するため内部クロックの周波数より２倍
高い周波数を有する外部クロックを受信した後、これを
ディバイディング（Dividing）して用いることになる。
要求するが、大部分のチップに入力されるクロックは５
０％のDuty Cycleを保証できない。従って、５０％のDu
ty Cycleを保証するため内部クロックの周波数より２倍
高い周波数を有する外部クロックを受信した後、これを
ディバイディング（Dividing）して用いることになる。
【０００７】この場合、外部クロック（Extclk）の周波
数が高くなる短所があるためＰＬＬを用いるとDuty Cyc
leを保証できるようになる。
数が高くなる短所があるためＰＬＬを用いるとDuty Cyc
leを保証できるようになる。
【０００８】、最近マイクロプロセッサは外部クロッ
ク（Extclk）より高い周波数で動作させる場合が多いが
これはシステム設計面で非常に有利である。このときＰ
ＬＬを用いれば外部周波数より高い内部クロックを生成
することができる。
ク（Extclk）より高い周波数で動作させる場合が多いが
これはシステム設計面で非常に有利である。このときＰ
ＬＬを用いれば外部周波数より高い内部クロックを生成
することができる。
【０００９】本発明は、ＤＬＬ回路に関するものであ
る。
る。
【００１０】ＤＬＬ回路は、外部クロック（Extclk）と
内部クロック（Intclk）間の位相を一致させる回路で、
一般に用いられている従来のＤＬＬ装置が図１に示され
ている。
内部クロック（Intclk）間の位相を一致させる回路で、
一般に用いられている従来のＤＬＬ装置が図１に示され
ている。
【００１１】その構成は、外部クロック（Extclk）とフ
ィードバック（Fbclk）の間の位相差を比較する位相検
出器（３０）と、前記位相検出器で検出された信号を受
信して遅延手段を調整する制御器（２０）と、前記制御
器から制御信号を入力され遅延を調節する遅延手段と、
実際に物理的な遅延をモデリングするモデル部（４０）
でなる。
ィードバック（Fbclk）の間の位相差を比較する位相検
出器（３０）と、前記位相検出器で検出された信号を受
信して遅延手段を調整する制御器（２０）と、前記制御
器から制御信号を入力され遅延を調節する遅延手段と、
実際に物理的な遅延をモデリングするモデル部（４０）
でなる。
【００１２】制御器（２０）は遅延手段（１０）のタイ
プにより異なって構成されることがある。例えば、アナ
ログ遅延手段の場合図２や図３のように制御器はデジタ
ル−アナログ変換器（２１）とカウンター（２２）で構
成されたり、又は電荷ポンプ（２３）で構成されること
がある。デジタル遅延手段の場合は図４のように選択器
（２４）とカウンター（２２）で構成されることがあ
る。
プにより異なって構成されることがある。例えば、アナ
ログ遅延手段の場合図２や図３のように制御器はデジタ
ル−アナログ変換器（２１）とカウンター（２２）で構
成されたり、又は電荷ポンプ（２３）で構成されること
がある。デジタル遅延手段の場合は図４のように選択器
（２４）とカウンター（２２）で構成されることがあ
る。
【００１３】図１に示された従来のＤＬＬ回路の動作は
次の通りである。
次の通りである。
【００１４】外部から入ってくる外部クロック（Extcl
k）とモデル部（４０）を経てくるフィードバッククロ
ック（Fbclk）の位相差を位相検出器（３０）が検出し
て“ハイ”や“ロー”信号を制御器（２０）に伝送す
る。
k）とモデル部（４０）を経てくるフィードバッククロ
ック（Fbclk）の位相差を位相検出器（３０）が検出し
て“ハイ”や“ロー”信号を制御器（２０）に伝送す
る。
【００１５】制御器（２０）は、位相検出器から出力さ
れる“ハイ”又は“ロー”信号を受信して遅延手段（１
０）を制御する。制御器からの出力信号により遅延手段
（１０）の遅延時間が制御される。このような過程を繰
返して行い、外部クロックと内部クロックの位相差を一
致させることになる。
れる“ハイ”又は“ロー”信号を受信して遅延手段（１
０）を制御する。制御器からの出力信号により遅延手段
（１０）の遅延時間が制御される。このような過程を繰
返して行い、外部クロックと内部クロックの位相差を一
致させることになる。
【００１６】このとき、遅延手段（１０）が最小限に加
減することができる遅延時間を１ステップ（Step）と定
義すれば、制御器（２０）が遅延を１ステップ以下に調
整することはできない。さらに、最大限作ることができ
る遅延を最大遅延（Max−delay）とすれば、その大きさ
はＤＬＬ回路の動作周波数範囲を決定することになる。
即ち、ＤＬＬ回路の動作はその最大遅延の大きさに制限
を受ける。このような理由により従来のＤＬＬ回路は１
ステップの大きさを縮少し、動作周波数範囲を広げるた
め最大遅延を大きくした。このため、遅延手段（１０）
が占める面積が増大し実効性の問題が引き起こされる。
減することができる遅延時間を１ステップ（Step）と定
義すれば、制御器（２０）が遅延を１ステップ以下に調
整することはできない。さらに、最大限作ることができ
る遅延を最大遅延（Max−delay）とすれば、その大きさ
はＤＬＬ回路の動作周波数範囲を決定することになる。
即ち、ＤＬＬ回路の動作はその最大遅延の大きさに制限
を受ける。このような理由により従来のＤＬＬ回路は１
ステップの大きさを縮少し、動作周波数範囲を広げるた
め最大遅延を大きくした。このため、遅延手段（１０）
が占める面積が増大し実効性の問題が引き起こされる。
【００１７】
【発明が解決しようとする課題】ここに、本発明は前記
したような従来技術の諸問題点を解消するため創案され
たもので、直列接続された多数個の位相変換手段とハー
フミキサー（Half mixer）を、外部クロック入力端と遅
延手段の間に提供してＤＬＬ回路のロックタイム（lock
time）を向上させ、ジッターの大きさを減少させたク
ロック保証回路を提供することにその目的がある。
したような従来技術の諸問題点を解消するため創案され
たもので、直列接続された多数個の位相変換手段とハー
フミキサー（Half mixer）を、外部クロック入力端と遅
延手段の間に提供してＤＬＬ回路のロックタイム（lock
time）を向上させ、ジッターの大きさを減少させたク
ロック保証回路を提供することにその目的がある。
【００１８】本発明において、直列接続された多数個の
位相変換手段はモデル部から出力されるフィードバック
クロックにより制御され、ハーフミキサーから出力され
る位相制御された外部クロックが遅延手段に印加され
る。
位相変換手段はモデル部から出力されるフィードバック
クロックにより制御され、ハーフミキサーから出力され
る位相制御された外部クロックが遅延手段に印加され
る。
【００１９】
【課題を解決するための手段】前記のような目的を達成
するための本発明の第１実施例は、外部クロックを受信
して内部クロックを出力するクロック位相補正回路にお
いて、前記内部クロックを出力する遅延手段と、前記遅
延手段から出力される内部クロックを受信してフィード
バッククロックを出力するモデル部と、前記外部クロッ
クとモデル部から出力される前記フィードバッククロッ
クを入力されこれらの位相を比較した後、検出信号を出
力する位相検出器と、前記位相検出器から出力される検
出信号により動作して前記遅延手段を制御する制御信号
を前記遅延手段で出力する制御器と、前記外部クロック
と、前記外部クロックを反転させた反転外部クロック
と、前記フィードバッククロックを受信して前記外部ク
ロックの位相と前記フィードバッククロックの位相差を
減少させるトラック部を含み、前記遅延手段はトラック
部の出力信号を受信した後、前記制御器からの制御信号
に制御され前記内部クロックを出力することを特徴とす
る。
するための本発明の第１実施例は、外部クロックを受信
して内部クロックを出力するクロック位相補正回路にお
いて、前記内部クロックを出力する遅延手段と、前記遅
延手段から出力される内部クロックを受信してフィード
バッククロックを出力するモデル部と、前記外部クロッ
クとモデル部から出力される前記フィードバッククロッ
クを入力されこれらの位相を比較した後、検出信号を出
力する位相検出器と、前記位相検出器から出力される検
出信号により動作して前記遅延手段を制御する制御信号
を前記遅延手段で出力する制御器と、前記外部クロック
と、前記外部クロックを反転させた反転外部クロック
と、前記フィードバッククロックを受信して前記外部ク
ロックの位相と前記フィードバッククロックの位相差を
減少させるトラック部を含み、前記遅延手段はトラック
部の出力信号を受信した後、前記制御器からの制御信号
に制御され前記内部クロックを出力することを特徴とす
る。
【００２０】本発明において、トラック部は直列連結さ
れた複数個の位相変換手段を含み、複数個の位相変換手
段は前記フィードバッククロックの位相を検出した後、
前記外部クロックの位相を順次前記フィードバッククロ
ックの位相に接近させる。
れた複数個の位相変換手段を含み、複数個の位相変換手
段は前記フィードバッククロックの位相を検出した後、
前記外部クロックの位相を順次前記フィードバッククロ
ックの位相に接近させる。
【００２１】前記したような目的を達成するための本発
明の第２実施例は、外部クロックを受信して内部クロッ
クを出力するクロック位相補正回路において、前記内部
クロックを受信してフィードバッククロックを出力する
モデル部と、前記外部クロックと、前記外部クロックを
反転させた反転外部クロックと、前記フィードバックク
ロックを受信して前記外部クロックの位相と、前記フィ
ードバッククロックの位相差を減少させる直列連結され
た複数個の位相変換手段と、前記位相変換手段から出力
される位相の異なる一対の出力信号を受信し、前記一対
の出力信号の位相差の中間値を位相にする前記内部クロ
ックを出力するハーフミキサーを含み、前記複数個の位
相変換手段は前記フィードバッククロックの位相を検出
した後、前記外部クロックの位相を順次前記フィードバ
ッククロックの位相に接近させることを特徴とする。
明の第２実施例は、外部クロックを受信して内部クロッ
クを出力するクロック位相補正回路において、前記内部
クロックを受信してフィードバッククロックを出力する
モデル部と、前記外部クロックと、前記外部クロックを
反転させた反転外部クロックと、前記フィードバックク
ロックを受信して前記外部クロックの位相と、前記フィ
ードバッククロックの位相差を減少させる直列連結され
た複数個の位相変換手段と、前記位相変換手段から出力
される位相の異なる一対の出力信号を受信し、前記一対
の出力信号の位相差の中間値を位相にする前記内部クロ
ックを出力するハーフミキサーを含み、前記複数個の位
相変換手段は前記フィードバッククロックの位相を検出
した後、前記外部クロックの位相を順次前記フィードバ
ッククロックの位相に接近させることを特徴とする。
【００２２】参考に、本明細書で言及される“上限”と
いう用語は位相の範囲を区分するため用いられる。例え
ば、クロックの位相が0°−90°の間であれば１上限、9
0°−180°の間であれば２上限、180°−270°の間であ
れば３上限、270°−360°の間であれば４上限と呼ぶ。
いう用語は位相の範囲を区分するため用いられる。例え
ば、クロックの位相が0°−90°の間であれば１上限、9
0°−180°の間であれば２上限、180°−270°の間であ
れば３上限、270°−360°の間であれば４上限と呼ぶ。
【００２３】前述した目的及びその他の目的と本発明の
特徴及び利点は、添付図面と係る次の詳しい説明を介し
てより明らかになるはずである。
特徴及び利点は、添付図面と係る次の詳しい説明を介し
てより明らかになるはずである。
【００２４】
【発明の実施の形態】以下、添付の図を参照して本発明
の第１、第２実施例を説明すれば次の通りである。
の第１、第２実施例を説明すれば次の通りである。
【００２５】図５は本発明によるＤＬＬブロック図を概
略的に示したもので、既存のＤＬＬ装置にトラック部
（５０）を追加して外部クロック（Extclk）の位相を予
めフィードバッククロック（Fbclk）の位相に接近させ
た後、最終的に既存のＤＬＬ装置を介しトラック部（５
０）により報償されたクロックとフィードバッククロッ
ク（Fbclk）の位相差を減縮することにより、速やかな
ロックタイムと非常に小さいジッターを有するようにし
たものである。トラック部の構成は以下の実施例で詳し
く記述される。
略的に示したもので、既存のＤＬＬ装置にトラック部
（５０）を追加して外部クロック（Extclk）の位相を予
めフィードバッククロック（Fbclk）の位相に接近させ
た後、最終的に既存のＤＬＬ装置を介しトラック部（５
０）により報償されたクロックとフィードバッククロッ
ク（Fbclk）の位相差を減縮することにより、速やかな
ロックタイムと非常に小さいジッターを有するようにし
たものである。トラック部の構成は以下の実施例で詳し
く記述される。
【００２６】図６は、本発明の第１実施例によるＤＬＬ
装置を示したものである。
装置を示したものである。
【００２７】本発明のＤＬＬ回路は、180°の位相差を
有する二つの外部クロック（Extclk）とフィードバック
クロック（Fbclk）を入力されるトラック部（５０）
と、前記トラック部から出力される出力信号Out２３を
入力され、制御器から出力される信号によりディレイタ
イムが調節されて内部クロック（Intclk）を出力する遅
延手段と、前記内部クロック（Intclk）を入力されフィ
ードバッククロック（Fbclk）を出力するモデル部（４
０）と、前記モデル部（４０）により出力されるフィー
ドバッククロック（Fbclk）と、外部クロック（Extcl
k）の位相を比べ“ハイ”又は“ロー”信号を前記制御
器で出力する位相検出器（３０）と、前記位相検出器
（３０）から出力される信号を入力され、前記遅延手段
を制御する信号を出力する制御器（２０）でなる。
有する二つの外部クロック（Extclk）とフィードバック
クロック（Fbclk）を入力されるトラック部（５０）
と、前記トラック部から出力される出力信号Out２３を
入力され、制御器から出力される信号によりディレイタ
イムが調節されて内部クロック（Intclk）を出力する遅
延手段と、前記内部クロック（Intclk）を入力されフィ
ードバッククロック（Fbclk）を出力するモデル部（４
０）と、前記モデル部（４０）により出力されるフィー
ドバッククロック（Fbclk）と、外部クロック（Extcl
k）の位相を比べ“ハイ”又は“ロー”信号を前記制御
器で出力する位相検出器（３０）と、前記位相検出器
（３０）から出力される信号を入力され、前記遅延手段
を制御する信号を出力する制御器（２０）でなる。
【００２８】前記トラック部（５０）は、180°の位相
差を有する二つの外部クロック（Extclk、/Extclk）と
フィードバッククロック（Fbclk）を受信する第１位相
変換部（５１）と、前記第１位相変換部（５１）から出
力される信号（Out１１とOut１２）、及びフィードバッ
ククロック（Fbclk）を受信する第２位相変換部（５
３）と、前記第２位相変換部（５３）の二つの出力であ
るOut２１とOut２２を受信してOut２３を出力するハー
フミキサーでなる。
差を有する二つの外部クロック（Extclk、/Extclk）と
フィードバッククロック（Fbclk）を受信する第１位相
変換部（５１）と、前記第１位相変換部（５１）から出
力される信号（Out１１とOut１２）、及びフィードバッ
ククロック（Fbclk）を受信する第２位相変換部（５
３）と、前記第２位相変換部（５３）の二つの出力であ
るOut２１とOut２２を受信してOut２３を出力するハー
フミキサーでなる。
【００２９】前記の構成を有する第１実施例に対する動
作は次の通りである。
作は次の通りである。
【００３０】先ず、外部クロック（Extclkと/Extclk）
が第１位相変換部（５１）に入力されると、前記第１位
相変換部（５１）は四つの上限中フィードバッククロッ
ク（Fbclk）が属する上限を選択し、その上限の基準と
なる二つの出力Out１１とOut１２を出力する。
が第１位相変換部（５１）に入力されると、前記第１位
相変換部（５１）は四つの上限中フィードバッククロッ
ク（Fbclk）が属する上限を選択し、その上限の基準と
なる二つの出力Out１１とOut１２を出力する。
【００３１】理解を助けるため、図１１を参照して説明
すれば次の通りである。
すれば次の通りである。
【００３２】図１１に示されたように、フィードバック
クロックの位相が二上限に存在するとすれば、Ａの位相
を有する信号と外部クロック/Extclkが選択され第２位
相変換部（５３）に入力される。
クロックの位相が二上限に存在するとすれば、Ａの位相
を有する信号と外部クロック/Extclkが選択され第２位
相変換部（５３）に入力される。
【００３３】このように、Ａの位相を有する信号と/Ext
clkを出力する第１位相変換部（５１）に対する詳細ブ
ロック図が図７に示されている。
clkを出力する第１位相変換部（５１）に対する詳細ブ
ロック図が図７に示されている。
【００３４】図７は、外部クロックExtclkと/Extclkを
受信してOut１とOut２を出力するハーフミキサー（５１
−１）と、前記外部クロックExtclkとフィードバックク
ロックを入力され位相差を比べた後、Sel１信号を出力
する第１位相検出器と、前記ハーフミキサー（５１−
１）の二出力であるOut１とOut２を受信し、前記第１位
相検出器の出力であるSel１信号の制御を受けOut１１信
号を出力する第１マルチプレクサと、前記第１マルチプ
レクサの出力であるOut１１とフィードバッククロック
を受信して二位相を比べた後、Sel２信号を出力する第
２位相検出器と、外部クロックExtclkと/Extclkを受信
して前記第２位相検出器の出力であるSel２の制御を受
けOut１２を出力する第２マルチプレクサでなる。
受信してOut１とOut２を出力するハーフミキサー（５１
−１）と、前記外部クロックExtclkとフィードバックク
ロックを入力され位相差を比べた後、Sel１信号を出力
する第１位相検出器と、前記ハーフミキサー（５１−
１）の二出力であるOut１とOut２を受信し、前記第１位
相検出器の出力であるSel１信号の制御を受けOut１１信
号を出力する第１マルチプレクサと、前記第１マルチプ
レクサの出力であるOut１１とフィードバッククロック
を受信して二位相を比べた後、Sel２信号を出力する第
２位相検出器と、外部クロックExtclkと/Extclkを受信
して前記第２位相検出器の出力であるSel２の制御を受
けOut１２を出力する第２マルチプレクサでなる。
【００３５】前記で出力されたＡの位相を有する信号
と、外部クロック/Extclkを図７を参照して説明すれば
次の通りである。
と、外部クロック/Extclkを図７を参照して説明すれば
次の通りである。
【００３６】先ず、ハーフミキサー（５１−１）が図１
１で分かるようにＡの位相を有する信号と/Ａの位相を
有する信号を作る。
１で分かるようにＡの位相を有する信号と/Ａの位相を
有する信号を作る。
【００３７】ここで、ハーフミキサー（Half Mixer）と
はアナログ乗算器であり、位相側面から見れば位相の異
なる二信号を受信して二位相の中間値を位相に有する信
号を出力する機能を有する。
はアナログ乗算器であり、位相側面から見れば位相の異
なる二信号を受信して二位相の中間値を位相に有する信
号を出力する機能を有する。
【００３８】従って、第１位相変換部（５１）は外部ク
ロックExtclkと/Extclkを入力され、90°の位相を有す
るＡ信号と270°の位相を有する/Ａ信号を出力して前記
第１マルチプレクサに入力させる。
ロックExtclkと/Extclkを入力され、90°の位相を有す
るＡ信号と270°の位相を有する/Ａ信号を出力して前記
第１マルチプレクサに入力させる。
【００３９】一方、第１位相検出器（５１−３）では外
部クロックExtclkとフィードバッククロック（Fbclk）
を受信して二クロックの位相を比べる。このとき、前記
第１位相検出器（５１−３）は180°の位相差を検出で
きるため、第１マルチプレクサ（５１−７）がＡの位相
を有する信号を選択するようSel１信号を前記第１マル
チプレクサ（５１−７）に出力し、第１マルチプレクサ
（５１−７）はＡの位相を有する信号（Out１１）を出
力する。
部クロックExtclkとフィードバッククロック（Fbclk）
を受信して二クロックの位相を比べる。このとき、前記
第１位相検出器（５１−３）は180°の位相差を検出で
きるため、第１マルチプレクサ（５１−７）がＡの位相
を有する信号を選択するようSel１信号を前記第１マル
チプレクサ（５１−７）に出力し、第１マルチプレクサ
（５１−７）はＡの位相を有する信号（Out１１）を出
力する。
【００４０】次に、第２位相検出器（５１−５）は前記
第１マルチプレクサ（５１−７）の出力であるＡとフィ
ードバッククロック（Fbclk）信号の位相差を検出し、
図１１でＡの信号を基準にフィードバッククロック（Fb
clk）信号の位相が180°以内に存在するため、第２マル
チプレクサ（５１−９）が/Extclk信号を選択するようS
el２を第２マルチプレクサに送り出し、第２マルチプレ
クサは/Extclk信号を出力（Out１２）に送り出す。
第１マルチプレクサ（５１−７）の出力であるＡとフィ
ードバッククロック（Fbclk）信号の位相差を検出し、
図１１でＡの信号を基準にフィードバッククロック（Fb
clk）信号の位相が180°以内に存在するため、第２マル
チプレクサ（５１−９）が/Extclk信号を選択するようS
el２を第２マルチプレクサに送り出し、第２マルチプレ
クサは/Extclk信号を出力（Out１２）に送り出す。
【００４１】次に、以上の過程を介して選択された二つ
の基準信号Ａと/Extclkは、図６で第２位相変換部（５
３）に入力される。
の基準信号Ａと/Extclkは、図６で第２位相変換部（５
３）に入力される。
【００４２】前記第２位相変換部（５３）は、前記第１
位相変換部（５１）で出力されるＡの信号と/Extclk信
号の中間位相を有する信号（Out２１）と、前記Ａの信
号と/Extclk信号中から一つを選択して出力（Out２２）
に送り出す。
位相変換部（５１）で出力されるＡの信号と/Extclk信
号の中間位相を有する信号（Out２１）と、前記Ａの信
号と/Extclk信号中から一つを選択して出力（Out２２）
に送り出す。
【００４３】これを図１１から見れば、Ｂの位相を有す
る信号を、一つの出力（Out２１）に送り出し/Extclk信
号をさらに他の一つの出力（Out２２）に送り出す。
る信号を、一つの出力（Out２１）に送り出し/Extclk信
号をさらに他の一つの出力（Out２２）に送り出す。
【００４４】図８はこのような機能を行う第２位相変換
部（５３）に対する詳細ブロック図を示したもので、そ
の構成は次の通りである。
部（５３）に対する詳細ブロック図を示したもので、そ
の構成は次の通りである。
【００４５】前記第１位相変換部（５１）で出力される
Out１１とOut１２を受信してOut２１を出力するハーフ
ミキサー（５３−１）と、前記ハーフミキサー（５３−
１）の出力であるOut２１とフィードバッククロック（F
bclk）信号を受信して、二位相を比べた後、“ハイ”又
は“ロー”レベルの出力であるSel１信号を出力する第
３位相検出器（５３−３）と、前記第１位相変換部（５
１）の二出力であるOut１１とOut１２を受信し、前記第
３位相検出器（５３−３）から出力されるSel１信号の
制御を受けOut２２信号を出力する第３マルチプレクサ
（５３−５）でなる。
Out１１とOut１２を受信してOut２１を出力するハーフ
ミキサー（５３−１）と、前記ハーフミキサー（５３−
１）の出力であるOut２１とフィードバッククロック（F
bclk）信号を受信して、二位相を比べた後、“ハイ”又
は“ロー”レベルの出力であるSel１信号を出力する第
３位相検出器（５３−３）と、前記第１位相変換部（５
１）の二出力であるOut１１とOut１２を受信し、前記第
３位相検出器（５３−３）から出力されるSel１信号の
制御を受けOut２２信号を出力する第３マルチプレクサ
（５３−５）でなる。
【００４６】これを図１１に示された動作位相図を参照
して検討すれば次の通りである。
して検討すれば次の通りである。
【００４７】ハーフミキサー（５３−１）は、前記第１
位相変換部（５１）から出力されるＡ信号と/Extclk信
号を二入力に受信し、中間位相を有するＢ信号を出力
（Out２１）に送り出す。
位相変換部（５１）から出力されるＡ信号と/Extclk信
号を二入力に受信し、中間位相を有するＢ信号を出力
（Out２１）に送り出す。
【００４８】一方、前記第３位相検出器（５３−３）は
前記ハーフミキサー（５３−１）から出力されるＡ信号
とフィードバッククロック（Fbclk）信号を受信して二
位相差を検出した後、Ｂの信号を基準にフィードバック
クロック（Fbclk）信号の位相が180°以内に存在するた
め第３マルチプレクサ（５３−５）が/Extclk信号を選
択するようSel１を第３マルチプレクサ（５３−５）に
送り出す。
前記ハーフミキサー（５３−１）から出力されるＡ信号
とフィードバッククロック（Fbclk）信号を受信して二
位相差を検出した後、Ｂの信号を基準にフィードバック
クロック（Fbclk）信号の位相が180°以内に存在するた
め第３マルチプレクサ（５３−５）が/Extclk信号を選
択するようSel１を第３マルチプレクサ（５３−５）に
送り出す。
【００４９】最後に、第３マルチプレクサ（５３−５）
は入力されるＡ信号と/Extclk中Sel１信号により/Extcl
k信号を出力（Out２２）に送り出す。
は入力されるＡ信号と/Extclk中Sel１信号により/Extcl
k信号を出力（Out２２）に送り出す。
【００５０】次に、前記第２位相変換部（５３）から出
力されるＢ信号と/Extclk信号は最後のハーフミキサー
（１００）に入力される。
力されるＢ信号と/Extclk信号は最後のハーフミキサー
（１００）に入力される。
【００５１】図９は、ハーフミキサー（１００）に対す
る回路図を示す。
る回路図を示す。
【００５２】これは公知の技術で入力される二信号の中
間位相を有する信号を出力する役割を果たすことになる
が、図１１を参照して検討して見れば、Out２１とOut２
２入力端子に第２位相変換部（５３）から出力されるＢ
信号と/Extclk信号が入力され、/Out２１信号と/Out２
２端子に前記Ｂ信号と/Extclk信号の位相が反転した/Ｂ
とExtclk信号が入力され、出力端（Out２３）には図１
１で分かるようにＣ信号が出力される。
間位相を有する信号を出力する役割を果たすことになる
が、図１１を参照して検討して見れば、Out２１とOut２
２入力端子に第２位相変換部（５３）から出力されるＢ
信号と/Extclk信号が入力され、/Out２１信号と/Out２
２端子に前記Ｂ信号と/Extclk信号の位相が反転した/Ｂ
とExtclk信号が入力され、出力端（Out２３）には図１
１で分かるようにＣ信号が出力される。
【００５３】最後に、図６に示されたように既存のＤＬ
Ｌ部分がハーフミキサー（１００）の出力であるOut３
（図１１では前記Ｃ）と、フィードバッククロック（Fb
clk）の位相差を縮めていくことになる。
Ｌ部分がハーフミキサー（１００）の出力であるOut３
（図１１では前記Ｃ）と、フィードバッククロック（Fb
clk）の位相差を縮めていくことになる。
【００５４】これを図１１で検討して見れば、フィード
バッククロック（Fbclk）の位相はＢと/Extclk信号の間
に存在し、位相がＣの信号が既存のＤＬＬ装置により動
きフィードバッククロック（Fbclk）の位相に合わせら
れていく。
バッククロック（Fbclk）の位相はＢと/Extclk信号の間
に存在し、位相がＣの信号が既存のＤＬＬ装置により動
きフィードバッククロック（Fbclk）の位相に合わせら
れていく。
【００５５】従って、既存のＤＬＬ装置は、区間を動
かすことができるようにのみ設計すればよい。即ち、45
°(±22.5°)以内のロック範囲（Lock Range）を有する
ことになればよいのである。もし、図６で第２位相変換
部（５３）と同一のブロックが一つさらにあるとすれ
ば、最後のハーフミキサー（１００）の出力（Out３）
は図１１でＤの位相を有する信号となり、従って、既存
のＤＬＬ装置は区間だけを動かすことができればよ
い。即ち、22.5°(±11.25°)以内のロック範囲（Lock
Range）を有するだけでよいのである。
かすことができるようにのみ設計すればよい。即ち、45
°(±22.5°)以内のロック範囲（Lock Range）を有する
ことになればよいのである。もし、図６で第２位相変換
部（５３）と同一のブロックが一つさらにあるとすれ
ば、最後のハーフミキサー（１００）の出力（Out３）
は図１１でＤの位相を有する信号となり、従って、既存
のＤＬＬ装置は区間だけを動かすことができればよ
い。即ち、22.5°(±11.25°)以内のロック範囲（Lock
Range）を有するだけでよいのである。
【００５６】図１０は、今まで説明した本発明に係る第
１実施例をより一般化させたＤＬＬ装置を示す第２実施
例である。
１実施例をより一般化させたＤＬＬ装置を示す第２実施
例である。
【００５７】180°の位相差を有する二つの外部クロッ
クExtclk、/Extclk入力端と内部クロック(Intclk)を出
力するハーフミキサー（６）入力端の間に直列連結され
るＮ個の位相変換部（第１、第２、第３、…、第ｎ位相
変換部）と、前記ハーフミキサー（６）から出力される
内部クロック(Intclk)を受信し、前記各位相変換部にフ
ィードバッククロック(Fbclk)を出力するモデル部
（７）でなる。
クExtclk、/Extclk入力端と内部クロック(Intclk)を出
力するハーフミキサー（６）入力端の間に直列連結され
るＮ個の位相変換部（第１、第２、第３、…、第ｎ位相
変換部）と、前記ハーフミキサー（６）から出力される
内部クロック(Intclk)を受信し、前記各位相変換部にフ
ィードバッククロック(Fbclk)を出力するモデル部
（７）でなる。
【００５８】ここで、四つの上限中一つを選択する前記
第１位相変換部（１）は必ず使用されなければならず、
具体的な回路は図７と同じである。
第１位相変換部（１）は必ず使用されなければならず、
具体的な回路は図７と同じである。
【００５９】さらに、前記第２位相変換部（２）乃至第
ｎ位相変換部（５）は全て同一構造で図８に示されてお
り、ハーフミキサー（６）に対する詳細図は図９に示さ
れた通りである。
ｎ位相変換部（５）は全て同一構造で図８に示されてお
り、ハーフミキサー（６）に対する詳細図は図９に示さ
れた通りである。
【００６０】以下では、前記した構成でなる第２実施例
に対する動作関係を図１２を参照して第４位相変換部ま
でだけを例に挙げ検討して見る。
に対する動作関係を図１２を参照して第４位相変換部ま
でだけを例に挙げ検討して見る。
【００６１】先ず、第１位相変換部（１）は180°の位
相差を有する外部クロックExtclk、及び/Extclkを受信
してOut１１とOut１２信号を送り出す。
相差を有する外部クロックExtclk、及び/Extclkを受信
してOut１１とOut１２信号を送り出す。
【００６２】若し、フィードバッククロック（Fbclk）
の位相が図１２に示されたように１上限に存在している
とすれば、出力Out１１の信号でＡの位相を有する信号
を送り出し、出力Out１２の信号でＢの位相を有する信
号を送り出す。
の位相が図１２に示されたように１上限に存在している
とすれば、出力Out１１の信号でＡの位相を有する信号
を送り出し、出力Out１２の信号でＢの位相を有する信
号を送り出す。
【００６３】このとき、Ａの位相を有する信号は外部ク
ロック(Extclk)と位相が同一信号である。
ロック(Extclk)と位相が同一信号である。
【００６４】次に、第２位相変換部（２）は前記Out１
１及びOut１２を受信して出力Out２１とOut２２信号を
送り出す。
１及びOut１２を受信して出力Out２１とOut２２信号を
送り出す。
【００６５】これを図１２で見れば、出力Out２１の信
号でＣの位相を有する信号を送り出し、フィードバック
クロック(Fbclk)の位相がＣの位相より180°外にあるた
め出力Out２２の信号でＡの位相を有する信号(Extclkと
同じ位相)を送り出す。
号でＣの位相を有する信号を送り出し、フィードバック
クロック(Fbclk)の位相がＣの位相より180°外にあるた
め出力Out２２の信号でＡの位相を有する信号(Extclkと
同じ位相)を送り出す。
【００６６】次に、第３位相変換部（３）は前記Out２
１及びOut２２（図１２でＣ及びＡ）を受信して出力Out
３１とOut３２信号を送り出す。
１及びOut２２（図１２でＣ及びＡ）を受信して出力Out
３１とOut３２信号を送り出す。
【００６７】図１２で見れば、出力Out３１の信号でＤ
の位相を有する信号を送り出し、フィードバッククロッ
ク(Fbclk)の位相がＤの位相より180°内にあるため出力
Out３２の信号でＣの位相を有する信号を送り出す。
の位相を有する信号を送り出し、フィードバッククロッ
ク(Fbclk)の位相がＤの位相より180°内にあるため出力
Out３２の信号でＣの位相を有する信号を送り出す。
【００６８】次に、第４位相変換部（４）は前記の二信
号（図１２でＣとＤ）ＷＯ受信して図１２に示したＥの
位相を有する信号と、フィードバッククロック（Fbcl
k）の位相がＥの位相より180°内にあるためＣの位相を
有する信号を送り出す。
号（図１２でＣとＤ）ＷＯ受信して図１２に示したＥの
位相を有する信号と、フィードバッククロック（Fbcl
k）の位相がＥの位相より180°内にあるためＣの位相を
有する信号を送り出す。
【００６９】次に、最終ハーフミキサー（６）は前記の
二信号（図１２でＣとＥ）を受信して中間位相を有する
信号（図１２でＦ）を出力(Intclk)に送り出す。
二信号（図１２でＣとＥ）を受信して中間位相を有する
信号（図１２でＦ）を出力(Intclk)に送り出す。
【００７０】従って、フィードバッククロック（Fbcl
k）の位相は必ず図１２で示された区間に存在し、フ
ィードバッククロックとの最大位相差は次の通りであ
る。
k）の位相は必ず図１２で示された区間に存在し、フ
ィードバッククロックとの最大位相差は次の通りであ
る。
【００７１】最終的に出力されるIntclkは −(PI/2(N+1))＜Intclk＜＋(PI/2(N+1)) (但し、PI：π、180°) の範囲を有することになり、図１０でモデル部（７）は
固定された遅延を有するためフィードバッククロック
（Fbclk）も −(PI/2(N+1))＜Fbclk＜＋(PI/2(N+1)) (但し、PI：π、180°) の範囲を有することになる。
固定された遅延を有するためフィードバッククロック
（Fbclk）も −(PI/2(N+1))＜Fbclk＜＋(PI/2(N+1)) (但し、PI：π、180°) の範囲を有することになる。
【００７２】従って、外部クロック（Extclk）とフィー
ドバッククロック（Fbclk）の最大位相差は、PI/2(N+1)
となる。前記の第４位相変換部までにだけある例で、フ
ィードバッククロックとの最大位相差は PI/2(N+1)＝PI/25＝PI/32＝5.625° で、最大位相差が内部クロック（Intclk）のスペック
（ＳＰＥＣ）に満足すればよいのである。
ドバッククロック（Fbclk）の最大位相差は、PI/2(N+1)
となる。前記の第４位相変換部までにだけある例で、フ
ィードバッククロックとの最大位相差は PI/2(N+1)＝PI/25＝PI/32＝5.625° で、最大位相差が内部クロック（Intclk）のスペック
（ＳＰＥＣ）に満足すればよいのである。
【００７３】本発明において、複数個の位相変換手段に
つながるハーフミキサーを除去しても本発明の目的の達
成には大きな支障がないということは、当業者において
明らかなものである。
つながるハーフミキサーを除去しても本発明の目的の達
成には大きな支障がないということは、当業者において
明らかなものである。
【００７４】
【発明の効果】以上で検討して見たように、本発明では
多数個の位相変換部を用いて外部から入力される外部ク
ロックの位相を予め報償した後、既存のＤＬＬ回路にこ
れを印加させることにより既存のＤＬＬ装置より１ステ
ップが小さいＤＬＬの設計が可能である。さらに、全て
のロック範囲（Lock Range）を有することにより既存の
180°だけを有することに比べ十分補完された。
多数個の位相変換部を用いて外部から入力される外部ク
ロックの位相を予め報償した後、既存のＤＬＬ回路にこ
れを印加させることにより既存のＤＬＬ装置より１ステ
ップが小さいＤＬＬの設計が可能である。さらに、全て
のロック範囲（Lock Range）を有することにより既存の
180°だけを有することに比べ十分補完された。
【００７５】尚、周波数範囲を拡張させることができ、
さらに本発明の第２実施例で見られたように、一般のＤ
ＬＬ装置を用いずに要求されるスペックに合うよう位相
変換部使用個数を増加してＤＬＬの機能を具現すること
により、如何なる応用分野であれ非常に簡単に性能の質
を調節することができる利点を有する。
さらに本発明の第２実施例で見られたように、一般のＤ
ＬＬ装置を用いずに要求されるスペックに合うよう位相
変換部使用個数を増加してＤＬＬの機能を具現すること
により、如何なる応用分野であれ非常に簡単に性能の質
を調節することができる利点を有する。
【００７６】本発明の好ましい実施例は例示の目的のた
めのもので、当業者であれば添付の特許請求の範囲に開
示された本発明の思想と範囲を介し各種修正、変更、取
り替え及び付加が可能のはずである。
めのもので、当業者であれば添付の特許請求の範囲に開
示された本発明の思想と範囲を介し各種修正、変更、取
り替え及び付加が可能のはずである。
【図１】従来技術に係る一般的なＤＬＬブロック図であ
る。
る。
【図２】従来技術で遅延手段がアナログタイプであると
き、制御器でカウンタとデジタルアナログ変換器を用い
た場合のＤＬＬブロック図である。
き、制御器でカウンタとデジタルアナログ変換器を用い
た場合のＤＬＬブロック図である。
【図３】従来技術で遅延手段がアナログタイプであると
き、制御器で電荷ポンプを用いた場合のＤＬＬブロック
図である。
き、制御器で電荷ポンプを用いた場合のＤＬＬブロック
図である。
【図４】従来技術で遅延手段がデジタルタイプであると
き、制御器でカウンタと選択器を用いた場合のＤＬＬブ
ロック図である。
き、制御器でカウンタと選択器を用いた場合のＤＬＬブ
ロック図である。
【図５】本発明に係る一般的なＤＬＬブロック図であ
る。
る。
【図６】本発明の第１実施例で前記図５のトラック部に
第１位相変換部と第２位相変換部、及びハーフミキサー
を備えて位相差を速やかに補正したＤＬＬブロック図で
ある。
第１位相変換部と第２位相変換部、及びハーフミキサー
を備えて位相差を速やかに補正したＤＬＬブロック図で
ある。
【図７】前記図６の第１位相変換部に対する詳細ブロッ
ク図である。
ク図である。
【図８】前記図６の第２位相変換部に対する詳細ブロッ
ク図である。
ク図である。
【図９】前記図６のハーフミキサーに対する詳細回路図
である。
である。
【図１０】本発明の第２実施例で多数個の位相変換部を
介し位相差を速やかに補正したＤＬＬブロック図であ
る。
介し位相差を速やかに補正したＤＬＬブロック図であ
る。
【図１１】前記図６に対する動作位相図である。
【図１２】前記図１０に対する動作位相図である。
10 遅延手段 20 制御器 30 位相検出器 7、40 モデル部 21 デジタルアナログ変換器 22 カウンタ 23 電荷ポンプ部 24 選択器 50 トラック部 1、51 第１位相変換部 2、53 第２位相変換部 6、51−1、53−1、100 ハーフミキサー 51−3 第１位相検出器 51−5 第２位相検出器 51−7 第１マルチプレクサ 51−9 第２マルチプレクサ 53−3 第３位相検出器 53−5 第３マルチプレクサ 3 第３位相変換部 4 第４位相変換部 5 第ｎ位相変換部 Extclk 外部クロック Intclk 内部クロック Fbclk フィードバッククロック
Claims (4)
- 【請求項１】 外部クロックを受信して内部クロックを
出力するクロック位相補正回路において、前記内部クロ
ックを出力する遅延手段と、 前記遅延手段から出力される内部クロックを受信してフ
ィードバッククロックを出力するモデル部と、 前記外部クロックとモデル部から出力される前記フィー
ドバッククロックを入力され、これらの位相を比較した
後検出信号を出力する位相検出器と、 前記位相検出器から出力される検出信号により動作し前
記遅延手段を制御する制御信号を前記遅延手段で出力す
る制御器と、 前記外部クロックと、前記外部クロックを反転させた反
転外部クロックと、前記フィードバッククロックを受信
し前記外部クロックの位相と前記フィードバッククロッ
クの位相差を減少させるトラック部を含み、 前記遅延手段はトラック部の出力信号を受信した後、前
記制御器からの制御信号で制御され前記内部クロックを
出力することを特徴とするクロック位相補正回路。 - 【請求項２】 前記トラック部は直列連結された複数個
の位相変換手段を含み、 前記複数個の位相変換手段は前記フィードバッククロッ
クの位相を検出した後、前記外部クロックの位相を順次
前記フィードバッククロックの位相に接近させることを
特徴とする、請求項1記載のクロック位相補正回路。 - 【請求項３】 前記トラック部は直列連結された複数個
の位相変換手段と、 前記位相変換手段から出力される位相の異なる一対の出
力信号を受信し、前記一対の出力信号の位相差の中間値
を位相とする前記内部クロックを出力するハーフミキサ
ーを含み、 前記複数個の位相変換手段は前記フィードバッククロッ
ク位相を検出した後、前記外部クロックの位相を順次前
記フィードバッククロックの位相に接近させることを特
徴とする、請求項1記載のクロック位相補正回路。 - 【請求項４】 外部クロックを受信して内部クロックを
出力するクロック位相補正回路において、 前記内部クロックを受信してフィードバッククロックを
出力するモデル部と、 前記外部クロックと、前記外部クロックを反転させた反
転外部クロックと、 前記フィードバッククロックを受信して前記外部クロッ
クの位相と前記フィードバッククロックの位相差を減少
させる直列連結された複数個の位相変換手段と、 前記位相変換手段から出力される位相の異なる一対の出
力信号を受信し、前記一対の出力信号の位相差の中間値
を位相とする前記内部クロックを出力するハーフミキサ
ーを含み、 前記複数個の位相変換手段は前記フィードバッククロッ
クの位相を検出した後、前記外部クロックの位相を順次
前記フィードバッククロックの位相に接近させることを
特徴とするクロック位相補正回路。
Applications Claiming Priority (2)
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