TW415154B - A clock phase correction circuit - Google Patents

Description

A7 415154 B7_ 五、發明說明（/ ) 〔發明背景〕 蓊明之領域 本發明關於一種供半導體記憶體裝置之時脈相位校正 電路。本發明特別關於一種時脈相位校正電路，其可由利 用一半混波器於一傳統延遲鎖住迴路(此後稱爲DLL)電路 以事先降低所有鎖住範圍，因而ί生一具有快鎖住時間及- .........— · 甚小跳動之時脈償1。 習知枝藝之敘沭 最近，爲解決資料設定時間及資料保持時間之問題， 一時脈相位校正電路被廣泛用於高速同步動態隨機存取記 憶體（SDRAMr^'mi^Tni憶 S 匯流排 DRAM、 synclinkDRAM 等。 通常，當數位系統之速度變快，相位鎖住迴路(此後稱 爲PLL)電路或DLL電路即被用以消除時滯(skew)或消除外 時脈Extclk與內時脈Intdk間之相位差。 使用PLL與DLL電路之理由敘述如下。 第一個理由爲如積體電路之積集程度變高時，晶片內 部時脈之負載增加，及時脈驅動器之延遲增加。 因此，如時脈驅動器之延遲增加，設定時間及保持時 間增加，設計一具有高作業頻率之系統會受到限制。此時 ，時脈驅動器之時滯可用晶片上PLL予以消除。 第二個理由爲輸入至大多數晶片之時脈無法保證5〇% 之工作周期，雖然大多數電路要求50%之工作周期。因此 爲保證50%工作周期，電路接受一外來時脈，其有內部時 3 本紙張尺度適用+國國家標準（CNS)A4規格（210x 297公笼） 1-----III,-----裝--------訂---------線 (請先閱讀背面之注意事項再/.¾本頁) 經濟部智慧財產局員工消f合作社印製 經濟部智慧財產局員工消費合作社印製 415154 A7 _ B7 五、發明說明（i) 脈之雙倍頻率，等分該時脈後再予以使用。 此情況下，有一缺點，即外時脈(Extclk)之頻率增加， 因此，PLL電路應予使用以保證工作周期。 第三個理由爲微處理器通常以高於外時脈Extcllc之頻 率操作。此點對系統設計非常有益。此時，如使用PLL電 路作系統設計’可產生頻率筒於外時脈頻率之內部時脈。 本發明關於一 DLL電路。 DLL電路可使外時脈Extclk及內時脈Intclk間之相位 重合。圖1爲傳統DLL電路之方塊圖。 如圖1所示，傳統DLL電路包括： —相位檢波器30，供偵出一外時脈Extclk與一回授時 脈Fbclk間之相位差；一控制器20，接收相位檢波器30 之輸出信號爲其輸入，並控制一延遲機構10 ;延遲機構10 .·* * · -. ，接收自控制器20之控制信號爲其輸入，並調整延遲；及 一模型部份40 ’供模擬一實際延遲。 控制器2〇可根據延遲機構10之型式有不同之結構。 圖2爲DLL電路之方塊圖，其中利用一計數器22及 類比至數位轉換器21作爲類比型延遲機構10中之控制器 20 = 圖3爲DLL電路之方塊圖，其中使用一電荷幫浦23 作爲類比型延遲機構10中之控制器20。 圖4爲DLL電路之方塊圖，其中使用一計數器22及 —選擇器24作爲數位型延遲機構10中之控制器20。 參考圖2-3，在類比型延遲機構之情形，控制器2〇可 4 本紙張尺度適用中國國家標準（CNS>A4規格（210 X 297公釐） J I I J- ΙΊ II-- I ---11 I 訂 _111 — 111· (請先閱讀背面之注意事項再/為本頁) 經濟部智慧財產局員工消f合作社印製 415154 A7 ___ _ B7 五、發明說明（$ ) 構成一數位至類比轉換器21及一計數器22，或一電荷幫 浦23。在數位型延遲機構之情形，如圖4所示，控制器20 可構成一選擇器24及一計數器22。 在圖1之傳統DLL電路作業中，相位檢波器30經由 模型部份40偵出外時脈Extclk與回授時脈Fbclk間之相位 差，並發出一高或低位信號至控制器20〇 控制器2〇接收一自相位檢波器30產生之高或低位信 號，並控制延遲機構10。延遲機構10之延遲時間由控制 器20之輸出信號所控制。藉著重複實施此步驟，外時脈與 內時脈間之相同相位差可以達成。 此時，假定延遲機構10之最小延遲時間限定爲1步進 ，控制器20無法控制低於1步進之延遲時閒同時，假定 延遲機構之最大延遲時間限定爲最大延遲(max-delay)， 其大小決定DLL電路操作頻率之範圍。即DLL電路之撞 作被最大延遲之友小所限制。因此理由，傳統DLL電路應 增加最大延遲之大小以降低1步進之大小，並增加操作頻 率範圍。結果，延遲機構10所佔之區域增加，因而引起 DLL電路之效益問題。 〔本發明之槪述〕 因此’本發明係針對一種時脈相位校正電路，其可實 質上減輕一或多個相關技藝之缺點及限制所引起之問題。 本發明之一目的爲提供一時脈相位校正電路，其提供 複數個相位轉換器及半混波器於外時脈輸入端點與延遲機 構之間’其可改善DLL電路之鎖住時間，及減少跳動之大 5 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） Ί I — I Ji I I If I · I------^* — — — — 11 — (請先Μ讀背面之注意事項再丨為本頁) 經濟部智慧財產局員工消費合作杜印製 415154 A7 ___B7__ 五、發明說明（4 ) 小0 複數個相位轉換器彼此成串聯連接，並由一模型部份 產生之回授時脈所控制。自半混波器產生之一相位控制外 時脈係發出至延遲機構。 爲達成此等目的，在一時脈相位校正電路以接收一外 時脈，及產生一內時脈，時脈相位校正電路包括：一延_ 機構，以產生內時脈；一模型部份了以运收一自延遲機構 產生之內時脈作爲輸入，及產生一回授時脈；一相位檢波 器，以接收外時脈及由模型部份產生之回授時脈，比較外 時脈與回授時脈之相位，及產生一偵測信號；一控制器， 由相位檢波器產生之偵測信號所操作，發出一控制信號至 延遲機構以控制該延遲機構；及一追蹤部母，.接收外時脈 、反相該外時脈之一反相外時脈、及回授時脈，可減少外 時脈與回授時脈間之相位差，其中，接收追蹤部份之輸出 信號作爲輸入之延遲機構由控制器之控制信號所控制，並 產生內時脈。 追蹤部份包括複數個相位轉換器，其係彼此串聯連 。複數個相位轉換器偵出回瘦時脈之相位，並隨後將外時 脈相位接近回授時脈相位。 根據本發明之另一特性，在供接收一外時脈及產生一 內時脈之時脈相位校正電路中，一時脈相位校正電路包括 :一模型部份，以接收內時脈爲輸入及產生一回授時脈； 複數個串聯連接之相位轉^攝二其接收外時脈、一反相之 外時脈及回授時Μ，可降低外時脈及回授時脈間之相位差 本纸張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） I! J I — ΙΊ ! 裝·！ —訂-1,!1-線 (請先«讀背面之注意事項本頁) A7 415154 ____B7_ 五、發明說明（夕） ;及半混波器，接收自複數個相位轉換器之一對輸出信號 ，該對輸出信號具有不同相位，該半混波器並產生內時脈 ，赛具有該對輸出信號間相位差之中間値之相位，其中複 數個相位轉換器偵出回授時脈之相位，及隨後將外時脈之 相位接近回授時脈之相位。 本發明之其他特性及優點將敘述如下，部份可自敘述 或本發明之實施而了解。本發明之目的及優點將可自書面 敘述之結構及申請專利範圍以及所附圖式而奪現及獲得。 吾人了解以上之一般敘述及以下之詳細敘述均爲解釋 舉例之目的，並將提供所請專利之本發明之更詳細解釋。 〔圖式之簡略說明〕 本發明之其他目的及優點將可自以下之敘述及配合圖 式而更爲明顯，其中： 圖1爲一傳統dll電路之方塊圖； 圖2爲一傳統DLL電路之方塊圖，其中使用一計數器 及一數位至類比轉換器，在一類比型延遲機構之情況下作 爲控制器； 圖3爲一傳統DLL電路之方塊圖，其中使用一電荷幫 浦在類比型延遲機構之情況下作爲控制器； 圖4爲一傳統DLL電路之方塊圖，其中使用一計數器 及一選擇器，在數位型延遲機構之情況下作爲控制器； 圖5爲本發明之DLL電路之方塊圖； 圖6爲一 DLL電路之方塊圖，此電路可迅速校正相位 差，其係利用本發明較佳實施例之第一相位轉換器、第二 7 Ί I J I,Ί1Ι -裝---I----訂---I--ί* 線 (請先閲讀背面之注意事項再ί為本頁) 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS>A4規格（210 X 297公釐） 415154 A7 _____B7__ 五、發明說明（6 ) 相位轉換器及在圖5中之追蹤部份中之半混波器而達成； 圖7爲圖6之第一相位轉換器之細節方塊圖； Ϊ1 8爲圖6之第二相位轉換器之細節方塊圖； 圖9爲圖6之半混波器之細節方塊圖； 圖10爲〜DLL電路之方塊圖，利用本發明之另一較 佳實施例之複數個相位轉換器，其能迅速校正相位差； 圖11爲圖6之作業相位圖，及 圖12爲圖10之作業相位圖。 [較佳實施例之詳細敘述] 本發明較佳實施例將參考所附圖式予以詳細說明。 爲參考計，“上限”一詞將用於本說明書中，以便區分 相位之範圍。例如，如一時脈相位係位於〇度與90度之間 ，稱爲“1上限”。如時脈相位係位於90度及180度之間， 稱爲“2上限”。如時脈相位係位於180度及270度之間， 稱爲“3上限”。最後，如時脈相位係位於270度及360度 之間，則稱爲“4上限”。 圖5爲本發明之DLL電路之方塊圖。 如圖5所示，由於追蹤部份50係加在圖1中之傳統 DLL電路中，一外時脈Extdk之相位先前與回授時脈 Fbclk相位接近。在此之後，由追蹤部份50補償之一時脈 與回授時脈Fbclk間之相位差係由傳統DLL電路所降低’ 俾時脈信號可達成具有一快鎖住時間及很小之跳動。此追 蹤部份50現將詳細敘述。 圖6爲根據本發明第一較佳實施例之一 DLL電路之方 8 本紙張尺度適用中國國家標準（CNS)A4規格（2W x 297公爱） 1 —I·— — J— I--------- 訂----I----線 (請先閱讀背面之注意事項t為本頁) 415154 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（η ) 塊圖》 如圖6所示，本發明之DLL電路包括：一追蹤部份50 ，供接收二外時脈Extdk及具有180度相位差之/Extclk 與回授時脈Fbclk ; —延遲部份10，其接收追蹤部份50之 輸出信號OUT23作爲輸入，由控制器20之輸出信號控制 延遲時間，及產生一內時脈Intclk ; —模型部份40，接收 內時脈Intclk作爲輸入及產生一回授時脈Fbdk ;—相位_ g器30，，將自模型部份40產生之回授時脈Fbclk之相位 與外時脈Extdk之相位加以比較，且輸出一高或低位信號 至控制器20 ;及一控制器20.，接收相位檢波器30之輸出 信號作爲輸入並產生一信號以控制延遲部份10。 追蹤部份第一相位轉換器51，接收二外時脈 Extclk及/具有180度相位差之/Extclk與回授時脈Fbclk ;—第二相位轉換器53，供接收第一相位轉換器51之二 輸出信號OUT11及OUT12及回授時脈Fbdk :及半混波器 1〇〇,供接收第二相位轉換器53之二輸出信號OUT21及 OUT22，並產生一輸出信號OUT23 〇 圖6中本發明之第一較佳實施例之DLL電路之動作如 下。 一旦外時脈Extclk及/Extclk被輸入至第一相位轉換器 51，第一相位轉換器51在四種上限中選擇一包括回授時脈 Fbclk之上限，並產生二輸出信號OUT11及OUT12用爲選 出之上限之一標準。 爲更瞭解計，圖6之作業將參考圖11予以更明確地說 9 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ΊΙ — llllJ — —— — —. - — 111 — — — ·1111[111 (請先閱讀背面之注f項再ί.寫本頁) 415154 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明u ) 明，圖11顯示圖6之作業相位圖。 如圖11所示，如回授時脈位於“2上限”內，相位A之 信號及外時脈/Extclk將被選擇，並輸入至第二相位轉換器 53 ° 以此方式，圖7顯示供產生具有相位A信號及外時脈 /Extclk之第一相位轉換器51之詳細方塊圖。 如圖7所示，第一相位轉換器51包括： 半混波器51-1，以接收二時脈Extclk及/Extclk，並產 生二輸出信號OUT1及0UT2 ;第一相位檢波器51-3，其 接收外時脈Extclk及一回授時脈Fbclk作爲輸入，比較外 時脈Extclk之相位與回授時脈Fbclk之相位，產生一輸出 信號SEL1 ;第一多工器51_7，接收半混波器51-1之二輸 出信號0UT1及0UT2作爲輸入，及由第一相位檢波器51-3之輸出信號SEL1之控制而產生輸出信號0UT11 ;第二 相位檢波器jl-5，接收第一多工器51-7之輸出信號 0UT11及回授時脈Fbclk，比較輸出信號0UT11之相位與 回授時脈Fbclk之相位，產生一盤坦i號SEL2 ;第二多工 器51-9,接收二外時a^ttclk及/Extclk^輸入，並由第 二相位檢波器51-5之輸出之控制而產生一輸出 信號0UT12。 具有相位A及外時脈/Extclk之信號將參考圖7予以 說明。 首先，如圖11所示，半混波器51-1產生具有相位A 之信號及具有相位/A之信號。 10 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ^ --------------I — — I 訂11111-- (請先閱讀背面之注意事項再.為本頁) 經濟部智慧財產局員工消費合作社印製 415154 A7 _B7 五、發明說明（？） 其中，半混波器51-1之功能爲一類比放大器。以相位 而言，半混波器51-1接收二不同相位之信號爲輸入，並產 生一信號其相位與二相位之中間値對應。 是以，第一相位轉換器51接收二時脈Extclk及/Extclk ，產生一具有相位90度之信號A及具有相位270度之信 號/A，此二信號A及/A輸入至第一多工器51-7。 同時，第一相位檢波器51-3接收外時脈Extclk及回授 時脈Fbclk作爲輸入，並比較外時脈Extclk之相位及回授 時脈Fbclk之相位。 此時，因爲第一相位檢波器51-3可偵出180度之相位 差，第一相位檢波器51-3輸出信號SEL1至第一多工器 51_7，以便使第一多工器51-7選擇具有相位Α之信號。因 此，第一多工器51-7產生具有相位A之信號OUT11。 第二相位檢波器51-5偵出信號A與回授時脈Fbclk間 之相位差。因爲回授時脈Fbclk之相位與信號A相關位於 180度之內，如圖11所示，第二相位檢波器51-5發出一 信號SEL2至第二多工器S1-9，以便使第二多工器51-9選 擇外時脈/Extclk。因此，第二多工器51-9產生外時脈 /Extclk作爲輸出信號OUT12。 此後，以上步驟選出之二參考信號A及/Extclk係輸入 至第二相位轉換器53如圖6所示。 第二相位轉換器53選擇及產生一信號OUT21，其具有 相位A信號與第一相位轉換器51產生之信號/Extclk間之 中間相位。第二相位轉換器53選擇相位A之信號與 11 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） . 1 '---I I ·11111--訂---I — I I I i (請先閱讀背面之注意事項再丨寫本頁) 415154 經濟部智慧財產局員工消t合作社印製 A7 B7 五、發明說明（) /Extclk間之一信號，於是輸出此選擇之信號作爲輸出信號 OUT22。參考圖Π，產生一相位B之信號作爲輸出信號 0UT21，並產生信號/Extclk作爲另一輸出信號〇UT22〇 圖8爲圖6之第二相位轉換器53之詳細方塊圖。 如圖8所示，第二相位轉換器53包括： 半混波器51-3，接收二輸出信號0UT11及0UT12作 爲輸入並產生一輸出信號0UT21 ;第三相位檢波器53-3， 接收半混波器53-1之輸出信號0UT21及一回授時脈Fbclk ，比較輸出信號0UT21之相位與回授時脈Fbdk之相位， 並產生一高或低位準之輸出信號SEL1 ;及一第三多工器 53-5，其接收第一相位轉換器51之二輸出信號0UT11及 0UT12爲輸入，且由第三相位檢波器5S-3之輸出信號 SEL1之控制下以產生一輸出信號OUT22。 參考圖11說明第二相位轉換器53之作業。 半混波器53-1接收信號A及第一相位轉換器51產生 之信號/Extclk，並產生一具有信號A與信號/Extclk間之中 間相位之信號B作爲輸出信號0UT21。 同時，第三相位檢波器53-3接收由半混波器53-1產生 之信號A及回授時脈Fbclk作爲輸入，並偵出信號A與回 授時脈Fbclk間之相位差。之後，因爲回授時脈Fbclk之 相位與信號B相對爲位於180度之內，第三相位檢波器 53-3發出輸出信號SEL1至第三多工器53_5以便使第三多 工器53-5選擇時脈信號/Extclk。 最後，第三多工器53-5由信號SEL1在信號A與時脈 12 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ；-----1---------裝·--— It--訂-------!線 (請先W讀背面之注意事項^-,:窝本頁> 415154 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（u ) 信號/Extclk間選擇時脈信號/Extclk，並產生時脈信號 /Extclk作爲輸出信號OUT22。 於是，信號B及由第二相位轉換器53產生之及時脈信 號/Extclk係輸入至最後之半混波器100。 圖9爲圖6之半混波器100之詳細方塊圖。半混波器 1〇〇產生一信號，其具有二輸入信號間之中間相位。參考 圖11，信號B及自第二相位轉換器53產生之/Extclk係輸 入至信號OUT21及OUT22之輸入端點。信號B及/Extclk 之反相信號/B及Extclk係輸入至輸入端點/OUT21及 /OUT22，因此，輸出端點OUT23產生一信號C如圖11所 示。 最後，如圖6所示，傳統DLL部份可逐漸隆低半混波_ 器100之輸出信號〇UT23(圖11之信號C)及回授時脈 Fbdk間之相位差。 參考圖11，回授時脈Fbclk之相位係位於信號B與時 脈信號/Extclk之間，相位C之信號由傳統DLL電路所移 動，俾相位C之信號變成接近回授時脈Fbdk之相位。因 此，傳統DLL電路之設計僅能在①之區間內自由移動。即 傳統DLL電路之設計僅有45度（±22.5度)之鎖住範圍。 假定如同第二相位轉換器53之相同方塊係額外提供給 圖6，最後半混波器100之輸出信號〇UT23變爲一具有圖 11中相位D之信號。因此，傳統DLL電路之設計僅能在 ②之區間自由移動。即傳統DLL電路之設計僅有22.5度（ ±11.25度)之範圍。 13 ; . --------t - I — — — — ！- (請先閱讀背面之注意事項乒，.寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 x 297公釐） 415154 A7 B7 五、發明說明（Q) 圖10爲本發明第二較佳實施例之一 DLL電路之方塊 圖。 如圖10所示，本發明第二較佳實施例之DLL電路包 括：N個相位轉換器(第一、第二、第三、…第η個相位轉 換器），其串聯蠢接在二·外時脈Extclk及/Extclk之輸入端 點與半混波器6之輸入端點之間，該混波器6產生一內時 脈Intclk;—模型部份JL，一接收半混波器6產生之內時脈 Intclk作爲輸入，並輸出回授時脈Fbclk至每一相位轉換器 〇 此處，在四上限中選擇一上限之第一相位轉換器1應 予使用，其細節電路與圖7相同。 第二相位轉換器2至第η個相位轉換器5之結構相同 如圖8所示。半混波器6之細節電路如圖9所示。 以下，上述之第二較佳實施例自第一相位轉換器至第 四相位轉換器之操作將參考圖I2予以說明。 第一相位轉換器1接收具有ISO度相位差之外時脈 Extclk及/Extclk，並產生二輸出信號0UT11及0UT12。 如回授時脈Fbclk之相位係位於如圖12之“1上限”內 ，則第一相位轉換器1產生一相位A之信號作爲輸出信號 OUT11，並產生相位B信號作爲輸出信號0UT12。 此時，相位A之信號係與外時脈Extclk之信號相同。

第二相位轉換器2接收輸出信號OUT11及0UT12作 爲輸入，並產生輸出信號0UT21及OUT22。參考圖12， 其顯示圖10之作業相位圖’第二相位轉換器2產生相位C 本纸張尺度適用中國國家標準（CNS>A4規格（210 X 297公爱） -Ί i ----------裝--- (請先閱讀背面之注意事項ιί.寫本頁> * 5 . -線 經濟部智慧財產局員工消费合作社印製 A7 415154 _B7_ 五、發明說明（丨〕） 之信號作爲輸出信號OUT21，及產生相位A(與信號Extclk 同相位)之信號作爲輸出信號OUT22，因爲回授時脈Fbclk 之相位係位於信號C相位180度之外。 第三相位轉換器3接收輸出信號〇UT21(圖2之C)及 OUT22(圖12之A)作爲輸入，並產生二輸出信號OUT31 及 OUT32。 如圖12所示，產生一相位D信號作爲輸出信號 OUT31，並產生相位C信號作爲輸出信號OUT32，因爲回 授時脈Fbclk之相位較信號D之相位係位於180度以內。 第四相位轉換器4接收二信號C及D(如圖12所示)作 爲輸入，並產生一相位C之信號，因爲辑位E之信號與回 授時脈Fbclk之相位較信號E之相位係位於180度以內。 最後半混波器6接收圖12之二信號C及E作爲輸入 ，並產生一信號(圖12之F)其具有中間相位作爲輸出信號 Intclk 。 因此，回授時脈Fbclk之相位正向位於圖12之③區間 內，並具有外時脈與回授時脈Fbclk間之一最大相位差如 下。 最後輸出信號Intclk有以下範圍， -(PI/2(N+1)<Intclk<+(PI/2(N+1)) 其中，ΡΙ:ττ，180 度。 圖10之模型部份7有一固定延遲，使得一回授時脈 Fbclk有以下之範圍， -(PI/2(N+,)<Fbclk<+(PI/2(N+1)) 15 „ — ---裝 -------訂·-----線 (請先閲讀背面之注意事項秦/.窝本頁) 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 415154 A7 B7 五、發明說明（4) 其中，PI: 7Γ，180 度。 因此，外時脈與回授時脈間之最大相位差變爲PI/2(n+1) 。上述包括第一至第四相位轉換器1-4中，外時脈與回授 時脈間之最大相位差爲； PI/2(N+1)=PI/25=PI/32=5_625 度。 因此，最大相位差能滿足內時脈Intclk之產生規格。 本發明中，儘管連接至複數個相位轉換器之半混波器 已除去，精於此技藝人士可瞭解本發明之目的仍可達成。 如上所述，本發明利用複數個相位轉換堊以git植置 外時脈之相位，再將補償信號加在#_趣1>1山電路上 設計較傳^ DLL電路小一#進之較小费進之DLL電路。 此外^由贤$發'明具有所有鎖住範圍，與傳統ts*住範圍 180度相比，鎖住範圍已大幅改進β此外，本發明可擴大 頻率範圍。由第二較佳實施例可見，本發明以增加相位轉 換器之數目以實施DLL電路之功能，而不用依照所需生產 規格之一般DLL電路。因此，性能之品質可在DLL電路 之各應用領域中方便控制" 吾人瞭解，對於精於此技藝人士言，不同之修改而不 悖本發明之範疇及精神時均屬可行。因此，申請專利範圍 之範疇不限於所述之說明，申請專利範圍可解釋爲涵蓋本 發明中之所有可專利之新穎特性’包括可由精於此技藝人 士認爲等値之特性。 16 本紙張尺度適用令國國家標單（CNS)A4規格（210^297公釐> » n J— n 1J« 1 n I n - (請先閱讀背面之注意事項^丨离本頁) 訂.. 線 經濟部智慧財產扃員工消費合作社印製

Claims (1)

1. 415154 A8 B8 C8 D8 六、申請專利範圍 h〜種時脈相位校正電路，供接收一外時脈及產生一內 時脈’此種時脈相位校正電路包含： . ,---A3,-- (請先聞讀背面之注ί項再汰 4頁) 〜延遲機構，供產生內時脈； 一換型部份’供接收由延遲機構產生之內時脈作爲輸 入’及產生一回授時脈； 〜相位檢波器’以接收外時脈及模型部份產生之回授 時脈’比較外時脈之相位與回授時脈之相位，並產生一偵 測信號； 〜控希由相位檢波器之偵測信號操作，並發出一 控制信號至延遲機構以控制延遲機構；及 〜追蹤部份，其接收外時脈、一反相外時脈及回授時 脈’並降低外時脈與回授時脈間之相位差， 其中之延遲機構接收追蹤部份之輸出信號作爲輸入， 該延遲部份由控制器之控制信號所控制，並產生內時脈。 經濟部智慧財產局員工消費合作社印製 2. 如申請專利範圍第1項之時脈相位校正電路，其中之 '追縱盤_位氣括複數個相位轉換器彼此成串聯連接，其中之 複數個相位轉換器偵出回授時脈之相位，且隨後使外時脈 相位接近回授時脈相位。 3. 如申請專利範圍第1項之時脈相位校正電路，其中之 一追蹤部息含： 複數個相位轉換器，成串聯連接： 半混波器，接收複數個相位轉換器之一對輸出信號， 該對輸出信號具有不同相位，半混波器並產生內時脈，其 相位爲該對輸出信號相位差之中間値， 本紙張尺度逋用中困國家標率（CNS ) A4規格（210X297公釐） 經濟部智慧財產局員工消費合作社印製 415154 ?8 _D8 六、申請專利範園 其中之複數個相位轉換器偵出回授時脈之相位，且隨 後使外時脈之相位接近回授時脈之相位。 4. 一種時脈相位校正電路匕供接收一外時脈及產生一內 時脈，此種時脈相位校正電路包含： 一模型部份，..^以接收內時脈作爲輸入，及產生一回授 時脈； 複數個相位轉_換器，成串聯連接，其接收外時脈、一 外時脈反相之反相^時脈、及回授時脈，並降低外時脈與 回授時脈間之相位差；及 半混波器，__接收複數個相位轉換器之一對輸出信號， 該對輸出信號具有不同相位，半混波器並產生內時脈，其 具有該對輸出信號間相位差之中間値相位， 其中複數個相位轉換器偵出回授時脈之相位，且隨後 使外時脈之相位接近回授時脈之相位。 I---]-I.---裝--：----訂------線 (请先閾讀背面之注$項再破本頁) ___2_ 本纸浪尺^逋用中( CNS )八4胁 (210X297公釐）