JP3957200B2 - 遅延制御装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、遅延制御装置に関し、特に、データ取り込み用のストローブ信号に、DLL回路を用いて遅延時間を与えることにより、補正されたストローブ信号を生成する場合に、微調整が不要であり、精度の良い補正されたストローブ信号を生成することが可能な遅延制御装置に関する。
【０００２】
【従来の技術】
近年、DDR-SDRAM（ディディアール・エスディラム）のように高速な信号線とインターフェースをするためには、電圧および温度の変動に拘わらず一定のタイミングで信号線を制御することが必要になってきた。かかる制御を実現するための一つの手段としてDLL(ディレイ・ロックド・ループ)回路が使用されることがある。
なお、DLL回路を使用する例としては、LSI（大規模集積回路）間の高速インターフェース、信号間のタイミング規定が厳しいもののタイミング補正等がある。
【０００３】
ここで、DLL回路を使用した従来技術の具体例について説明する。
高速なデータのインターフェースをLSIで実現する場合、133MHzのSDRAMの場合だと、ＰＬＬ（位相同期ループ）で位相同期させたクロックを使用することでLSIの設計も可能であった。
【０００４】
ところがDDR-SDRAMのように、例えば266MHzのデータレートを持つインターフェースの場合、有効なデータ幅とそのデータを取り込むためのストローブ信号の関係を補正し、LSI内部のFF（フリップ・フロップ）のデータとクロックの関係が正しくデータを取り込めるタイミングにしなければならない。
【０００５】
図７は、データＤの有効なデータ幅と、データＤを取り込むためのストローブ信号Ｓ2のタイミング波形例を示す図である。
図７において、ストローブ信号Ｓ2をクロック周期（基準クロックＳ1）から一定の割合、例えばクロック周期の２５％の遅延をつけた信号が、補正されたストローブ信号Ｓ3である。このようにすれば、データ幅のほぼ中央のタイミングでデータＤを取り込むことが可能となる。
【０００６】
ところが、ボード上のスキュー，クロックのジッタ等により、有効なデータウィンドが狭くなっている場合がある。かかる場合には、温度，電圧の振れによる前記遅延のズレを極力抑える必要がある。この補正されたストローブ信号を生成する技術にDLLを使用する構成が知られている（非特許文献１）。
【０００７】
図８は、ＤＬＬを使用した遅延ズレを抑制する回路例のブロック図である。
図８に示すように、ＤＬＬ１００において、入力された基準クロックＳ1の１周期分の遅延を第１の遅延素子１１０に対して設定できる値を算出し、遅延設定値算出回路３００で例えばクロック周期の２５％分の遅延を与える遅延設定値を設定する。
【０００８】
そして、この遅延設定値を、ストローブ信号Ｓ2が入力される第２の遅延素子２００に与える。１２０は位相比較器、１３０は遅延制御回路である。
このようにすれば、前記図７において説明したように、データ幅のほぼ中央のタイミングでデータＤを取り込むことが可能となる。
【０００９】
前記第１の遅延素子１１０の例を図９に示す。ここで問題なのは、第１の遅延素子１１０の単位遅延（バッファで示した個々の素子による遅延）が全く同じ遅延値（一定）だとしても、選択回路１１１による遅延が、微細化されたLSIのプロセスでは影響が大きくなることである。
非特許文献１では、この影響を解決するために、図１０に示すように、粗い遅延単位で構成される第３の遅延素子１１２と微細な遅延単位で構成される第４の遅延素子１１３を組み合わせた遅延素子１１０Ａを使用した例を示している。
【００１０】
【非特許文献１】
Micron Design Liｎe “DDR SDRAM Functionality and Controller Read Data Capture”
【００１１】
【発明が解決しようとする課題】
しかしながら、非特許文献１の例では、ＤＬＬ１００における基準クロックＳ1の周期測定（周期の把握）の精度は出るが、実際にストローブ信号Ｓ2を補正するための第２の遅延素子２００に設定する値を算出する遅延設定算出回路３００において、前記精度が生かされない場合が生じる。
【００１２】
極端な例を挙げると、粗い第３の遅延素子１１２の遅延単位が「３単位」であり、微細な第４の遅延素子１１３の遅延単位が「１２単位」の場合を考える。この場合、５０％の遅延を設定するには粗い第３の遅延素子１１２の遅延単位が割り切れないため、微細な第４の遅延素子１１３において、如何にして正確に５０％の遅延値を得るかが問題となる。
【００１３】
また、図８の構成において、補正されたストローブ信号Ｓ3を出力する第２の遅延素子２００の遅延設定精度が良い場合であっても、LSI内部では補正されたストローブ信号Ｓ3がFF（フリップフロップ）までに到達する時間、データがLSIに入力されてからFFまで到達する時間の差により、第２の遅延素子２００における遅延値の微調整が必要となる。
【００１４】
そこで本発明の課題は、データ取り込み用のストローブ信号に、DLL回路を用いて遅延時間を与えて補正されたストローブ信号を生成する場合に、微調整が不要であり、精度の良い補正されたストローブ信号を生成することが可能な遅延制御装置を提供することである。
【００１５】
【課題を解決するための手段】
前記課題を解決するために請求項１の発明は、基準クロックを逓倍した逓倍した逓倍後基準クロックを出力する周波数逓倍手段（図１の１０Ａ）と、
該周波数逓倍手段が出力した逓倍後基準クロックを入力する第１の遅延素子手段２１と、
入力データを取り込むストローブ信号が入力する第２の遅延素子手段３０と、
前記逓倍後基準クロックの１周期分の遅延値を捉え、該遅延値を前記第２の遅延素子手段３０に設定し、該第２の遅延素子手段３０から補正後ストローブ信号を出力させる遅延素子制御手段２２とを備えた構成としてある。
【００１６】
以上の構成において、例えば補正されたストローブ信号Ｓ3に基準クロックＳ1の２０％の遅延を与えたい場合、逓倍後基準クロックＳ4は基準クロックＳ1の例えば５倍の周波数になる（図２（ａ），（ｂ）参照）。遅延素子制御手段２０Ａを構成する遅延制御回路２２は、逓倍後基準クロックＳ4の１周期分の遅延値を捉え、この遅延値を第２の遅延素子３０に設定する。
【００１７】
このようにすれば、基準クロックＳ1の２０％の遅延をストローブ信号Ｓ2に与えることが可能となる。
従って、第２の遅延素子３０においては微調整が不要となり、精度の良い補正されたストローブ信号Ｓ3を生成することが可能となる。
【００１８】
また、請求項２では、請求項１記載の遅延制御装置において、
前記周波数逓倍手段１０Ａは、
ＰＬＬ１２と、
前記基準クロックＳ1を１／ｍ分周して前記ＰＬＬ１２に入力する１／ｍ分周手段１１と、
前記ＰＬＬ１２の比較クロック入力としてＰＬＬ出力を１／ｎ分周する1／ｎ分周手段１３とを備えてなる構成としてある。
【００１９】
以上の構成において、例えば図３に示すように、遅延値は、１／ｍ分周回路１１と1／ｎ分周回路１２のｍ，ｎの組み合わせにより設定する。そして、補正されたストローブ信号Ｓ3に例えば基準クロックＳ1の２０％の遅延を与えたい場合、ｍ＝１、ｎ＝５の設定をすれば、逓倍後基準クロックＳ4は基準クロックＳ1の５倍の周波数になる。
【００２０】
この場合、ＰＬＬ１２を用いているので、安定した周波数の逓倍後基準クロックＳ4を実現できる。従って、第２の遅延素子３０においては微調整が不要となり、精度の良い補正されたストローブ信号Ｓ3を生成することが可能なる。
【００２１】
また、請求項３では、請求項１記載の遅延制御装置において、
前記遅延素子制御手段２０Ａ（図１）は、遅延値を選択可能な第１の遅延素子（図４の２１）と、該遅延値を選択する遅延制御手段（遅延制御回路２２）と、位相比較器２３とを備えてなり、
前記位相比較器２３は、前記逓倍後基準クロックＳ4または該逓倍後基準クロックＳ4から発生する非通過パルス信号Ｓ5と、前記逓倍後基準クロックＳ4または非通過パルス信号Ｓ5が前記第１の遅延素子手段２１を通過して出力した通過パルス信号Ｓ6とを比較し、
前記遅延制御手段２２は、前記位相比較器２３の比較結果に基き第２の遅延素子手段３０の遅延値を制御する遅延値選択信号Ｓ7を発生する構成としてある。
【００２２】
以上の構成において、図２（ａ）〜（f），図４に示すように、位相比較器２３において、第１の遅延素子２１を通過しないパルス信号（非通過パルス信号）Ｓ5と通過したパルス信号（通過パルス信号）Ｓ6とを比較する。
【００２３】
比較の結果、非通過パルス信号Ｓ5の１周期分がＨ（アクティブ）になる場合に（図２(ｃ)）、通過パルス信号Ｓ6のＨが来れば（図２（ｄ））、第１の遅延素子２１の遅延値は、逓倍後基準クロックＳ4の１周期分に至っていないことが分かる。
また、非通過パルス信号Ｓ5がＬになったときに通過パルス信号Ｓ6のＨが来れば（例えば、図２（ｆ））、第１の遅延素子２１の遅延値は、逓倍後基準クロックＳ4の１周期以上の遅延があることが分かる。
【００２４】
そして、遅延制御回路２２は、第１の遅延素子２１の遅延値が逓倍後基準クロックＳ4の１周期に満たない遅延であると、現在の遅延単位から１単位だけ増やした設定を第１の遅延素子２１に与える。
ここに、遅延単位の概念は、例えば図９に示した個々のバッファをいい、バッファの１個が遅延の１単位である。
【００２５】
逆に、遅延制御回路２２は、前記１周期を超える遅延であることを示すと、遅延単位を１単位減らす。
安定した状態において、１単位の増減が順に続けば（単位がｎ，ｎ＋１，ｎ，ｎ＋１，…）、それ（遅延単位が、ｎまたはｎ＋１）が、逓倍後基準クロックＳ4の１周期を実現する遅延設定値となる。
【００２６】
即ち、図２の下方に示したＡの時点において、遅延単位の設定値＝ｎの場合に非通過パルス信号Ｓ5の１周期分が「Ｈ」であれば、遅延単位の設定値を「＋１」にし、遅延単位の設定値＝ｎ＋１の場合に非通過パルス信号Ｓ5の１周期分が「Ｌ」であれば、遅延単位の設定値を「−１」にする。
【００２７】
このようにすれば、基準クロックＳ1の２０％の遅延をストローブ信号Ｓ2に与えることが可能となる。従って、第２の遅延素子３０においては微調整が不要となり、精度の良い補正されたストローブ信号Ｓ3を生成することが可能となる。
【００２８】
また、請求項４では、請求項３記載の遅延制御装置において、前記遅延値選択信号Ｓ7を、前記第１の遅延素子手段２１にも供給する構成としてある。
【００２９】
このようにすれば、例えば図５に示すように、遅延値選択信号Ｓ7を第２の遅延素子手段３０と第１の遅延素子手段２１の双方に供給しているので、第１の遅延素子２１の遅延値が逓倍後基準クロックＳ4の1周期の遅延の設定値であるならば、第２の遅延素子３０の遅延値も逓倍後基準クロックＳ4の1周期分の遅延とすることができる。
【００３０】
また、請求項５では、請求項４記載の遅延制御装置において、
前記遅延値選択信号Ｓ7を加減算した後に、前記第２の遅延素子手段３０に入力する構成としてある。
【００３１】
このようにすれば、例えば図６に示すように、粗い遅延の設定値信号Ｓ８を第２の遅延素子３０Ａの第１のｓｅｌＡ端子に供給し、加減した微細な遅延の設定値信号Ｓ１０を第２のｓｅｌＢ端子に供給している。
【００３２】
ここに、第１の遅延素子２１Ａの入力端子をｓｅｌＡ端子とｓｅｌＢ端子とに分けているのは、非特許文献１に示すように、粗い遅延と微細な遅延を、素子を組み合わせた遅延素子を示唆しているのではなく、遅延設定値が例えば１０ビットあれば、上位を粗い設定、下位を細かな設定という意味で使用している。
このようにすれば、微細な遅延の設定（下位ビットの値）を変更することにより、遅延値の微調整が可能となる。
【００３３】
【発明の実施の形態】
以下、本発明の遅延制御装置を図示の実施の形態に基づいて説明する。
(１) 第１の実施形態
図１は本実施形態の遅延制御装置ＤＣ１のブロック図である。
【００３４】
図１に示すように、遅延制御装置ＤＣ１は、周波数逓倍部１０Ａと遅延素子制御部２０Ａと第２の遅延素子３０とを備えてなる。
周波数逓倍部１０Ａは、基準クロックＳ1を逓倍し（図２では５倍）、逓倍後基準クロックＳ4を出力する。
【００３５】
遅延素子制御部２０Ａは、第１の遅延素子２１と遅延制御回路２２を含む。第１の遅延素子２１と第２の遅延素子３０は、それぞれ前記第１の遅延素子１１０と第２の遅延素子２００（図８参照）と同一の遅延素子である。
【００３６】
以上の構成において、図２（ａ），（ｂ）に示すように、周波数逓倍部１０Ａで基準クロックＳ1を逓倍して逓倍後基準クロックＳ4を生成し、この逓倍後基準クロックＳ4を第１の遅延素子２１に供給する。遅延素子制御手段（遅延制御回路２２）は逓倍後基準クロックＳ4の１周期分の遅延値を出力し、該遅延値を第２の遅延素子３０に設定する。
【００３７】
このようにすれば、補正されたストローブ信号Ｓ3に基準クロックＳ1の２０％の遅延を与えたい場合、逓倍後基準クロックＳ4は基準クロックＳ1の５倍の周波数になる。この第１の遅延素子２１に与える設定をそのまま、第２の遅延素子３０に与えることにより、基準クロックＳ1の２０％の遅延をストローブ信号Ｓ2に与えることが可能となる。
従って、第２の遅延素子３０においては微調整が不要となり、精度の良い補正されたストローブ信号Ｓ3を生成することが可能となる。
【００３８】
(２) 第２の実施形態
図３は本実施形態の遅延制御装置ＤＣ２のブロック図である。
本実施形態と第１の実施形態（図１）との相違点は、周波数逓倍部１０Ｂの構成を具体的に示した点だけである。
即ち、周波数逓倍部１０Ｂは、１／ｍ分周回路１１と、ＰＬＬ１２と、1／ｎ分周回路１３とを備えてなる。
【００３９】
１／ｍ分周回路１１には基準クロックＳ1が入力し、該基準クロックＳ1を１／ｍ分周する。
ＰＬＬ１２のｒｃｋ端子には、基準クロックＳ1を１／ｍ分周した信号が入力する。
1／ｎ分周回路１３には、ＰＬＬ１２の出力信号（逓倍後基準クロックＳ4）が入力し、1／ｎ分周後、ＰＬＬ１２のｖｃｋ端子に入力する。
【００４０】
以上の構成において、遅延値は、１／ｍ分周回路１１と1／ｎ分周回路１２のｍ，ｎの組み合わせにより設定する。そして、補正されたストローブ信号Ｓ3に基準クロックＳ1の２０％の遅延を与えたい場合、ｍ＝１、ｎ＝５の設定をすれば、逓倍後基準クロックＳ4は基準クロックＳ1の５倍の周波数になる。
【００４１】
この場合、ＰＬＬ１２を用いているので、安定した周波数の逓倍後基準クロックＳ4を実現できる。従って、第２の遅延素子３０においては微調整が不要となり、精度の良い補正されたストローブ信号Ｓ3を生成することが可能なる。
【００４２】
ここに、図３において、ＰＬＬに入力する周波数の間には、次の関係がある。
ｒcｋ＝（１／ｍ）×基準クロックＳ1
ｖｃｋ＝（１／ｎ）×逓倍後基準クロックＳ4
ＰＬＬにより ｒcｋ＝ｖｃｋ となる。
よって、逓倍後基準クロックＳ4と基準クロックＳ1との間には、次の関係が成立する。
逓倍後基準クロックＳ4＝（ｎ／ｍ）×基準クロックＳ1
【００４３】
(３)第３の実施形態
図４は本実施形態の遅延制御装置ＤＣ３のブロック図である。
本実施形態と第２の実施形態（図３）との相違点は、遅延素子制御部２０Ｂの内部構成だけである。
即ち、遅延素子制御部２０Ｂは、第１の遅延素子２１と、遅延制御回路２２と、位相比較器２３と、パルス発生回路２４とを備える。
【００４４】
遅延制御回路２２は、位相比較器２３の比較結果をもとに、第１の遅延素子２１に設定する設定値を加減算する。
位相比較器２３は、パルス発生回路２４の出力信号（非通過パルス信号Ｓ5）と第１の遅延素子２１の出力信号（通過パルス信号Ｓ6）との位相比較を行う。
パルス発生回路２４は、逓倍後基準クロックＳ4からその１周期分だけアクティブになる信号（非通過パルス信号Ｓ5）を発生する。
【００４５】
以上の構成において、位相比較器２３において、第１の遅延素子２１を通さない非通過パルス信号Ｓ5と通過した通過パルス信号Ｓ6とを比較する。比較の結果、第１の遅延素子２１の遅延値が、遅延を通さない非通過パルス信号Ｓ5の１周期分Ｈになる場合には、第１の遅延素子２１を通過した通過パルス信号Ｓ6のＨが来れば、第１の遅延素子２１の遅延は１周期分ないことが分かる。
【００４６】
また、遅延を通さないパルスがＬになったときに第１の遅延素子２１を通過したパルスのＨが来れば、第１の遅延素子２１の遅延は１周期以上の遅延があることが分かる。
【００４７】
そして、遅延制御回路２２は、位相比較器２３が第１の遅延素子２１の遅延値が、逓倍後基準クロックＳ4の１周期に満たない遅延であることを示すと、現在の遅延単位から１単位だけ増やした設定を第１の遅延素子２１に与える。
次に、位相比較器２３が１周期に満たない遅延であることを示すと、さらに１単位増やす。逆に、１周期を超える遅延であることを示すと、１単位減らす。
【００４８】
安定した状態において、１単位を増減が順に続けば（単位がｎ，ｎ＋１，ｎ，ｎ＋１，…）、それ（遅延単位が、ｎまたはｎ＋１）が、逓倍後基準クロックＳ4の１周期を実現する遅延設定値となる。
【００４９】
（４） 第４の実施形態
図５は本実施形態の遅延制御装置ＤＣ４のブロック図である。
本実施形態と第３の実施形態（図４）との相違点は、遅延素子制御回路２２からの遅延値選択信号Ｓ7を第１の遅延素子２１にも加えた点だけである。
【００５０】
本実施形態は、非特許文献１の例では、図８に示したＤＬＬ１００の基準クロックＳ1の周期測定は精度が出るが、実際にストローブ信号Ｓ2を補正するための第１の遅延素子１１０に設定する値を算出する遅延設定値算出回路３００でその精度が生かされない場合が生じる。この不都合を解決するための実施形態である。
【００５１】
次に本実施形態の動作を説明する。
図５において、例えば補正されたストローブ信号Ｓ3に基準クロックＳ1の２０％の遅延を与えたい場合、ｍ＝１、ｎ＝５の設定をすれば、逓倍後基準クロックＳ4は基準クロックＳ1の５倍の周波数になり、基準クロックＳ1に対し５倍の周波数の周期を第１の遅延素子２１で実現できる。この第１の遅延素子２１に与える設定をそのまま、第２の遅延素子３０に与えることにより、基準クロックＳ1の２０％の遅延をストローブ信号Ｓ2に与えることが可能となる。
【００５２】
ここに、第１の遅延素子２１の遅延値が逓倍後基準クロックＳ4の1周期の遅延の設定値であるならば、第２の遅延素子３０の遅延値も逓倍後基準クロックＳ4の1周期分の遅延とすることができる。
【００５３】
（５） 第５の実施形態
図６は本実施形態の遅延制御装置ＤＣ５のブロック図である。
本実施形態と第４の実施形態（図５）との相違点は、第１の遅延素子２１Ａおよび加算器４０を加えた点である。
【００５４】
非特許文献１の例では、図８の構成にて、補正されたストローブ信号Ｓ3を出力する第２の遅延素子２００の遅延設定精度が良い場合であっても、LSI内部では補正されたストローブ信号Ｓ3がFFまでに到達する時間、データがLSIに入力されてからFFまで到達する時間の差により、第２の遅延素子２００の遅延値の微調整が必要となる。本実施形態はこの遅延値の微調整を不要とした場合である。
【００５５】
図６においては、第１の遅延素子２１Ａの構成が、図１０に示した粗い遅延単位の第３の遅延素子１１２と、微細な遅延単位の第４の遅延素子１１３により構成されている。
【００５６】
粗い遅延の設定値は、第３の遅延素子１１２と信号補正用の第４の遅延素子１１３に与えられ、信号補正用の第４の遅延素子１１３に与える微細な遅延の設定値は、加算器１５を通し第１の遅延素子２１Ａに与える。加算器１５には外部から与えられる信号ａｄｊｕｓｔが接続され、この信号値を加減することによりストローブ信号Ｓ2の遅延値をさらに微調整することが可能である。
【００５７】
このようにすれば、粗い遅延の設定値信号Ｓ8を第２の遅延素子３０Ａの第１のｓｅｌＡ端子に供給し、加減した微細な遅延の設定値信号Ｓ10を第２のｓｅｌＢ端子に供給している。
ここに、ｓｅｌＡとｓｅｌＢとに分けているのは、非特許文献１に示すように、粗い遅延と微細な遅延を、素子を組み合わせた遅延素子を示唆しているのではなく、遅延設定値が例えば１０ビットあれば上位を粗い設定、下位を細かな設定という意味で使用している。
【００５８】
非特許文献１に示されているような遅延素子の粗い遅延素子と、微細な遅延素子の設定の設定値と考えても良いが、ここでは第１の遅延素子２１Ａの細かな構成には触れていないので、上位ビット、下位ビットの意味でよいと、考える。「微細な遅延の設定（下位ビットの値）を変更することにより、遅延値の微調整が可能となる。」
【００５９】
【発明の効果】
以上説明したように本発明によれば、以下の効果を発揮することができる。
【００６０】
請求項１記載の発明によれば、逓倍後基準クロックＳ4を基準クロックＳ1の例えば５倍の周波数にすると、遅延素子制御手段は、逓倍後基準クロックＳ4の１周期分の遅延値を捉え、この遅延値を第２の遅延素子に設定するので、基準クロックＳ1の２０％の遅延をストローブ信号Ｓ2に与えることが可能となる。従って、第２の遅延素子においては微調整が不要となり、精度の良い補正されたストローブ信号Ｓ3を生成することが可能となる。
【００６１】
請求項２記載の発明によれば、遅延値は、１／ｍ分周回路と1／ｎ分周回路のｍ，ｎの組み合わせにより設定することができる。また、ＰＬＬを用いているので、安定した周波数の逓倍後基準クロックＳ4を実現できる。
【００６２】
請求項３記載の発明によれば、位相比較器において、非通過パルス信号Ｓ5と通過パルス信号Ｓ6とを比較し、比較の結果に応じて遅延制御手段は第２の遅延素子手段の遅延値を制御するので、第２の遅延素子手段においては微調整が不要となり、精度の良い補正されたストローブ信号Ｓ3を生成することが可能となる。
【００６３】
請求項４記載の発明によれば、遅延値選択信号Ｓ7を第２の遅延素子手段と第１の遅延素子手段の双方に供給しているので、第１の遅延素子の遅延値が逓倍後基準クロックＳ4の1周期の遅延の設定値であるならば、第２の遅延素子の遅延値も逓倍後基準クロックＳ4の1周期分の遅延とすることができる。
【００６４】
請求項５記載の発明によれば、微細な遅延の設定（下位ビットの値）を変更することにより、遅延値の微調整が可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態のブロック図である。
【図２】同第１の実施形態における、基準クロックと逓倍後基準クロックとの関係を示すタイムチャートである。
【図３】本発明の第２の実施形態のブロック図である。
【図４】本発明の第３の実施形態のブロック図である。
【図５】本発明の第４の実施形態のブロック図である。
【図６】本発明の第５の実施形態のブロック図である。
【図７】有効なデータ幅と該データを取り込むためのストローブ信号のタイミング波形例を示す図である。
【図８】ＤＬＬを使用した遅延ズレを抑制する回路例のブロック図である。
【図９】図８における第１の遅延素子の例のブロック図である。
【図１０】図８における第２の遅延素子の例のブロック図である。
【符号の説明】
Ｄ…データ
ＤＣ１〜ＤＣ５…遅延制御装置
Ｓ1…基準クロック
Ｓ2…ストローブ信号
Ｓ3…補正されたストローブ信号
Ｓ4…逓倍後基準クロック
Ｓ5…非通過パルス信号
Ｓ6…通過パルス信号
Ｓ7…遅延値選択信号
Ｓ8…粗い遅延の設定値信号
Ｓ9…微細な遅延の設定値信号
Ｓ10…加減した微細な遅延の設定値信号
１０Ａ，１０Ｂ…周波数逓倍部
１１…１／ｍ分周回路
１２…ＰＬＬ
１３…1／ｎ分周回路
１５…加算器
２０Ａ〜２０Ｄ…遅延素子制御部
２１，２１Ａ…第１の遅延素子
２２…遅延制御回路
２３…位相比較器
２４…パルス発生回路
３０，３０Ａ…第２の遅延素子
４０…加算器
１００…ＤＬＬ
１１０…第１の遅延素子
１１１…選択回路
１１２…第３の遅延素子
１１３…第４の遅延素子
１２０…位相比較器
１３０…遅延制御回路
２００…第２の遅延素子
３００…遅延設定値算出回路
【発明の属する技術分野】
本発明は、遅延制御装置に関し、特に、データ取り込み用のストローブ信号に、DLL回路を用いて遅延時間を与えることにより、補正されたストローブ信号を生成する場合に、微調整が不要であり、精度の良い補正されたストローブ信号を生成することが可能な遅延制御装置に関する。
【０００２】
【従来の技術】
近年、DDR-SDRAM（ディディアール・エスディラム）のように高速な信号線とインターフェースをするためには、電圧および温度の変動に拘わらず一定のタイミングで信号線を制御することが必要になってきた。かかる制御を実現するための一つの手段としてDLL(ディレイ・ロックド・ループ)回路が使用されることがある。
なお、DLL回路を使用する例としては、LSI（大規模集積回路）間の高速インターフェース、信号間のタイミング規定が厳しいもののタイミング補正等がある。
【０００３】
ここで、DLL回路を使用した従来技術の具体例について説明する。
高速なデータのインターフェースをLSIで実現する場合、133MHzのSDRAMの場合だと、ＰＬＬ（位相同期ループ）で位相同期させたクロックを使用することでLSIの設計も可能であった。
【０００４】
ところがDDR-SDRAMのように、例えば266MHzのデータレートを持つインターフェースの場合、有効なデータ幅とそのデータを取り込むためのストローブ信号の関係を補正し、LSI内部のFF（フリップ・フロップ）のデータとクロックの関係が正しくデータを取り込めるタイミングにしなければならない。
【０００５】
図７は、データＤの有効なデータ幅と、データＤを取り込むためのストローブ信号Ｓ2のタイミング波形例を示す図である。
図７において、ストローブ信号Ｓ2をクロック周期（基準クロックＳ1）から一定の割合、例えばクロック周期の２５％の遅延をつけた信号が、補正されたストローブ信号Ｓ3である。このようにすれば、データ幅のほぼ中央のタイミングでデータＤを取り込むことが可能となる。
【０００６】
ところが、ボード上のスキュー，クロックのジッタ等により、有効なデータウィンドが狭くなっている場合がある。かかる場合には、温度，電圧の振れによる前記遅延のズレを極力抑える必要がある。この補正されたストローブ信号を生成する技術にDLLを使用する構成が知られている（非特許文献１）。
【０００７】
図８は、ＤＬＬを使用した遅延ズレを抑制する回路例のブロック図である。
図８に示すように、ＤＬＬ１００において、入力された基準クロックＳ1の１周期分の遅延を第１の遅延素子１１０に対して設定できる値を算出し、遅延設定値算出回路３００で例えばクロック周期の２５％分の遅延を与える遅延設定値を設定する。
【０００８】
そして、この遅延設定値を、ストローブ信号Ｓ2が入力される第２の遅延素子２００に与える。１２０は位相比較器、１３０は遅延制御回路である。
このようにすれば、前記図７において説明したように、データ幅のほぼ中央のタイミングでデータＤを取り込むことが可能となる。
【０００９】
前記第１の遅延素子１１０の例を図９に示す。ここで問題なのは、第１の遅延素子１１０の単位遅延（バッファで示した個々の素子による遅延）が全く同じ遅延値（一定）だとしても、選択回路１１１による遅延が、微細化されたLSIのプロセスでは影響が大きくなることである。
非特許文献１では、この影響を解決するために、図１０に示すように、粗い遅延単位で構成される第３の遅延素子１１２と微細な遅延単位で構成される第４の遅延素子１１３を組み合わせた遅延素子１１０Ａを使用した例を示している。
【００１０】
【非特許文献１】
Micron Design Liｎe “DDR SDRAM Functionality and Controller Read Data Capture”
【００１１】
【発明が解決しようとする課題】
しかしながら、非特許文献１の例では、ＤＬＬ１００における基準クロックＳ1の周期測定（周期の把握）の精度は出るが、実際にストローブ信号Ｓ2を補正するための第２の遅延素子２００に設定する値を算出する遅延設定算出回路３００において、前記精度が生かされない場合が生じる。
【００１２】
極端な例を挙げると、粗い第３の遅延素子１１２の遅延単位が「３単位」であり、微細な第４の遅延素子１１３の遅延単位が「１２単位」の場合を考える。この場合、５０％の遅延を設定するには粗い第３の遅延素子１１２の遅延単位が割り切れないため、微細な第４の遅延素子１１３において、如何にして正確に５０％の遅延値を得るかが問題となる。
【００１３】
また、図８の構成において、補正されたストローブ信号Ｓ3を出力する第２の遅延素子２００の遅延設定精度が良い場合であっても、LSI内部では補正されたストローブ信号Ｓ3がFF（フリップフロップ）までに到達する時間、データがLSIに入力されてからFFまで到達する時間の差により、第２の遅延素子２００における遅延値の微調整が必要となる。
【００１４】
そこで本発明の課題は、データ取り込み用のストローブ信号に、DLL回路を用いて遅延時間を与えて補正されたストローブ信号を生成する場合に、微調整が不要であり、精度の良い補正されたストローブ信号を生成することが可能な遅延制御装置を提供することである。
【００１５】
【課題を解決するための手段】
前記課題を解決するために請求項１の発明は、基準クロックを逓倍した逓倍した逓倍後基準クロックを出力する周波数逓倍手段（図１の１０Ａ）と、
該周波数逓倍手段が出力した逓倍後基準クロックを入力する第１の遅延素子手段２１と、
入力データを取り込むストローブ信号が入力する第２の遅延素子手段３０と、
前記逓倍後基準クロックの１周期分の遅延値を捉え、該遅延値を前記第２の遅延素子手段３０に設定し、該第２の遅延素子手段３０から補正後ストローブ信号を出力させる遅延素子制御手段２２とを備えた構成としてある。
【００１６】
以上の構成において、例えば補正されたストローブ信号Ｓ3に基準クロックＳ1の２０％の遅延を与えたい場合、逓倍後基準クロックＳ4は基準クロックＳ1の例えば５倍の周波数になる（図２（ａ），（ｂ）参照）。遅延素子制御手段２０Ａを構成する遅延制御回路２２は、逓倍後基準クロックＳ4の１周期分の遅延値を捉え、この遅延値を第２の遅延素子３０に設定する。
【００１７】
このようにすれば、基準クロックＳ1の２０％の遅延をストローブ信号Ｓ2に与えることが可能となる。
従って、第２の遅延素子３０においては微調整が不要となり、精度の良い補正されたストローブ信号Ｓ3を生成することが可能となる。
【００１８】
また、請求項２では、請求項１記載の遅延制御装置において、
前記周波数逓倍手段１０Ａは、
ＰＬＬ１２と、
前記基準クロックＳ1を１／ｍ分周して前記ＰＬＬ１２に入力する１／ｍ分周手段１１と、
前記ＰＬＬ１２の比較クロック入力としてＰＬＬ出力を１／ｎ分周する1／ｎ分周手段１３とを備えてなる構成としてある。
【００１９】
以上の構成において、例えば図３に示すように、遅延値は、１／ｍ分周回路１１と1／ｎ分周回路１２のｍ，ｎの組み合わせにより設定する。そして、補正されたストローブ信号Ｓ3に例えば基準クロックＳ1の２０％の遅延を与えたい場合、ｍ＝１、ｎ＝５の設定をすれば、逓倍後基準クロックＳ4は基準クロックＳ1の５倍の周波数になる。
【００２０】
この場合、ＰＬＬ１２を用いているので、安定した周波数の逓倍後基準クロックＳ4を実現できる。従って、第２の遅延素子３０においては微調整が不要となり、精度の良い補正されたストローブ信号Ｓ3を生成することが可能なる。
【００２１】
また、請求項３では、請求項１記載の遅延制御装置において、
前記遅延素子制御手段２０Ａ（図１）は、遅延値を選択可能な第１の遅延素子（図４の２１）と、該遅延値を選択する遅延制御手段（遅延制御回路２２）と、位相比較器２３とを備えてなり、
前記位相比較器２３は、前記逓倍後基準クロックＳ4または該逓倍後基準クロックＳ4から発生する非通過パルス信号Ｓ5と、前記逓倍後基準クロックＳ4または非通過パルス信号Ｓ5が前記第１の遅延素子手段２１を通過して出力した通過パルス信号Ｓ6とを比較し、
前記遅延制御手段２２は、前記位相比較器２３の比較結果に基き第２の遅延素子手段３０の遅延値を制御する遅延値選択信号Ｓ7を発生する構成としてある。
【００２２】
以上の構成において、図２（ａ）〜（f），図４に示すように、位相比較器２３において、第１の遅延素子２１を通過しないパルス信号（非通過パルス信号）Ｓ5と通過したパルス信号（通過パルス信号）Ｓ6とを比較する。
【００２３】
比較の結果、非通過パルス信号Ｓ5の１周期分がＨ（アクティブ）になる場合に（図２(ｃ)）、通過パルス信号Ｓ6のＨが来れば（図２（ｄ））、第１の遅延素子２１の遅延値は、逓倍後基準クロックＳ4の１周期分に至っていないことが分かる。
また、非通過パルス信号Ｓ5がＬになったときに通過パルス信号Ｓ6のＨが来れば（例えば、図２（ｆ））、第１の遅延素子２１の遅延値は、逓倍後基準クロックＳ4の１周期以上の遅延があることが分かる。
【００２４】
そして、遅延制御回路２２は、第１の遅延素子２１の遅延値が逓倍後基準クロックＳ4の１周期に満たない遅延であると、現在の遅延単位から１単位だけ増やした設定を第１の遅延素子２１に与える。
ここに、遅延単位の概念は、例えば図９に示した個々のバッファをいい、バッファの１個が遅延の１単位である。
【００２５】
逆に、遅延制御回路２２は、前記１周期を超える遅延であることを示すと、遅延単位を１単位減らす。
安定した状態において、１単位の増減が順に続けば（単位がｎ，ｎ＋１，ｎ，ｎ＋１，…）、それ（遅延単位が、ｎまたはｎ＋１）が、逓倍後基準クロックＳ4の１周期を実現する遅延設定値となる。
【００２６】
即ち、図２の下方に示したＡの時点において、遅延単位の設定値＝ｎの場合に非通過パルス信号Ｓ5の１周期分が「Ｈ」であれば、遅延単位の設定値を「＋１」にし、遅延単位の設定値＝ｎ＋１の場合に非通過パルス信号Ｓ5の１周期分が「Ｌ」であれば、遅延単位の設定値を「−１」にする。
【００２７】
このようにすれば、基準クロックＳ1の２０％の遅延をストローブ信号Ｓ2に与えることが可能となる。従って、第２の遅延素子３０においては微調整が不要となり、精度の良い補正されたストローブ信号Ｓ3を生成することが可能となる。
【００２８】
また、請求項４では、請求項３記載の遅延制御装置において、前記遅延値選択信号Ｓ7を、前記第１の遅延素子手段２１にも供給する構成としてある。
【００２９】
このようにすれば、例えば図５に示すように、遅延値選択信号Ｓ7を第２の遅延素子手段３０と第１の遅延素子手段２１の双方に供給しているので、第１の遅延素子２１の遅延値が逓倍後基準クロックＳ4の1周期の遅延の設定値であるならば、第２の遅延素子３０の遅延値も逓倍後基準クロックＳ4の1周期分の遅延とすることができる。
【００３０】
また、請求項５では、請求項４記載の遅延制御装置において、
前記遅延値選択信号Ｓ7を加減算した後に、前記第２の遅延素子手段３０に入力する構成としてある。
【００３１】
このようにすれば、例えば図６に示すように、粗い遅延の設定値信号Ｓ８を第２の遅延素子３０Ａの第１のｓｅｌＡ端子に供給し、加減した微細な遅延の設定値信号Ｓ１０を第２のｓｅｌＢ端子に供給している。
【００３２】
ここに、第１の遅延素子２１Ａの入力端子をｓｅｌＡ端子とｓｅｌＢ端子とに分けているのは、非特許文献１に示すように、粗い遅延と微細な遅延を、素子を組み合わせた遅延素子を示唆しているのではなく、遅延設定値が例えば１０ビットあれば、上位を粗い設定、下位を細かな設定という意味で使用している。
このようにすれば、微細な遅延の設定（下位ビットの値）を変更することにより、遅延値の微調整が可能となる。
【００３３】
【発明の実施の形態】
以下、本発明の遅延制御装置を図示の実施の形態に基づいて説明する。
(１) 第１の実施形態
図１は本実施形態の遅延制御装置ＤＣ１のブロック図である。
【００３４】
図１に示すように、遅延制御装置ＤＣ１は、周波数逓倍部１０Ａと遅延素子制御部２０Ａと第２の遅延素子３０とを備えてなる。
周波数逓倍部１０Ａは、基準クロックＳ1を逓倍し（図２では５倍）、逓倍後基準クロックＳ4を出力する。
【００３５】
遅延素子制御部２０Ａは、第１の遅延素子２１と遅延制御回路２２を含む。第１の遅延素子２１と第２の遅延素子３０は、それぞれ前記第１の遅延素子１１０と第２の遅延素子２００（図８参照）と同一の遅延素子である。
【００３６】
以上の構成において、図２（ａ），（ｂ）に示すように、周波数逓倍部１０Ａで基準クロックＳ1を逓倍して逓倍後基準クロックＳ4を生成し、この逓倍後基準クロックＳ4を第１の遅延素子２１に供給する。遅延素子制御手段（遅延制御回路２２）は逓倍後基準クロックＳ4の１周期分の遅延値を出力し、該遅延値を第２の遅延素子３０に設定する。
【００３７】
このようにすれば、補正されたストローブ信号Ｓ3に基準クロックＳ1の２０％の遅延を与えたい場合、逓倍後基準クロックＳ4は基準クロックＳ1の５倍の周波数になる。この第１の遅延素子２１に与える設定をそのまま、第２の遅延素子３０に与えることにより、基準クロックＳ1の２０％の遅延をストローブ信号Ｓ2に与えることが可能となる。
従って、第２の遅延素子３０においては微調整が不要となり、精度の良い補正されたストローブ信号Ｓ3を生成することが可能となる。
【００３８】
(２) 第２の実施形態
図３は本実施形態の遅延制御装置ＤＣ２のブロック図である。
本実施形態と第１の実施形態（図１）との相違点は、周波数逓倍部１０Ｂの構成を具体的に示した点だけである。
即ち、周波数逓倍部１０Ｂは、１／ｍ分周回路１１と、ＰＬＬ１２と、1／ｎ分周回路１３とを備えてなる。
【００３９】
１／ｍ分周回路１１には基準クロックＳ1が入力し、該基準クロックＳ1を１／ｍ分周する。
ＰＬＬ１２のｒｃｋ端子には、基準クロックＳ1を１／ｍ分周した信号が入力する。
1／ｎ分周回路１３には、ＰＬＬ１２の出力信号（逓倍後基準クロックＳ4）が入力し、1／ｎ分周後、ＰＬＬ１２のｖｃｋ端子に入力する。
【００４０】
以上の構成において、遅延値は、１／ｍ分周回路１１と1／ｎ分周回路１２のｍ，ｎの組み合わせにより設定する。そして、補正されたストローブ信号Ｓ3に基準クロックＳ1の２０％の遅延を与えたい場合、ｍ＝１、ｎ＝５の設定をすれば、逓倍後基準クロックＳ4は基準クロックＳ1の５倍の周波数になる。
【００４１】
この場合、ＰＬＬ１２を用いているので、安定した周波数の逓倍後基準クロックＳ4を実現できる。従って、第２の遅延素子３０においては微調整が不要となり、精度の良い補正されたストローブ信号Ｓ3を生成することが可能なる。
【００４２】
ここに、図３において、ＰＬＬに入力する周波数の間には、次の関係がある。
ｒcｋ＝（１／ｍ）×基準クロックＳ1
ｖｃｋ＝（１／ｎ）×逓倍後基準クロックＳ4
ＰＬＬにより ｒcｋ＝ｖｃｋ となる。
よって、逓倍後基準クロックＳ4と基準クロックＳ1との間には、次の関係が成立する。
逓倍後基準クロックＳ4＝（ｎ／ｍ）×基準クロックＳ1
【００４３】
(３)第３の実施形態
図４は本実施形態の遅延制御装置ＤＣ３のブロック図である。
本実施形態と第２の実施形態（図３）との相違点は、遅延素子制御部２０Ｂの内部構成だけである。
即ち、遅延素子制御部２０Ｂは、第１の遅延素子２１と、遅延制御回路２２と、位相比較器２３と、パルス発生回路２４とを備える。
【００４４】
遅延制御回路２２は、位相比較器２３の比較結果をもとに、第１の遅延素子２１に設定する設定値を加減算する。
位相比較器２３は、パルス発生回路２４の出力信号（非通過パルス信号Ｓ5）と第１の遅延素子２１の出力信号（通過パルス信号Ｓ6）との位相比較を行う。
パルス発生回路２４は、逓倍後基準クロックＳ4からその１周期分だけアクティブになる信号（非通過パルス信号Ｓ5）を発生する。
【００４５】
以上の構成において、位相比較器２３において、第１の遅延素子２１を通さない非通過パルス信号Ｓ5と通過した通過パルス信号Ｓ6とを比較する。比較の結果、第１の遅延素子２１の遅延値が、遅延を通さない非通過パルス信号Ｓ5の１周期分Ｈになる場合には、第１の遅延素子２１を通過した通過パルス信号Ｓ6のＨが来れば、第１の遅延素子２１の遅延は１周期分ないことが分かる。
【００４６】
また、遅延を通さないパルスがＬになったときに第１の遅延素子２１を通過したパルスのＨが来れば、第１の遅延素子２１の遅延は１周期以上の遅延があることが分かる。
【００４７】
そして、遅延制御回路２２は、位相比較器２３が第１の遅延素子２１の遅延値が、逓倍後基準クロックＳ4の１周期に満たない遅延であることを示すと、現在の遅延単位から１単位だけ増やした設定を第１の遅延素子２１に与える。
次に、位相比較器２３が１周期に満たない遅延であることを示すと、さらに１単位増やす。逆に、１周期を超える遅延であることを示すと、１単位減らす。
【００４８】
安定した状態において、１単位を増減が順に続けば（単位がｎ，ｎ＋１，ｎ，ｎ＋１，…）、それ（遅延単位が、ｎまたはｎ＋１）が、逓倍後基準クロックＳ4の１周期を実現する遅延設定値となる。
【００４９】
（４） 第４の実施形態
図５は本実施形態の遅延制御装置ＤＣ４のブロック図である。
本実施形態と第３の実施形態（図４）との相違点は、遅延素子制御回路２２からの遅延値選択信号Ｓ7を第１の遅延素子２１にも加えた点だけである。
【００５０】
本実施形態は、非特許文献１の例では、図８に示したＤＬＬ１００の基準クロックＳ1の周期測定は精度が出るが、実際にストローブ信号Ｓ2を補正するための第１の遅延素子１１０に設定する値を算出する遅延設定値算出回路３００でその精度が生かされない場合が生じる。この不都合を解決するための実施形態である。
【００５１】
次に本実施形態の動作を説明する。
図５において、例えば補正されたストローブ信号Ｓ3に基準クロックＳ1の２０％の遅延を与えたい場合、ｍ＝１、ｎ＝５の設定をすれば、逓倍後基準クロックＳ4は基準クロックＳ1の５倍の周波数になり、基準クロックＳ1に対し５倍の周波数の周期を第１の遅延素子２１で実現できる。この第１の遅延素子２１に与える設定をそのまま、第２の遅延素子３０に与えることにより、基準クロックＳ1の２０％の遅延をストローブ信号Ｓ2に与えることが可能となる。
【００５２】
ここに、第１の遅延素子２１の遅延値が逓倍後基準クロックＳ4の1周期の遅延の設定値であるならば、第２の遅延素子３０の遅延値も逓倍後基準クロックＳ4の1周期分の遅延とすることができる。
【００５３】
（５） 第５の実施形態
図６は本実施形態の遅延制御装置ＤＣ５のブロック図である。
本実施形態と第４の実施形態（図５）との相違点は、第１の遅延素子２１Ａおよび加算器４０を加えた点である。
【００５４】
非特許文献１の例では、図８の構成にて、補正されたストローブ信号Ｓ3を出力する第２の遅延素子２００の遅延設定精度が良い場合であっても、LSI内部では補正されたストローブ信号Ｓ3がFFまでに到達する時間、データがLSIに入力されてからFFまで到達する時間の差により、第２の遅延素子２００の遅延値の微調整が必要となる。本実施形態はこの遅延値の微調整を不要とした場合である。
【００５５】
図６においては、第１の遅延素子２１Ａの構成が、図１０に示した粗い遅延単位の第３の遅延素子１１２と、微細な遅延単位の第４の遅延素子１１３により構成されている。
【００５６】
粗い遅延の設定値は、第３の遅延素子１１２と信号補正用の第４の遅延素子１１３に与えられ、信号補正用の第４の遅延素子１１３に与える微細な遅延の設定値は、加算器１５を通し第１の遅延素子２１Ａに与える。加算器１５には外部から与えられる信号ａｄｊｕｓｔが接続され、この信号値を加減することによりストローブ信号Ｓ2の遅延値をさらに微調整することが可能である。
【００５７】
このようにすれば、粗い遅延の設定値信号Ｓ8を第２の遅延素子３０Ａの第１のｓｅｌＡ端子に供給し、加減した微細な遅延の設定値信号Ｓ10を第２のｓｅｌＢ端子に供給している。
ここに、ｓｅｌＡとｓｅｌＢとに分けているのは、非特許文献１に示すように、粗い遅延と微細な遅延を、素子を組み合わせた遅延素子を示唆しているのではなく、遅延設定値が例えば１０ビットあれば上位を粗い設定、下位を細かな設定という意味で使用している。
【００５８】
非特許文献１に示されているような遅延素子の粗い遅延素子と、微細な遅延素子の設定の設定値と考えても良いが、ここでは第１の遅延素子２１Ａの細かな構成には触れていないので、上位ビット、下位ビットの意味でよいと、考える。「微細な遅延の設定（下位ビットの値）を変更することにより、遅延値の微調整が可能となる。」
【００５９】
【発明の効果】
以上説明したように本発明によれば、以下の効果を発揮することができる。
【００６０】
請求項１記載の発明によれば、逓倍後基準クロックＳ4を基準クロックＳ1の例えば５倍の周波数にすると、遅延素子制御手段は、逓倍後基準クロックＳ4の１周期分の遅延値を捉え、この遅延値を第２の遅延素子に設定するので、基準クロックＳ1の２０％の遅延をストローブ信号Ｓ2に与えることが可能となる。従って、第２の遅延素子においては微調整が不要となり、精度の良い補正されたストローブ信号Ｓ3を生成することが可能となる。
【００６１】
請求項２記載の発明によれば、遅延値は、１／ｍ分周回路と1／ｎ分周回路のｍ，ｎの組み合わせにより設定することができる。また、ＰＬＬを用いているので、安定した周波数の逓倍後基準クロックＳ4を実現できる。
【００６２】
請求項３記載の発明によれば、位相比較器において、非通過パルス信号Ｓ5と通過パルス信号Ｓ6とを比較し、比較の結果に応じて遅延制御手段は第２の遅延素子手段の遅延値を制御するので、第２の遅延素子手段においては微調整が不要となり、精度の良い補正されたストローブ信号Ｓ3を生成することが可能となる。
【００６３】
請求項４記載の発明によれば、遅延値選択信号Ｓ7を第２の遅延素子手段と第１の遅延素子手段の双方に供給しているので、第１の遅延素子の遅延値が逓倍後基準クロックＳ4の1周期の遅延の設定値であるならば、第２の遅延素子の遅延値も逓倍後基準クロックＳ4の1周期分の遅延とすることができる。
【００６４】
請求項５記載の発明によれば、微細な遅延の設定（下位ビットの値）を変更することにより、遅延値の微調整が可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態のブロック図である。
【図２】同第１の実施形態における、基準クロックと逓倍後基準クロックとの関係を示すタイムチャートである。
【図３】本発明の第２の実施形態のブロック図である。
【図４】本発明の第３の実施形態のブロック図である。
【図５】本発明の第４の実施形態のブロック図である。
【図６】本発明の第５の実施形態のブロック図である。
【図７】有効なデータ幅と該データを取り込むためのストローブ信号のタイミング波形例を示す図である。
【図８】ＤＬＬを使用した遅延ズレを抑制する回路例のブロック図である。
【図９】図８における第１の遅延素子の例のブロック図である。
【図１０】図８における第２の遅延素子の例のブロック図である。
【符号の説明】
Ｄ…データ
ＤＣ１〜ＤＣ５…遅延制御装置
Ｓ1…基準クロック
Ｓ2…ストローブ信号
Ｓ3…補正されたストローブ信号
Ｓ4…逓倍後基準クロック
Ｓ5…非通過パルス信号
Ｓ6…通過パルス信号
Ｓ7…遅延値選択信号
Ｓ8…粗い遅延の設定値信号
Ｓ9…微細な遅延の設定値信号
Ｓ10…加減した微細な遅延の設定値信号
１０Ａ，１０Ｂ…周波数逓倍部
１１…１／ｍ分周回路
１２…ＰＬＬ
１３…1／ｎ分周回路
１５…加算器
２０Ａ〜２０Ｄ…遅延素子制御部
２１，２１Ａ…第１の遅延素子
２２…遅延制御回路
２３…位相比較器
２４…パルス発生回路
３０，３０Ａ…第２の遅延素子
４０…加算器
１００…ＤＬＬ
１１０…第１の遅延素子
１１１…選択回路
１１２…第３の遅延素子
１１３…第４の遅延素子
１２０…位相比較器
１３０…遅延制御回路
２００…第２の遅延素子
３００…遅延設定値算出回路
Claims (5)
- 基準クロックを逓倍した逓倍後基準クロックを出力する周波数逓倍装置と、
該周波数逓倍手段が出力した逓倍後基準クロックを入力する第１の遅延素子手段と、
入力データを取り込むストローブ信号が入力する第２の遅延素子手段と、
前記逓倍後基準クロックの１周期分の遅延値を捉え、該遅延値を前記第２の遅延素子手段の設定し、該第２の遅延素子手段から補正後ストローブ信号を出力させる遅延素子制御手段と
を備えたことを特徴とする遅延制御装置。 - 請求項１記載の遅延制御装置において、
前記周波数逓倍手段は、
ＰＬＬと、
前記基準クロックを１／ｍ分周して前記ＰＬＬに入力する１／ｍ分周手段と、
前記ＰＬＬの比較クロック入力としてＰＬＬ出力を１／ｎ分周する1／ｎ分周手段と
を備えてなることを特徴とする遅延制御装置。 - 請求項１記載の遅延制御装置において、
前記遅延素子制御手段は、遅延値を選択可能な第１の遅延素子と、該遅延値を選択する遅延制御手段と、位相比較器とを備えてなり、
前記位相比較器は、前記逓倍後基準クロックまたは該逓倍後基準クロックから発生するパルス信号と、前記逓倍後基準クロックまたはパルス信号が前記第１の遅延素子手段を通過して出力した通過パルス信号とを比較し、
前記遅延制御手段は、前記位相比較器の比較結果に基き第２の遅延素子手段の遅延値を制御する遅延値選択信号を発生することを特徴とする遅延制御装置。 - 請求項３記載の遅延制御装置において、
前記遅延値選択信号を、前記第１の遅延素子手段にも供給することを特徴とする遅延制御装置。 - 請求項４記載の遅延制御装置において、
前記遅延値選択信号を加減算した後に、前記第２の遅延素子手段に入力すること特徴とする遅延制御装置。
Priority Applications (1)
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