JP3953878B2 - 遅延同期ループ及び位相調節方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体回路技術に係り、特に遅延同期ループ(Delay Locked Loop：DLL)に関する。
【０００２】
【従来の技術】
ＤＬＬはチップ内部クロックの位相をチップ外部クロックと正確に同期させるために使用される一種のクロック復旧回路として、SDRAM(synchronous dynamic random access memory)、DDR SDRAM(double data rate synchronous dynamic random access memory)のようなメモリやシステムICに広く適用されている。
【０００３】
このようにチップ内部クロックの位相をチップ外部クロックと正確に同期させるためには位相同期ループ(phase locked loop：PLL)又は遅延同期ループ（delay locked loop：ＤＬＬ）のような位相同期装置を使用しなければならない。外部クロックの周波数と内部クロックの周波数とが相異なる場合にはＰＬＬの周波数逓倍機能を使用する必要があるが、外部クロックの周波数と内部クロックの周波数とが同一である場合にはＤＬＬが使用できる。ＤＬＬはＰＬＬとは違って位相雑音が累積される問題がないので、内部クロックのジッタをさらに小さくできる長所がある。従って、周波数逓倍の必要性がない時にはＤＬＬを使用して内部クロックを生成するのが一般的である。
【０００４】
ＤＬＬを構成する方法はいろいろがある。先ず、SMD(synchronous mirror delay)のような開ループ状のＤＬＬと閉ループ状のＤＬＬとに分けられる。開ループ状のＤＬＬは同期時間が短いという長所があるが、位相誤差が大きいという短所があるのでクロックの周波数が高い場合には使用し難い。
【０００５】
閉ループ状のＤＬＬを構成する方法としては、遅延素子の個数を調節して所望の遅延時間を得る方法と遅延素子の遅延時間を調節して所望の遅延時間を得る方法とがある。
【０００６】
遅延素子の個数を調節して所望の遅延時間を得る方法を使用する場合には、多数の遅延素子を備えていれば入力クロックの周波数が広い領域で変わっても所望の遅延時間を得られる。例えば、遅延素子一つの遅延時間が500psであり、入力クロックの周期に該当する遅延時間を得ようとする時に入力クロックの周波数が50MHzである時には40個の遅延素子を選択し、入力クロックの周波数が250MHzである時には8個の遅延素子を選択すれば、所望の遅延時間を得られる。しかし、調節される遅延時間の精度が遅延素子一つの遅延時間、即ち500psなので、精密な位相調節が難しいという問題がある。
【０００７】
一段の遅延素子の遅延時間が最小同期精度になるため、微細な同期特性を有そうとすれば、一段の遅延素子の遅延時間が短くなければならないが、最大動作クロックサイクル時間を全てカバーしようとすれば遅延ラインの段数が大きくなるためレイアウト面積及び電力消耗が増大するという短所がある。例えば、最大動作クロック周期が20nsである場合において、同期精度を20psとするためには最低でも1000個の遅延素子を備える遅延ラインが必要である。
【０００８】
遅延素子の遅延時間を調節して所望の遅延時間を得る場合には遅延時間の調節精度を大きく高められる。例えば、アナログ電圧で遅延時間を調節する場合には理論的に無限大の精度を得られる。しかし、１つの遅延素子で調節できる遅延時間の範囲が限定されているため、入力クロックの周波数が広い領域で変わる場合に所望の遅延時間を得られない。例えば、１つの遅延素子の遅延時間が200psから500psの範囲で変わり、全部で20個の遅延素子を備えており、入力クロックの周期に対応する遅延時間を得ようとする場合、入力クロックの周波数が50MHzであるとすると、一つの遅延素子が1nsの遅延時間を発生しなければならないが、これは遅延素子が発生しうる遅延時間の範囲から外れる。
【０００９】
【発明が解決しようとする課題】
本発明の目的は、遅延ラインの遅延素子の個数を変えつつ一段の遅延素子による位相の変化より精密に位相の増減が調節できるＤＬＬを提供することである。
【００１０】
本発明の他の目的は、遅延ラインの一段の遅延素子による変化より精密に位相の増減が調節できる方法を提供することである。
【００１１】
【課題を解決するための手段】
前記目的を達成するための本発明に係るＤＬＬは、位相検出器、遅延ライン及び時間調節部を備えることを特徴とする。
【００１２】
位相検出器は、基準クロック信号の位相とフィードバックされるクロック信号の位相とを比較し、その差を誤差制御信号として出力する。遅延ラインは、固定された所定の遅延時間を有し、選択的に直列連結される複数の第1遅延素子を備え、所定のシフト信号に応答して直列連結される第１遅延素子の個数が調節され、入力クロック信号を受信して出力クロック信号を発生する。遅延時間調節部は、前記基準クロック信号を受信し、前記誤差制御信号に応答して、前記基準クロック信号を可変的に遅延させて前記入力クロック信号及び前記シフト信号を発生する。
【００１３】
前記ＤＬＬは、前記出力クロック信号と前記フィードバックされるクロック信号との位相差を補償する遅延補償回路をさらに備えることができる。
【００１４】
望ましくは、前記遅延時間調節部は、可変遅延素子、最大可変遅延素子、最小可変遅延素子、マルチプレクサ及び制御部を備える。
【００１５】
可変遅延素子は、前記基準クロック信号を受信し、前記誤差制御信号に応答して前記基準クロック信号を可変的に遅延させて可変遅延信号を発生する。最大可変遅延素子は、前記基準クロック信号を受信し、前記基準クロック信号を前記可変遅延素子の最大遅延時間と同程度の遅延時間で遅延させて最大遅延クロック信号を発生する。最小可変遅延素子は、前記基準クロック信号を受信し、前記基準クロック信号を前記可変遅延素子の最小遅延時間と同程度の遅延時間で遅延させて最小遅延信号を発生する。マルチプレクサは、所定の選択信号に応答して前記可変遅延信号、前記最大遅延クロック信号及び前記最小遅延信号の中の一つを選択して前記入力クロック信号として発生する。制御部は、前記可変遅延信号を一つの第１遅延素子を通過させて遅延させた可変遅延クロック信号、前記最大遅延クロック信号、及び、前記最小遅延信号を二つの第１遅延素子を通過させて遅延させた最小遅延クロック信号を比較して、前記シフト信号及び前記マルチプレクサを制御する前記選択信号を発生する。
【００１６】
前記他の目的を達成するための本発明によれば、固定された所定の遅延時間を有し、選択的に直列連結される複数の第１遅延素子を有する遅延ラインを備えるＤＬＬの位相調節方法において、(a)前記基準クロック信号の位相と前記遅延ラインから出力されてフィードバックされるクロック信号の位相とを比較し、その差を誤差制御信号として出力する段階と、(b)前記基準クロック信号を受信し、前記誤差制御信号に応答して前記基準クロック信号を可変的に遅延させて入力クロック信号を発生し、前記直列連結される第１遅延素子の個数を調節するためのシフト信号を発生する段階と、(c)前記シフト信号及び前記入力クロック信号を受信して位相が調節された出力クロック信号を発する段階とを備えることを特徴とする。
【００１７】
望ましくは、前記段階(b)は、(b1)前記基準クロック信号を受信し，前記誤差制御信号に応答して前記基準クロック信号を可変的に遅延させて可変遅延信号を発生する段階と、(b2)前記基準クロック信号を受信し、前記基準クロック信号を前記可変遅延信号が遅延されうる最大遅延時間と同程度の遅延時間で遅延させて最大遅延クロック信号を発生する段階と、(b3)前記基準クロック信号を受信し、前記基準クロック信号を前記可変遅延信号が遅延されうる最小遅延時間と同程度の遅延時間で遅延させて最小遅延信号を発生する段階と、(b4)前記可変遅延信号を一つの第１遅延素子を通過させて遅延させた可変遅延クロック信号、前記最大遅延クロック信号、及び、前記最小遅延信号を二つの第１遅延素子を通過させて遅延させた最小遅延クロック信号を比較して前記シフト信号及び所定の選択信号を発生する段階と、(b5)前記選択信号に応答して前記可変遅延信号、前記最大遅延クロック信号及び前記最小遅延信号の中一つを選択して前記入力クロック信号として発生する段階とを備えることを特徴とする。
【００１８】
従って、本発明に係るＤＬＬ及びＤＬＬの出力クロック信号の位相を精密に調節する方法は、ＤＬＬ内部の遅延ラインの１段の遅延素子による位相遅延の変化より精密に位相遅延の増減が調節できる長所がある。
【００１９】
【発明の実施の形態】
以下、添付図面を参照して本発明の望ましい実施形態を説明することにより、本発明を詳細に説明する。各図面に提示された同一な参照符号は同一の構成要素を示す。
【００２０】
図１に示す本発明の第１実施形態によるＤＬＬ100は、基準クロック信号CLKINを受信して、フィードバックされるクロック信号CLKFBの位相と基準クロック信号CLKINの位相とを一致させる。ＤＬＬ100は、位相検出器110、遅延ライン120及び遅延時間調節部130を備える。
【００２１】
位相検出器110は、基準クロック信号CLKINの位相とフィードバックされるクロック信号CLKFBの位相とを比較し、その差を誤差制御信号ERSとして出力する。
【００２２】
遅延ライン120は、それぞれ固定された所定の遅延時間を有し、直列連結される複数の第１遅延素子T1を備え、所定のシフト信号SHIFTSに応答して直列連結される第１遅延素子T1の個数が調節され、入力クロック信号DCTSを受信して出力クロック信号CLKOUTを発生する。
【００２３】
遅延時間調節部130は、基準クロック信号CLKINを受信し、誤差制御信号ERSに応答して、基準クロック信号CLKINを可変的に遅延させて入力クロック信号DCTS及びシフト信号SHIFTSを発生して、第１遅延素子T1を直列連結する個数による位相遅延の増減よりも精密に位相遅延を増減させる。
【００２４】
ＤＬＬ100は、チップで実際に使用されるクロック信号である出力クロック信号CLKOUTとフィードバックされるクロック信号CLKFBとの位相差を補償する遅延補償回路140をさらに備えてもよい。
【００２５】
以下、図１を参照して本発明の好適な実施形態に係るＤＬＬ100の動作を詳細に説明する。
【００２６】
位相検出器110は、基準クロック信号CLKINの位相とフィードバックされるクロック信号CLKFBの位相とを比較し、その差を誤差制御信号ERSとして出力する。
【００２７】
遅延時間調節部130は、基準クロック信号CLKINを受信し、誤差制御信号ERSに応答して基準クロック信号CLKINを可変的に遅延させた入力クロック信号DCTS及び直列連結する第１遅延素子T1の個数を選択するためのシフト信号SHIFTSを発生して、１段の第１遅延素子T1による位相遅延の増減よりも精密に位相遅延を増減させる。遅延時間調節部130の詳細については図２を参照して後述する。
【００２８】
遅延ライン120は、固定された所定の遅延時間をそれぞれ有する複数の第１遅延素子T1が直列に連結されて構成されている。第１遅延素子T1は、各々所定の入力クロック信号DCTS及び第１入力信号IN1を受信し、シフト信号SHIFTSに応答して入力クロック信号DCTS及び第１入力信号IN1の中の一つを選択して、これを次段の第１遅延素子T1への第１入力信号IN1として出力する。最終段の第１遅延素子T1の出力は、出力クロック信号CLKOUTとして出力される。初段の第１遅延素子T1の第１入力信号IN1は選択されることがないので、電源電圧(VCC)又は接地電圧等任意の信号に連結してもよい。 各第１遅延素子T1の内部にはシフトレジスタ(図示せず)が備えられている。シフト信号SHIFTSの値によりいずれの第１遅延素子T1に入力クロック信号DCTSを取り込ませるかが決定される。入力クロック信号DCTSを取り込ませる第１遅延素子T1に入力されるシフト信号SHIFTSの値のみが論理ハイレベルであり、他の第１遅延素子T1に入力されるシフト信号SHIFTSの値は全て論理ローレベルである。即ち、入力クロック信号DCTSを取り込ませる一つの第１遅延素子T1を除いて、他の第１遅延素子T1には、それぞれ前段の第１遅延素子T1から出力される第１入力信号IN1を取り込ませる。直列連結する第１遅延素子T1の個数（入力クロック信号DCTSを取り込ませる第１遅延素子T1から最終段の第１遅延素子T1までの個数）を増加させるか減少させる必要がある場合には、シフト信号SHIFTSの各ビットの論理状態を調整すればよい。
【００２９】
ＤＬＬ100から出力されてチップ内部で使用されるクロック信号は出力クロック信号CLKOUTである。ＤＬＬ100は、出力クロック信号CLKOUTとフィードバックされるクロック信号CLKFBとの位相差を補償する遅延補償回路140をさらに備えてもよい。
【００３０】
図２に示す本発明の好適な実施の形態に係るＤＬＬの遅延時間調節部130は、可変遅延素子T2、最大可変遅延素子T2MAX、最小可変遅延素子T2MIN、マルチプレクサ230及び制御部210を備える。
【００３１】
可変遅延素子T2は、基準クロック信号CLKINを受信し、誤差制御信号ERSに応答して基準クロック信号CLKINを可変的に遅延させて可変遅延信号CK2を発生する。最大可変遅延素子T2MAXは、基準クロック信号CLKINを受信し、基準クロック信号CLKINを可変遅延素子T2の最大遅延時間と同程度の遅延時間で遅延させて最大遅延クロック信号CK1を発生する。最小可変遅延素子T2MINは、基準クロック信号CLKINを受信し、基準クロック信号CLKINを可変遅延素子T2の最小遅延時間と同程度の遅延時間で遅延させて最小遅延信号CK3として発生する。
【００３２】
マルチプレクサ230は、所定の選択信号SELに応答して可変遅延信号CK2、最大遅延クロック信号CK1及び最小遅延信号CK3の中の一つを選択して入力クロック信号DCTSとして発生する。制御部210は、可変遅延信号CK2を一つの第１遅延素子T1を通過させて遅延させた可変遅延クロック信号CK21と、最大遅延クロック信号CK1と、最小遅延信号CK3を二つの第１遅延素子T1を通過させて遅延させた最小遅延クロック信号CK31とを比較して、シフト信号SHIFTS及びマルチプレクサ230を制御する選択信号SELを発生する。
【００３３】
以下、図２を参照して本発明の好適な実施形態に係る遅延時間調節部130の動作を詳細に説明する。
【００３４】
可変遅延素子T2は、基準クロック信号CLKINの位相の遅延時間を第１遅延素子T1の遅延時間より短い遅延時間間隔（遅延時間単位）で変化させる機能を有し、基準クロック信号CLKINの位相をそのような遅延時間だけ可変的に遅延させた可変遅延信号CK2を発生する。最大可変遅延素子T2MAXは、基準クロック信号CLKINが可変遅延素子T2により遅延されうる最大遅延時間と同程度の遅延時間を有する。最小可変遅延素子T2MINは、基準クロック信号CLKINが可変遅延素子T2により遅延されうる最小遅延時間と同程度の遅延時間を有する。即ち、第１遅延素子T1の遅延時間は、最大可変遅延素子T2MAXが基準クロック信号CLKINの位相を遅延させ得る最大遅延時間と最小可変遅延素子T2MINが基準クロック信号CLKINの位相を遅延させ得る最小遅延時間の差より小さい。
【００３５】
可変遅延素子T2は、誤差制御信号ERSに応答して遅延時間が増減する。制御部210は、可変遅延信号CK2を一つの第１遅延素子220を通過させて遅延させた可変遅延クロック信号CK21と、最大遅延クロック信号CK1と、最小遅延信号CK3を二つの第１遅延素子223,225を通過させて遅延させた最小遅延クロック信号CK31とを比較して、シフト信号SHIFTS及びマルチプレクサ230を制御する選択信号SELを発生する。
【００３６】
シフト信号SHIFTSについてさらに説明する。シフト信号SHIFTSは、可変遅延クロック信号CK21が最小遅延クロック信号CK31よりも遅れると、遅延ライン120の内部の直列連結する第１遅延素子T1の個数を一つ増やし、可変遅延クロック信号CK21が最大遅延クロック信号CK1よりも先行すると、遅延ライン120の内部の直列連結する第１遅延素子T1の個数を一つ減らす機能をする。
【００３７】
マルチプレクサ230は、所定の選択信号SELに応答して可変遅延信号CK2、最大遅延クロック信号CK1及び最小遅延信号CK3の中の一つを選択して、これを入力クロック信号DCTSとして発生する。遅延時間調節部130において基準クロック信号CLKINの位相遅延が精密に増減される機能の詳細については、図３、図４及び図５を参照して説明する。
【００３８】
図４は基準クロック信号の位相遅延が増加する場合の遅延時間調節部の動作を示す図面である。図５は基準クロック信号の位相遅延が減少する場合の遅延時間調節部130の動作を示す図面である。
【００３９】
以下、図３、図４及び図５を参照して遅延時間調節部の動作を詳細に説明する。
【００４０】
図３に示すように、最大遅延クロック信号CK1の立ち上がりエッジと最小遅延クロック信号CK31との立上りエッジで、可変遅延クロック信号CK21を継続的にサンプリングする。位相検出器110が発生する誤差制御信号ERSに応答して可変遅延信号CK2の位相が動的に変化し、これに従って可変遅延クロック信号CK21の立上りエッジの位置も変化する。
【００４１】
可変遅延クロック信号CK21(a)の立上りエッジが最大遅延クロック信号CK1の立上りエッジより先行すれば、最大遅延クロック信号CK1でサンプリングされた可変遅延クロック信号CK21が論理ハイになる。この場合、遅延ライン120の第１遅延素子T1の個数を一つ減少させるシフト信号SHIFTSが制御部210から出力され、直列連結する第１遅延素子T1の個数を一つ減少させるシフト信号SHIFTSの発生と同時に最大遅延クロック信号CK1を入力クロック信号DCTSとして選択する選択信号SELが制御部210から出力される。
【００４２】
この時、図５に示すように、最大可変遅延素子T2MAXが可変遅延素子T2の役割を果たし誤差制御信号ERSの出力により遅延時間が変わり、元来の可変遅延素子T2は最大可変遅延素子T2MAXが有する遅延時間が設定されて最大可変遅延素子T2MAXの役割を果たす。従って、第１遅延素子T1の位相遅延だけ基準位相クロックCLKINの位相遅延が減少したとしても、最大可変遅延素子T2MAXの位相遅延だけ位相遅延の減少が補償されて、精密な位相遅延の増減が可能になる。又、第１遅延素子T1の位相遅延によるジッタも最大可変遅延素子T2MAXにより減少される。
【００４３】
可変遅延クロック信号CK21(b)の立上りエッジが最小遅延クロック信号CK31の立上りエッジより遅れると、最小遅延クロック信号CK31でサンプリングした可変遅延クロック信号CK21(b)が論理ローになる。この場合、遅延ライン120の第１遅延素子T1の個数を一つ増加させるシフト信号SHIFTSが制御部210から出力され、第１遅延素子T1の個数を一つ増加させるシフト信号SHIFTSの発生と同時に最小遅延信号CK3を入力クロック信号DTSとして選択する選択信号SELが制御部210から出力される。
【００４４】
この時、図４に示すように、最小可変遅延素子T2MINが可変遅延素子T2の役割を果たし、また、誤差制御信号ERSの出力により遅延時間が変わり、元来の可変遅延素子T2は最小可変遅延素子T2MINが有する遅延時間が設定されて最小可変遅延素子T2MINの役割を果たす。
【００４５】
従って、遅延ライン120の第１遅延素子T1の遅延時間より小さい遅延時間間隔を有する可変遅延素子T2により基準クロック信号CLKINの位相遅延がさらに精密に増減されうる。
【００４６】
ＤＬＬ100が最初に動作する場合、遅延ライン120の複数の第１遅延素子T1のいずれの位置で同期が始まっても遅延時間調節部130の上記のような動作が反復されることにより精密な位相遅延の増減が可能である。
【００４７】
最大可変遅延素子T2MAXが可変遅延素子T2の役割を果たして誤差制御信号ERSに応答して位相遅延が変わる場合、もし位相遅延をさらに増加させなければならないとすれば、最大可変遅延素子T2MAXは既にその位相遅延値が最大値に到達しているため、それ以上に位相遅延を増加させることができない。最小可変遅延素子T2MINの場合にも位相遅延をそれ以上減少させられない問題がある。こうした問題を解決するため最大可変遅延素子T2MAXと最小可変遅延素子T2MINとが、可変遅延素子T2が変化させることができる位相遅延の範囲の最大値又は最小値に対して余裕をもって設定されることが望ましい。即ち、最大可変遅延素子T2MAXは、可変遅延素子T2の位相遅延を変化させることができる最大位相遅延より少し小さく設定し、最小可変遅延素子T2MINは、可変遅延素子T2の位相遅延を変化させることができる最小位相値より少し大きく設定すれば、こうした問題を解決できる。可変遅延素子T2と最大可変遅延素子T2MAXと最小可変遅延素子T2MINとは全て同一構造の回路素子であり、所定の信号により各素子が有する遅延時間を調節できる回路である。
【００４８】
図６を参照すれば、固定された所定の遅延時間を有し、直列連結される複数の第１遅延素子を有する遅延ラインを備えるＤＬＬの位相調節方法600において、基準クロック信号の位相と遅延ラインから出力されてフィードバックされるクロック信号の位相とを比較し、その差を誤差制御信号として出力する(610段階)。次いで、基準クロック信号を受信し、誤差制御信号に応答して基準クロック信号を可変的に遅延させて可変遅延信号を発生する(615段階)。可変遅延信号を一端の第１遅延素子を通過させて位相を遅延させ、可変遅延クロック信号として発生する。次いで、基準クロック信号を受信し、基準クロック信号を可変遅延信号が遅延されうる最大遅延時間程度遅延させて最大遅延クロック信号を発生する(620段階)。次いで、基準クロック信号を受信し、基準クロック信号を可変遅延信号が遅延されうる最小遅延時間程度遅延させて最小遅延信号を発する(625段階)。次いで、最小遅延信号を２つの第１遅延素子を通過させて位相を遅延させ、最小遅延クロック信号として発生する。可変遅延クロック信号と最大遅延クロック信号及び最小遅延クロック信号は図２の制御部へ入力されて比較される。
【００４９】
可変遅延クロック信号が最小遅延クロック信号より遅れていると、直列連結する前記第１遅延素子の個数を一つ増加させるシフト信号を発生する(630〜635段階)。第１遅延素子の個数を一つ増加させるシフト信号の発生と同時に最小遅延信号を入力クロック信号として選択する選択信号を発生する(640段階)。図４を参照して説明すれば、最小可変遅延素子T2MINが可変遅延素子T2の役割を果たして誤差制御信号ERSの出力により遅延時間が変化し、元来の可変遅延素子T2は最小可変遅延素子T2MINの遅延時間に固定されて最小可変遅延素子T2MINの役割を果たす。従って、遅延ライン120の第１遅延素子T1の遅延時間より小さい遅延時間間隔を有する可変遅延素子T2により基準クロック信号CLKINの位相遅延がさらに精密に増減できる。
【００５０】
可変遅延クロック信号が最大遅延クロック信号より先行していると、直列連結する第１遅延素子の個数を一つ減少させるシフト信号を発生する(645〜650段階)。直列連結する第１遅延素子の個数を一つ減少させるシフト信号の発生と同時に最大遅延クロック信号を入力クロック信号として選択する選択信号を発生する(655段階)。図５を参照して説明すれば、最大可変遅延素子T2MAXが可変遅延素子T2の役割を果たして誤差制御信号ERSの出力により遅延時間が変化し、元来の可変遅延素子T2は最大可変遅延素子T2MAXの遅延時間に固定されて最大可変遅延素子T2MAXの役割を果たす。従って、第１遅延素子T1の位相遅延だけ基準位相クロックCLKINの位相遅延が減少したとしても、最大可変遅延素子T2MAXの位相だけ位相遅延の減少が補償されて、精密な位相遅延の増減が可能である。又、第１遅延素子T1の位相遅延によるジッタも最大可変遅延素子T2MAXにより減少される。
【００５１】
遅延ラインは、シフト信号及び入力クロック信号を受信して基準クロック信号の位相が精密に調節された出力クロック信号を発生する(660段階)。630段階や645段階のように可変遅延クロック信号が最小遅延クロック信号の位相より遅れても最大遅延クロック信号の位相より先行してもいない場合、基準位相クロックは図２の可変遅延素子により位相が調整されて出力クロック信号として発生する(665段階)。
【００５２】
ここで、第１遅延素子の固定された遅延時間は前記最大遅延クロック信号と前記最小遅延信号の差より小さい。
【００５３】
以上、図面と明細書で好適な実施形態が開示された。ここで、特定の用語が使用されたが、これは単に本発明を説明するための目的で使用されたものであって意味限定や特許請求の範囲に記載された発明の範囲を制限するために使用されたのではない。当業者ならばこれより多様な変形及び均等な他の実施形態の採用が可能であることを理解するであろう。従って、本発明の真の技術的保護範囲は、特許請求の範囲に記載された発明の技術的思想により決められなければならない。
【００５４】
【発明の効果】
前述したように本発明に係るＤＬＬ及びＤＬＬの出力クロック信号の位相を精密に調節する方法は、ＤＬＬの内部の遅延ラインの１段の遅延素子による位相遅延の変化より精密に位相遅延の増減が調節できる。
【図面の簡単な説明】
【図１】本発明の好適な実施形態に係るＤＬＬを示すブロック図である。
【図２】図１の遅延時間調節部を示す図面である。
【図３】図２の制御部の動作を説明するタイミング図である。
【図４】基準クロック信号の位相遅延が増加する場合の遅延時間調節部の動作を示す図面である。
【図５】基準クロック信号の位相遅延が減少する場合の遅延時間調節部の動作を示す図面である。
【図６】本発明の他の実施形態による位相増減の方法を示す順序図である。
【符号の説明】
100：ＤＬＬ
110：位相検出器
120：遅延ライン
130：遅延時間調節部
140：遅延補償回路
【発明の属する技術分野】
本発明は半導体回路技術に係り、特に遅延同期ループ(Delay Locked Loop：DLL)に関する。
【０００２】
【従来の技術】
ＤＬＬはチップ内部クロックの位相をチップ外部クロックと正確に同期させるために使用される一種のクロック復旧回路として、SDRAM(synchronous dynamic random access memory)、DDR SDRAM(double data rate synchronous dynamic random access memory)のようなメモリやシステムICに広く適用されている。
【０００３】
このようにチップ内部クロックの位相をチップ外部クロックと正確に同期させるためには位相同期ループ(phase locked loop：PLL)又は遅延同期ループ（delay locked loop：ＤＬＬ）のような位相同期装置を使用しなければならない。外部クロックの周波数と内部クロックの周波数とが相異なる場合にはＰＬＬの周波数逓倍機能を使用する必要があるが、外部クロックの周波数と内部クロックの周波数とが同一である場合にはＤＬＬが使用できる。ＤＬＬはＰＬＬとは違って位相雑音が累積される問題がないので、内部クロックのジッタをさらに小さくできる長所がある。従って、周波数逓倍の必要性がない時にはＤＬＬを使用して内部クロックを生成するのが一般的である。
【０００４】
ＤＬＬを構成する方法はいろいろがある。先ず、SMD(synchronous mirror delay)のような開ループ状のＤＬＬと閉ループ状のＤＬＬとに分けられる。開ループ状のＤＬＬは同期時間が短いという長所があるが、位相誤差が大きいという短所があるのでクロックの周波数が高い場合には使用し難い。
【０００５】
閉ループ状のＤＬＬを構成する方法としては、遅延素子の個数を調節して所望の遅延時間を得る方法と遅延素子の遅延時間を調節して所望の遅延時間を得る方法とがある。
【０００６】
遅延素子の個数を調節して所望の遅延時間を得る方法を使用する場合には、多数の遅延素子を備えていれば入力クロックの周波数が広い領域で変わっても所望の遅延時間を得られる。例えば、遅延素子一つの遅延時間が500psであり、入力クロックの周期に該当する遅延時間を得ようとする時に入力クロックの周波数が50MHzである時には40個の遅延素子を選択し、入力クロックの周波数が250MHzである時には8個の遅延素子を選択すれば、所望の遅延時間を得られる。しかし、調節される遅延時間の精度が遅延素子一つの遅延時間、即ち500psなので、精密な位相調節が難しいという問題がある。
【０００７】
一段の遅延素子の遅延時間が最小同期精度になるため、微細な同期特性を有そうとすれば、一段の遅延素子の遅延時間が短くなければならないが、最大動作クロックサイクル時間を全てカバーしようとすれば遅延ラインの段数が大きくなるためレイアウト面積及び電力消耗が増大するという短所がある。例えば、最大動作クロック周期が20nsである場合において、同期精度を20psとするためには最低でも1000個の遅延素子を備える遅延ラインが必要である。
【０００８】
遅延素子の遅延時間を調節して所望の遅延時間を得る場合には遅延時間の調節精度を大きく高められる。例えば、アナログ電圧で遅延時間を調節する場合には理論的に無限大の精度を得られる。しかし、１つの遅延素子で調節できる遅延時間の範囲が限定されているため、入力クロックの周波数が広い領域で変わる場合に所望の遅延時間を得られない。例えば、１つの遅延素子の遅延時間が200psから500psの範囲で変わり、全部で20個の遅延素子を備えており、入力クロックの周期に対応する遅延時間を得ようとする場合、入力クロックの周波数が50MHzであるとすると、一つの遅延素子が1nsの遅延時間を発生しなければならないが、これは遅延素子が発生しうる遅延時間の範囲から外れる。
【０００９】
【発明が解決しようとする課題】
本発明の目的は、遅延ラインの遅延素子の個数を変えつつ一段の遅延素子による位相の変化より精密に位相の増減が調節できるＤＬＬを提供することである。
【００１０】
本発明の他の目的は、遅延ラインの一段の遅延素子による変化より精密に位相の増減が調節できる方法を提供することである。
【００１１】
【課題を解決するための手段】
前記目的を達成するための本発明に係るＤＬＬは、位相検出器、遅延ライン及び時間調節部を備えることを特徴とする。
【００１２】
位相検出器は、基準クロック信号の位相とフィードバックされるクロック信号の位相とを比較し、その差を誤差制御信号として出力する。遅延ラインは、固定された所定の遅延時間を有し、選択的に直列連結される複数の第1遅延素子を備え、所定のシフト信号に応答して直列連結される第１遅延素子の個数が調節され、入力クロック信号を受信して出力クロック信号を発生する。遅延時間調節部は、前記基準クロック信号を受信し、前記誤差制御信号に応答して、前記基準クロック信号を可変的に遅延させて前記入力クロック信号及び前記シフト信号を発生する。
【００１３】
前記ＤＬＬは、前記出力クロック信号と前記フィードバックされるクロック信号との位相差を補償する遅延補償回路をさらに備えることができる。
【００１４】
望ましくは、前記遅延時間調節部は、可変遅延素子、最大可変遅延素子、最小可変遅延素子、マルチプレクサ及び制御部を備える。
【００１５】
可変遅延素子は、前記基準クロック信号を受信し、前記誤差制御信号に応答して前記基準クロック信号を可変的に遅延させて可変遅延信号を発生する。最大可変遅延素子は、前記基準クロック信号を受信し、前記基準クロック信号を前記可変遅延素子の最大遅延時間と同程度の遅延時間で遅延させて最大遅延クロック信号を発生する。最小可変遅延素子は、前記基準クロック信号を受信し、前記基準クロック信号を前記可変遅延素子の最小遅延時間と同程度の遅延時間で遅延させて最小遅延信号を発生する。マルチプレクサは、所定の選択信号に応答して前記可変遅延信号、前記最大遅延クロック信号及び前記最小遅延信号の中の一つを選択して前記入力クロック信号として発生する。制御部は、前記可変遅延信号を一つの第１遅延素子を通過させて遅延させた可変遅延クロック信号、前記最大遅延クロック信号、及び、前記最小遅延信号を二つの第１遅延素子を通過させて遅延させた最小遅延クロック信号を比較して、前記シフト信号及び前記マルチプレクサを制御する前記選択信号を発生する。
【００１６】
前記他の目的を達成するための本発明によれば、固定された所定の遅延時間を有し、選択的に直列連結される複数の第１遅延素子を有する遅延ラインを備えるＤＬＬの位相調節方法において、(a)前記基準クロック信号の位相と前記遅延ラインから出力されてフィードバックされるクロック信号の位相とを比較し、その差を誤差制御信号として出力する段階と、(b)前記基準クロック信号を受信し、前記誤差制御信号に応答して前記基準クロック信号を可変的に遅延させて入力クロック信号を発生し、前記直列連結される第１遅延素子の個数を調節するためのシフト信号を発生する段階と、(c)前記シフト信号及び前記入力クロック信号を受信して位相が調節された出力クロック信号を発する段階とを備えることを特徴とする。
【００１７】
望ましくは、前記段階(b)は、(b1)前記基準クロック信号を受信し，前記誤差制御信号に応答して前記基準クロック信号を可変的に遅延させて可変遅延信号を発生する段階と、(b2)前記基準クロック信号を受信し、前記基準クロック信号を前記可変遅延信号が遅延されうる最大遅延時間と同程度の遅延時間で遅延させて最大遅延クロック信号を発生する段階と、(b3)前記基準クロック信号を受信し、前記基準クロック信号を前記可変遅延信号が遅延されうる最小遅延時間と同程度の遅延時間で遅延させて最小遅延信号を発生する段階と、(b4)前記可変遅延信号を一つの第１遅延素子を通過させて遅延させた可変遅延クロック信号、前記最大遅延クロック信号、及び、前記最小遅延信号を二つの第１遅延素子を通過させて遅延させた最小遅延クロック信号を比較して前記シフト信号及び所定の選択信号を発生する段階と、(b5)前記選択信号に応答して前記可変遅延信号、前記最大遅延クロック信号及び前記最小遅延信号の中一つを選択して前記入力クロック信号として発生する段階とを備えることを特徴とする。
【００１８】
従って、本発明に係るＤＬＬ及びＤＬＬの出力クロック信号の位相を精密に調節する方法は、ＤＬＬ内部の遅延ラインの１段の遅延素子による位相遅延の変化より精密に位相遅延の増減が調節できる長所がある。
【００１９】
【発明の実施の形態】
以下、添付図面を参照して本発明の望ましい実施形態を説明することにより、本発明を詳細に説明する。各図面に提示された同一な参照符号は同一の構成要素を示す。
【００２０】
図１に示す本発明の第１実施形態によるＤＬＬ100は、基準クロック信号CLKINを受信して、フィードバックされるクロック信号CLKFBの位相と基準クロック信号CLKINの位相とを一致させる。ＤＬＬ100は、位相検出器110、遅延ライン120及び遅延時間調節部130を備える。
【００２１】
位相検出器110は、基準クロック信号CLKINの位相とフィードバックされるクロック信号CLKFBの位相とを比較し、その差を誤差制御信号ERSとして出力する。
【００２２】
遅延ライン120は、それぞれ固定された所定の遅延時間を有し、直列連結される複数の第１遅延素子T1を備え、所定のシフト信号SHIFTSに応答して直列連結される第１遅延素子T1の個数が調節され、入力クロック信号DCTSを受信して出力クロック信号CLKOUTを発生する。
【００２３】
遅延時間調節部130は、基準クロック信号CLKINを受信し、誤差制御信号ERSに応答して、基準クロック信号CLKINを可変的に遅延させて入力クロック信号DCTS及びシフト信号SHIFTSを発生して、第１遅延素子T1を直列連結する個数による位相遅延の増減よりも精密に位相遅延を増減させる。
【００２４】
ＤＬＬ100は、チップで実際に使用されるクロック信号である出力クロック信号CLKOUTとフィードバックされるクロック信号CLKFBとの位相差を補償する遅延補償回路140をさらに備えてもよい。
【００２５】
以下、図１を参照して本発明の好適な実施形態に係るＤＬＬ100の動作を詳細に説明する。
【００２６】
位相検出器110は、基準クロック信号CLKINの位相とフィードバックされるクロック信号CLKFBの位相とを比較し、その差を誤差制御信号ERSとして出力する。
【００２７】
遅延時間調節部130は、基準クロック信号CLKINを受信し、誤差制御信号ERSに応答して基準クロック信号CLKINを可変的に遅延させた入力クロック信号DCTS及び直列連結する第１遅延素子T1の個数を選択するためのシフト信号SHIFTSを発生して、１段の第１遅延素子T1による位相遅延の増減よりも精密に位相遅延を増減させる。遅延時間調節部130の詳細については図２を参照して後述する。
【００２８】
遅延ライン120は、固定された所定の遅延時間をそれぞれ有する複数の第１遅延素子T1が直列に連結されて構成されている。第１遅延素子T1は、各々所定の入力クロック信号DCTS及び第１入力信号IN1を受信し、シフト信号SHIFTSに応答して入力クロック信号DCTS及び第１入力信号IN1の中の一つを選択して、これを次段の第１遅延素子T1への第１入力信号IN1として出力する。最終段の第１遅延素子T1の出力は、出力クロック信号CLKOUTとして出力される。初段の第１遅延素子T1の第１入力信号IN1は選択されることがないので、電源電圧(VCC)又は接地電圧等任意の信号に連結してもよい。 各第１遅延素子T1の内部にはシフトレジスタ(図示せず)が備えられている。シフト信号SHIFTSの値によりいずれの第１遅延素子T1に入力クロック信号DCTSを取り込ませるかが決定される。入力クロック信号DCTSを取り込ませる第１遅延素子T1に入力されるシフト信号SHIFTSの値のみが論理ハイレベルであり、他の第１遅延素子T1に入力されるシフト信号SHIFTSの値は全て論理ローレベルである。即ち、入力クロック信号DCTSを取り込ませる一つの第１遅延素子T1を除いて、他の第１遅延素子T1には、それぞれ前段の第１遅延素子T1から出力される第１入力信号IN1を取り込ませる。直列連結する第１遅延素子T1の個数（入力クロック信号DCTSを取り込ませる第１遅延素子T1から最終段の第１遅延素子T1までの個数）を増加させるか減少させる必要がある場合には、シフト信号SHIFTSの各ビットの論理状態を調整すればよい。
【００２９】
ＤＬＬ100から出力されてチップ内部で使用されるクロック信号は出力クロック信号CLKOUTである。ＤＬＬ100は、出力クロック信号CLKOUTとフィードバックされるクロック信号CLKFBとの位相差を補償する遅延補償回路140をさらに備えてもよい。
【００３０】
図２に示す本発明の好適な実施の形態に係るＤＬＬの遅延時間調節部130は、可変遅延素子T2、最大可変遅延素子T2MAX、最小可変遅延素子T2MIN、マルチプレクサ230及び制御部210を備える。
【００３１】
可変遅延素子T2は、基準クロック信号CLKINを受信し、誤差制御信号ERSに応答して基準クロック信号CLKINを可変的に遅延させて可変遅延信号CK2を発生する。最大可変遅延素子T2MAXは、基準クロック信号CLKINを受信し、基準クロック信号CLKINを可変遅延素子T2の最大遅延時間と同程度の遅延時間で遅延させて最大遅延クロック信号CK1を発生する。最小可変遅延素子T2MINは、基準クロック信号CLKINを受信し、基準クロック信号CLKINを可変遅延素子T2の最小遅延時間と同程度の遅延時間で遅延させて最小遅延信号CK3として発生する。
【００３２】
マルチプレクサ230は、所定の選択信号SELに応答して可変遅延信号CK2、最大遅延クロック信号CK1及び最小遅延信号CK3の中の一つを選択して入力クロック信号DCTSとして発生する。制御部210は、可変遅延信号CK2を一つの第１遅延素子T1を通過させて遅延させた可変遅延クロック信号CK21と、最大遅延クロック信号CK1と、最小遅延信号CK3を二つの第１遅延素子T1を通過させて遅延させた最小遅延クロック信号CK31とを比較して、シフト信号SHIFTS及びマルチプレクサ230を制御する選択信号SELを発生する。
【００３３】
以下、図２を参照して本発明の好適な実施形態に係る遅延時間調節部130の動作を詳細に説明する。
【００３４】
可変遅延素子T2は、基準クロック信号CLKINの位相の遅延時間を第１遅延素子T1の遅延時間より短い遅延時間間隔（遅延時間単位）で変化させる機能を有し、基準クロック信号CLKINの位相をそのような遅延時間だけ可変的に遅延させた可変遅延信号CK2を発生する。最大可変遅延素子T2MAXは、基準クロック信号CLKINが可変遅延素子T2により遅延されうる最大遅延時間と同程度の遅延時間を有する。最小可変遅延素子T2MINは、基準クロック信号CLKINが可変遅延素子T2により遅延されうる最小遅延時間と同程度の遅延時間を有する。即ち、第１遅延素子T1の遅延時間は、最大可変遅延素子T2MAXが基準クロック信号CLKINの位相を遅延させ得る最大遅延時間と最小可変遅延素子T2MINが基準クロック信号CLKINの位相を遅延させ得る最小遅延時間の差より小さい。
【００３５】
可変遅延素子T2は、誤差制御信号ERSに応答して遅延時間が増減する。制御部210は、可変遅延信号CK2を一つの第１遅延素子220を通過させて遅延させた可変遅延クロック信号CK21と、最大遅延クロック信号CK1と、最小遅延信号CK3を二つの第１遅延素子223,225を通過させて遅延させた最小遅延クロック信号CK31とを比較して、シフト信号SHIFTS及びマルチプレクサ230を制御する選択信号SELを発生する。
【００３６】
シフト信号SHIFTSについてさらに説明する。シフト信号SHIFTSは、可変遅延クロック信号CK21が最小遅延クロック信号CK31よりも遅れると、遅延ライン120の内部の直列連結する第１遅延素子T1の個数を一つ増やし、可変遅延クロック信号CK21が最大遅延クロック信号CK1よりも先行すると、遅延ライン120の内部の直列連結する第１遅延素子T1の個数を一つ減らす機能をする。
【００３７】
マルチプレクサ230は、所定の選択信号SELに応答して可変遅延信号CK2、最大遅延クロック信号CK1及び最小遅延信号CK3の中の一つを選択して、これを入力クロック信号DCTSとして発生する。遅延時間調節部130において基準クロック信号CLKINの位相遅延が精密に増減される機能の詳細については、図３、図４及び図５を参照して説明する。
【００３８】
図４は基準クロック信号の位相遅延が増加する場合の遅延時間調節部の動作を示す図面である。図５は基準クロック信号の位相遅延が減少する場合の遅延時間調節部130の動作を示す図面である。
【００３９】
以下、図３、図４及び図５を参照して遅延時間調節部の動作を詳細に説明する。
【００４０】
図３に示すように、最大遅延クロック信号CK1の立ち上がりエッジと最小遅延クロック信号CK31との立上りエッジで、可変遅延クロック信号CK21を継続的にサンプリングする。位相検出器110が発生する誤差制御信号ERSに応答して可変遅延信号CK2の位相が動的に変化し、これに従って可変遅延クロック信号CK21の立上りエッジの位置も変化する。
【００４１】
可変遅延クロック信号CK21(a)の立上りエッジが最大遅延クロック信号CK1の立上りエッジより先行すれば、最大遅延クロック信号CK1でサンプリングされた可変遅延クロック信号CK21が論理ハイになる。この場合、遅延ライン120の第１遅延素子T1の個数を一つ減少させるシフト信号SHIFTSが制御部210から出力され、直列連結する第１遅延素子T1の個数を一つ減少させるシフト信号SHIFTSの発生と同時に最大遅延クロック信号CK1を入力クロック信号DCTSとして選択する選択信号SELが制御部210から出力される。
【００４２】
この時、図５に示すように、最大可変遅延素子T2MAXが可変遅延素子T2の役割を果たし誤差制御信号ERSの出力により遅延時間が変わり、元来の可変遅延素子T2は最大可変遅延素子T2MAXが有する遅延時間が設定されて最大可変遅延素子T2MAXの役割を果たす。従って、第１遅延素子T1の位相遅延だけ基準位相クロックCLKINの位相遅延が減少したとしても、最大可変遅延素子T2MAXの位相遅延だけ位相遅延の減少が補償されて、精密な位相遅延の増減が可能になる。又、第１遅延素子T1の位相遅延によるジッタも最大可変遅延素子T2MAXにより減少される。
【００４３】
可変遅延クロック信号CK21(b)の立上りエッジが最小遅延クロック信号CK31の立上りエッジより遅れると、最小遅延クロック信号CK31でサンプリングした可変遅延クロック信号CK21(b)が論理ローになる。この場合、遅延ライン120の第１遅延素子T1の個数を一つ増加させるシフト信号SHIFTSが制御部210から出力され、第１遅延素子T1の個数を一つ増加させるシフト信号SHIFTSの発生と同時に最小遅延信号CK3を入力クロック信号DTSとして選択する選択信号SELが制御部210から出力される。
【００４４】
この時、図４に示すように、最小可変遅延素子T2MINが可変遅延素子T2の役割を果たし、また、誤差制御信号ERSの出力により遅延時間が変わり、元来の可変遅延素子T2は最小可変遅延素子T2MINが有する遅延時間が設定されて最小可変遅延素子T2MINの役割を果たす。
【００４５】
従って、遅延ライン120の第１遅延素子T1の遅延時間より小さい遅延時間間隔を有する可変遅延素子T2により基準クロック信号CLKINの位相遅延がさらに精密に増減されうる。
【００４６】
ＤＬＬ100が最初に動作する場合、遅延ライン120の複数の第１遅延素子T1のいずれの位置で同期が始まっても遅延時間調節部130の上記のような動作が反復されることにより精密な位相遅延の増減が可能である。
【００４７】
最大可変遅延素子T2MAXが可変遅延素子T2の役割を果たして誤差制御信号ERSに応答して位相遅延が変わる場合、もし位相遅延をさらに増加させなければならないとすれば、最大可変遅延素子T2MAXは既にその位相遅延値が最大値に到達しているため、それ以上に位相遅延を増加させることができない。最小可変遅延素子T2MINの場合にも位相遅延をそれ以上減少させられない問題がある。こうした問題を解決するため最大可変遅延素子T2MAXと最小可変遅延素子T2MINとが、可変遅延素子T2が変化させることができる位相遅延の範囲の最大値又は最小値に対して余裕をもって設定されることが望ましい。即ち、最大可変遅延素子T2MAXは、可変遅延素子T2の位相遅延を変化させることができる最大位相遅延より少し小さく設定し、最小可変遅延素子T2MINは、可変遅延素子T2の位相遅延を変化させることができる最小位相値より少し大きく設定すれば、こうした問題を解決できる。可変遅延素子T2と最大可変遅延素子T2MAXと最小可変遅延素子T2MINとは全て同一構造の回路素子であり、所定の信号により各素子が有する遅延時間を調節できる回路である。
【００４８】
図６を参照すれば、固定された所定の遅延時間を有し、直列連結される複数の第１遅延素子を有する遅延ラインを備えるＤＬＬの位相調節方法600において、基準クロック信号の位相と遅延ラインから出力されてフィードバックされるクロック信号の位相とを比較し、その差を誤差制御信号として出力する(610段階)。次いで、基準クロック信号を受信し、誤差制御信号に応答して基準クロック信号を可変的に遅延させて可変遅延信号を発生する(615段階)。可変遅延信号を一端の第１遅延素子を通過させて位相を遅延させ、可変遅延クロック信号として発生する。次いで、基準クロック信号を受信し、基準クロック信号を可変遅延信号が遅延されうる最大遅延時間程度遅延させて最大遅延クロック信号を発生する(620段階)。次いで、基準クロック信号を受信し、基準クロック信号を可変遅延信号が遅延されうる最小遅延時間程度遅延させて最小遅延信号を発する(625段階)。次いで、最小遅延信号を２つの第１遅延素子を通過させて位相を遅延させ、最小遅延クロック信号として発生する。可変遅延クロック信号と最大遅延クロック信号及び最小遅延クロック信号は図２の制御部へ入力されて比較される。
【００４９】
可変遅延クロック信号が最小遅延クロック信号より遅れていると、直列連結する前記第１遅延素子の個数を一つ増加させるシフト信号を発生する(630〜635段階)。第１遅延素子の個数を一つ増加させるシフト信号の発生と同時に最小遅延信号を入力クロック信号として選択する選択信号を発生する(640段階)。図４を参照して説明すれば、最小可変遅延素子T2MINが可変遅延素子T2の役割を果たして誤差制御信号ERSの出力により遅延時間が変化し、元来の可変遅延素子T2は最小可変遅延素子T2MINの遅延時間に固定されて最小可変遅延素子T2MINの役割を果たす。従って、遅延ライン120の第１遅延素子T1の遅延時間より小さい遅延時間間隔を有する可変遅延素子T2により基準クロック信号CLKINの位相遅延がさらに精密に増減できる。
【００５０】
可変遅延クロック信号が最大遅延クロック信号より先行していると、直列連結する第１遅延素子の個数を一つ減少させるシフト信号を発生する(645〜650段階)。直列連結する第１遅延素子の個数を一つ減少させるシフト信号の発生と同時に最大遅延クロック信号を入力クロック信号として選択する選択信号を発生する(655段階)。図５を参照して説明すれば、最大可変遅延素子T2MAXが可変遅延素子T2の役割を果たして誤差制御信号ERSの出力により遅延時間が変化し、元来の可変遅延素子T2は最大可変遅延素子T2MAXの遅延時間に固定されて最大可変遅延素子T2MAXの役割を果たす。従って、第１遅延素子T1の位相遅延だけ基準位相クロックCLKINの位相遅延が減少したとしても、最大可変遅延素子T2MAXの位相だけ位相遅延の減少が補償されて、精密な位相遅延の増減が可能である。又、第１遅延素子T1の位相遅延によるジッタも最大可変遅延素子T2MAXにより減少される。
【００５１】
遅延ラインは、シフト信号及び入力クロック信号を受信して基準クロック信号の位相が精密に調節された出力クロック信号を発生する(660段階)。630段階や645段階のように可変遅延クロック信号が最小遅延クロック信号の位相より遅れても最大遅延クロック信号の位相より先行してもいない場合、基準位相クロックは図２の可変遅延素子により位相が調整されて出力クロック信号として発生する(665段階)。
【００５２】
ここで、第１遅延素子の固定された遅延時間は前記最大遅延クロック信号と前記最小遅延信号の差より小さい。
【００５３】
以上、図面と明細書で好適な実施形態が開示された。ここで、特定の用語が使用されたが、これは単に本発明を説明するための目的で使用されたものであって意味限定や特許請求の範囲に記載された発明の範囲を制限するために使用されたのではない。当業者ならばこれより多様な変形及び均等な他の実施形態の採用が可能であることを理解するであろう。従って、本発明の真の技術的保護範囲は、特許請求の範囲に記載された発明の技術的思想により決められなければならない。
【００５４】
【発明の効果】
前述したように本発明に係るＤＬＬ及びＤＬＬの出力クロック信号の位相を精密に調節する方法は、ＤＬＬの内部の遅延ラインの１段の遅延素子による位相遅延の変化より精密に位相遅延の増減が調節できる。
【図面の簡単な説明】
【図１】本発明の好適な実施形態に係るＤＬＬを示すブロック図である。
【図２】図１の遅延時間調節部を示す図面である。
【図３】図２の制御部の動作を説明するタイミング図である。
【図４】基準クロック信号の位相遅延が増加する場合の遅延時間調節部の動作を示す図面である。
【図５】基準クロック信号の位相遅延が減少する場合の遅延時間調節部の動作を示す図面である。
【図６】本発明の他の実施形態による位相増減の方法を示す順序図である。
【符号の説明】
100：ＤＬＬ
110：位相検出器
120：遅延ライン
130：遅延時間調節部
140：遅延補償回路
Claims (9)
- 基準クロック信号を受信してフィードバックされるクロック信号の位相と前記基準クロック信号の位相とを一致させる遅延同期ループにおいて、
前記基準クロック信号の位相と前記フィードバックされるクロック信号の位相とを比較し、その差を誤差制御信号として出力する位相検出器と、
それぞれ固定された所定の遅延時間を有し、選択的に直列連結される複数の第１遅延素子を備え、所定のシフト信号に応答して、直列連結される第１遅延素子の個数が調節され、入力クロック信号を受信して出力クロック信号を発生する遅延ラインと、
前記基準クロック信号を受信し、前記誤差制御信号に応答して前記基準クロック信号を可変的に遅延させて前記入力クロック信号及び前記シフト信号を発生する遅延時間調節部とを備え、
前記遅延時間調節部は、
前記基準クロック信号を受信し、前記誤差制御信号に応答して前記基準クロック信号を可変的に遅延させて可変遅延信号を発生する可変遅延素子と、
前記基準クロック信号を受信し、前記基準クロック信号を前記可変遅延素子の最大遅延時間と同程度の遅延時間で遅延させて最大遅延クロック信号を発生する最大可変遅延素子と、
前記基準クロック信号を受信し、前記基準クロック信号を前記可変遅延素子の最小遅延時間と同程度の遅延時間で遅延させて最小遅延信号を発生する最小可変遅延素子と、
所定の選択信号に応答して前記可変遅延信号、前記最大遅延クロック信号及び前記最小遅延信号の中の一つを選択して前記入力クロック信号として発生するマルチプレクサと、
前記可変遅延信号を一つの第１遅延素子を通過させて遅延させた可変遅延クロック信号、前記最大遅延クロック信号、及び、前記最小遅延信号を二つの第１遅延素子を通過させて遅延させた最小遅延クロック信号を比較して前記シフト信号及び前記マルチプレクサを制御する前記選択信号を発する制御部とを含む、
ことを特徴とする遅延同期ループ。 - 前記出力クロック信号と前記フィードバックされるクロック信号との位相差を補償する遅延補償回路をさらに備えることを特徴とする請求項１に記載の遅延同期ループ。
- 前記第１遅延素子の固定された遅延時間は、前記最大可変遅延素子が前記基準クロック信号の位相を遅延させ得る最大遅延時間と前記最小可変遅延素子が前記基準クロック信号の位相を遅延させ得る最小遅延時間との差より小さいことを特徴とする請求項１に記載の遅延同期ループ。
- 前記シフト信号は、前記可変遅延クロック信号が前記最小遅延クロック信号より遅れると、連結する前記第１遅延素子の個数を一つ増やし、前記可変遅延クロック信号が前記最大遅延クロック信号より先行すると、前記第１遅延素子の個数を一つ減らす信号であることを特徴とする請求項１に記載の遅延同期ループ。
- 前記選択信号は、前記第１遅延素子の個数を一つ増やすシフト信号の発生と同時に前記最小遅延信号を前記入力クロック信号として選択し、前記第１遅延素子の個数を一つ減らすシフト信号の発生と同時に前記最大遅延クロック信号を前記入力クロック信号として選択する信号であることを特徴とする請求項１に記載の遅延同期ループ。
- 前記遅延ラインは、
複数の前記第１遅延素子が直列に連結され、各々の前記第１遅延素子は前記入力クロック信号及び第１入力信号を受信し、前記シフト信号に応答して前記入力クロック信号及び前記第１入力信号の中一つを選択して次段の前記第１入力信号として提供し、最後の第１遅延素子の出力は出力クロック信号として発することを特徴とする請求項１に記載の遅延同期ループ。 - 固定された所定の遅延時間を有し、選択的に直列連結される複数の第１遅延素子を有する遅延ラインを備える遅延同期ループの位相調節方法において、
（ａ）基準クロック信号の位相と前記遅延ラインから出力されてフィードバックされるクロック信号の位相とを比較し、その差を誤差制御信号として出力する段階と、
（ｂ）前記基準クロック信号を受信し、前記誤差制御信号に応答して前記基準クロック信号を可変的に遅延させて入力クロック信号を発生し、前記直列連結される第１遅延素子の個数を調節するためのシフト信号を発する段階と、
（ｃ）前記シフト信号及び前記入力クロック信号を受信して、位相が調節された出力クロック信号を発生する段階とを備え、
前記（ｂ）段階は、
（ｂ１）前記基準クロック信号を受信し、前記誤差制御信号に応答して前記基準クロック信号を可変的に遅延させて可変遅延信号を発する段階と、
（ｂ２）前記基準クロック信号を受信し、前記基準クロック信号を前記可変遅延信号が遅延されうる最大遅延時間と同程度の遅延時間で遅延させて最大遅延クロック信号を発する段階と、
（ｂ３）前記基準クロック信号を受信し、前記基準クロック信号を前記可変遅延信号が遅延されうる最小遅延時間と同程度の遅延時間で遅延させて最小遅延信号を発生する段階と、
（ｂ４）前記可変遅延信号を一つの第１遅延素子を通過させて遅延させた可変遅延クロック信号、前記最大遅延クロック信号、及び、前記最小遅延信号を二つの第１遅延素子を通過させて遅延させた最小遅延クロック信号を比較して、前記シフト信号及び所定の選択信号を発生する段階と、
（ｂ５）前記選択信号に応答して前記可変遅延信号、前記最大遅延クロック信号及び前記最小遅延信号の中の一つを選択して前記入力クロック信号として発生する段階とを含む、
ことを特徴とする遅延同期ループの位相調節方法。 - 前記（ｂ４）段階は、
（ｂ４１）前記可変遅延クロック信号が前記最小遅延クロック信号より遅れると、前記第１遅延素子の個数を一つ増やすシフト信号を発する段階と、
（ｂ４２）前記第１遅延素子の個数を一つ増やすシフト信号の発生と同時に前記最小遅延信号を前記入力クロック信号として選択する選択信号を発生する段階と、
（ｂ４３）前記可変遅延クロック信号が前記最大遅延クロック信号より先行すると、前記第１遅延素子の個数を一つ減らすシフト信号を発生する段階と、
（ｂ４４）前記第１遅延素子の個数を一つ減らすシフト信号の発生と同時に前記最大遅延クロック信号を前記入力クロック信号として選択出力する選択信号を発生する段階を含むことを特徴とする請求項７に記載の遅延同期ループの位相調節方法。 - 前記第１遅延素子の固定された遅延時間は、前記最大遅延クロック信号と前記最小遅延信号との差より小さいことを特徴とする請求項７に記載の遅延同期ループの位相調節方法。
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