JP2012010114A - 半導体装置 - Google Patents

Abstract

【課題】電源ノイズの影響を受けにくい高精度な可変遅延回路を有する半導体装置を提供する。
【解決手段】其々が直列に接続された差動型の複数の第１の遅延素子、複数の第１の遅延素子間に其々設けられた複数の第１の接点、及び第１の選択信号を受けて複数の第１の接点のうち選択された第１の接点に対応する第１の遅延信号を出力する第１の出力回路、を備えた第１の遅延部並びに、第１の遅延信号を受け、其々が直列に接続されたシングルエンド型の複数の第２の遅延素子、第２の遅延素子間に其々設けられた複数の第２の接点、及び第２の選択信号を受けて複数の第２の接点のうち選択された第２の接点に対応する第２の遅延信号を出力する第２の出力回路、を備えた第２の遅延部を含む遅延回路と、第１及び第２の選択信号を其々出力する制御回路と、を備える。
【選択図】図２

Description

本発明は、半導体装置に関する。特に、ＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）等の可変遅延回路を備えた半導体装置に関する。

同期式ＤＲＡＭなどのクロックに同期して動作する半導体装置では、外部から与えられるシステムクロックに同期して動作させるため、ＤＬＬ回路等の可変遅延回路を用いて、内部回路の遅延時間を外部クロックに同期して正確に調整する必要がある。このために種々の遅延時間の調整方法が提案されている。

特に、特許文献１には、縦続接続する遅延素子の個数を切り換えることによる遅延時間の調整よりさらに精密に遅延時間の調整を行うために基準クロックの位相を可変的に遅延させた入力クロック信号ＤＣＴＳを用いることにより直列接続する遅延素子の個数による位相遅延の増減よりも精密に位相遅延を増減させる可変遅延回路（遅延同期ループ）が記載されている。

特開２００３−５８２７５号公報

以下の分析は本発明により与えられる。近年、クロック信号の高周波数化に伴い、クロック信号の位相調整精度が高く要求されている。例えば、特許文献１の遅延ラインを用いて調整を行うことはレイアウト面積的に優れると考えられる。しかし、遅延ラインの遅延時間は電源ノイズ等により影響を受ける。すなわち、特許文献１に記載の位相が調整された入力クロック信号ＤＣＴＳは遅延ラインに設けられた遅延素子１個分未満の精密な調整を可能とするが、特許文献１に記載の方法も結局遅延ラインを用いることを前提とした技術であるため遅延ラインにおいてノイズを多く受ければ、高速動作領域の遅延時間（遅延量）の精度を高くすることは望み難い。

一方、一般的に１つの製品において要求される動作周波数領域には幅があり、一例として、同期式ＤＲＡＭなどでは、クロック信号の周期であるｔＣＫ＝２．５ｎｓ〜８ｎｓを満たすように構成されることが要求される。本願発明者は、この周波数領域において、２．５ｎｓ（相対的に高速動作領域）の時には極めて高い調整精度が要求されるが、８ｎｓ（相対的に低速動作領域）の時には前者よりは高い調整精度が要求されないことに着目した。本願発明は高速及び低速動作に対応して、其々必要とされる調整の精度及び消費電力の削減を実現するものである。

本発明の第１の側面による半導体装置は、其々が直列に接続された差動型の複数の第１の遅延素子、前記複数の第１の遅延素子間に其々設けられた複数の第１の接点、及び第１の選択信号を受けて前記複数の第１の接点のうち選択された第１の接点に対応する第１の遅延信号を出力する第１の出力回路、を備えた第１の遅延部並びに、前記第１の遅延信号を受け、其々が直列に接続されたシングルエンド型の複数の第２の遅延素子、前記第２の遅延素子間に其々設けられた複数の第２の接点、及び第２の選択信号を受けて前記複数の第２の接点のうち選択された第２の接点に対応する第２の遅延信号を出力する第２の出力回路、を備えた第２の遅延部を含む遅延回路と、前記第１及び第２の選択信号を其々出力する制御回路と、を備える。

本発明の第１の側面による半導体装置は、入力信号を遅延させて遅延信号として出力する遅延回路と、前記遅延回路の遅延時間を制御する制御回路と、を備え、前記遅延回路は、差動信号を入力し、差動信号を出力する第１の遅延素子が複数縦続接続された第１の遅延部と、シングルエンドの信号を入力し、シングルエンドの信号を出力する第２の遅延素子が複数縦続接続され、前記第１の遅延部と直列に接続された第２の遅延部と、を備え、前記制御回路は、前記第１の遅延部の遅延時間だけで所望の遅延時間が得られる場合には、前記第２の遅延部の各遅延素子をバイパスさせると共に、前記複数縦続接続された第１の遅延素子のうち、バイパスさせる遅延素子の数を制御することにより遅延時間を制御し、前記第１の遅延部の遅延だけでは所望の遅延時間が得られない場合には、前記複数縦続接続された第２の遅延素子のうち、バイパスさせる遅延素子の数を制御することにより第２の遅延部の遅延時間を制御し、前記第１の遅延部の遅延時間に前記第２の遅延部の遅延時間を加算させて全体の遅延時間を制御する。

本発明によれば、必要とする遅延時間が短い場合には、差動型の第１の遅延素子のみを用いて遅延時間を制御することができるので、ノイズに対して変動を受けにくい。また、必要とする遅延時間が長く、差動型の第１の遅延素子だけでは必要とする遅延時間が得られない場合には、差動型の第１の遅延素子の遅延時間にシングルエンドの第２の遅延素子により得られる遅延時間を加算して必要な遅延時間を得ることができるので、消費電力が大きくならずに高精度に調整可能な可変遅延回路を備える半導体装置が得られる。

本発明の実施例１による半導体装置全体のブロック図である。 実施例１におけるＤＬＬ回路のブロック図である。 実施例１に適用可能な（ａ）差動遅延素子の一例と、（ｂ）シングルエンド遅延素子の一例を示す回路ブロック図である。 実施例１に適用可能な差動シングルエンド変換回路の一例を示す回路ブロック図である。 実施例１に適用可能な位相検知回路の一例を示す回路ブロック図である。 実施例１における（ａ）遅延信号のタイミングチャートと、（ｂ）実施例１に適用可能な判定回路の一例を示す回路ブロック図と、（ｃ）判定回路のタイミングチャートである。 実施例１による遅延量制御方法（第１の遅延素子と第２の遅延素子の遅延量がほぼ同一で微調整が不要の場合）を示すフローチャートである。 実施例２におけるＤＬＬ回路のブロック図である。 実施例２におけるインターポレータの（ａ）回路図と、（ｂ）波形図である。 実施例３における（ａ）遅延信号のタイミングチャートと、（ｂ）実施例３に適用可能な判定回路の一例を示す回路ブロック図と、（ｃ）判定回路のタイミングチャートである。 実施例３による遅延量制御方法（第１の遅延素子より第２の遅延素子の遅延量が大きく、かつ、微調整が不要の場合）を示すフローチャートである。 実施例４による遅延量制御方法（第１の遅延素子と第２の遅延素子の遅延量がほぼ同一で微調整を行う場合）を示すフローチャートである。 実施例５による遅延量制御方法（第１の遅延素子より第２の遅延素子の遅延量が大きく、かつ、微調整を行う場合）を示すフローチャートである。 実施例６におけるＤＬＬ回路の制御回路要部の回路ブロック図である。 実施例７におけるＤＬＬ回路のブロック図である。

本発明の半導体装置は、其々が直列に接続された差動型の複数の第１の遅延素子を備えた第１の遅延部と、其々が直列に接続されたシングルエンド型の複数の第２の遅延素子を備えた第２の遅延部と、を含む遅延回路と、第１の遅延部と第２の遅延部を制御し、前記遅延回路の遅延量（遅延時間）を制御する制御回路と、を備えている。

上記構成により、差動型の遅延素子とシングルエンド型の遅延素子を適宜使い分けて用いることにより所望の遅延量を得ることができる。以下、本発明の実施形態について具体的な実施例に基づいて、図面を参照して詳細に説明する。

図１は、本発明の実施例１の半導体装置全体を示すブロック図である。図１の半導体装置１は同期式のメモリである。図１の半導体装置１の構成について説明する。アドレスバッファ３はアドレス入力端子Ａ０〜ＡＸに接続され、半導体装置１の外部から与えられたアドレスを取り込む。ロウアドレスバッファ４は、アドレスバッファに取り込まれたアドレスのうち、ロウアドレスをさらに取り込む。ロウデコーダ５は、ロウアドレスバッファ４に取り込まれたロウアドレスをデコードし、メモリセルアレイ６へ出力する。カラムアドレスバッファ７はアドレスバッファ３に取り込まれたアドレスのうちカラムアドレスを取り込んでラッチする。カラムデコーダ８はカラムアドレスバッファ７に取り込まれたカラムアドレスをデコードしメモリセルアレイ６へ出力する。メモリセルアレイ６はロウデコーダ５から出力されるロウアドレス、カラムデコーダ８から出力されるカラムアドレスに基づいてメモリセルアレイ６に含まれる複数のメモリセルからアクセスするメモリセルを選択して外部からアクセス可能にする。

コマンドバッファ９は、カラムアドレスストローブ信号／ＣＡＳ、ロウアドレスストローブ信号／ＲＡＳ、ライトイネーブル信号／ＷＥ等の半導体装置１の動作を決定する信号（コマンド信号）を半導体装置１の外部から取り込む。なお、／ＣＡＳ、／ＲＡＳ、／ＷＥなどの「／」はアクティブロウの信号であることを示す。以下、本明細書において同様である。コマンドデコーダ１０は、コマンドバッファに取り込まれたコマンド信号をデコードする。コントロールロジック１１は、コマンドデコーダ１０でデコードしたコマンド信号に基づいて、ロウアドレスバッファ４、ロウデコーダ５、カラムアドレスバッファ７、カラムデコーダ８の動作を制御する。リードライトアンプ１２は、動作がメモリセルアレイに対するリードアクセスである場合には、メモリセルアレイの指定されたアドレスから読み出したデータを増幅して出力バッファ１３へ出力する。また、リードライトアンプ１２は、動作がメモリセルアレイに対するライトアクセスである場合には、入力バッファ１４から取り込んだライトデータを増幅してメモリセルアレイ６の指定したアドレスに書き込む。

入力バッファ１５は、外部から与えられた非反転のクロック信号ＣＫと反転のクロック信号／ＣＫを入力し、非反転の内部クロック信号ＩＣＬＫＴ、反転の内部クロック信号ＩＣＬＫＢとしてＤＬＬ回路２へ出力する。ＤＬＬ回路２は非反転と反転の内部クロック信号ＩＣＬＫＴ、ＩＣＬＫＢに基づいて位相が調整されたシングルレベルの遅延クロック信号ＤＣＬＫを出力バッファ１３へ出力する。出力バッファ１３は、リードコマンド実行時には、リードライトアンプ１２から取り込んだリードデータを遅延クロック信号ＤＣＬＫに同期してデータ入出力端子ＤＱ０〜ＤＱｎから出力する。また、入力バッファ１４は、ライトコマンド実行時にデータ入出力端子ＤＱ０〜ＤＱｎから取り込んだライトデータをリードライトアンプ１２へ出力する。

リードコマンド実行時に、出力バッファ１３からデータ入出力端子ＤＱ０〜ＤＱｎを介して半導体装置１の外部に出力されるリードデータは、ＤＬＬ回路２が出力する遅延クロック信号ＤＣＬＫによって外部から与えられるクロック信号ＣＫ、／ＣＫに正確に同期して必要なタイミングに位相が調整されて出力することができる。ＤＬＬ回路２に特徴がある。なお、図１に示す半導体装置１は本発明が好適に適用可能な半導体装置の一例であり、本発明が適用できる半導体装置は、図１に記載の同期式メモリに限られるものではない。

図２は、図１におけるＤＬＬ回路２の内部構成を示すブロック図である。図２を用いて実施例１のＤＬＬ回路２の内部の構成を説明する。ＤＬＬ回路２は大きく分けて、第１の
遅延部２０と第２の遅延部３０とを含む遅延回路と、遅延回路の遅延時間を制御する制御回路４０を備えている。遅延回路は、差動クロック信号である非反転クロック信号ＩＣＬＫＴと反転クロック信号ＩＣＬＫＢとを入力し、必要な遅延を施してシングルエンドの遅延クロック信号ＤＣＬＫを出力する。差動クロック信号ＩＣＬＫＴ、ＩＣＬＫＢを入力して遅延クロック信号ＤＣＬＫを出力するパスが遅延パスであり、この遅延量（遅延時間）を制御回路４０が制御する。

第１の遅延部２０は、複数の縦続接続された差動型の第１の遅延素子（差動遅延素子）２１と、各第１の遅延素子２１の入力端子と出力端子毎に設けられた複数の第１の接点ｎｄ１が並列に接続され、複数の第１の接点ｎｄ１のうち、選択された接点ｎｄ１の信号を選択して出力する第１セレクタ２２と、第１セレクタ２２が出力する差動信号ＳＡＯＵＴＴ、ＳＡＯＵＴＢをシングルエンドの信号ＳＡＯＵＴに変換して出力する差動シングルエンド変換回路２３を備えている。

第１の遅延部２０の縦続接続された複数の第１の遅延素子２１のうち、先頭の第１の遅延素子２１には、非反転クロック信号ＩＣＬＫＴと反転クロック信号ＩＣＬＫＢが差動入力信号（差動クロック信号）として接続される。また、非反転クロック信号ＩＣＬＫＴと反転クロック信号ＩＣＬＫＢは、第１の接点ｎｄ１として第１セレクタ２２にも接続されている。また、縦続接続された第１の遅延素子２１のうち、先頭の遅延素子２１を除く後段の遅延素子２１には前段の差動出力信号が差動入力信号として接続されている。また、前段の差動出力信号はそれぞれ別の第１の接点ｎｄ１として第１セレクタ２２にも接続されている。縦続接続された複数の第１の遅延素子のうち、最終段の遅延素子２１は第１セレクタ２２へのみ接続されている。また、各第１の遅延素子２１には、制御回路４０のＤＡコンバータ４５からバイアス電圧ＶＢＩＡＳが与えられ各第１の遅延素子２１の遅延時間が微調整可能に構成されている。

第２の遅延部３０は、複数の縦続接続されたシングルエンド型の第２の遅延素子（シングルエンド遅延素子）３１と、各第２の遅延素子３１の入力端子と出力端子毎に設けられた複数の第２の接点ｎｄ２が並列に接続され、複数の第２の接点ｎｄ２のうち、選択された接点ｎｄ２の信号を選択して遅延クロック信号ＤＣＬＫとして出力する第２セレクタ３２を備えている。

第２の遅延部３０の縦続接続された複数の第２の遅延素子３１のうち、先頭の第１の遅延素子３１には、差動シングルエンド変換回路２３の出力するシングルエンド信号ＳＡＯＵＴがシングルエンドの入力信号として接続される。また、シングルエンド信号ＳＡＯＵＴは、第２の接点ｎｄ２として第２セレクタ３２にも接続されている。また、縦続接続された第２の遅延素子３１のうち、先頭の遅延素子３１を除く後段の遅延素子３１には前段のシングルエンド出力信号がシングルエンド入力信号として接続されている。また、前段のシングルエンド出力信号はそれぞれ別の第２の接点ｎｄ２として第２セレクタ３２にも接続されている。縦続接続された複数の第２の遅延素子３１のうち、最終段の遅延素子３１の出力信号は第２セレクタ３２へのみ接続されている。なお、実施例１では、第２の遅延素子３１の１個当たりの遅延時間は、第１の遅延素子２１の１個当たりの遅延時間とおおよそ等しいことが好ましい。好ましい例を挙げれば、縦続接続された第１の遅延素子２１の数は８個、第２の遅延素子３１の数は２４個、第１の遅延素子、第２の遅延素子の遅延量はそれぞれセンター値で０．２ｎｓである。

制御回路４０は、遅延クロックＤＣＬＫを遅延クロックＤＣＬＫの出力先である出力バッファ１３での遅延に相当する分だけ遅延させる出力レプリカ回路４６を介して帰還クロックＲＣＬＫとして位相検知回路４１に入力される。すなわち、遅延クロックＤＣＬＫの位相を出力レプリカ回路４６によってさらに遅延させ、帰還クロックＲＣＬＫとする。その帰還クロックＲＣＬＫの位相を内部クロック信号（ＩＣＬＫＴとＩＣＬＫＢ）の位相と比較することにより、データ入出力端子ＤＱ０〜ＤＱｎから出力されるリードデータ出力信号の位相を外部入力端子から与えられるクロック信号ＣＫ、／ＣＫに正確に同期させることができる。

位相検知回路４１は、非反転クロック信号ＩＣＬＫＴと反転クロック信号ＩＣＬＫＢからなる差動入力クロック信号の位相をシングルエンドの帰還クロック信号ＲＣＬＫと比較してその結果を位相検知信号ＰＤＯＵＴとして出力する。判定回路４２は、位相検知回路４１が出力する位相検知信号ＰＤＯＵＴの出力レベルの変化を観測し、第１の遅延部２０、第２の遅延部の遅延時間が所望の遅延時間に設定することができたか否かを判定する。第１カウンタ４３、第２カウンタ４４は、それぞれダウンカウンタにより構成され、このカウント値により第１セレクタ２２、第２セレクタ３２の選択の制御を行う。

第１カウンタ４３は、内部に粗調整カウンタ４３−１と微調整カウンタ４３−２とを備えている。粗調整カウンタ４３−１はその計数値を第１の遅延部粗調整信号ＣＮＴ１Ｃとして出力し、第１セレクタ２２の選択を制御する。粗調整カウンタ４３−１の計数値であるＣＮＴ１Ｃは、縦続接続された複数の第１の遅延素子２１のうち、第１セレクタによりバイパスする第１の遅延素子２１の数を表している。すなわち、第１のセレクタが非反転クロック信号ＩＣＬＫＴと反転クロック信号ＩＣＬＫＢを選択するときは、第１の遅延素子２１をすべてバイパスするので、粗調整カウンタ４３−１の計数値は最大値（第１の遅延素子２１の数と同一）となる。一方、第１セレクタが縦続接続された第１の遅延素子２１のうち最終段の第１の遅延素子２１の出力を選択するときは、バイパスする第１の遅延素子２１の数は、０になるので、粗調整カウンタ４３−１の計数値も０になる。実施例１では、第１カウンタ４３の計数値は初期設定により最大値（縦続接続された第１の遅延素子の数と同一）に設定される。

また、微調整カウンタ４３−２はその計数値を第１の遅延部微調整信号ＣＮＴ１Ｆとして出力し、ＤＡコンバータ４５の出力電圧を制御する。ＤＡコンバータ４５は、デジタル値として与えられる第１の遅延部微調整信号ＣＮＴ１Ｆをバイアス電圧ＶＢＩＡＳに変換し、第１の遅延素子の遅延時間を微調整する。

第２カウンタ４４は、その計数値を第２の遅延部調整信号ＣＮＴ２として出力し、第２セレクタ３２の選択を制御する。第２カウンタ４４の計数値であるＣＮＴ２は、縦続接続された複数の第２の遅延素子３１のうち、第２セレクタによりバイパスする第２の遅延素子３１の数を表している。すなわち、第２のセレクタが第１の遅延部２０が出力する第１の遅延クロック信号ＳＡＯＵＴを選択するときは、第２の遅延素子３１をすべてバイパスすることになるので、第２カウンタ４４の計数値は最大値（第２の遅延素子３１の数と同一）となる。一方、第２セレクタ３２が縦続接続された第２の遅延素子３１のうち最終段の第２の遅延素子３１の出力を選択するときは、バイパスする第２の遅延素子３１の数は、０になるので、第２カウンタ４４の計数値も０になる。第２カウンタ４４の計数値は初期設定により最大値（縦続接続された第１の遅延素子の数と同一）に設定される。すなわち、第２セレクタは、第２の遅延素子３１をすべてバイパスする状態に初期設定される。

次に、図３（ａ）と（ｂ）にそれぞれ図２の第１の遅延部の第１の遅延素子２１として適用可能な差動遅延素子と、第２の遅延部の第２の遅延素子３１として適用可能なシングルエンド遅延素子の回路ブロック図を示す。図３（ａ）に記載の第１の遅延素子として適用可能な差動遅延素子２１は、ＤＡコンバータ４５（図２参照）が出力するバイアス電圧ＶＢＩＡＳがゲートに接続され、ソースが低電位側電源ＶＳＳに接続されたＮチャンネルＭＯＳトランジスタＮ３と、それぞれソースが共通にＮチャンネルＭＯＳトランジスタＮ３のドレインに接続され、ゲートが非反転クロック信号入力端子ＩＣＬＫＴに接続されたＮチャンネルＭＯＳトランジスタＮ１と、ゲートが反転クロック信号入力端子ＩＣＬＫＢに接続されたＮチャンネルＭＯＳトランジスタＮ２と、を備えた差動対と、を具備している。

さらに、差動遅延素子２１は、ソースが高電位側電源ＶＤＤに接続され、ゲートがＮチャンネルＭＯＳトランジスタＮ２のドレインに接続されたＰチャンネルＭＯＳトランジスタＰ１と、ソースが高電位側電源ＶＤＤに接続され、ゲートがＮチャンネルＭＯＳトランジスタＮ１のドレインに接続されたＰチャンネルＭＯＳトランジスタＰ２と、を備えている。ＰチャンネルＭＯＳトランジスタＰ１のドレインはＮチャンネルＭＯＳトランジスタＮ１のドレインと共通に接続され、反転出力信号ＩＣＬＫＢ１として次段の差動遅延素子２１の反転クロック信号入力端子に接続される。また、ＰチャンネルＭＯＳトランジスタＰ２のドレインはＮチャンネルＭＯＳトランジスタＮ２のドレインと共通に接続され、非反転出力信号ＩＣＬＫＴ１として次段の差動遅延素子２１の非反転クロック信号入力端子に接続される。

図３（ｂ）に記載の第２の遅延素子として適用可能なシングルエンド遅延素子３１は、ＣＭＯＳインバータが２段縦続接続され、シングルエンドの入力端子ＳＡＯＵＴから入力される信号を遅延させてシングルエンドの出力端子ＳＡＯＵＴ１から出力する。なお、２段縦続接続されたＣＭＯＳインバータの中間の接続ノードには容量Ｃ１が接続され、遅延時間を稼いでいる。なお、図３（ａ）に示す差動遅延素子２１、及び、図３（ｂ）に示すシングルエンド遅延素子３１は差動遅延素子、シングルエンド遅延素子のそれぞれ一例であり、差動遅延素子は、差動入力差動出力であって、シングルエンド遅延素子はシングルエンド入力、シングルエンド出力であれば、図３に例示した遅延素子以外の構成の遅延素子を用いてもよい。また、シングルエンド遅延素子は、入力の論理に対して反転出力の遅延素子、非反転出力の遅延素子のどちらの遅延素子を用いてもよいが、セレクタ回路によりバイパスしたときに論理が反転してしまわないようにするためには、シングルエンド遅延素子は、入力端子に入力される信号と同相の出力信号を出力端子から出力する非反転出力のシングルエンド遅延素子であることが好ましい。

図４に、図２の差動シングルエンド変換回路２３として適用可能な差動シングルエンド変換回路２３の一例を示す。図４に記載の差動シングルエンド変換回路２３は、電源（ソース）が共通に低電位側電源ＶＳＳに接続され、差動である一対の第１の遅延クロック信号ＳＡＯＵＴＴとＳＡＯＵＴＢがそれぞれ入力端子（ゲート）に接続された一対のトランジスタ（ＮチャンネルＭＯＳトランジスタＮ２１とＮ２２）を備えている。

また、差動シングルエンド変換回路２３は、一対のトランジスタ（ＮチャンネルＭＯＳトランジスタＮ２１とＮ２２）のうち、一方のトランジスタであるＮチャンネルＭＯＳトランジスタＮ２１の電流路（ソースドレイン間）に流れる電流に比例する電流を第３の接点ｎｄ３から低電位側電源ＶＳＳに流出させるカレントミラー回路（ＰチャンネルＭＯＳトランジスタＰ２１とＰ２３、ＮチャンネルＭＯＳトランジスタＮ２３とＮ２４）を備えている。さらに、差動シングルエンド変換回路２３は、一対のトランジスタ（ＮチャンネルＭＯＳトランジスタＮ２１とＮ２２）のうち、他方のトランジスタであるＮチャンネルＭＯＳトランジスタＮ２２の電流路（ソースドレイン間）に流れる電流に比例する電流を高電位側電源ＶＤＤから第３の接点ｎｄ３へ流入させるカレントミラー回路（ＰチャンネルＭＯＳトランジスタＰ２２とＰ２４）を備えている。

すなわち、第３の接点ｎｄ３の電位は、ＰチャンネルＭＯＳトランジスタＰ２４から流入する電流とＮチャンネルＭＯＳトランジスタＮ２４から流出する電流の大きさにより決まる。さらに、ＰチャンネルＭＯＳトランジスタＰ２４に流れる電流はＮチャンネルＭＯＳトランジスタＮ２２に流れる電流によって決まり、ＮチャンネルＭＯＳトランジスタＮ２４に流れる電流はＮチャンネルＭＯＳトランジスタＮ２１に流れる電流により決まる。したがって、ＮチャンネルＭＯＳトランジスタＮ２１とＮチャンネルＭＯＳトランジスタＮ２２に入力される差動信号の電位差を第３の接点ｎｄ３の電圧に変換することができる。この第３の接点ｎｄ３の電圧をインバータＩ２１によりシングルエンドの第１の遅延信号に変換して出力する。

図５に図２の位相検知回路４１として好適な位相検知回路の一例を示す。図５の位相検知回路４１は、特に差動信号（例えばＩＣＬＫＴ、ＩＣＬＫＢ）をシングルエンドの信号（例えばＲＣＬＫ）と位相を比較するのに適した位相検知回路である。位相検知回路４１の電流源トランジスタとなるＮチャンネルＭＯＳトランジスタＮ３３はソースが低電位側電源ＶＳＳに接続され、ゲートが帰還クロック信号ＲＣＬＫをインバータＩ３１とＩ３２で波形整形した出力信号に接続されている。また、ソースが共通にＮチャンネルＭＯＳトランジスタＮ３３のドレインに接続され、ゲートがそれぞれ一対の差動クロック信号（ＩＣＬＫＴとＩＣＬＫＢ）に接続されたＮチャンネルＭＯＳトランジスタＮ３１とＮ３２からなる差動対を備えている。

また、ＮチャンネルＭＯＳトランジスタＮ３１とＮ３２からなる差動対のドレインと高電位側電源ＶＤＤとの間には、それぞれ、ＰＭＯＳトランジスタＰ３４とＮＭＯＳトランジスタＮ３４からなるインバータ回路と、ＰＭＯＳトランジスタＰ３５とＮＭＯＳトランジスタＮ３５からなるインバータ回路とが接続されている。また、ＰＭＯＳトランジスタＰ３５とＮＭＯＳトランジスタＮ３５からなるインバータ回路の出力端子が位相検知信号ＰＤＯＵＴとして出力される。この２つのインバータ回路は、互いに一方のインバータ回路の出力端子が他方のインバータ回路の入力端子に接続され、他方のインバータ回路の出力端子が一方のインバータ回路の入力端子に接続されたフリップフロップ回路になっている。

このフリップフロップ回路は、帰還クロック信号ＲＣＬＫがハイレベルとなり電流源トランジスタＮチャンネルトランジスタＮ３３が導通したときの一対の差動信号（ＩＣＬＫＴとＩＣＬＫＢ）の電圧レベルによって状態が設定される。すなわち、帰還クロック信号ＲＣＬＫがハイレベルのときに非反転クロック信号ＩＣＬＫＴの電圧レベルが反転クロック信号ＩＣＬＫＢの電圧レベルより高いとハイレベルの位相検知信号ＰＤＯＵＴが出力される。逆に、帰還クロック信号ＲＣＬＫがハイレベルのときに非反転クロック信号ＩＣＬＫＴの電圧レベルが反転クロック信号ＩＣＬＫＢの電圧レベルより低いとロウレベルの位相検知信号ＰＤＯＵＴが出力される。このようにしてシングルエンドの帰還クロック信号ＲＣＬＫと差動クロック信号（ＩＣＬＫＴとＩＣＬＫＢ）の位相を比較することができる。

図６（ｂ）に判定回路４２の構成の一例を示す。図６（ｂ）の判定回路４２は、データ入力端子が高電位側電源ＶＤＤに接続され、クロック入力端子が位相検知回路４１の出力信号である位相検知信号ＰＤＯＵＴに接続され、リセット端子にリセット信号が接続され、判定信号ＯＵＴを出力するデータフリップフロップＦＦ１により構成される。この判定回路４２は、リセット信号により判定信号ＯＵＴをロウレベルに初期化する。リセット解除後に、位相検知信号ＰＤＯＵＴがハイレベルになると判定信号ＯＵＴをハイレベルにする。判定信号ＯＵＴがハイレベルになると第１カウンタ４３の粗調整カウンタ４３−１、第２カウンタ４４はカウント動作を停止し、粗調整を終了させる。

次に、図２に示す実施例１のＤＬＬ回路２の動作について、図７のフローチャートと図６（ａ）の内部クロック信号ＩＣＬＫＴ、遅延クロック信号ＤＣＬＫ、帰還クロック信号ＲＣＬＫのタイミングチャート、図６（ｃ）の位相検知信号ＰＤＯＵＴと判定回路の出力信号ＯＵＴのタイミングチャートを用いて説明する。実施例１では、図２において、第１の遅延部２０の第１の遅延素子２１の遅延時間と、第２の遅延部の第２の遅延素子３１の遅延時間がほぼ等しい。図７のフローチャートにおいて、ステップＳ１１では、リセット信号によりＤＬＬ回路２全体を初期化する。このとき、第１カウンタ４３の粗調整カウンタ４３−１のカウント値ＣＮＴ１Ｃ及び第２カウンタ４４のカウント値ＣＮＴ２は最大値ＭＡＸに初期設定される。すなわち、第１セレクタ２２及び第２セレクタ３２は、第１の遅延素子２１、第２の遅延素子３１をすべてバイパスする状態に初期設定される。また、判定回路４２の判定信号ＯＵＴはロウレベルに初期設定される。

この状態で初期設定が終了し、内部クロック信号（ＩＣＬＫＴとＩＣＬＫＢ）が入力されると位相検知回路４１は内部クロック信号（ＩＣＬＫＴとＩＣＬＫＢ）と帰還クロック信号ＲＣＬＫとの位相検知を開始する。なお、位相検知回路４１は、図６（ａ）に示すように、内部クロック信号（ＩＣＬＫＴとＩＣＬＫＢ）に対して一周期遅れた遅延クロック信号ＲＣＬＫの位相を比較する。なお、図６（ａ）において、内部クロック信号のうち、非反転クロック信号ＩＣＬＫＴのみを図示し、反転クロック信号ＩＣＬＫＢの図示を省略しているが、反転クロック信号ＩＣＫＬＫＢの位相は非反転クロック信号の位相と逆相で位相が揃っているとする。また、図６（ａ）において、帰還クロックＲＣＬＫの波形についてＲＣＬＫ（Ｔ１）とＲＣＬＫ（Ｔ２）と二つ図示しているが、ＲＣＬＫ（Ｔ１）は、内部クロックＩＣＬＫＴに対して帰還クロックＲＣＬＫの位相が進んでいる状態、ＲＣＬＫ（Ｔ２）は、内部クロックＩＣＬＫＴに対して帰還クロックＲＣＬＫの位相が遅れている状態を示している。

初期設定後には、第１の遅延素子２１、第２の遅延素子３１がすべてバイパスさせるように第１セレクタ２２、第２セレクタ３２が初期設定されるので、初期設定後の期待される動作としては、帰還クロック信号ＲＣＬＫが内部クロック信号ＩＣＬＫＴより位相が進んでいる状態ＲＣＬＫ（Ｔ１）が期待される動作になる。その場合、位相検知回路４１は位相検知信号ＲＤＯＵＴにロウレベルを出力することになる。すなわち、図７のフローチャートのステップＳ１２でＰＤＯＵＴ＝Ｌとなり、ステップＳ１３へ進むはずである。

ステップＳ１３では、初期設定でＣＮＴ１Ｃの値を最大値に初期設定しているので、ＣＮＴ１Ｃ＞０となるはずである。その場合はステップＳ１４へ進み、第１カウンタの粗調整カウンタ４３−１を一つカウントダウンし、バイパスする第１の遅延素子２１の数を一つ減らす。すなわち、遅延パスに組み込む第１の遅延素子の数を一つ増加させるので、第１の遅延部の遅延時間を増加させることになる。なお、帰還クロックＲＣＬＫの位相が進んでいる場合に、第２の遅延素子より第１の遅延素子を優先して遅延パスに追加するのは、第１の遅延素子が差動遅延素子であり、シングルエンドの遅延素子である第２の遅延素子よりノイズによる影響を受けにくいためである。

次に、ステップＳ１２に戻って再度位相検知回路４１により内部クロック信号ＩＣＬＫと帰還クロック信号ＲＣＬＫとの位相を比較する。このステップＳ１２からステップＳ１３、ステップＳ１４のループは、ステップＳ１２で位相検知回路４１が位相検知信号ＰＤＯＵＴ＝Ｈを検知するか、ステップＳ１３でＣＮＴ１Ｃ＝０となるまで繰り返す。ステップＳ１３でＣＮＴ１Ｃ＝０となるのは、第１の遅延部２０の第１の遅延素子２１がすべて遅延パスに組み込まれ、バイパスする第１の遅延素子２１がなくなった場合である。その場合は、第１の遅延部の遅延時間をこれ以上増加させることができないので、第２の遅延部３０の第２の遅延素子３１を遅延パスに組み込む必要が生じる。

ステップＳ１３でＮｏと判定されるとステップＳ１５へ進む。最初にステップＳ１３でＮｏと判定されてステップＳ１５に進むとき、第２カウンタ４４は初期設定値ＭＡＸのままなので、ＣＮＴ２＞０のはずである。したがって、ステップＳ１６に進み第２カウンタ４４の計数値ＣＮＴ２を一つカウントダウンする。第２カウンタ４４の計数値ＣＮＴ２を一つカウントダウンすることは縦続接続された複数の第２の遅延素子３１のうち、バイパスする第２の遅延素子３１を一つ減らし、第２の遅延素子３１を一つ遅延パスに組み込むことになる。したがって、それだけ帰還クロックＲＣＬＫの位相は遅れる。このステップＳ１６に進む場合は、ステップＳ１３でＮｏと判定された場合のみであり、第１の遅延素子２１を全部遅延パスに組み込んでもまだ帰還クロックＲＣＬＫの位相が早すぎる場合に限られる。

ステップＳ１６の後は、またステップＳ１２へ戻り、ＰＤＯＵＴ＝Ｈになるまで、ステップＳ１２、ステップＳ１３、ステップＳ１５、ステップＳ１６のループを繰り返す。このループ処理の中で、ステップＳ１５でＮｏと判断された場合は、第１の遅延素子２１、第２の遅延素子３１をすべて遅延パスに組み込んでもまだ帰還クロックＲＣＬＫの内部クロックＩＣＬＫに対する位相が進みすぎているということであり、これ以上遅延パスの遅延時間を増加させる手段がないためステップＳ１８のエラー処理に進み、処理を終了させる。たとえば、外部から入力されるクロック信号ＣＫ、／ＣＫの周波数が規格範囲外の遅い周波数である場合にはそのようなエラーが発生する可能性がある。

一方、ステップＳ１４で第１の遅延素子２１、または、ステップＳ１６で第２の遅延素子３１を遅延パスに組み込むことにより、帰還クロックＲＣＬＫの位相が内部クロックＩＣＬＫＴより遅くなった場合には、図６（ａ）で帰還クロックＲＣＬＫの位相は、ＲＣＬＫ（Ｔ１）の状態からＲＣＬＫ（Ｔ２）の状態に遷移することになる。すると位相検知回路４１が出力する位相検知信号ＰＤＯＵＴはロウレベルからハイレベルに立ち上がる。すると図６（ｃ）に示すように判定回路４２は判定信号ＯＵＴをロウレベルからハイレベルに立ち上げる。判定信号ＯＵＴがハイレベルに立ち上がると第１カウンタの粗調整カウンタ４３−１、第２カウンタ４４はカウント動作を停止し、ＤＬＬ回路２はロック状態になり、粗調整を完了させる。図７のフローチャートでは、ステップＳ１２でＰＤＯＵＴ＝Ｈと判定した場合は、ステップＳ１７へ進み、粗調整を完了させる。

この後、さらに微調整が必要な場合は、位相検知回路４１の出力する位相検知信号ＰＤＯＵＴの論理レベルによって第１カウンタ４３の微調整カウンタ４３−２の計数値ＣＮＴ１Ｆをカウントアップまたはカウントダウンし、微調整カウンタ４３−２の計数値ＣＮＴ１ＦによってＤＡコンバータ４５の出力する電圧ＶＢＩＡＳを調整し、内部クロックＩＣＬＫと帰還クロックの位相差がなくなるように微調整する。微調整カウンタ４３−２の初期設定値は、微調整カウンタのカウンタ範囲内の中間値に設定することが好ましく、このとき、バイアス電圧ＶＢＩＡＳは調整可能な電圧のセンター値に設定される。なお、バイアス電圧ＶＢＩＡＳの微調整により調整可能な遅延量（遅延時間）は、第１の遅延素子２１及び第２の遅延素子３１の２個分の遅延時間を調整できる程度であることが望ましい。

以上説明したように実施例１によれば、外部から与えられるクロック信号ＣＫの周期が規格上限に近いような速い周波数である場合には、差動遅延素子である第１の遅延素子２１のみを用いて遅延時間を調整することが可能であり、シングルエンドの遅延素子３１を遅延パスに用いなくとも遅延時間が調整できる。したがって、ノイズに強い差動遅延素子を用いて遅延量を調整しているのでノイズを受けても外部クロック信号ＣＫに対する同期がずれずに正確に同期して信号を出力することができる。

一方、外部から与えられるクロック信号ＣＫの周期が規格範囲内の比較的遅い周波数である場合には、差動遅延素子２１に加えて、シングルエンドの遅延素子である第２の遅延素子３１も用いて遅延時間の調整ができる。この場合は、シングルエンドの遅延素子３１を用いるので、差動遅延素子２１のみを用いる場合に比べるとノイズの影響は受けやすくなる。ただし、クロック信号ＣＫの周期が比較的遅い周波数であるので、ノイズにより遅延クロックＤＣＬＫの位相に多少の乱れがあっても半導体装置１やシステム全体に与える影響は少ない。

また、一例を図３（ｂ）に記載したＣＭＯＳインバータ等を用いたシングルエンドの遅延素子は、入力信号の立ち上がり、立下り時には電流が流れるものの入力信号が比較的低周波であり、ハイレベルまたはロウレベルを維持しているときには、電流が流れない。一方、図３（ａ）に記載したような差動遅延素子は、入力信号がないときにも常時電流が流れる。したがって、外部クロック信号ＣＫの周波数が遅いときに、遅延パスの遅延素子をすべて差動遅延素子の数のみで調整しようとすると、遅延パスに用いる差動遅延素子の数が多くなり、遅延回路に流れる消費電流が増加する恐れがある。実施例１によれば、第１の遅延部の差動遅延素子２１の数をクロック精度の確保のために必要な数に絞り、それ以上の遅延素子を第２の遅延部のシングルエンドの遅延素子を用いることにより、外部クロックの周波数が速いときには、ノイズに対して影響を受けずに高精度なクロックを出力し、外部クロックの周波数が比較的遅いときには、シングルエンドの遅延素子を用いることにより、消費電流の増加を抑制することができる。例えば、差動遅延素子を８個、シングルエンド遅延素子を２４個用いて、いずれの遅延素子の１個当たりの遅延量をセンター値で０．２ｎＳとすることができる。

図８は、実施例２の半導体装置におけるＤＬＬ回路２Ａの内部構成を示すブロック図である。図８を用いて実施例２のＤＬＬ回路２Ａの内部の構成を説明する。図８において実施例１のＤＬＬ回路２とほぼ同一である部分は同一の符号を付し、重複した説明は省略する。図８において、第１の遅延部２０Ａの第１の遅延素子２１Ａは、遅延時間微調整用のバイアス電圧ＶＢＩＡＳがＤＡコンバータから与えられておらず、バイアス電圧が固定であることを除いて実施例１の第１の遅延素子２１と同一である。したがって、第１の遅延素子２１Ａの内部構成についても、図３（ａ）の第１の遅延素子２１とＶＢＩＡＳが固定電圧であることを除いて同一である。第１セレクタ２２Ａは、複数の縦続接続された第１の遅延素子２１Ａの中から連続する２個の遅延素子２１Ａの出力を選択して出力する。したがって、１つの第１の遅延素子２１Ａからは、非反転出力信号と反転出力信号の２つの信号が出力されるので、第１セレクタ２２Ａは合計４つの出力信号を出力することになる。インターポレータ２４は、連続する２つの第１の遅延素子２１Ａから出力される差動遅延信号の加重平均を取って、位相を微調整した差動信号ＳＡＯＵＴＴ、ＳＡＯＵＴＢを出力する。制御回路４０ＡのＤＡコンバータ４５Ａはインターポレータ２４を制御する電圧を出力する。以上述べた第１の遅延素子２１Ａ、第１セレクタ２２Ａ、インターポレータ２４、ＤＡコンバータ４５Ａの構成を除きその他の構成は、図２〜図７に示す実施例１のＤＬＬ回路２の構成、動作とほぼ同一である。

図９（ａ）は、実施例２におけるインターポレータ２４の構成の一例を示す回路図である。図９（ａ）を用いて、インターポレータ２４の内部の構成について説明する。インターポレータ２４は、ＮチャンネルＭＯＳトランジスタＮ４１〜Ｎ４３を具備する第１の差動回路とＮチャンネルＭＯＳトランジスタＮ４４〜Ｎ４６を具備する第２の差動回路とを備えている。

第１の差動回路は、ソースが低電位側電源ＶＳＳに接続されゲートに制御電圧信号ａ１が接続された電流源トランジスタＮ４３と、ソースが共通に電流源トランジスタＮ４３のドレインに接続され、ゲートがそれぞれ第１の非反転差動信号ＩＣＬＫＥＴ、第１の反転差動信号ＩＣＬＫＥＢに接続された差動対トランジスタＮ４１とＮ４２を備えている。同様に、第２の差動回路は、ソースが低電位側電源ＶＳＳに接続されゲートに制御電圧信号ａ１ｂが接続された電流源トランジスタＮ４６と、ソースが共通に電流源トランジスタＮ４６のドレインに接続され、ゲートがそれぞれ第２の非反転差動信号ＩＣＬＫＯＴ、第２の反転差動信号ＩＣＬＫＯＢに接続された差動対トランジスタＮ４４とＮ４５を備えている。

第１の非反転差動信号ＩＣＬＫＥＴと第１の反転差動信号ＩＣＬＫＥＢ、第２の非反転差動信号ＩＣＬＫＯＴと第２の反転差動信号ＩＣＬＫＯＢは、それぞれ第１セレクタ２２により選択された第１の遅延素子２１Ａの差動出力信号である。また、縦続接続された複数の第１の遅延素子２１Ａのうち、第２の非反転差動信号ＩＣＬＫＯＴと第２の反転差動信号ＩＣＬＫＯＢを出力する第１の遅延素子２１Ａは、第１の非反転差動信号ＩＣＬＫＥＴと第１の反転差動信号ＩＣＬＫＥＢを出力する第１の遅延素子２１Ａの後段に接続された第１の遅延素子２１Ａである。

また、第１の差動回路の差動対トランジスタＮ４１のドレインは、第２の差動回路の差動対トランジスタＮ４４のドレインと共通に接続され、負荷抵抗Ｒ４１を介して高電位側電源ＶＤＤに接続されると共に、インターポレータ２４の非反転出力信号ＳＡＯＵＴＴとして出力される。同様に、第１の差動回路の差動対トランジスタＮ４２のドレインは、第２の差動回路の差動対トランジスタＮ４５のドレインと共通に接続され、負荷抵抗Ｒ４２を介して高電位側電源ＶＤＤに接続されると共に、インターポレータ２４の反転出力信号ＳＡＯＵＴＢとして出力される。また、第１の差動回路の電源トランジスタＮ４３のゲートに接続される制御電圧信号ａ１と、第２の差動回路の電源トランジスタＮ４６のゲートに接続される制御電圧信号ａ１ｂの電圧は、ＤＡコンバータ４５Ａにより制御され、制御電圧信号ａ１の電圧を増加するときは、制御電圧信号ａ１ｂを減少させ、制御電圧信号ａ１の電圧を減少するときは、制御電圧信号ａ１ｂを増加するように制御される。

図９（ｂ）は、インターポレータ２４の入力信号と出力信号のタイミングチャートである。図９（ｂ）において、第２の非反転差動信号ＩＣＬＫＯＴと第２の反転差動信号ＩＣＬＫＯＢは、第１の非反転差動信号ＩＣＬＫＥＴと第１の反転差動信号ＩＣＬＫＥＢより差動遅延回路２１Ａ一段分位相が遅れている。インターポレータ２４は、制御電圧信号ａ１とａ１ｂの電圧を制御することにより、第１の差動信号（ＩＣＬＫＥＴ及びＩＣＬＫＥＢ）と第２の差動信号（ＩＣＬＫＯＴ及びＩＣＬＫＯＢ）の中間の位相の差動信号（ＳＡＯＵＴＴ及びＳＡＯＵＴＢ）を出力する。

第２の実施例の動作は、実施例１では、遅延時間の微調整がバイアス電圧ＶＢＩＡＳを制御することにより行っていたのに対して実施例２では、インターポレータに与える制御電圧信号ａ１、ａ１ｂの電圧を制御することにより行われることが代わるだけであり、基本的な動作フローは実施例１と同一である。したがって実施例１と重複する説明は省略する。

実施例２によれば、実施例１の効果に加えて、インターポレータ２４により遅延時間の微調整がより正確にできるという効果が得られる。特に実施例１では、遅延パスに含まれる第１の遅延素子の数によって微調整可能な遅延時間の範囲が変動するのに対して、実施例２では、常に第１の遅延素子２１Ａ一段分の遅延時間を微調整することができる。

次に実施例３のＤＬＬ回路を備えた半導体装置について説明する。実施例３のＤＬＬ回路の構成は、実施例１（図２）または実施例２（図８）の判定回路４２が図１０（ｂ）の判定回路４２Ａに代わっている。また、実施例１または実施例２において、第１カウンタの粗調整カウンタ４３−１はダウンカウンタであったが、実施例３の粗調整カウンタ４３−１はアップダウンカウンタである。また、実施例１または実施例２では、第１の遅延素子２１または２１Ａの１個当たりの遅延時間は第２の遅延素子３１の１個当たりの遅延時間とほぼ等しかったが、実施例２では、第２の遅延素子３１の１個当たりの遅延時間は第１の遅延素子２１、２１Ａの１個当たりの遅延時間より大きくても構わない。ただし、第２の遅延素子１個当たりの遅延時間は、第１の遅延素子２１全部の遅延時間の合計値より短い遅延時間であるとする。上記以外の構成については、図２に示す実施例１、または図８に示す実施例２のＤＬＬ回路と同一であるので重複する説明は省略する。

図１０（ｂ）に実施例２の判定回路４２Ａの構成の一例を示す。図１０（ｂ）の判定回路４２Ａは、図６（ｂ）に示す実施例１の判定回路４２のデータフリップフロップＦＦ１の後段にさらに第２のデータフリップフロップＦＦ２を備えている。第２のデータフリップフロップＦＦ２は、データ入力端子がデータフリップフロップＦＦ１のデータ出力端子に接続され、クロック入力端子が位相検知回路４１の出力信号である位相検知信号ＰＤＯＵＴの反転信号に接続され、リセット端子がリセット信号に接続され、判定信号ＯＵＴを出力する。この判定回路４２Ａは、リセット信号により判定信号ＯＵＴをロウレベルに初期化する。リセット解除後に、位相検知信号ＰＤＯＵＴがハイレベルになり、その後にさらに位相検知信号ＰＤＯＵＴがロウレベルに立ち下がると判定信号ＯＵＴをハイレベルにする。判定信号ＯＵＴがハイレベルになると第１カウンタ４３の粗調整カウンタ４３−１及び第２カウンタ４４はカウント動作を停止し、粗調整を終了させる。

次に、実施例３のＤＬＬ回路の動作について、図１１のフローチャートと図１０（ａ）の内部クロック信号ＩＣＬＫＴ、遅延クロック信号ＤＣＬＫ、帰還クロック信号ＲＣＬＫのタイミングチャート、図１０（ｃ）の位相検知信号ＰＤＯＵＴと判定回路４２Ａの出力信号ＯＵＴのタイミングチャートを用いて説明する。図１１のフローチャートにおいて、初期設定Ｓ１１とステップＳ１２で位相検知信号ＰＤＯＵＴがロウレベルであるときの動作は図７を用いて説明した実施例１のステップＳ１２〜ステップＳ１６の動作と同一である。したがって、実施例１と重複する説明は省略する。実施例３では、第２の遅延素子３１の遅延時間が第１の遅延素子２１の遅延時間より大きくてもよいがステップＳ１２〜ステップＳ１６の処理手順は実施例１と変わらない。

ステップＳ１４で第１の遅延素子２１、または、ステップＳ１６で第２の遅延素子３１を遅延パスに組み込むことにより、帰還クロックＲＣＬＫの位相が内部クロックＩＣＬＫＴより遅くなった場合には、図１０（ａ）で帰還クロックＲＣＬＫの位相は、ＲＣＬＫ（Ｔ１）の状態からＲＣＬＫ（Ｔ２）の状態に遷移することになる。すると位相検知回路４１が出力する位相検知信号ＰＤＯＵＴはロウレベルからハイレベルに立ち上がる。図１１のフローチャートでは、ステップＳ１２からステップＳ２７に進む。ステップＳ２７では、粗調整カウンタ４３−１の計数値が最大値であるか否か判断する。通常は、ステップＳ２７に進むまでに１回以上ステップＳ１４を通っているはずであるので粗調整カウンタ４３−１の計数値ＣＮＴ１ＣはステップＳ１１で設定した初期値より減少しているはずである。もし、粗調整カウンタ４３−１の計数値ＣＮＴ１Ｃが最大値のままで、すべての第１の遅延素子２１がバイパスされている場合は、第１の遅延素子２１をそれ以上バイパスさせて帰還クロックＲＣＬＫの位相を早める調整ができないので、ステップＳ１８へ進み、エラー処理を行って処理を終了させる。たとえば、外部クロック信号ＣＫとして入力されるクロックが製品規格の上限を超えるような速い周波数のクロック信号である場合には、このような状態になることが考えられる。

ステップＳ２７で粗調整カウンタ４３−１の計数値ＣＮＴ１Ｃが最大値でなければ、ステップＳ２８へ進む。ステップＳ２８では、粗調整カウンタ４３−１の計数値ＣＮＴ１Ｃを一つ増加させ、バイパスする第１の遅延素子の数を増やすことにより、遅延パスに含まれる第１の遅延素子２１の数を減らし、帰還クロックＲＣＬＫの位相を早めるように調整する。すなわち、図１０（ａ）のタイミングチャートでステップＳ１４、ステップＳ１６では、遅延パスの遅延素子を増加させることにより帰還クロックＲＣＬＫの位相を早すぎる状態ＲＣＬＫ（Ｔ１）から遅い状態ＲＣＬＫ（Ｔ２）になるように帰還クロックの位相を遅らせていたが、ステップＳ２８では、遅延パスに含まれる第１の遅延素子を減らすことにより帰還クロックＲＣＬＫの位相を遅い状態ＲＣＬＫ（Ｔ２）から早い状態ＲＣＬＫ（Ｔ３）になるように調整する。このステップＳ２８の遅延時間の調整では、第１の遅延素子を減らすことにより遅延時間の調整を行っているので、遅延パスに第２の遅延素子が１つ以上含まれ、第２の遅延素子１個の遅延時間が第１の遅延素子１個の遅延時間より大きい場合には、第２の遅延素子１個の遅延時間より短い第１の遅延素子１個の遅延時間の精度で粗調整を行うことができる。

ステップＳ２９では再度、位相検知回路４１で、内部クロックＩＣＬＫと帰還クロックＲＣＬＫとの位相を比較する。ステップＳ２８で遅延パスに含まれる第１の遅延素子２１の数を減らしたにもかかわらず、まだ、帰還クロックの位相が遅れており、位相検知信号ＰＤＯＵＴがハイレベルである場合は、ステップＳ２７に戻る。このステップＳ２７、Ｓ２８、Ｓ２９のループは、ステップＳ２７で遅延パスに含まれる第１の遅延素子をすべて取り除いても帰還クロックの位相がまだ遅れており、第１の遅延素子を遅延パスから取り除くことによっては、帰還クロックの位相を早くすることができなくなるか、ステップＳ２９において、帰還クロックの位相が内部クロックの位相より早くなったと判断するまで続けられる。

ステップＳ２８で遅延パスに含まれる第１の遅延素子２１を減らした結果、図１０（ａ）のタイミングチャートにおいて、帰還クロック信号の位相が内部クロック信号ＩＣＬＫＴの位相より遅い状態ＲＣＬＫ（Ｔ２）から早い状態ＲＣＬＫ（Ｔ３）に遷移した場合は、位相検知回路４１は位相検知信号ＰＤＯＵＴを再度ロウレベルに立ち下げる。すると、図１０（ｃ）にタイミングチャートを示すように、判定回路４２Ａは判定信号ＯＵＴをロウレベルからハイレベルに立ち上げ、粗調整カウンタ４３−１、第２カウンタはカウント動作を停止し、ＤＬＬ回路２はロック状態になり、粗調整を完了させる。また、図１１のフローチャートでは、ステップＳ１７へ進み、粗調整を完了させる。

この後、さらに微調整が必要な場合は、実施例１と同様に、第１カウンタ４３の微調整カウンタ４３−２の計数値ＣＮＴ１Ｆをカウントアップまたはカウントダウンすることにより微調整を行うことが可能である。

実施例３では、実施例１の効果である外部クロックの周波数が速いときには、ノイズに対して影響を受けずに高精度なクロックを出力し、外部クロックの周波数が比較的遅いときには、シングルエンドの遅延素子を用いることにより、消費電流の増加を抑制することができるという効果がそのまま得られる。さらに、シングルエンド遅延素子（第２の遅延素子）１個当たりの遅延時間が差動遅延素子（第１の遅延素子）１個あたりの遅延時間より長い場合であっても、ステップＳ２７、Ｓ２８、Ｓ２９によって差動遅延素子１個当たりの遅延時間の単位で遅延時間の粗調整ができる。したがって、外部クロックＣＫの周波数変動や差動遅延素子やシングルエンド遅延素子の遅延時間特性の変動を考えなければ、微調整は、差動遅延素子１個分の遅延時間の調整が出来れば充分であり、シングルエンド遅延素子１個当たりの遅延時間は、それより大きな時間であっても問題がない。すなわち、より周波数の広い範囲で同期することができるＤＬＬ回路を提供することが可能である。

実施例４の構成は、実施例３に対して粗調整カウンタ４３−１がダウンカウンタの機能があれば充分であり、アップカウンタの機能が必要ないことと、第１の遅延素子２１と第２の遅延素子３１の１個当たりの遅延時間がほぼ等しいことを除いて実施例３の構成と同一である。また、微調整カウンタ４３−２は少なくともアップカウンタの機能が必要である。それ以外の構成は、実施例３と同一であるので、重複する説明は省略する。

図１２は実施例４の処理フローチャートである。ステップＳ４１では、粗調整カウンタ４３−１と第２カウンタの計数値を最大値に設定することに加えて、微調整カウンタ４３−２の計数値ＣＮＴ１Ｆを最小値０に設定する。微調整カウンタ４３−２の計数値ＣＮＴ１Ｆを最小値０に設定すると差動遅延素子である第１の遅延素子の遅延時間は微調整が可能な範囲の遅延時間の中で最大の遅延時間に設定される。また、微調整に実施例２のインターポレータを用いる場合でも、微調整カウンタ４３−２の計数値ＣＮＴ１Ｆを最小値０に設定すると遅延時間は微調整可能な範囲で最大の遅延時間に設定される。

図１２において、ステップＳ１２〜Ｓ１６の処理は実施例１、実施例３と同一であるので、重複する説明は省略する。ステップＳ１２で位相検知信号ＰＤＯＵＴがハイレベルになるとステップＳ４７へ進む。ステップＳ４７で微調整カウンタ４３−２の計数値ＣＮＴ１Ｆが最大値に達しているか否かチェックする。微調整カウンタ４３−２の初期設定値は０なのでステップＳ４７に最初に進むときは、ＣＮＴ１Ｆ＝ＭＡＸではない。従って、ステップＳ４８に進み微調整カウンタ４３−２の計数値ＣＮＴ１Ｆが１つカウントアップされる。微調整カウンタ４３−２の計数値ＣＮＴ１Ｆが上昇するとそれにつれて第１の遅延素子の遅延時間は減少する。したがって、図１０（ａ）において、遅れていた帰還クロックＲＣＬＫの位相は、ＲＣＬＫ（Ｔ２）の状態からＲＣＬＫ（Ｔ３）の状態へと微調整される。ステップＳ２９では、ＲＣＬＫの位相を微調整した結果、帰還クロックＲＣＬＫの位相が内部クロックＩＣＬＫＴより早くなった場合は、微調整を完了し、ステップＳ１７に進み、ＤＬＬ回路の状態をロックする。微調整が不十分な場合は、ステップＳ４７に戻り、ステップＳ４７、ステップＳ４８、ステップＳ２９のループを微調整が完了するまで繰り返す。ステップＳ４７で微調整カウンタ４３−２の計数値ＣＮＴ１Ｆが最大値に達したら、それ以上微調整によっては、遅延パスの遅延時間を短くすることができないので、ステップＳ１８のエラー処理に移行し、処理を完了させる。

実施例４によれば、実施例１の効果である外部クロックの周波数が速いときには、ノイズに対して影響を受けずに高精度なクロックを出力し、外部クロックの周波数が比較的遅いときには、シングルエンドの遅延素子を用いることにより、消費電流の増加を抑制することができるという効果がそのまま得られる。さらに、微調整を行ってからロックすることができる。実施例４では、実施例１の遅延時間の微調整方法、実施例２のインターポレータ２４を用いる遅延時間の微調整方法のどちらの微調整方法も用いることができる。

次に実施例５について説明する。実施例５のＤＬＬ回路の構成は実施例４のＤＬＬ回路の構成とほぼ同一である。ただし、実施例５の判定回路は図１０（ｂ）の判定回路４２Ａの後段にさらに図６（ｂ）の判定回路４２を接続した判定回路を用いる（図示省略）。この判定回路により、位相検知信号ＰＤＯＵＴが初期状態でロウレベルとなった後、ハイレベル、ロウレベル、ハイレベルと遷移し、２回目にハイレベルとなったときに、判定信号ＯＵＴをハイレベルに出力する。また、シングルエンドの遅延素子である第２の遅延素子３１の遅延時間は、実施例３と同様に、差動遅延素子である第１の遅延素子２１または２１Ａと同一である必要はなく、縦続接続された複数の第１の遅延素子２１の遅延時間を合計した遅延時間より第２の遅延素子１個の遅延時間が短ければ、第２の遅延素子１個当たりの遅延時間が第１の遅延素子１個当たりの遅延時間より大きくて構わない。その他の構成は、実施例４のＤＬＬ回路の構成と同一である。

次に実施例５の動作について図１３の処理フローチャートを用いて説明する。ステップＳ６１の初期設定では、第１カウンタの初期設定が、実施例１〜４とは異なる。実施例５では、粗調整カウンタ４３−１の計数値を０に初期設定する。すなわち、実施例１乃至４では、初期設定で、粗調整カウンタ４３−１の計数値を最大値に設定し、すべての第１の遅延素子をバイパスするように初期設定していたのに対して、実施例５では、初期設定で第１の遅延素子２１（または２１Ａ）をすべて遅延パスの中に組み込む。また、微調整カウンタ４３−２の初期設定値は最大値に設定し、微調整可能な最も短い遅延時間に設定する。第２カウンタの計数値ＣＮＴ２の初期設定は実施例１〜４と同一であり、最大値に設定し、初期状態では、すべての第２の遅延素子をバイパスする。

すなわち、実施例５では、初期状態で、第１の遅延素子２１はすべて遅延パスに組み込まれ、第２の遅延素子３１はすべてバイパスされる。また、第１の遅延素子２１の遅延時間の微調整は最も遅延時間が短い状態に初期設定される。

ステップＳ６１で初期設定した後、ステップＳ１２では、帰還クロック信号ＲＣＬＫの位相が内部クロック信号ＩＣＬＫＴの位相と比較される。帰還クロック信号ＲＣＬＫの位相が内部クロック信号ＩＣＬＫＴの位相より進んでいれば、ステップＳ１５とステップＳ１６へ進み、帰還クロック信号ＲＣＬＫの位相が内部クロック信号ＩＣＬＫＴの位相より遅くなるまで第２の遅延素子３１が一つずつ遅延パスに追加される。ステップＳ１５で追加する第２の遅延素子３１がなくなった場合はそれ以上遅延パスの遅延量を大きくすることができないのでステップＳ１８へ進み、エラー処理を行って処理を終了させる。外部クロックＣＫの周波数が規格より低い周波数の場合が該当する。

一方、ステップＳ１２で帰還クロック信号ＲＣＬＫの位相が内部クロック信号ＩＣＬＫＴより遅いとステップＳ２７へ進む。ステップＳ２７では、粗調整カウンタ４３−１の計数値が最大であるか否かチェックする。粗調整カウンタ４３−１の計数値が最大である場合には、それ以上バイパスする第１の遅延素子２１を増やすことができないので、ステップＳ１８へ進み、エラー処理を行って処理を終了させる。粗調整カウンタ４３−１の計数値が最大でない場合は、ステップＳ２８へ進み粗調整カウンタ４３−１の計数値を一つ増加させ、第１の遅延素子を一つバイパスさせることにより帰還クロック信号ＲＣＬＫの位相が早くなるように調整する。ステップＳ２９では、帰還クロック信号ＲＣＬＫの位相が
内部クロック信号ＩＣＬＫＴの位相より進んでいるか否かをチェックする。帰還クロック信号ＲＣＬＫの位相がまだ遅い場合は、ステップＳ２７へ戻り、帰還クロック信号ＲＣＬＫの位相が内部クロック信号ＩＣＬＫＴの位相より早くなるまで、ステップＳ２７、Ｓ２８、Ｓ２９のループを繰り返す。

ステップＳ２９において、帰還クロック信号ＲＣＬＫの位相が内部クロック信号ＩＣＬＫＴの位相より進んでいる場合には、粗調整を終了させ、ステップＳ６８へ進み、微調整に入る。ステップＳ６８では、微調整カウンタ４３−２の計数値ＣＮＴ１Ｆが０であるか否かをチェックする。微調整カウンタ４３−２の計数値ＣＮＴ１Ｆが０であれば、微調整によっては、それ以上遅延時間を遅く調整することができないので、ステップＳ１８へ進み、エラー処理を行って処理を終了させる。微調整カウンタ４３−２の計数値ＣＮＴ１Ｆが０でなければ、ステップＳ６９へ進み、微調整カウンタ４３−２の計数値ＣＮＴ１Ｆを一つダウンカウントし、遅延時間を増加させる方向で微調整を行う。さらに、ステップＳ７０へ進み帰還クロック信号ＲＣＬＫの位相が内部クロック信号ＩＣＬＫＴの位相より遅くなった場合には、微調整完了として判定信号ＯＵＴがハイレベルになり、第１、第２カウンタの計数を終了し、ステップＳ１７へ進みＤＬＬ回路全体をロックさせる。帰還クロック信号ＲＣＬＫの位相が内部クロック信号ＩＣＬＫＴの位相よりまだ早い場合は、ステップＳ６８へ戻り、ステップＳ６８、Ｓ６９、Ｓ７０のループ処理を帰還クロック信号ＲＣＬＫの位相が内部クロック信号ＩＣＬＫＴの位相より遅くなるまで繰り返す。

実施例５によれば、実施例１〜４と同様に基準クロック（外部クロック）の周波数が高いときには、シングルエンドの遅延素子を用いずに差動遅延素子を用いて遅延パスを構成することができるのでノイズに対して影響を受けずに高精度なクロックを出力することができる。

また、実施例５によれば、基準クロック（外部クロック）の周波数が比較的低いときには、シングルエンドの遅延素子を用いることにより、消費電流の増加を抑制することができる。また、基準クロック（外部クロック）の周波数が比較的低いときは、最初に遅延時間の大きいシングルエンド遅延素子を用いて概略の遅延時間の調整を行い、次に遅延時間の短い精度のよい差動遅延素子を用いて遅延時間の中程度の精度の調整を行い、最後に差動遅延素子を用いて（またはインターポレータを用いて）遅延時間の微調整を行う。３段階に遅延時間の調整を行うことにより、広い周波数範囲で高精度な遅延時間の調整を行うことができる。

図１４は、実施例６における制御回路（要部）の回路図である。図１４に記載した要部以外の制御回路４０Ｂの構成は、図２に記載した制御回路４０と同一である。また、制御回路４０Ｂ以外の第１の遅延部２０、第２の制御部３０の構成は、図２に記載した実施例１のＤＬＬ回路２の構成と同一である。

制御回路４０Ｂは、第１カウンタ４３（粗調整カウンタ４３−１）の計数値が所定の値に達したか否かを判定するカウンタ判定回路４７と、判定回路４２Ａの出力信号である判定信号ＯＵＴ１を反転するインバータ回路Ｉ５１と、カウンタ判定回路４７の出力信号とインバータＩ５１の出力信号が入力される論理ＡＮＤ回路Ａ５１と、論理ＡＮＤ回路Ａ５１の出力を反転して第１カウンタの計数を制御するインバータ回路Ｉ５２を備えている。また、論理ＡＮＤ回路Ａ５１の出力信号は第２カウンタ４４にも接続され第２カウンタの計数を制御する。

図１４の制御回路４０Ｂは、初期設定時に、／ＲＥＳＥＴ信号がアクティブになると判定回路４２Ａの第１判定信号ＯＵＴ１はロウレベルに初期設定され、第１カウンタ４３（粗調整カウンタ４３−１）の計数値は最大値に初期設定され、カウンタ判定回路４７の出力信号はロウレベルに初期設定される。

まず、判定開始時において位相検知信号ＰＤＯＵＴのロウレベルに対応して判定回路４２Ａの第１判定信号ＯＵＴ１がロウレベルとなる。また、カウンタ判定回路４７の出力信号が初期設定によりロウレベルに設定されているので論理ＡＮＤ回路Ａ５１の出力信号はロウレベルであり、第１カウンタ４３がアクティブ、第２カウンタがノンアクティブとなり、第１カウンタ４３（粗調整カウンタ４３−１）のカウントダウンが進み、第２カウンタ４４は非活性とされる。ここで、判定回路４２Ａの第１判定信号ＯＵＴ１は位相検知信号ＰＤＯＵＴのロウレベルに対応してロウレベルを出力し、位相検知信号ＰＤＯＵＴのハイレベルに対応してハイレベルとなる信号である。

カウンタ判定回路４７は第１カウンタ４３の全カウント値の中間の所定のカウント値をとった際にハイレベルを出力するように構成されており、第１カウンタ４３のカウントダウンがその中間の所定のカウント値にまで達すると第１カウンタ４３の計数は非活性化され、第２カウンタの計数が活性化される。

引続き位相検知信号ＰＤＯＵＴがロウレベルである場合には、第２カウンタ４４のカウントダウンが進む。その後、位相検知信号ＰＤＯＵＴがハイレベル→ロウレベル→ハイレベルと変化し、判定回路４２Ａがロック状態を検知すると、第１判定信号ＯＵＴ１がハイレベルとなる。すると、再度第１カウンタが活性化され、第２カウンタは非活性となる。その後は位相検知信号ＰＤＯＵＴの値に応じて第１カウンタ４３のみが動作する。

実施例６によれば、実施例１の効果に加え、最初にシングルエンド遅延素子を使用する必要があるか、またシングルエンド遅延素子を使用する場合には、遅延パスに必要なシングルエンド遅延素子の数を最初に設定し、その後に遅延パスに必要な差動遅延素子の数を増減することにより遅延時間のより精密な調整を行うことができる。また、実施例６は、実施例２〜５のいずれの実施例とも組み合わせて実施することができるので、それぞれの実施例固有の効果と合わせた効果が得られる。

図１５は、実施例７のＤＬＬ回路のブロック図である。図１５に示す実施例７のＤＬＬ回路２Ａは、図８に示す実施例２のＤＬＬ回路２Ａの判定回路４２、第１カウンタ４３、第２カウンタ４４が、マイクロコントローラ４８とマイクロプログラム４９に置き換わっている。この他の構成は、図８に示す実施例２のＤＬＬ回路２Ａと構成は同一である。

図１５のマイクロコントローラ４８は、／ＲＥＳＥＴ信号、位相検知回路４１が出力する位相検知信号ＰＤＯＵＴ、マイクロプログラム４９から読み出したマイクロコードに従って、第１セレクタ２２Ａを制御する制御信号ＣＮＴ１Ｃ、第２セレクタ３２を制御する制御信号ＣＮＴ２、ＤＡコンバータ４５Ａを制御する制御信号ＣＮＴ１Ｆを出力する。また、マイクロコントローラ４８は、次に実行するマイクロプログラム４９のアドレスを指定するアドレス信号をマイクロプログラム４９に出力する。マイクロプログラム４９は、ＲＯＭやフラッシュメモリ等の不揮発性メモリやＲＡＭなどの揮発性メモリに格納することができる。マイクロプログラム４９がフラッシュメモリやＲＡＭなどの書き換え可能なメモリに格納される場合は、ＣＤＲＯＭ、ＤＶＤ、ハードディクス等のコンピュータプログラム記憶媒体を介して半導体装置の書き換え可能なメモリにインストールすることができる。

また、マイクロコントローラ４８は、マイクロプログラム４９に従って、図７、図１１、図１２、図１３に記載した各処理を実行可能であるので、上記実施例１〜実施例６の制御をいずれも実行することができる。したがって、実施例１〜実施例６の制御回路を実施例７の制御回路４０Ｃに置き換えることにより、実施例１〜実施例６のそれぞれの効果が得られる。さらにマイクロプログラム４９を変更することにより、さらに複雑な制御を行うことも可能である。なお、上記マイクロプログラム４９はコンピュータプログラムであり、マイクロコントローラ４８はマイクロプログラム４９をコンピュータプログラムとして実行することにより遅延回路の遅延量を制御するコンピュータとみることもできる。

なお、本発明の好適な実施例について説明したが、本発明は上記実施例に限られず、様々に変更が可能まである。図２、図８、図１５では、第１セレクタは縦続接続された第１の遅延素子の最後段、第２セレクタは縦続接続された第２の遅延素子の最後段、にそれぞれ設けているが、縦続接続された第１の遅延素子、第２の遅延素子１個毎にそれぞれその遅延素子を遅延パスに組み込むか否かの選択スイッチを遅延素子毎に設けてもよい。

また、好適な実施例として同期式メモリのＤＬＬ回路に用いる遅延回路について説明したが、本発明の半導体装置の遅延回路は、同期式メモリ以外のＤＬＬ回路や、狭義のＤＬＬ回路に限定されない可変遅延回路を備えた半導体装置に適用可能である。

以上説明したように本発明は様々な実施形態のバリエーションが可能であるが、その好ましいモード（形態）をいくつか列挙すると以下のとおりである。

（モード１）
其々が直列に接続された差動型の複数の第１の遅延素子、前記複数の第１の遅延素子間に其々設けられた複数の第１の接点、及び第１の選択信号を受けて前記複数の第１の接点のうち選択された第１の接点に対応する第１の遅延信号を出力する第１の出力回路、を備えた第１の遅延部並びに、
前記第１の遅延信号を受け、其々が直列に接続されたシングルエンド型の複数の第２の遅延素子、前記第２の遅延素子間に其々設けられた複数の第２の接点、及び第２の選択信号を受けて前記複数の第２の接点のうち選択された第２の接点に対応する第２の遅延信号を出力する第２の出力回路、を備えた第２の遅延部
を含む遅延回路と、
前記第１及び第２の選択信号を其々出力する制御回路と、
を備えたことを特徴とする半導体装置。

（モード２）
前記第１の遅延部は、差動クロック信号を入力し、遅延させて前記第１の遅延信号を生成し、
前記制御回路は、前記差動クロック信号と前記第２の遅延信号との位相差を検出する位相検知回路を備え、前記位相検知回路の検知結果に基づいて、前記第１及び第２の選択信号を其々出力することを特徴とするモード１記載の半導体装置。

（モード３）
前記制御回路は、前記位相検知回路の検知結果に基づいてカウントする第１カウンタと第２カウンタとを備え、
前記第１の出力回路は、前記第１カウンタの計数値によって前記複数の第１の接点のうち選択する接点を選択する第１セレクタを備え、
前記第２の出力回路は、前記第２カウンタの計数値によって前記複数の第２の接点のうち選択する接点を選択する第２セレクタを備える
ことを特徴とするモード２記載の半導体装置。

（モード４）
前記制御回路は、前記位相検知回路の検知結果の履歴に基づいて、前記第１カウンタ及び第２カウンタのカウント動作を終了させる判定回路をさらに備えることを特徴とするモード３記載の半導体装置。

（モード５）
前記差動クロック信号に同期して動作する同期回路をさらに備え、前記第２の遅延信号は前記同期回路に位相が調整されたクロック信号として供給されることを特徴とするモード２乃至４いずれか１に記載の半導体装置。

（モード６）
前記位相検知回路は、
前記第２の遅延信号をさらに遅延させたシングルエンドの第３の遅延信号により導通非導通が制御される電流源回路と、
前記電流源回路に共通に接続され、一対の入力端子に前記差動クロック信号の反転入力信号と非反転入力信号が接続された差動対と、
前記差動対の第１の出力端子と電源との間に接続された第１のインバータ回路と、
前記差動対の第２の出力端子と前記電源との間に接続された第２のインバータ回路であって、入力端子が前記第１のインバータ回路の出力端子に接続され、出力端子が前記第２のインバータ回路の入力端子に接続された第２のインバータ回路と、
を備え、前記第３の遅延信号と、前記差動クロック信号の位相差を前記第１のインバータ回路及び／又は第２のインバータ回路から出力することを特徴とするモード２乃至５いずれか１に記載の半導体装置。

（モード７）
其々前記複数の第１の遅延素子は、第１及び第２の差動信号を入力し、前記第１及び第２差動信号間の電位差を増幅して遅延された第１及び第２の差動信号として出力する差動入力差動出力型の遅延素子であり、
其々前記第２の遅延素子は、シングルエンドの信号を入力し、前記シングルエンドの信号の論理レベルを判定して遅延したシングルエンドの信号として出力するシングルエンド入力シングルエンド出力型の遅延素子であることを特徴とするモード１乃至６いずれか１に記載の半導体装置。

（モード８）
前記第１の遅延素子が、
電流源回路と、
ソースが前記電流源回路に、ゲートが非反転信号入力端子に、ドレインが反転信号出力端子に、接続された第１の差動トランジスタと、
ソースが前記第１の差動トランジスタのソースと共通に前記電流源回路に接続され、ゲートが反転信号入力端子に、ドレインが非反転信号出力端子に接続された第２の差動トランジスタと、
前記第１の差動トランジスタのドレインに接続された第１の負荷回路と、
前記第２の差動トランジスタのドレインに接続された第２の負荷回路と、
を備える差動型の遅延素子であり、
前記第２の遅延素子が、
ソースが第１の電源に接続された第１導電型トランジスタと、
ソースが第２の電源に、ゲートが前記第１導電型トランジスタのゲートと共通に入力端子に、ドレインが前記第１導電型トランジスタのドレインと共通に出力端子に接続され、前記第１導電型トランジスタとは逆導電型の第２導電型トランジスタと、
を備えるＣＭＯＳインバータ型の遅延素子であることを特徴とするモード１乃至７いずれか１に記載の半導体装置。

（モード９）
前記第１の出力回路が、
差動信号をシングルエンド信号に変換する差動シングルエンド変換回路をさらに備え、
前記差動シングルエンド変換回路は、
差動である一対の前記第１の遅延信号がそれぞれ入力端子に接続され、電源が共通に接続された一対のトラジスタと、
前記一対のトランジスタのうち一方のトランジスタの電流路に流れる電流に比例する電流を第３の接点から流出させる第１のカレントミラー回路と、
前記一対のトランジスタのうち他方のトランジスタの電流路に流れる電流に比例する電流を前記第３の接点から流入させる第２のカレントミラー回路と、
前記第３の接点の電圧に応じた信号をシングルエンドの前記第１の遅延信号として出力するシングルエンド信号出力回路と、
を具備することを特徴とするモード１乃至８いずれか１に記載の半導体装置。

（モード１０）
前記第１の遅延部は遅延時間を微調整する微調整回路をさらに備えていることを特徴とするモード１乃至９いずれか１に記載の半導体装置。

（モード１１）
前記複数の第１の遅延素子のうち、少なくとも一部の第１の遅延素子は、
電流源トランジスタのバイアス電圧を制御することにより遅延時間が微調整可能に構成されていることを特徴とするモード１乃至１０いずれか１に記載の半導体装置。

（モード１２）
前記第１の遅延部は、
第１の差動信号と、前記第１の差動信号より位相が遅れた第２の差動信号と、を入力し
前記第１の差動信号と第２の差動信号との加重平均を取って位相を微調整した差動信号を出力するインターポレータをさらに備えることを特徴とするモード１乃至１０いずれか１に記載の半導体装置。

（モード１３）
前記インターポレータは、
それぞれ電流の大きさが制御可能な電流源を有する第１、第２の差動回路を備え、
前記第１、第２の差動信号が前記第１、第２の差動回路にそれぞれ差動入力信号として接続され、
前記第１、第２の差動回路の非反転出力端子がそれぞれ前記インターポレータの非反転出力端子に接続され、
前記第１、第２の差動回路の反転出力端子がそれぞれ前記インターポレータの反転出力端子に接続されて、前記第１、第２の差動回路の電流源に流す電流の大きさによって前記位相が微調整可能に構成されていることを特徴とするモード１２記載の半導体装置。

（モード１４）
入力信号を遅延させて遅延信号として出力する遅延回路と、
前記遅延回路の遅延時間を制御する制御回路と、
を備え、
前記遅延回路は、
差動信号を入力し、差動信号を出力する第１の遅延素子が複数縦続接続された第１の遅延部と、
シングルエンドの信号を入力し、シングルエンドの信号を出力する第２の遅延素子が複数縦続接続され、前記第１の遅延部と直列に接続された第２の遅延部と、
を備え、
前記制御回路は、
前記第１の遅延部の遅延時間だけで所望の遅延時間が得られる場合には、前記第２の遅延部の各遅延素子をバイパスさせると共に、前記複数縦続接続された第１の遅延素子のうち、バイパスさせる遅延素子の数を制御することにより遅延時間を制御し、
前記第１の遅延部の遅延だけでは所望の遅延時間が得られない場合には、前記複数縦続接続された第２の遅延素子のうち、バイパスさせる遅延素子の数を制御することにより第２の遅延部の遅延時間を制御し、前記第１の遅延部の遅延時間に前記第２の遅延部の遅延時間を加算させて全体の遅延時間を制御することを特徴とする半導体装置。

（モード１５）
前記複数縦続接続された第１の遅延素子のうち少なくとも一部の第１の遅延素子の遅延時間が微調整可能に構成され、前記制御回路は、バイパスさせる遅延素子の数を制御することにより粗調整した後に、前記微調整可能な第１の遅延素子の遅延時間を微調整することを特徴とするモード１４記載の半導体装置。

（モード１６）
前記入力信号が差動信号であり、前記遅延信号がシングルエンドの信号であって、前記第１の遅延部は差動出力信号をシングルエンドの信号に変換して前記第２の遅延部に出力する差動シングルエンド変換回路を備えていることを特徴とするモード１４又は１５記載の半導体装置。

（モード１７）
前記半導体装置は、データ出力回路を備え、
前記第２の遅延信号が、前記データ出力回路から出力されるデータ出力信号を、前記第１の遅延部に差動信号として外部から与えられる非反転クロック信号と反転クロック信号とに、同期させる信号である
ことを特徴とするモード１乃至１６いずれか１に記載の半導体装置。

（モード１８）
前記半導体装置は、同期式半導体記憶装置を含み、前記データ出力信号が前記同期式半導体記憶装置から読み出されたデータ出力信号であることを特徴とするモード１７記載の半導体装置。

（モード１９）
差動型の複数の第１の遅延素子を備え、第１の選択信号に対応して遅延量が調整される第１の遅延部と、シングルエンド型の複数の第２の遅延素子を備え、第２の選択信号に対応して遅延量が調整される第２の遅延部と、を含む遅延回路の遅延量制御方法であって、
前記第１の選択信号を用いて前記第１の遅延部における遅延量を調整し、その間前記第２の遅延部における遅延量の調整を行わず、
前記第１の遅延部の調整後に、前記第２の選択信号を用いて前記第２の遅延部の調整を行うことを特徴とする遅延回路の遅延量制御方法。

（モード２０）
調整しようとする前記遅延回路の遅延量が前記複数の第１の遅延素子を用いて得られる場合には、第２の遅延素子を用いずに遅延量を調整し、
前記調整しようとする遅延量が前記複数の第１の遅延素子だけでは不足する場合は、前記前記第２の遅延素子を用いて、前記第１の遅延部の遅延量に前記第２の遅延部の遅延量を加算して前記遅延回路の遅延量を調整することを特徴とするモード１９記載の遅延量制御方法。

（モード２１）
前記第２の遅延部の遅延量を最小の遅延量に初期設定し、
前記初期設定の後、前記第１の選択信号を用いて第１の制御部の遅延量を調整し、前記遅延回路の遅延量が所望の遅延量に調整できた場合には、第２の遅延部の遅延量を初期設定の状態から変更せずに調整を終了し、
前記第１の制御部の遅延量を最大に調整しても前記遅延回路の遅延量が所望の遅延量に満たなかった場合は前記第２の選択信号を用いて前記第２の遅延部の調整を行うことを特徴とするモード１９又は２０記載の遅延量制御方法。

（モード２２）
前記遅延回路の遅延量が遅延パスの遅延量であり、
前記初期設定において、前記第１の遅延部の遅延量を最小の遅延量に初期設定し、
前記第１の制御部の遅延量の調整において、前記遅延パスの遅延量が所望の遅延量に達するまで、前記第１の選択信号を用いて前記第１の遅延素子を１個ずつ前記遅延パスに追加し、
前記複数の第１の遅延素子をすべて前記遅延パスに追加しても前記遅延パスの遅延量が所望の遅延量に満たなかった場合は、さらに、
前記遅延パスの遅延量が所望の遅延量に達するまで、前記第２の選択信号を用いて前記第２の遅延素子を１個ずつ前記遅延パスに追加すること
を特徴とするモード２１記載の遅延量制御方法。

（モード２３）
前記遅延回路の遅延量が遅延パスの遅延量であり、
前記初期設定において、前記第１の遅延部の遅延量を最小の遅延量に初期設定し、
前記第１の制御部の遅延量の調整において、前記遅延パスの遅延量が所望の遅延量に達するまで、前記第１の選択信号を用いて前記第１の遅延素子を１個ずつ前記遅延パスに追加し、
前記複数の第１の遅延素子のうち、半分の第１の遅延素子を前記遅延パスに追加しても前記遅延パスの遅延量が所望の遅延量に満たなかった場合は、
前記遅延パスの遅延量が所望の遅延量に達するまで、さらに、前記第２の選択信号を用いて前記第２の遅延素子を１個ずつ前記遅延パスに追加し、
さらに、前記第２の遅延素子の追加の後で、前記第１の制御信号を用い、前記遅延パスに含まれる第１の遅延素子の数を調整することを特徴とするモード２１記載の遅延量制御方法。

（モード２４）
モード１９乃至モード２３いずれか１に記載の遅延回路の遅延量制御方法をコンピュータに実行させるコンピュータプログラム。

（モード２５）
モード２４記載のコンピュータプログラムを記録したコンピュータ読み取り可能な記録媒体。

なお、本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせ乃至選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

１：半導体装置
２、２Ａ、２Ｃ：ＤＬＬ回路
３：アドレスバッファ
４：ロウアドレスバッファ
５：ロウデコーダ
６：メモリセルアレイ
７：カラムアドレスバッファ
８：カラムデコーダ
９：コマンドバッファ
１０：コマンドデコーダ
１１：コントロールロジック
１２：リードライトアンプ
１３：出力バッファ
１４、１５：入力バッファ
２０、２０Ａ：第１の遅延部
２１、２１Ａ：差動遅延素子（第１の遅延素子）
２２、２２Ａ：第１セレクタ
２３：（差動シングルエンド）変換回路
２４：インターポレータ
３０：第２の遅延部
３１：シングルエンド遅延素子（第２の遅延素子）
３２：第２セレクタ
４０、４０Ａ、４０Ｂ、４０Ｃ：制御回路
４１：位相検知回路
４２、４２Ａ：判定回路
４３：第１カウンタ
４３−１：粗調整カウンタ
４３−２：微調整カウンタ
４４：第２カウンタ
４５、４５Ａ：ＤＡコンバータ
４６：出力レプリカ回路
４７：カウンタ判定回路
４８：マイクロコントローラ
４９：マイクロプログラム
Ａ５１：ＡＮＤ回路
Ｃ１：容量
Ｉ２１、Ｉ３１、Ｉ３２、Ｉ５１、Ｉ５２：インバータ
Ｎ１、Ｎ２、Ｎ１１、Ｎ１２、Ｎ２１〜Ｎ２４、Ｎ３１〜Ｎ３５、Ｎ４１〜Ｎ４６：ＮチャンネルＭＯＳトランジスタ
Ｐ１、Ｐ２、Ｐ１１、Ｐ１２、Ｐ２１〜Ｐ２４、Ｐ３４、Ｐ３５：ＰチャンネルＭＯＳトランジスタ
Ｒ４１、Ｒ４２：抵抗
ＣＮＴ１Ｃ：第１の遅延部粗調整信号（粗調整カウンタ４３−１の計数値）
ＣＮＴ１Ｆ：第１の遅延部微調整信号（微調整カウンタ４３−２の計数値）
ＣＮＴ２：第２の遅延部調整信号（第２カウンタ４４の計数値）
ＤＣＬＫ：第２の遅延クロック信号（位相が調整されたクロック信号）
ＩＣＬＫＢ：反転クロック信号
ＩＣＬＫＴ：非反転クロック信号
ＩＣＬＫＴｎ、ＩＣＬＫＢｎ：内部クロック信号
ｎｄ１：第１の接点
ｎｄ２：第２の接点
ｎｄ３：第３の接点
ＰＤＯＵＴ：位相検知信号
ＲＣＬＫ：帰還クロック信号（出力回路での遅延時間が加算されたクロック信号）
／ＲＥＳＥＴ：反転リセット信号
ＳＡＯＵＴ：第１の遅延クロック信号（シングルエンド）
ＳＡＯＵＴＢ：第１の遅延クロック信号（反転信号）
ＳＡＯＵＴＴ：第１の遅延クロック信号（非反転信号）
ＶＤＤ：高電位側電源
ＶＳＳ：低電位側電源

Claims (18)

1. 其々が直列に接続された差動型の複数の第１の遅延素子、前記複数の第１の遅延素子間に其々設けられた複数の第１の接点、及び第１の選択信号を受けて前記複数の第１の接点のうち選択された第１の接点に対応する第１の遅延信号を出力する第１の出力回路、を備えた第１の遅延部並びに、
   前記第１の遅延信号を受け、其々が直列に接続されたシングルエンド型の複数の第２の遅延素子、前記第２の遅延素子間に其々設けられた複数の第２の接点、及び第２の選択信号を受けて前記複数の第２の接点のうち選択された第２の接点に対応する第２の遅延信号を出力する第２の出力回路、を備えた第２の遅延部
   を含む遅延回路と、
   前記第１及び第２の選択信号を其々出力する制御回路と、
   を備えたことを特徴とする半導体装置。
2. 前記第１の遅延部は、差動クロック信号を入力し、遅延させて前記第１の遅延信号を生成し、
   前記制御回路は、前記差動クロック信号と前記第２の遅延信号との位相差を検出する位相検知回路を備え、前記位相検知回路の検知結果に基づいて、前記第１及び第２の選択信号を其々出力することを特徴とする請求項１記載の半導体装置。
3. 前記制御回路は、前記位相検知回路の検知結果に基づいてカウントする第１カウンタと第２カウンタとを備え、
   前記第１の出力回路は、前記第１カウンタの計数値によって前記複数の第１の接点のうち選択する接点を選択する第１セレクタを備え、
   前記第２の出力回路は、前記第２カウンタの計数値によって前記複数の第２の接点のうち選択する接点を選択する第２セレクタを備える
   ことを特徴とする請求項２記載の半導体装置。
4. 前記制御回路は、前記位相検知回路の検知結果の履歴に基づいて、前記第１カウンタ及び第２カウンタのカウント動作を終了させる判定回路をさらに備えることを特徴とする請求項３記載の半導体装置。
5. 前記差動クロック信号に同期して動作する同期回路をさらに備え、前記第２の遅延信号は前記同期回路に位相が調整されたクロック信号として供給されることを特徴とする請求項２乃至４いずれか１項記載の半導体装置。
6. 前記位相検知回路は、
   前記第２の遅延信号をさらに遅延させたシングルエンドの第３の遅延信号により導通非導通が制御される電流源回路と、
   前記電流源回路に共通に接続され、一対の入力端子に前記差動クロック信号の反転入力信号と非反転入力信号が接続された差動対と、
   前記差動対の第１の出力端子と電源との間に接続された第１のインバータ回路と、
   前記差動対の第２の出力端子と前記電源との間に接続された第２のインバータ回路であって、入力端子が前記第１のインバータ回路の出力端子に接続され、出力端子が前記第２のインバータ回路の入力端子に接続された第２のインバータ回路と、
   を備え、前記第３の遅延信号と、前記差動クロック信号の位相差に基づく信号を前記第１のインバータ回路及び／又は第２のインバータ回路から出力することを特徴とする請求項２乃至５いずれか１項記載の半導体装置。
7. 其々前記複数の第１の遅延素子は、一対の差動信号を入力し、前記一対の差動信号間の電位差を増幅して遅延された一対の差動信号として出力する差動入力差動出力型の遅延素子であり、
   其々前記第２の遅延素子は、シングルエンドの信号を入力し、前記シングルエンドの信号の論理レベルを判定して遅延したシングルエンドの信号として出力するシングルエンド入力シングルエンド出力型の遅延素子であることを特徴とする請求項１乃至６いずれか１項記載の半導体装置。
8. 前記第１の遅延素子が、
   電流源回路と、
   ソースが前記電流源回路に、ゲートが非反転信号入力端子に、ドレインが反転信号出力端子に、接続された第１の差動トランジスタと、
   ソースが前記第１の差動トランジスタのソースと共通に前記電流源回路に接続され、ゲートが反転信号入力端子に、ドレインが非反転信号出力端子に接続された第２の差動トランジスタと、
   前記第１の差動トランジスタのドレインに接続された第１の負荷回路と、
   前記第２の差動トランジスタのドレインに接続された第２の負荷回路と、
   を備える差動型の遅延素子であり、
   前記第２の遅延素子が、
   ソースが第１の電源に接続された第１導電型トランジスタと、
   ソースが第２の電源に、ゲートが前記第１導電型トランジスタのゲートと共通に入力端子に、ドレインが前記第１導電型トランジスタのドレインと共通に出力端子に接続され、前記第１導電型トランジスタとは逆導電型の第２導電型トランジスタと、
   を備えるＣＭＯＳインバータ型の遅延素子を含む遅延素子であることを特徴とする請求項１乃至７いずれか１項記載の半導体装置。
9. 前記第１の出力回路が、
   差動信号をシングルエンド信号に変換する差動シングルエンド変換回路をさらに備え、
   前記差動シングルエンド変換回路は、
   差動である一対の前記第１の遅延信号がそれぞれ入力端子に接続され、電源が共通に接続された一対のトラジスタと、
   前記一対のトランジスタのうち一方のトランジスタの電流路に流れる電流に比例する電流を第３の接点から流出させる第１のカレントミラー回路と、
   前記一対のトランジスタのうち他方のトランジスタの電流路に流れる電流に比例する電流を前記第３の接点から流入させる第２のカレントミラー回路と、
   前記第３の接点の電圧に応じた信号をシングルエンドの前記第１の遅延信号として出力するシングルエンド信号出力回路と、
   を具備することを特徴とする請求項１乃至８いずれか１項記載の半導体装置。
10. 前記第１の遅延部は遅延時間を微調整する微調整回路をさらに備えていることを特徴とする請求項１乃至９いずれか１項記載の半導体装置。
11. 前記複数の第１の遅延素子のうち、少なくとも一部の第１の遅延素子は、
    電流源トランジスタのバイアス電圧を制御することにより遅延時間が微調整可能に構成されていることを特徴とする請求項１乃至１０いずれか１項記載の半導体装置。
12. 前記第１の遅延部は、
    第１の差動信号と、前記第１の差動信号より位相が遅れた第２の差動信号と、を入力し
    前記第１の差動信号と第２の差動信号との加重平均を取って位相を微調整した差動信号を出力するインターポレータをさらに備えることを特徴とする請求項１乃至１０いずれか１項記載の半導体装置。
13. 前記インターポレータは、
    それぞれ電流の大きさが制御可能な電流源を有する第１、第２の差動回路を備え、
    前記第１、第２の差動信号が前記第１、第２の差動回路にそれぞれ差動入力信号として接続され、
    前記第１、第２の差動回路の非反転出力端子がそれぞれ前記インターポレータの非反転出力端子に接続され、
    前記第１、第２の差動回路の反転出力端子がそれぞれ前記インターポレータの反転出力端子に接続されて、前記第１、第２の差動回路の電流源に流す電流の大きさによって前記位相が微調整可能に構成されていることを特徴とする請求項１２記載の半導体装置。
14. 入力信号を遅延させて遅延信号として出力する遅延回路と、
    前記遅延回路の遅延時間を制御する制御回路と、
    を備え、
    前記遅延回路は、
    差動信号を入力し、差動信号を出力する第１の遅延素子が複数縦続接続された第１の遅延部と、
    シングルエンドの信号を入力し、シングルエンドの信号を出力する第２の遅延素子が複数縦続接続され、前記第１の遅延部と直列に接続された第２の遅延部と、
    を備え、
    前記制御回路は、
    前記第１の遅延部の遅延時間だけで所望の遅延時間が得られる場合には、前記第２の遅延部の各遅延素子をバイパスさせると共に、前記複数縦続接続された第１の遅延素子のうち、バイパスさせる遅延素子の数を制御することにより遅延時間を制御し、
    前記第１の遅延部の遅延だけでは所望の遅延時間が得られない場合には、前記複数縦続接続された第２の遅延素子のうち、バイパスさせる遅延素子の数を制御することにより第２の遅延部の遅延時間を制御し、前記第１の遅延部の遅延時間に前記第２の遅延部の遅延時間を加算させて全体の遅延時間を制御することを特徴とする半導体装置。
15. 前記複数縦続接続された第１の遅延素子のうち少なくとも一部の第１の遅延素子の遅延時間が微調整可能に構成され、前記制御回路は、バイパスさせる遅延素子の数を制御することにより粗調整した後に、前記微調整可能な第１の遅延素子の遅延時間を微調整することを特徴とする請求項１４記載の半導体装置。
16. 前記入力信号が差動信号であり、前記遅延信号がシングルエンドの信号であって、前記第１の遅延部は差動出力信号をシングルエンドの信号に変換して前記第２の遅延部に出力する差動シングルエンド変換回路を備えていることを特徴とする請求項１４又は１５記載の半導体装置。
17. 前記半導体装置は、データ出力回路を備え、
    前記遅延回路の出力する遅延信号が、前記データ出力回路から出力されるデータ出力信号を、前記第１の遅延部に差動信号として外部から与えられる非反転クロック信号と反転クロック信号とに、同期させる信号である
    ことを特徴とする請求項１乃至１６いずれか１項記載の半導体装置。
18. 前記半導体装置は、同期式半導体記憶装置を含み、前記データ出力信号が前記同期式半導体記憶装置から読み出されたデータ出力信号であることを特徴とする請求項１７記載の半導体装置。

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