JP2000091912A

JP2000091912A - 半導体装置

Info

Publication number: JP2000091912A
Application number: JP10262688A
Authority: JP
Inventors: Takeshi Sakata; 健阪田; Tsugio Takahashi; 継雄高橋; Tomonori Sekiguchi; 知紀関口; Katsutaka Kimura; 勝高木村
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1998-09-17
Filing date: 1998-09-17
Publication date: 2000-03-31

Abstract

(57)【要約】【課題】従来のクロック再生回路では、外部クロック
の立ち上がり時間が大きい場合に、入力バッファのオフ
セットにより位相誤差が生じる。【解決手段】クロック入力バッファ(CIB)と電圧制御
発振器(VCO)と位相・周波数比較器(PFD1)と制御電圧発
生回路(CP1)からなり、ＰＬＬにより外部クロック(CLK
E)と同期した内部クロック(CLKI)を発生するクロック再
生回路に、位相比較器(PC0)と制御電圧発生回路(CP0)を
加え、クロック入力バッファのオフセットを補償するル
ープを形成する。【効果】位相誤差の小さいクロック再生回路を有する
半導体装置が実現される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置に関す
る。特に、外部から入力されるクロック信号に同期した
内部クロック信号を発生するクロック発生回路とそのク
ロック発生回路により形成されたクロック信号の半導体
装置への応用に関する。

【０００２】

【従来の技術】半導体装置の高速化に伴い、チップ間の
データ伝送をクロックと同期して行う方式が一般化して
きている。例えば、ダイナミック・ランダム・アクセス
・メモリ（ＤＲＡＭ）では、外部から入力されるクロッ
ク信号に同期してデータの授受を行うシンクロナスＤＲ
ＡＭ（ＳＤＲＡＭ）が主流となってきている。その動作
周波数を向上させクロックサイクル時間を短縮していく
上で、外部クロック信号からＳＤＲＡＭ内の内部クロッ
クを発生させるクロック発生回路（またはクロック再生
回路とも呼ぶ）が重要である。

【０００３】外部クロックと内部クロックの位相を合わ
せることができるクロック再生回路としては、1993 Int
ernational Solid-State Circuit Conference Digest o
f Technical Papers, pp. 160-161, Feb. 1993及び1994
International Solid-StateCircuit Conference Diges
t of Technical Papers, pp. 300-301, Feb. 1994に示
されているように、フェーズ・ロックト・ループ（ＰＬ
Ｌ）あるいはディレイ・ロックト・ループ（ＤＬＬ）を
用いたものがある。これらはフィードバックにより、内
部クロックの位相を調整する回路である。また、1996 I
nternational Solid-State Circuit Conference Digest
of Technical Papers, pp. 374-375, Feb. 1996に、待
機時に動作を停止させておけるクロック再生回路とし
て、シンクロナス・ミラー・ディレイ（ＳＭＤ）が提案
されている。

【０００４】

【発明が解決しようとする課題】これらのクロック再生
回路は、外部クロックのタイミングに合わせて内部クロ
ックを発生するので、外部クロックを取り込むクロック
入力バッファにオフセットがある場合、それによりタイ
ミング誤差が生じる。この誤差は、クロックの高周波化
に伴い、相対的に大きくなることが本願発明者等によっ
て認識された。この問題について、図１５及び図１６に
示す模式的動作波形を用いて説明する。外部クロックCL
KEが、クロック入力バッファにより取り込まれ、それに
合わせて内部クロックCLKIが発生する。この時、クロッ
ク入力バッファの論理しきい値Vit'は、理想的Vitとは
異なり、オフセットΔVitを持つ。そのため、外部クロ
ックが取り込まれる時点でタイミング誤差ΔtCEが生じ
る。このタイミング誤差が、そのまま外部クロックCLKE
と内部クロックCLKIとのタイミング誤差となる。図１５
は、クロックの周波数が比較的低く、外部クロックCLKE
のクロックサイクル時間tCKに比べて立ち上がり時間が
小さい場合を示している。この場合には、タイミング誤
差ΔtCEはtCKに比べて小さい。しかし、クロックの周波
数が高くなると、図１６に示すように、外部クロックCL
KEのクロックサイクル時間tCKに比べて立ち上がり時間
が大きくなり、タイミング誤差ΔtCEがtCKに対して相対
的に大きくなり問題となる。これは、電磁放射ノイズの
ため立上り時間を小さくできないことや、外部クロック
CLKEの高調波成分が減衰してしまうことによる。

【０００５】本発明の目的は、以上に述べたような従来
の問題を解決したクロック再生回路を有する半導体装置
を実現することにある。すなわち、外部クロックの立上
り時間が大きくても、クロック入力バッファのオフセッ
トの影響を除去して、高精度に内部クロックを発生する
クロック再生回路を実現することにある。

【０００６】

【課題を解決するための手段】上記目的を達成するため
の代表的な本発明の構成では、外部から入力される外部
クロックの入力端子と、前記外部クロックに同期した内
部クロックを発生するクロック再生回路を有する半導体
装置において、前記クロック再生回路は、前記外部クロ
ックを受けるクロック入力バッファと、前記クロック入
力バッファの出力と前記内部クロックとを受けて位相を
比較第１位相比較器と、前記第１位相比較器の出力に応
じて前記第１制御信号を発生する第１制御信号発生回路
と、前記第１制御信号により制御され前記内部クロック
を出力する発振回路と、前記クロック入力バッファの出
力と前記発振回路の出力とを受けて位相を比較する第２
位相比較器と、前記第１位相比較器の出力に応じて前記
第２制御信号を発生する第２制御信号発生回路とを含
み、前記クロック入力バッファは前記第２制御信号によ
り制御される。

【０００７】あるいは、外部から入力され一定の周期を
持つ外部クロックの入力端子と、前記外部クロックに同
期した内部クロックを発生するクロック再生回路を有す
る半導体装置において、前記クロック再生回路は、前記
外部クロックを受け、第１内部パルスと前記第１内部パ
ルスの反転信号である第２内部パルスを発生しクロック
入力バッファと、第３内部パルスと前記第３内部パルス
と位相が１８０度異なる第３内部パルスを発生するクロ
ック発生回路とを含み、前記第１内部パルスと前記第３
内部パルスの立上りが合致するがごとく前記クロック発
生回路を制御する第１帰還経路と、前記第２内部パルス
と前記第４内部パルスの立上りが合致するがごとく前記
クロック入力バッファを制御する第２帰還経路とを有す
る。

【０００８】

【発明の実施の形態】本発明によるクロック再生回路の
構成例を図１に示す。このクロック再生回路はクロック
入力バッファのオフセットを補償するループを形成する
ことが特長である。このクロック再生回路は、クロック
入力バッファCIB、電圧制御発振VCO、位相・周波数比較
器PFD1、位相比較器PC0、制御電圧発生回路（制御信号
発生回路）CP0, CP1で構成されている。クロック入力バ
ッファCIBは、制御電圧（制御信号）Vtcにより制御さ
れ、外部クロックCLKEを参照電圧Vrefと比較して、相補
な信号CI0, CI0bを出力する。電圧制御発振器VCOは、制
御電圧Vocにより制御され、デューティが0.5の内部クロ
ックCLKIとその相補信号CLKIbを出力する。VCOは一般に
は可変周波数発振器であるので何らかの制御信号（電圧
や電流）に応じて発振周波数が決定される発振器であれ
ば良い。位相・周波数比較器PFD1はCI0とCLKIを比較
し、その比較結果に応じて、制御電圧発生回路CP1が制
御電圧Vocを発生する。位相比較器PC0はCI0bとCLKIbを
比較し、その比較結果に応じて、制御電圧発生回路CP0
が制御電圧Vtcを発生する。これらの各ブロックを構成
する回路素子は、特に制限されないが、公知のＣＭＯＳ
（相補型ＭＯＳ）やバイポーラトランジスタ等の集積回
路技術によって、単結晶シリコンのような１個の半導体
基板上に形成される。

【０００９】電圧制御発振器VCOと位相・周波数比較器P
FD1及び制御電圧発生回路CP1は、周知のフェーズ・ロッ
クト・ループを構成しており、CLKIの周波数及び位相を
CI0と合致させる。さらに、位相比較器PC0と制御電圧発
生回路CP0により、クロック入力バッファを制御するル
ープを形成されている。このループの働きにより、CLKI
bの位相がCI0bと合致する。その結果、CI0及びCI0bのデ
ューティが0.5になる様に、クロック入力バッファのし
きい値電圧Vit'が調整される。

【００１０】クロック入力バッファの遅延時間を無視で
き、外部クロックCLKEのデューティが0.5である時、図
１７に示すように、しきい値電圧Vit'が理想的なしきい
値電圧Vitと等しくなって、オフセット電圧ΔVitが0と
なり、それによるタイミング誤差ΔtCEが0となる。すな
わち、外部クロックの立ち上がり時間が大きい場合に
も、位相誤差の小さいクロック再生回路を有する半導体
装置が実現される。なお、外部クロックCLKEのデューテ
ィが正確に0.5でなくとも、ハイの期間とロウの期間の
差が、立ち上がり時間よりも十分小さければ、本発明は
効果的である。

【００１１】図１中の回路ブロックの構成例を以下に示
す。図２は、電圧制御発振器VCOの構成例を示してい
る。全差動型遅延回路DDE0〜DDE5とインバータINV6, IN
V7で構成されている。全差動型遅延回路DDE0〜DDE5は、
入力と出力がいずれも差動信号のいわゆる全差動型の増
幅器を遅延回路として用いるもので、制御電圧Vocによ
り遅延時間が制御される。全差動型遅延回路は、例え
ば、IEEE Journal of Solid-State Circuits, vol. SC-
27, pp. 1599-1607, Nov. 1992.に、ディレイ・ロック
ト・ループ（ＤＬＬ）用遅延回路として開示されてい
る。DDE0からDDE5までは、正相出力が正相入力に、逆相
出力が逆相入力に接続されている。一方、DDE5の正相出
力はDDE0の逆相入力に、DDE5の逆相出力はDDE0の正相入
力に接続されている。この接続により正帰還となり、全
差動型遅延回路12段分の遅延時間を周期として発振す
る。DDE5の相補な出力をインバータINV6, INV7で取り出
すことにより、デューティが0.5で位相が180度異なるCL
KIとCLKIbを得られ、図１に示したクロック再生回路に
好適である。なお、他の全差動型遅延回路DDE0からDDE4
から所望の出力を取り出すことにより、30度刻みで任意
の位相のクロックが得られ、それらを内部回路の制御に
用いることもできる。その場合、DDE0〜DDE4のすべての
出力にインバータを接続すれば、インバータが負荷とな
ることによる遅延時間差を避けられる。

【００１２】図３は、図１中の位相・周波数比較器PFD1
の構成例を示している。6個の2入力ＮＡＮＤゲートNA10
〜NA15と、8個のインバータINV10〜INV17と、2個の3入
力ＮＡＮＤゲートNA16, NA17と、4入力ＮＡＮＤゲートN
A18により構成されている。この回路は、入力CI0とCLKI
の立ち上がりのタイミングを比較し、制御信号UP1,DN1
を出力する。CLKIの位相が遅れている時、CI0が立ち上
がってからCLKIが立ち上がるまで、制御信号UP1がハイ
となる。逆にCLKIの位相が進んでいる時、CLKIが立ち上
がってからCI0が立ち上がるまで、制御信号DN1がハイと
なる。

【００１３】図４は、図１中の制御電圧発生回路CP1の
構成例を示している。インバータINV18と、ＰＭＯＳト
ランジスタMP10, MP11と、ＮＭＯＳトランジスタMN10,
MN11と、容量C11, C12と、抵抗R1からなる。トランジス
タMP10, MN10は、それぞれゲートにバイアス電圧Vbp1,
Vbn1が加えられ、定電流源のように働く。制御信号UP1
がハイになると、トランジスタMP11がオンになり、トラ
ンジスタMP10で定まる電流が流れ、制御電圧Vocが上昇
する。一方、制御信号DN1がハイになると、トランジス
タMN11がオンになり、トランジスタMN10で定まる電流が
流れ、制御電圧Vocが下降する。容量C11, C12と抵抗R1
は、ループフィルタと呼ばれるローパスフィルタを構成
しており、制御電圧Vocを安定化させ、図１中のＰＬＬ
の発振を防止する。

【００１４】図５は、図１中の位相比較器PC0の構成例
を示している。4個の3入力ＮＡＮＤゲートNA20〜NA23
と、4個のインバータINV20〜INV23により構成されてい
る。この回路は、エネーブル信号LEN0がハイの期間に、
入力CI0bとCLKIbの立ち上がりのタイミングを比較し、
制御信号UP0, DN0を出力する。CLKIbの位相が遅れてい
る時、CI0bが立ち上がってから立ち下がるまで、制御信
号UP0がハイとなる。逆にCLKIbの位相が進んでいる時、
CLKIbが立ち上がってから立ち下がるまで、制御信号DN0
がハイとなる。図３の位相・周波数比較器PFD1と異な
り、周波数を検出する必要が無いため、図３よりも簡単
な回路構成となっている。また、エネーブル信号を入力
することにより、CLKIbとCI0bの周波数がほぼ揃うまで
動作を止めておくことができ、誤動作の恐れが無い。

【００１５】図６は、図１中の制御電圧発生回路CP0の
構成例を示している。2個のインバータINV24, INV25
と、ＰＭＯＳトランジスタMP20〜MP22と、ＮＭＯＳトラ
ンジスタMN20〜MN22と、容量C21, C22と、抵抗R2からな
る。図４の制御電圧発生回路CP1に比べ、インバータINV
25とトランジスタMP22, MN22が追加された構成となって
いる。位相比較器PC0のエネーブル信号LEN0がローの
間、トランジスタMP22, MN22により、制御電圧Vtcを図
１中のクロック入力バッファCIBの参照電圧Vrefとして
おく。これにより、位相比較器PC0の動作を止めていて
も、クロック入力バッファCIBが安定して動作する。そ
の他は、図４と同様に動作する。すなわち、トランジス
タMP20, MN20は、それぞれゲートにバイアス電圧Vbp0,
Vbn0が加えられ、定電流源のように働く。制御信号UP0
がハイになると、トランジスタMP21がオンになり、トラ
ンジスタMP20で定まる電流が流れ、制御電圧Vtcが上昇
する。一方、制御信号DN0がハイになると、トランジス
タMN21がオンになり、トランジスタMN20で定まる電流が
流れ、制御電圧Vtcが下降する。容量C21, C22と抵抗R2
は、ループフィルタと呼ばれるローパスフィルタを構成
しており、制御電圧Vtcを安定化させる。ここで、この
制御電圧発生回路CP0の反応を図４の制御電圧発生回路C
P1よりも鈍くしておくことにより、図１のクロック再生
回路が有する二つのループの相互干渉を抑え、誤動作を
防止できる。これは、トランジスタMP20,MN20で定まる
電流を、図４中のトランジスタMP10, MN10で定まる電流
よりも小さくしておくことにより実現できる。あるい
は、容量C22を図４中の容量C12よりも大きくすることに
より実現できる。

【００１６】図７は、図１中のクロック入力バッファCI
Bの構成例を示している。4個のＮＭＯＳトランジスタMN
0〜MN3と、2個のＰＭＯＳトランジスタMP1, MP2と、2個
のインバータINV1, INV2からなる。トランジスタMN0〜M
N3及びMP20〜MP22は、通常のカレントミラー型差動増幅
器で、入力の一つがゲートに接続されたトランジスタ
を、2個のＮＭＯＳトランジスタMN2, MN3の並列接続と
した構成である。トランジスタMN1〜MN3のゲート長及び
トランジスタMP1, MP2のゲート長は、それぞれ同じ値に
設定する。また、MN1のゲート幅に対するMN2とMN3のゲ
ート幅の和の比は、MP1のゲート幅に対するMP2のゲート
幅の比と同じにする。これにより、参照電圧Vrefと制御
電圧Vtcを2個のトランジスタMN2, MN3の寸法で内分した
電圧と、外部クロックCLKEを差動増幅する。素子バラン
スの点から望ましくは、この比を1とする。さらに、ト
ランジスタMN1を、MN2及びMN3と同じゲート幅の2個のト
ランジスタの並列接続で構成することが望ましい。一
方、MP1に対するMP2のゲート幅の比を1とした場合に、
外部クロックCLKEの入力容量あるいは消費電流やレイア
ウト面積などの制約が満たせない場合には、MP1よりもM
P2を大きくしても良い。差動増幅器の出力をインバータ
INV1でフル振幅にして取り出し、CI0bとして出力する。
さらに、CI0bをインバータINV2で反転して、CI0として
出力する。この構成により、入力バッファのオフセット
電圧を制御電圧Vtcで制御できる。なお、外部トランジ
スタMN2, MN3のソースに接続されたＮＭＯＳトランジス
タMN0には、クロックエネーブル信号CKEIが入力されて
おり、パワーダウンモードでCKEIをロウにすることによ
り、差動アンプに流れる電流が遮断され低電力化でき
る。

【００１７】図２〜図７を用いて説明してきた回路を図
１のように組み合わせてクロック再生回路を構成するこ
とにより、クロック入力バッファのオフセットを自動調
整する機能が実現され、高精度に内部クロックCLKIが発
生できる。

【００１８】図８は、クロック入力バッファの別な構成
例を示している。この回路も、図１中のクロック入力バ
ッファCIBとして用いることができる。差動増幅器から
相補な出力を得ていることが特長である。4個のＮＭＯ
ＳトランジスタMN0〜MN3と、4個のＰＭＯＳトランジス
タMP1〜MP4と、2個のインバータINV1, INV3からなる。
トランジスタMN1〜MN3のゲート長及びトランジスタMP1
〜MP4のゲート長は、それぞれ同じ値に設定する。ま
た、MN1のゲート幅と、MN2とMN3のゲート幅の和を同じ
にし、MP1〜MP4のゲート幅を同じにする。

【００１９】図７の入力バッファでは、差動増幅器の負
荷がトランジスタMP1, MP2からなるカレントミラーで、
差動アンプ出力はシングルエンドで、CI0bをインバータ
INV2で反転してCI0としている。それに対し、この入力
バッファでは、差動増幅器の負荷部分をトランジスタMP
1〜MP4で2個のカレントミラーを組み合わせた構成と
し、差動増幅器から相補な出力を得、それをインバータ
INV1, INV3で取り出し出力CI0b, CI0としている。この
構成では、出力までの段数がCI0bとCI0とで同じなので
タイミング差が小さく、より正確に相補な出力が得られ
る。

【００２０】図９は、クロック入力バッファのさらに別
な構成例を示している。差動増幅器部を2段としている
ことが特長である。10個のＮＭＯＳトランジスタMN0, M
N1b〜MN3b, MN1t〜MN3t, MN4〜MN6と、8個のＰＭＯＳト
ランジスタMP1b, MP2b, MP1t,MP2t, MP5〜MP8と、2個の
インバータINV4, INV5からなる。トランジスタMN0を共
通として、トランジスタMN1b〜MN3b, MP1b, MP2b及びMN
1t〜ＭＮ３ｔ，ＭＰ１ｔ，ＭＰ２ｔは、２個の相補
に動作するカレントミラー型差動増幅器として動作す
る。この2個の差動増幅器は、図７に示した差動増幅器
と同様に、制御電圧Vtcによりオフセット電圧が制御さ
れる。また、トランジスタMN4〜MN6, MP5〜MP8は、全差
動増幅器として動作する。その相補な出力をインバータ
INV4, INV5で取り出し、出力CI0b, CI0としている。

【００２１】この入力バッファは、差動増幅器を2段の
構成にしたことにより、外部クロックCLKEの振幅が小さ
くても、インバータの入力に十分な振幅の信号が得られ
る。また、図８の入力バッファと同様に対称な回路構成
となっており、CI0bとCI0とで同じタイミングの正確に
相補な出力が得られる。これらのように、本発明のクロ
ック再生回路に用いるクロック入力バッファは、種々の
変形が可能である。なお、図７から図９ではいずれも、
外部クロックCLKEがシングルエンドで入力され、参照電
圧Vrefと差動増幅する場合について示したが、参照電圧
Vrefが与えられなくても制御電圧Vtcと差動増幅するこ
とで動作可能である。その場合、図６に示した制御電圧
発生回路CP0で、参照電圧Vrefの代りに、それに近い内
部電圧を初期値として供給することが望ましい。また、
外部クロックが相補な信号により与えられる場合にも、
本発明のクロック再生回路は、クロック入力バッファの
差動増幅器部の素子ミスマッチなどによるオフセットを
補償するために有効である。

【００２２】図１０は、本発明によるクロック再生回路
の別な構成例を示している。ダミー遅延回路DDC0, DDC1
を用いていることが特長である。ダミー遅延回路DDC0及
びDDC1はそれぞれ、電圧制御発信器VCOと位相比較器PC0
及び位相・周波数比較器PFD1との間に設けられている。
ダミー遅延回路DDC0とDDC1は、少なくとも立ち上がりに
関しては同じ遅延時間になるように、望ましくは同一の
構成とする。図１に示したクロック再生回路では、電圧
制御発振器VCOの出力CLKI, CLKIbをクロック入力バッフ
ァCIBの出力CI0, CI0bと比較しているのに対し、このク
ロック再生回路では、VCOの出力CLKI, CLKIbをダミー遅
延回路DDC1, DDC0で遅延させたCLKD, CLKDbをCIBの出力
CI0, CI0bと比較している。これにより、内部クロックC
LKIはＣＩ０よりも、ダミー遅延回路ＤＤＣ１，ＤＤ
Ｃ０の遅延時間分だけ位相が進む。ダミー遅延回路DDC
1, DDC0を、入力バッファCIBと同じ遅延時間になるよう
に構成すれば、その遅延時間を補償できる。すなわち、
CIBの遅延時間が無視できない場合にも、図１７に示し
たように、外部クロックCLKEと位相の合致した内部クロ
ックCLKIが得られる。この時、図１のクロック再生回路
に関して説明したように、クロック入力バッファのオフ
セットを制御するループを持つことにより、高精度な内
部クロックCLKIとなる。さらに、クロック分配系や内部
クロックを受けて動作する回路、例えば後で示すメモリ
への応用例では出力バッファの遅延時間も含むように、
ダミー遅延回路DDC0及びDDC1を構成すれば、それらの遅
延時間も補償できる。

【００２３】次に、以上で説明したクロック再生回路の
応用例を示す。図１１は、シンクロナスＤＲＡＭの構成
例を示している。同図で、CRCはクロック再生回路で、
図１０に示したように構成される。ARY0〜ARY3はメモリ
アレーであり、ワード線WLとデータ線DLの所望の交点に
配置され1個のＭＯＳトランジスタと1個のキャパシタで
構成されたメモリセルMC、データ線DLに接続されたセン
スアンプSA、ワード線WLを駆動するワードドライバWD等
で構成される。また、DOB0及びDOB1はデータ出力バッフ
ァであり、メモリアレーARY0及びARY2から読み出された
データをDOB0で、ARY1及びARY3から読み出されたデータ
をDOB0で出力する。この図では、その他の回路ブロック
は省略している。

【００２４】図１２に示す要部ブロック図に従い、構成
をさらに説明する。ここでは、カラム（Ｙ）系リードパ
ス（データ読み出し経路）の構成例を示している。同図
で、ロウ系（Ｘ）及びライトパス（データ書き込み経
路）は省略している。同図の左側に示した信号名はシン
クロナスＤＲＡＭで標準的に備える入出力端子を示して
いる。端子名の末尾の“b”は反転信号を示している。
クロック入力端子CLKEから入力される外部クロックを基
準として動作することが通常のＤＲＡＭと比べた際の特
徴である。前記外部クロックの入力は、クロックイネー
ブル入力端子CKEbにより制御される。アドレス入力端子
ADDからは、特に制限されないがアドレスマルチ方式
で、ロウアドレス、カラムアドレス、及びバンクアドレ
スが入力される。ロウ及びカラムアドレスを順次入力す
るためにロウアドレスストローブコマンド入力端子RAS
b、カラムアドレスストローブコマンド入力端子CASbを
もつ。スタティック型メモリセルを持ち外部クロックを
基準として動作するシンクロナスＳＲＡＭは、アドレス
マルチ方式では無いので、このRASbとCASbを除いたもの
と考えることができる。他にメモリチップを選択するた
めにチップ選択入力端子CSb、データの書き込みを制御
するためのライトイネーブルコマンド入力端子WEbがあ
る。メモリの出力データはデータ出力端子Doutから出力
されるが、この端子は図示しないデータの入力端子と兼
用されることが多い。上述した入力端子の信号はクロッ
ク入力端子から入力される外部クロックのタイミングに
応じて取り込まれる。

【００２５】ADBはアドレスカウンタの機能を有するア
ドレスバッファ、PYDはプリＹデコーダ、CDはコマンド
デコーダである。また、DLe，DLoはデータ線、SAe，SAo
はデータ線DLe，DLoの信号を増幅するセンスアンプ、YG
e，YGoはセンスアンプSAe，SAoをサブ入出力線SIOe，SI
Ooに接続するＹゲート、IOSe，IOSoはサブ入出力線SIO
e，SIOoをメイン入出力線MIOe，MIOoに接続する入出力
線スイッチ、YDe，YDoはＹ選択線YSe，YSoによりＹゲー
トYGe，YGoを選択するＹデコーダ、MAe，MAoはメイン入
出力線MIOe，MIOoの信号を増幅するメインアンプであ
り、これらは多数設けられるが簡単のため一部のみが示
されている。CRCはクロック再生回路で、図１０に示し
たように構成される。RDCはリードデータ制御回路で、
リードデータラッチRDLe，RDLoとリードデータセレクタ
RDSで構成される。DOBはデータ出力バッファで、データ
出力ラッチDOLとデータ出力ドライバDODで構成される。
リードデータ制御回路RDC及びデータ出力バッファDOBは
それぞれ、1サイクルに出力されるデータのビット数と
同じ個数だけ設けられるが、ここでは簡単のため1個だ
け示している。

【００２６】図１３のタイミングチャートに従い、図１
２のシンクロナスＤＲＡＭのリード動作を説明する。同
図は、2ビットずつプリフェッチしてパイプライン動作
し、ＣＡＳレイテンシCLが2.5で、4ビットのバーストリ
ードを行う場合を示している。外部クロックCLKEの立ち
上がりと立ち下がりの両方のエッジでデータの授受を行
う、いわゆるダブル・データ・レートの動作を示してい
る。アクティベイトコマンドによるロウ系の動作はすで
に完了しているものとする。外部からのクロックエネー
ブル信号CKEbに応じた内部クロックエネーブル信号CKEI
により、クロック再生回路CRCが動作しており、内部ク
ロックCLK0がコマンドデコーダCD等に供給されている。
この内部クロックCLK0は、クロック入力バッファの遅延
時間だけ外部クロックCLKEより位相が遅れており、CLKE
と同じ周期であるが位相差は大きい。この内部クロック
CLK0により、外部信号を入力バッファで受けた信号を取
り込むことで、入力バッファの遅延時間がクロックと他
の信号とで同じように加わり、外部クロックCLKEに合わ
せて外部信号が取り込まれる。CLKEの立ち上がりに合わ
せて、制御信号CSb，RASb，CASb，WEbの組み合わせによ
りリードコマンドRがコマンドデコーダCDに取り込ま
れ、コマンドデコーダCDが制御信号CNT0，CNT1，CNT2，
CNT3，CNT4により各回路ブロックを制御する。リードコ
マンドRと同時に外部アドレスADDのアドレス信号aがア
ドレスバッファADBに取り込まれ、Ｙアドレスのアドレ
ス信号a0，a1がプリＹデコーダPYDへ出力される。ここ
で、a0，a1は先頭アドレスとその次のアドレスであり、
2ビットずつプリフェッチしているので2ビット分のアド
レスが同時に出力される。その1クロックサイクル後
に、プリＹデコーダPYDは最初の2ビット分のプリデコー
ドされたアドレス信号をＹアドレスバスPYAe，PYAoに出
力する。このアドレス信号に従い、ＹデコーダYDe，YDo
がＹ選択線YSe，YSoによりＹゲートYGe，YGoを選択し、
センスアンプSAe，SAoから信号がサブ入出力線SIOe，SI
Oo及び入出力線スイッチIOSe，IOSoを通じてメイン入出
力線MIOe，MIOoに伝達され、メインアンプMAe，MAoで増
幅される。2ビットプリフェッチを行うので、このメモ
リアレー部の動作には1クロックサイクル時間をかけ、1
クロックサイクル後に、メインアンプMAe，MAoは、読み
出されたデータをリードバスRDe，RDoに出力する。その
1クロックサイクル後にリードデータラッチRDLe，RDLo
でデータをラッチし、リードデータセレクタRDSでクロ
ックサイクルの半分毎に切り換えながら、データ出力バ
ッファDOBへ送る。すなわち、リードコマンドが投入さ
れた後の内部クロックCLK0の最初の立ち上がりから2ク
ロックサイクル後にリードデータラッチRDLe，RDLoでデ
ータをラッチする。ここで、クロック再生回路CRCが出
力する内部クロックCLKIによりデータ出力ラッチDOLの
タイミングが制御され、データ出力ドライバDODが出力
データDoutを出力する。このクロック再生回路CRCを図
１０に示したように構成し、ダミー遅延回路DDC0及びDD
C1にデータ出力ラッチDOL及びデータ出力ドライバDODの
遅延時間を含め、内部クロックCLKIを外部クロックCLKE
より位相を進めておくことにより、外部クロックCLKEの
立ち上がりからデータ出力までのクロックアクセス時間
tACを小さくできる。

【００２７】シンクロナスＤＲＡＭは一般に、モジュー
ルなどの実相形態で多数のチップがバスに接続される。
しかも増設のために、モジュールの個数は可変である。
そのため、外部クロックの立ち上がり時間を小さくする
のは困難である。さらに、ここでは図示していないが、
クロック入力バッファ内のＭＯＳトランジスタの静電破
壊防止のために、クロック入力端子とクロック再生回路
との間に設けられるＥＳＤ素子によっても、高周波成分
が減衰するため、立上り時間が大きくなる。本発明によ
るクロック再生回路は、外部クロックの立ち上がり時間
が大きくても精度良く、内部クロックを発生できるの
で、シンクロナスＤＲＡＭのように多数のチップがバス
に接続される半導体装置に好適である。ここでは、シン
クロナスＤＲＡＭに本発明を適用した場合を示したが、
外部クロックに同期してデータの入出力を行う同期式の
メモリであれば、他のメモリでも好適である。例えば、
入力端子と出力端子がそれぞれ交差結合された２つのイ
ンバータ（ＣＭＯＳインバータ、あるいは抵抗負荷型イ
ンバータ）からなるメモリセルを持つ同期式のスタティ
ック・ランダム・アクセス・メモリ（ＳＲＡＭ）に応用し
ても、同様な効果が得られる。

【００２８】図１４は、入力部の構成例を示している。
図１０に示したクロック再生回路で発生する制御電圧Vt
cを、クロック以外の入力バッファで利用する例であ
る。ここでは、入力バッファCIBに、外部アドレスA0, A
1などが入力され、相補な内部アドレス、A0IとA0Ib, A1
IとA1Ibなどを出力する例を示している。Vtcにより入力
バッファを制御することにより、参照電圧Vrefの誤差な
どが補償され、高精度な入力バッファとなる。しかも、
図７から図９に示したような構成の入力バッファを用い
ることにより、タイミング的に高精度な相補信号が得ら
れる。

【００２９】

【発明の効果】クロック入力バッファのオフセットを補
償するループを形成することにより、外部クロックの立
ち上がり時間が大きい場合にも、位相誤差の小さいクロ
ック再生回路を有する半導体装置が実現される。その結
果、高い周波数で動作可能な半導体装置が実現される。

【図面の簡単な説明】

【図１】クロック再生回路の構成例を示す図。

【図２】電圧制御発振器の構成例を示す図。

【図３】位相・周波数比較器の構成例を示す図。

【図４】電圧制御発振器の制御電圧発生回路の構成例を
示す図。

【図５】位相比較器の構成例を示す図。

【図６】入力バッファの制御電圧発生回路の構成例を示
す図。

【図７】クロック入力バッファの構成例を示す図。

【図８】クロック入力バッファの別な構成例を示す図。

【図９】２段の差動増幅器をクロック入力バッファの構
成例を示す図。

【図１０】ダミー遅延回路を用いたクロック再生回路の
構成例を示す図。

【図１１】本発明によるシンクロナスＤＲＡＭの構成例
を示す図。

【図１２】本発明によるシンクロナスＤＲＡＭの要部ブ
ロック図。

【図１３】本発明によるシンクロナスＤＲＡＭの動作タ
イミングを示す図。

【図１４】入力部の構成例を示す図。

【図１５】従来のクロック再生回路の模式的動作波形を
示す図。

【図１６】従来のクロック再生回路の高周波での模式的
動作波形を示す図。

【図１７】本発明によるクロック再生回路の模式的動作
波形を示す図。

【符号の説明】

ADB…アドレスバッファ、 ADD…外部アドレス、 ARY0
〜ARY3…メモリアレー、C11, C12, C21, C22…容量、
CD…コマンドデコーダ、 CIB…クロック入力バッフ
ァ、 CKE…クロック制御信号、 CLKE…外部クロッ
ク、 CLKI…内部クロック、 CL…ＣＡＳレイテンシ、
CP0…入力バッファの制御電圧発生回路、CP1…電圧制
御発振器の制御電圧発生回路、 CRC…クロック再生回
路、 DDE0〜DDE5…全差動遅延回路、 DDC0, DDC1…ダ
ミー遅延回路、 DL，DLe，DLo…データ線、 DOB0，DO
B1，DOB…データ出力バッファ、 DOD…データ出力ドラ
イバ、 DOL…データ出力ラッチ、 Dout…出力デー
タ、 INV1〜INV7, INV10〜INV18, INV20〜INV25…イン
バータ、 IOSe，IOSo…入出力線スイッチ、 MC…メモ
リセル、 MAe，MAo…メインアンプ、 MIOe，MIOo…メ
イン入出力線、 MN0〜MN6, MN1b〜MN3b, MN1t〜MN3t,
MN10, MN11, MN20〜MN22…ＮＭＯＳトランジスタ、 MP
1〜MP8, MP10, MP11, MP20〜MP22…ＰＭＯＳトランジス
タ、 NA10〜NA18, NA20〜NA23…ＮＡＮＤゲート、 PC
0…位相比較器、 PFD1…位相・周波数比較器、 PYA
e，PYAo…Ｙアドレスバス、 PYD…プリＹデコーダ、
R1, R2…抵抗、 RDe，RDo…リードバス、 RDC…リー
ドデータ制御回路、 RDLe，RDLo…リードデータラッ
チ、 RDS…リードデータセレクタ、 SA，SAe，SAo…
センスアンプ、 SIOe，SIOo…サブ入出力線、 tAC…
クロックアクセス時間、 tCK…クロックサイクル時
間、 VCO…電圧制御発振器、 Voc…電圧制御発振器の
制御電圧、 Vtc…入力バッファの制御電圧、 WD…ワ
ードドライバ、 WL…ワード線、 YA…Ｙアドレス、
YDe，YDo…Ｙデコーダ、 YGe，YGo…Ｙゲート、 YS
e，YSo…Ｙ選択線。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｇ０６Ｆ 1/04 ３２０Ｂ (72)発明者関口知紀東京都国分寺市東恋ケ窪一丁目280番地株式会社日立製作所中央研究所内 (72)発明者木村勝高東京都国分寺市東恋ケ窪一丁目280番地株式会社日立製作所中央研究所内

Claims

【特許請求の範囲】

【請求項１】外部クロックの入力端子と、前記外部クロ
ックに同期した内部クロックを発生するクロック再生回
路を有する半導体装置であって、前記クロック再生回路は、前記外部クロックを受けるクロック入力バッファと、前記クロック入力バッファの出力と前記内部クロックと
を受けて位相を比較する第１位相比較器と、前記第１位相比較器の出力に応じて第１制御信号を発生
する第１制御信号発生回路と、前記第１制御信号により発振周波数が制御され前記内部
クロックを出力するための発振回路と、前記クロック入力バッファの出力と前記発振回路の出力
とを受けて位相を比較する第２位相比較器と、前記第２位相比較器の出力に応じて第２制御信号を発生
する第２制御信号発生回路とを含み、前記クロック入力バッファは前記第２制御信号により制
御されることを特長とする半導体装置。
【請求項２】請求項１において、前記発振回路は、前記第１制御信号により遅延時間が制
御される複数の遅延回路を有することを特長とする半導
体装置。
【請求項３】請求項２において、前記複数の遅延回路の
各々は、入力と出力がそれぞれ差動信号であることを特
長とする半導体装置。
【請求項４】請求項１において、前記第１位相比較器
は、周波数を比較する機能を有することを特長とする半
導体装置。
【請求項５】請求項１において、前記第１制御信号発生
回路は、前記第１制御信号を平滑化する容量を含むこと
を特長とする半導体装置。
【請求項６】請求項１において、前記第２位相比較器
は、エネーブル信号に応じて動作を停止する機能を有す
ることを特長とする半導体装置。
【請求項７】請求項１において、前記第２制御信号発生
回路は、前記第２制御信号を平滑化する容量を含むこと
を特長とする半導体装置。
【請求項８】請求項１において、前記第２制御信号発生
回路は、前記第２制御信号を所望の初期電圧に設定する
機能を有することを特長とする半導体装置。
【請求項９】請求項１において、前記クロック入力バッ
ファは、相補な信号を出力することを特長とする半導体
装置。
【請求項１０】請求項１において、前記クロック入力バ
ッファは、差動増幅器を含むことを特長とする半導体装
置。
【請求項１１】請求項１０において、前記差動増幅器
は、前記第２制御信号により制御されることを特長とす
る半導体装置。
【請求項１２】請求項１において、前記半導体装置は、前記発振回路と前記第１位相比較器
との間に設けられた第１遅延回路と、前記発振回路と前
記第２位相比較器との間に設けられた第２遅延回路とを
有し、前記第１遅延回路と前記第２遅延回路の遅延時間は実質
的に同じであることを特長とする半導体装置。
【請求項１３】請求項１２において、前記第１遅延回路
と前記第２遅延回路とは、同一の回路構成であることを
特長とする半導体装置。
【請求項１４】請求項１２において、前記第１遅延回路
と前記第２遅延回路の遅延時間は、前記クロック入力バ
ッファの遅延時間と実質的に同じであることを特長とす
る半導体装置。
【請求項１５】請求項１において、半導体装置外部から
信号が入力され、前記第２制御信号で制御される複数の
入力バッファを有することを特徴とする半導体装置。
【請求項１６】請求項１５において、前記複数の入力バ
ッファの少なくとも一つ以上は、相補な信号を出力する
ことを特長とする半導体装置。
【請求項１７】外部から入力され一定の周期を持つ外部
クロックの入力端子と、前記外部クロックに同期した内
部クロックを発生するクロック再生回路を有する半導体
装置であって、前記クロック再生回路は、前記外部クロックを受け、第１内部パルスと前記第１内
部パルスの反転信号である第２内部パルスを発生するク
ロック入力バッファと、第３内部パルスと前記第３内部パルスと位相が１８０度
異なる第４内部パルスを発生するクロック発生回路と、前記第１内部パルスと前記第３内部パルスの立上りが合
致するがごとく前記クロック発生回路を制御する第１帰
還経路と、前記第２内部パルスと前記第４内部パルスの立上りが合
致するがごとく前記クロック入力バッファを制御する第
２帰還経路とを有することを特長とする半導体装置。
【請求項１８】請求項１７において、前記第２帰還経路
は前記第１帰還経路を包含することを特長とする半導体
装置。
【請求項１９】請求項１から１８のいずれかにおいて、
前記半導体装置は更に、前記外部クロックに応じてデー
タが入力され、前記クロック再生回路により形成された
内部クロックに応じてデータを出力するメモリを含むこ
とを特長とする半導体装置。
【請求項２０】請求項１９において、前記メモリは、１
個のＭＯＳトランジスタと１個のキャパシタで構成され
た複数のダイナミック型メモリセルを含むことを特長と
する半導体装置。