JP2001125664A - 半導体装置 - Google Patents
半導体装置Info
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- JP2001125664A JP2001125664A JP30190699A JP30190699A JP2001125664A JP 2001125664 A JP2001125664 A JP 2001125664A JP 30190699 A JP30190699 A JP 30190699A JP 30190699 A JP30190699 A JP 30190699A JP 2001125664 A JP2001125664 A JP 2001125664A
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- clock
- circuit
- delay circuits
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
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Abstract
(57)【要約】
【課題】従来のＳＭＤと呼ばれるクロック再生回路で
は、精度が低い。 【解決手段】クロック再生回路を、クロック入力バッフ
ァCIBと、複数の遅延回路DE0からなりクロック入力バッ
ファに接続された遅延回路列ODAと、複数の遅延回路DE1
からなり遅延回路列ODAと並列に設けられた遅延回路列E
DAと、遅延回路列EDAに接続され内部クロックを供給す
るクロックドライバCIDと、複数の遅延回路DE1からなり
遅延モニタDDCを介して遅延回路列ODAに接続された遅延
回路列CDAと、複数の遅延回路DE0からなりクロック入力
バッファに接続された遅延回路列RDAと、遅延回路列CDA
の出力と遅延回路列RDAの出力を比較し遅延回路列ODAか
ら遅延回路列EDAへの信号経路を制御する位相比較回路
群PCAとを含んで構成する。 【効果】遅延回路DE0,DE1の遅延時間差(ｔDE0-ｔDE1)を
刻みとしてタイミングが調整され、高精度なクロック再
生回路を有する半導体装置が実現される。
は、精度が低い。 【解決手段】クロック再生回路を、クロック入力バッフ
ァCIBと、複数の遅延回路DE0からなりクロック入力バッ
ファに接続された遅延回路列ODAと、複数の遅延回路DE1
からなり遅延回路列ODAと並列に設けられた遅延回路列E
DAと、遅延回路列EDAに接続され内部クロックを供給す
るクロックドライバCIDと、複数の遅延回路DE1からなり
遅延モニタDDCを介して遅延回路列ODAに接続された遅延
回路列CDAと、複数の遅延回路DE0からなりクロック入力
バッファに接続された遅延回路列RDAと、遅延回路列CDA
の出力と遅延回路列RDAの出力を比較し遅延回路列ODAか
ら遅延回路列EDAへの信号経路を制御する位相比較回路
群PCAとを含んで構成する。 【効果】遅延回路DE0,DE1の遅延時間差(ｔDE0-ｔDE1)を
刻みとしてタイミングが調整され、高精度なクロック再
生回路を有する半導体装置が実現される。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に係り、
特に、外部から入力されるクロック信号に同期した内部
クロック信号を発生するクロック発生回路とそのクロッ
ク発生回路により形成されたクロック信号の半導体装置
への応用に関する。
特に、外部から入力されるクロック信号に同期した内部
クロック信号を発生するクロック発生回路とそのクロッ
ク発生回路により形成されたクロック信号の半導体装置
への応用に関する。
【０００２】
【従来の技術】近年、高速なダイナミック・ランダム・
アクセス・メモリ（ＤＲＡＭ）として、外部から入力さ
れるクロック信号に同期してデータの授受を行うシンク
ロナスＤＲＡＭ（ＳＤＲＡＭ）が一般的になっている。
その動作周波数を向上させクロックサイクル時間を短縮
していく上で、外部クロックが入力されてからデータが
出力されるまでのクロックアクセス時間が問題となる。
メモリコントローラ側でのデータのセットアップ時間を
確保するために、クロックアクセス時間はクロックサイ
クル時間よりも十分短くなければならないためである。
アクセス・メモリ（ＤＲＡＭ）として、外部から入力さ
れるクロック信号に同期してデータの授受を行うシンク
ロナスＤＲＡＭ（ＳＤＲＡＭ）が一般的になっている。
その動作周波数を向上させクロックサイクル時間を短縮
していく上で、外部クロックが入力されてからデータが
出力されるまでのクロックアクセス時間が問題となる。
メモリコントローラ側でのデータのセットアップ時間を
確保するために、クロックアクセス時間はクロックサイ
クル時間よりも十分短くなければならないためである。
【０００３】そこで、クロックの立上りと立下りの両方
のエッジでデータの授受を行うダブル・データ・レート
（ＤＤＲ）ＳＤＲＡＭでは、外部クロック信号からＳＤ
ＲＡＭ内の内部クロックを発生させるクロック発生回路
（またはクロック再生回路とも呼ぶ）により、クロック
アクセス時間を実質的に０としている。
のエッジでデータの授受を行うダブル・データ・レート
（ＤＤＲ）ＳＤＲＡＭでは、外部クロック信号からＳＤ
ＲＡＭ内の内部クロックを発生させるクロック発生回路
（またはクロック再生回路とも呼ぶ）により、クロック
アクセス時間を実質的に０としている。
【０００４】そのためのクロック再生回路としては、１
９９３年インターナショナル・ソリッド−ステート・サ
ーキット・コンファレンスでの技術論文ダイジェスト第
１６０頁から第１６１頁（1993 International Solid-S
tate Circuit Conference Digest of Technical Paper
s, pp. 160-161, Feb. 1993）、及び１９９４年インタ
ーナショナル・ソリッド−ステート・サーキット・コン
ファレンスでの技術論文ダイジェスト第３００頁から第
３０１頁（1994 International Solid-State Circuit C
onference Digest of Technical Papers, pp. 300-301,
Feb. 1994）に示されているような、フェーズ・ロック
ト・ループ（ＰＬＬ）あるいはディレイ・ロックト・ル
ープ（ＤＬＬ）を用いたものがある。これらはフィード
バック回路であるため、位相を合わせるまでに数百サイ
クルも要する。そのため、常に動作させておかなければ
ならず、待機電力が大きくなる。
９９３年インターナショナル・ソリッド−ステート・サ
ーキット・コンファレンスでの技術論文ダイジェスト第
１６０頁から第１６１頁（1993 International Solid-S
tate Circuit Conference Digest of Technical Paper
s, pp. 160-161, Feb. 1993）、及び１９９４年インタ
ーナショナル・ソリッド−ステート・サーキット・コン
ファレンスでの技術論文ダイジェスト第３００頁から第
３０１頁（1994 International Solid-State Circuit C
onference Digest of Technical Papers, pp. 300-301,
Feb. 1994）に示されているような、フェーズ・ロック
ト・ループ（ＰＬＬ）あるいはディレイ・ロックト・ル
ープ（ＤＬＬ）を用いたものがある。これらはフィード
バック回路であるため、位相を合わせるまでに数百サイ
クルも要する。そのため、常に動作させておかなければ
ならず、待機電力が大きくなる。
【０００５】一方、１９９６年インターナショナル・ソ
リッド−ステート・サーキット・コンファレンスでの技
術論文ダイジェスト第３７４頁から第３７５頁（1996 I
nternational Solid-State Circuit Conference Digest
of Technical Papers, pp.374-375, Feb. 1996）で、
待機時に動作を停止させておけるクロック再生回路とし
て、シンクロナス・ミラー・ディレイＳＭＤが提案され
ている。この提案されたシンクロナス・ミラー・ディレ
イＳＭＤは、動作を開始してから２クロックサイクル
で、外部クロックと位相を合わせた内部クロックを発生
できるため、アクティブコマンドにより起動させること
でデータの出力に内部クロックが間に合い、スタンバイ
期間に停止させておくことができることが開示されてい
る。
リッド−ステート・サーキット・コンファレンスでの技
術論文ダイジェスト第３７４頁から第３７５頁（1996 I
nternational Solid-State Circuit Conference Digest
of Technical Papers, pp.374-375, Feb. 1996）で、
待機時に動作を停止させておけるクロック再生回路とし
て、シンクロナス・ミラー・ディレイＳＭＤが提案され
ている。この提案されたシンクロナス・ミラー・ディレ
イＳＭＤは、動作を開始してから２クロックサイクル
で、外部クロックと位相を合わせた内部クロックを発生
できるため、アクティブコマンドにより起動させること
でデータの出力に内部クロックが間に合い、スタンバイ
期間に停止させておくことができることが開示されてい
る。
【０００６】また、このシンクロナス・ミラー・ディレ
イＳＭＤの技術は、特開平８−２３７０９１号公報にも
開示されている。
イＳＭＤの技術は、特開平８−２３７０９１号公報にも
開示されている。
【０００７】なお、１９９６年６月の電子情報通信学会
英文論文誌Ｅ７９−Ｃ、Ｎｏ．６の第７９８頁から第８
０７頁（IEICE Transaction on Electronics, vol. E79
-C,no. 6, pp.798-807, June 1996）の図１（ｂ）に示
されているディジタルＤＬＬも同種のクロック再生回路
である。
英文論文誌Ｅ７９−Ｃ、Ｎｏ．６の第７９８頁から第８
０７頁（IEICE Transaction on Electronics, vol. E79
-C,no. 6, pp.798-807, June 1996）の図１（ｂ）に示
されているディジタルＤＬＬも同種のクロック再生回路
である。
【０００８】また、１９９６年シンポジウム・オン・Ｖ
ＬＳＩサーキットの技術論文ダイジェストの第１９２頁
から第１９３頁（1996 Symposium on VLSI Circuits, D
igest of Technical Papers, pp.192-193, June 1996）
及びインターナショナル・ワークショップ・オン・アド
バンストＬＳＩ's１９９６、スケールド・デバイス／プ
ロセス・アンド・ハイ・パフォーマンス・サーキッツ、
プロシーディングズの第７１から第７５頁（Internatio
nal Workshop on Advanced LSI's 1996, Scaled Device
/Process and High Performance Circuits, Proceeding
s, pp. 71-75,July 1996）に示されているハイアラーキ
カル・フェーズ・ロッキング・ディレイ（ＨＰＬＤ）
と、１９９６年シンポジウム・オン・ＶＬＳＩサーキッ
トの技術論文ダイジェストの第１１２頁から第１１３頁
（1996 Symposium on VLSI Circuits, Digest of Techn
ical Papers, pp. 112-113, June 1996）に示されてい
るネガティブ・ディレイ・サーキット（ＮＤＣ）も、同
様に待機時に動作を停止させておけるクロック再生回路
である。
ＬＳＩサーキットの技術論文ダイジェストの第１９２頁
から第１９３頁（1996 Symposium on VLSI Circuits, D
igest of Technical Papers, pp.192-193, June 1996）
及びインターナショナル・ワークショップ・オン・アド
バンストＬＳＩ's１９９６、スケールド・デバイス／プ
ロセス・アンド・ハイ・パフォーマンス・サーキッツ、
プロシーディングズの第７１から第７５頁（Internatio
nal Workshop on Advanced LSI's 1996, Scaled Device
/Process and High Performance Circuits, Proceeding
s, pp. 71-75,July 1996）に示されているハイアラーキ
カル・フェーズ・ロッキング・ディレイ（ＨＰＬＤ）
と、１９９６年シンポジウム・オン・ＶＬＳＩサーキッ
トの技術論文ダイジェストの第１１２頁から第１１３頁
（1996 Symposium on VLSI Circuits, Digest of Techn
ical Papers, pp. 112-113, June 1996）に示されてい
るネガティブ・ディレイ・サーキット（ＮＤＣ）も、同
様に待機時に動作を停止させておけるクロック再生回路
である。
【０００９】
【発明が解決しようとする課題】前述したシンクロナス
・ミラー・ディレイＳＭＤで、１クロックサイクル分の
遅延時間を生成するのに必要な遅延段列における遅延時
間の変化量は、単位遅延段当たりの遅延時間である。そ
のため、外部クロックと内部クロックのタイミング誤差
は、動作クロックサイクル時間によって異なるが、単位
遅延段当たりの遅延時間と同等になる。また、遅延段数
が切り換わることにより生ずるジッタの大きさが単位遅
延段当たりの遅延時間と同等になる。この単位遅延段当
たりの遅延時間を小さくすることは困難であり、精度に
問題がある。
・ミラー・ディレイＳＭＤで、１クロックサイクル分の
遅延時間を生成するのに必要な遅延段列における遅延時
間の変化量は、単位遅延段当たりの遅延時間である。そ
のため、外部クロックと内部クロックのタイミング誤差
は、動作クロックサイクル時間によって異なるが、単位
遅延段当たりの遅延時間と同等になる。また、遅延段数
が切り換わることにより生ずるジッタの大きさが単位遅
延段当たりの遅延時間と同等になる。この単位遅延段当
たりの遅延時間を小さくすることは困難であり、精度に
問題がある。
【００１０】このようなシンクロナス・ミラー・ディレ
イ（ＳＭＤ）の問題を解決し、外部クロックと内部クロ
ックのタイミング誤差が小さな内部クロックを発生する
クロック再生回路が、特開平８−２３７０９１号公報の
図１２に示されている。このクロック再生回路は、遅延
調整回路により遅延モニタとなる遅延回路を制御して、
タイミング誤差を小さくしようとしている。しかし、こ
の遅延調整回路や外部クロックと内部クロックの位相を
比較する位相比較回路、この位相比較回路の出力を安定
化するフィルタを含む負帰還により遅延回路を制御する
ため、その負帰還に数サイクルかかり、内部クロック発
生タイミングは安定しない。しかも、前述のシンクロナ
ス・ミラー・ディレイ（ＳＭＤ）動作と遅延時間調整動
作を同時に行うため、内部クロック発生過程が複雑にな
る。また、外部クロックに同期した内部クロックを発生
するまでに多くのクロックサイクルを要する。
イ（ＳＭＤ）の問題を解決し、外部クロックと内部クロ
ックのタイミング誤差が小さな内部クロックを発生する
クロック再生回路が、特開平８−２３７０９１号公報の
図１２に示されている。このクロック再生回路は、遅延
調整回路により遅延モニタとなる遅延回路を制御して、
タイミング誤差を小さくしようとしている。しかし、こ
の遅延調整回路や外部クロックと内部クロックの位相を
比較する位相比較回路、この位相比較回路の出力を安定
化するフィルタを含む負帰還により遅延回路を制御する
ため、その負帰還に数サイクルかかり、内部クロック発
生タイミングは安定しない。しかも、前述のシンクロナ
ス・ミラー・ディレイ（ＳＭＤ）動作と遅延時間調整動
作を同時に行うため、内部クロック発生過程が複雑にな
る。また、外部クロックに同期した内部クロックを発生
するまでに多くのクロックサイクルを要する。
【００１１】本発明の目的は、以上に述べたような従来
のＳＭＤの問題を解決し、待機時に動作を停止しておく
ことが可能で、外部クロックと内部クロックのタイミン
グ誤差が小さく、さらにジッタの小さな内部クロックを
短い時間で生成するクロック再生回路を備える半導体装
置を提供することにある。
のＳＭＤの問題を解決し、待機時に動作を停止しておく
ことが可能で、外部クロックと内部クロックのタイミン
グ誤差が小さく、さらにジッタの小さな内部クロックを
短い時間で生成するクロック再生回路を備える半導体装
置を提供することにある。
【００１２】
【課題を解決するための手段】上記目的を達成するため
の代表的な本発明の構成は、外部から入力され一定の周
期を持つ外部クロックの入力端子と、上記外部クロック
と同期した内部クロックを発生するクロック再生回路と
を有する半導体装置において、上記クロック再生回路
を、後述する実施例１の図１に示すように、クロック入
力バッファＣＩＢと、各々第１の遅延時間を持つ複数の
遅延回路ＤＥ０からなり上記クロック入力バッファに接
続された第１の遅延回路列ＯＤＡと、各々第２の遅延時
間を持つ複数の遅延回路ＤＥ１からなり第１の遅延回路
列と並列に設けられた第２の遅延回路列ＥＤＡと、第２
の遅延回路列に接続され内部クロックを供給するクロッ
クドライバＣＩＤと、各々第２の遅延時間を持つ複数の
遅延回路からなり遅延モニタＤＤＣを介して上記第１の
遅延回路列に接続された第３の遅延回路列ＣＤＡと、各
々第１の遅延時間を持つ複数の遅延回路からなり上記ク
ロック入力バッファに接続された第４の遅延回路列ＲＤ
Ａと、上記第３の遅延回路列の出力と上記第４の遅延回
路列の出力を比較し、上記第１の遅延回路列から上記第
２の遅延回路列への信号経路を制御する位相比較回路群
ＰＣＡとを含んで構成することを特徴とするものであ
る。
の代表的な本発明の構成は、外部から入力され一定の周
期を持つ外部クロックの入力端子と、上記外部クロック
と同期した内部クロックを発生するクロック再生回路と
を有する半導体装置において、上記クロック再生回路
を、後述する実施例１の図１に示すように、クロック入
力バッファＣＩＢと、各々第１の遅延時間を持つ複数の
遅延回路ＤＥ０からなり上記クロック入力バッファに接
続された第１の遅延回路列ＯＤＡと、各々第２の遅延時
間を持つ複数の遅延回路ＤＥ１からなり第１の遅延回路
列と並列に設けられた第２の遅延回路列ＥＤＡと、第２
の遅延回路列に接続され内部クロックを供給するクロッ
クドライバＣＩＤと、各々第２の遅延時間を持つ複数の
遅延回路からなり遅延モニタＤＤＣを介して上記第１の
遅延回路列に接続された第３の遅延回路列ＣＤＡと、各
々第１の遅延時間を持つ複数の遅延回路からなり上記ク
ロック入力バッファに接続された第４の遅延回路列ＲＤ
Ａと、上記第３の遅延回路列の出力と上記第４の遅延回
路列の出力を比較し、上記第１の遅延回路列から上記第
２の遅延回路列への信号経路を制御する位相比較回路群
ＰＣＡとを含んで構成することを特徴とするものであ
る。
【００１３】
【発明の実施の形態】以下、本発明に係る半導体装置の
好適な実施の形態につき、具体的な実施例を用いて添付
図面を参照しながら詳細に説明する。
好適な実施の形態につき、具体的な実施例を用いて添付
図面を参照しながら詳細に説明する。
【００１４】＜実施例１＞図１は、本発明に係る半導体
装置の一実施例を示す回路構成図であり、クロック再生
回路である。以下、実施例で述べる各ブロックを構成す
る回路素子は、特に制限されないが、公知のＣＭＯＳ
（相補型ＭＯＳ）やバイポーラトランジスタ等の集積回
路技術によって、単結晶シリコンのような１個の半導体
基板上に形成される。
装置の一実施例を示す回路構成図であり、クロック再生
回路である。以下、実施例で述べる各ブロックを構成す
る回路素子は、特に制限されないが、公知のＣＭＯＳ
（相補型ＭＯＳ）やバイポーラトランジスタ等の集積回
路技術によって、単結晶シリコンのような１個の半導体
基板上に形成される。
【００１５】図１に示すクロック再生回路は、二つの遅
延回路の遅延時間差を刻みとしてタイミングを調整す
る。このクロック再生回路は、クロック入力バッファＣ
ＩＢと、ｎ個の第１の遅延回路ＤＥ０からなる第１の遅
延回路列ＯＤＡと、ｎ個の第２の遅延回路ＤＥ１からな
り第１の遅延回路列と並列に設けられた第２の遅延回路
列ＥＤＡと、内部クロックを供給するクロックドライバ
ＣＩＤと、遅延モニタＤＤＣと、ｎ個の第２の遅延回路
ＤＥ１からなり上記遅延モニタＤＤＣを介して上記第１
の遅延回路列ＯＤＡに接続された第３の遅延回路列ＣＤ
Ａと、ｎ個の第１の遅延回路ＤＥ０からなり上記クロッ
ク入力バッファに接続された第４の遅延回路列ＲＤＡ
と、ｎ個の位相比較器ＰＣからなる位相比較回路群ＰＣ
Ａとで構成されている。
延回路の遅延時間差を刻みとしてタイミングを調整す
る。このクロック再生回路は、クロック入力バッファＣ
ＩＢと、ｎ個の第１の遅延回路ＤＥ０からなる第１の遅
延回路列ＯＤＡと、ｎ個の第２の遅延回路ＤＥ１からな
り第１の遅延回路列と並列に設けられた第２の遅延回路
列ＥＤＡと、内部クロックを供給するクロックドライバ
ＣＩＤと、遅延モニタＤＤＣと、ｎ個の第２の遅延回路
ＤＥ１からなり上記遅延モニタＤＤＣを介して上記第１
の遅延回路列ＯＤＡに接続された第３の遅延回路列ＣＤ
Ａと、ｎ個の第１の遅延回路ＤＥ０からなり上記クロッ
ク入力バッファに接続された第４の遅延回路列ＲＤＡ
と、ｎ個の位相比較器ＰＣからなる位相比較回路群ＰＣ
Ａとで構成されている。
【００１６】このクロック再生回路では、前述の従来の
シンクロナス・ミラー・ディレイＳＭＤと異なり、多数
の回路に共通に入力される信号が無い。従来のＳＭＤで
は、鏡像制御回路内の多数の回路に共通にパルスを入力
して位相を比較するため、その共通なパルスの立上り時
間が大きくなり、位相比較の精度が低下する恐れがあ
る。このクロック再生回路では、二つの遅延回路列の出
力同士を比較するため、そのような問題が生じない。
シンクロナス・ミラー・ディレイＳＭＤと異なり、多数
の回路に共通に入力される信号が無い。従来のＳＭＤで
は、鏡像制御回路内の多数の回路に共通にパルスを入力
して位相を比較するため、その共通なパルスの立上り時
間が大きくなり、位相比較の精度が低下する恐れがあ
る。このクロック再生回路では、二つの遅延回路列の出
力同士を比較するため、そのような問題が生じない。
【００１７】図２に従い、このクロック再生回路の動作
を説明する。クロックイネーブル信号ＣＫＥが高レベル
になると、外部クロックＣＬＫＥはクロック入力バッフ
ァＣＩＢから出力され、第１の遅延回路列ＯＤＡを伝播
し、さらに遅延モニタＤＤＣを通じて第３の遅延回路列
ＣＤＡに入力され、ｎ個の遅延回路ＤＥ１を順次伝播す
る。同時に、クロック入力バッファＣＩＢの出力は、第
４の遅延回路列ＲＤＡにも入力され、ｎ個の遅延回路Ｄ
Ｅ０を順次伝播し、１サイクル後のパルスが第３の遅延
回路列ＣＤＡの出力とほぼ同じタイミングとなる。
を説明する。クロックイネーブル信号ＣＫＥが高レベル
になると、外部クロックＣＬＫＥはクロック入力バッフ
ァＣＩＢから出力され、第１の遅延回路列ＯＤＡを伝播
し、さらに遅延モニタＤＤＣを通じて第３の遅延回路列
ＣＤＡに入力され、ｎ個の遅延回路ＤＥ１を順次伝播す
る。同時に、クロック入力バッファＣＩＢの出力は、第
４の遅延回路列ＲＤＡにも入力され、ｎ個の遅延回路Ｄ
Ｅ０を順次伝播し、１サイクル後のパルスが第３の遅延
回路列ＣＤＡの出力とほぼ同じタイミングとなる。
【００１８】第３の遅延回路列ＣＤＡの出力ノードＮＣ
１〜ＮＣｎのパルスと、第４の遅延回路列ＲＤＡの出力
ノードＮＲ１〜ＮＲｎのパルスが、位相比較回路群ＰＣ
Ａに入力され、位相比較器ＰＣでそれぞれ比較される。
ここでは、出力ノードＮＣ２とＮＲ２でパルスがほぼ同
時に立ち上がる場合を示している。その結果、位相比較
回路群ＰＣＡの出力ＮＰ１〜ＮＰｎのうち、出力ＮＰ２
だけがハイレベルとなる。
１〜ＮＣｎのパルスと、第４の遅延回路列ＲＤＡの出力
ノードＮＲ１〜ＮＲｎのパルスが、位相比較回路群ＰＣ
Ａに入力され、位相比較器ＰＣでそれぞれ比較される。
ここでは、出力ノードＮＣ２とＮＲ２でパルスがほぼ同
時に立ち上がる場合を示している。その結果、位相比較
回路群ＰＣＡの出力ＮＰ１〜ＮＰｎのうち、出力ＮＰ２
だけがハイレベルとなる。
【００１９】これにより、第２の遅延回路列ＥＤＡ内で
スイッチＳＷが制御され、第１の遅延回路列ＯＤＡ内で
遅延回路ＤＥ０を伝播してきたパルスが、ノードＮＯ２
から第２の遅延回路列ＥＤＡ内の遅延回路ＤＥ１へ乗り
換える。そして、第２の遅延回路列ＥＤＡの出力を、ク
ロックドライバＣＩＤが増幅して内部クロックＣＬＫＩ
として出力する。
スイッチＳＷが制御され、第１の遅延回路列ＯＤＡ内で
遅延回路ＤＥ０を伝播してきたパルスが、ノードＮＯ２
から第２の遅延回路列ＥＤＡ内の遅延回路ＤＥ１へ乗り
換える。そして、第２の遅延回路列ＥＤＡの出力を、ク
ロックドライバＣＩＤが増幅して内部クロックＣＬＫＩ
として出力する。
【００２０】次に、この動作により得られる内部クロッ
クＣＬＫＩのタイミングを考える。入力バッファの遅延
時間をｔCIB、クロックドライバの遅延時間をｔCIDと
し、遅延モニタＤＤＣの遅延時間をｔDDC とする。ま
た、遅延回路ＤＥ０, ＤＥ１の遅延時間をそれぞれｔDE
0, ｔDE1とする。また、第３遅延回路列ＣＤＡと第４の
遅延回路列ＲＤＡの出力が、１からｎまでのいずれかの
整数ｉに対して、出力ノードＮＣｉとＮＲｉで同時に立
ち上がるとすると、次の式(1)で表され、式(2)のように
なる。
クＣＬＫＩのタイミングを考える。入力バッファの遅延
時間をｔCIB、クロックドライバの遅延時間をｔCIDと
し、遅延モニタＤＤＣの遅延時間をｔDDC とする。ま
た、遅延回路ＤＥ０, ＤＥ１の遅延時間をそれぞれｔDE
0, ｔDE1とする。また、第３遅延回路列ＣＤＡと第４の
遅延回路列ＲＤＡの出力が、１からｎまでのいずれかの
整数ｉに対して、出力ノードＮＣｉとＮＲｉで同時に立
ち上がるとすると、次の式(1)で表され、式(2)のように
なる。
【００２１】 ｔCIB＋ｎ・ｔDE0＋ｔDDC＋ｉ・ｔDE1＝ｔCK＋ｔCIB＋ｉ・ｔDE0 …(1) ｔCK＝ｔDDC＋ｎ・ｔDE0−ｉ・(ｔDE0−ｔDE1) …(2) 外部クロックＣＬＫＥから内部クロックＣＬＫＩまでの
遅延時間ｔD は、次の式(3)のように表せる。
遅延時間ｔD は、次の式(3)のように表せる。
【００２２】 ｔD ＝ｔCIB＋(ｎ−ｉ)・ｔDE0＋ｉ・ｔDE1＋ｔCID ＝ｔCIB＋n・ｔDE0−ｉ・(ｔDE0−ｔDE1)＋ｔCID …（３） 式（２）と式(3)から、次の式(4)が得られる。
【００２３】 ｔD ＝ｔCK−(ｔDDC−ｔCIB−ｔCID) …(4) ここで、ｔNDを次の式(5)のようにすると、式(4)は式
(6)で表される。
(6)で表される。
【００２４】ｔND＝ｔDDC−ｔCIB−ｔCID …(5) ｔD ＝ｔCK−ｔND …(6) したがって、内部クロックＣＬＫＩは外部クロックＣＬ
ＫＥに対し、前倒し時間ｔNDだけ実効的に早いパルスと
なる。この前倒し時間ｔNDは、クロックサイクル時間ｔ
CKに依らず一定に保たれ、これを出力回路の遅延時間と
同等にすることにより、クロックアクセス時間を実効的
に０にできる。
ＫＥに対し、前倒し時間ｔNDだけ実効的に早いパルスと
なる。この前倒し時間ｔNDは、クロックサイクル時間ｔ
CKに依らず一定に保たれ、これを出力回路の遅延時間と
同等にすることにより、クロックアクセス時間を実効的
に０にできる。
【００２５】ただし、動作可能なクロックサイクル時間
ｔCK の範囲は、次の式(7)に示す範囲であるから、式
(2)より、式(8)となる。
ｔCK の範囲は、次の式(7)に示す範囲であるから、式
(2)より、式(8)となる。
【００２６】 １≦ｉ≦ｎ …(7) ｔDDC＋ｎ・ｔDE1≦ｔCK≦ｔDDC＋ｎ・ｔDE0−(ｔDE0−ｔDE1) …(8) 上記式(2)に示されるように、クロックサイクル時間ｔC
K から所望の前倒し時間ｔNDだけ引いて遅らせるために
必要な遅延時間を、遅延回路ＤＥ０，ＤＥ１の遅延時間
差(ｔDE0−ｔDE1)の何倍であるか求めている。
K から所望の前倒し時間ｔNDだけ引いて遅らせるために
必要な遅延時間を、遅延回路ＤＥ０，ＤＥ１の遅延時間
差(ｔDE0−ｔDE1)の何倍であるか求めている。
【００２７】この遅延時間測定法は、米国特許第５，２
２９，６６８号（USP5,229,668）に開示されている概念
を用いている。その結果に応じて、式(3)に示されるよ
うに、内部クロックを再生するパスの遅延時間を、遅延
時間差(ｔDE0−ｔDE1)を刻みとして制御している。遅延
時間差(ｔDE0−ｔDE1)は、遅延回路の最小遅延時間に限
定されず小さくできるため、このクロック再生回路では
非常に小さな時間刻みでタイミングが制御され、高精度
な内部クロックＣＬＫＩが得られる。
２９，６６８号（USP5,229,668）に開示されている概念
を用いている。その結果に応じて、式(3)に示されるよ
うに、内部クロックを再生するパスの遅延時間を、遅延
時間差(ｔDE0−ｔDE1)を刻みとして制御している。遅延
時間差(ｔDE0−ｔDE1)は、遅延回路の最小遅延時間に限
定されず小さくできるため、このクロック再生回路では
非常に小さな時間刻みでタイミングが制御され、高精度
な内部クロックＣＬＫＩが得られる。
【００２８】なお、図２では、遅延回路ＤＥ０の遅延時
間ｔDE0が遅延回路ＤＥ１の遅延時間ｔDE1よりも大きい
場合を示しているが、遅延時間ｔDE0よりも遅延時間ｔD
E1が大きくても、遅延時間差を刻みとしてタイミングが
制御される。
間ｔDE0が遅延回路ＤＥ１の遅延時間ｔDE1よりも大きい
場合を示しているが、遅延時間ｔDE0よりも遅延時間ｔD
E1が大きくても、遅延時間差を刻みとしてタイミングが
制御される。
【００２９】以上に説明したクロック再生回路の具体的
回路構成を以下に示す。図３は、図１中の第１及び第２
の遅延回路列ＯＤＡ，ＥＤＡからなるタイミング再生部
の構成例を示している。遅延回路列ＯＤＡは、ｎ個の遅
延回路ＤＥＯ１〜ＤＥＯｎが直列接続されている。遅延
回路ＤＥＯ１〜ＤＥＯｎは、それぞれ２個のＮＡＮＤゲ
ートと負荷容量調整用トランジスタで構成されている。
回路構成を以下に示す。図３は、図１中の第１及び第２
の遅延回路列ＯＤＡ，ＥＤＡからなるタイミング再生部
の構成例を示している。遅延回路列ＯＤＡは、ｎ個の遅
延回路ＤＥＯ１〜ＤＥＯｎが直列接続されている。遅延
回路ＤＥＯ１〜ＤＥＯｎは、それぞれ２個のＮＡＮＤゲ
ートと負荷容量調整用トランジスタで構成されている。
【００３０】一方、遅延回路列ＥＤＡはｎ個の遅延回路
ＤＥＥ１〜ＤＥＥｎが直列接続されている。遅延回路Ｄ
ＥＥ１〜ＤＥＥｎは、それぞれ３個のＮＡＮＤゲートと
負荷容量調整用トランジスタで構成されており、位相比
較回路群の出力ＮＰ１〜ＮＰｎに応じて信号経路を切り
換えるスイッチ機能を有する。そのために、ＮＡＮＤゲ
ートを用いており、論理的にはインバータで良い部分に
も、入力の一方を電源電圧ＶＣＣとしたＮＡＮＤゲート
を用いて、立上りと立下りの遅延時間を揃えている。
ＤＥＥ１〜ＤＥＥｎが直列接続されている。遅延回路Ｄ
ＥＥ１〜ＤＥＥｎは、それぞれ３個のＮＡＮＤゲートと
負荷容量調整用トランジスタで構成されており、位相比
較回路群の出力ＮＰ１〜ＮＰｎに応じて信号経路を切り
換えるスイッチ機能を有する。そのために、ＮＡＮＤゲ
ートを用いており、論理的にはインバータで良い部分に
も、入力の一方を電源電圧ＶＣＣとしたＮＡＮＤゲート
を用いて、立上りと立下りの遅延時間を揃えている。
【００３１】さらに、これらとプロセスや電源電圧など
に対する遅延時間の変動を揃えるため、遅延回路ＤＥＯ
１〜ＤＥＯｎもＮＡＮＤゲートを用いて構成している。
遅延回路ＤＥＯ１〜ＤＥＯｎ，ＤＥＥ１〜ＤＥＥｎの負
荷容量調整用ＭＯＳトランジスタの寸法設定により、そ
れぞれの遅延時間を所望の値に設定できる。
に対する遅延時間の変動を揃えるため、遅延回路ＤＥＯ
１〜ＤＥＯｎもＮＡＮＤゲートを用いて構成している。
遅延回路ＤＥＯ１〜ＤＥＯｎ，ＤＥＥ１〜ＤＥＥｎの負
荷容量調整用ＭＯＳトランジスタの寸法設定により、そ
れぞれの遅延時間を所望の値に設定できる。
【００３２】遅延回路ＤＥＥ１〜ＤＥＥｎの出力は次段
のみに接続されているのに対し、遅延回路ＤＥＯ２〜Ｄ
ＥＯｎの出力は次段に加え、遅延回路ＤＥＥ１〜ＤＥＥ
（ｎ−１）にも入力されているので、遅延回路ＤＥＯ１
〜ＤＥＯｎの遅延時間を遅延回路ＤＥＥ１〜ＤＥＥｎよ
りも大きくすることは、比較的小さな寸法の負荷容量調
整用ＭＯＳトランジスタで実現できる。
のみに接続されているのに対し、遅延回路ＤＥＯ２〜Ｄ
ＥＯｎの出力は次段に加え、遅延回路ＤＥＥ１〜ＤＥＥ
（ｎ−１）にも入力されているので、遅延回路ＤＥＯ１
〜ＤＥＯｎの遅延時間を遅延回路ＤＥＥ１〜ＤＥＥｎよ
りも大きくすることは、比較的小さな寸法の負荷容量調
整用ＭＯＳトランジスタで実現できる。
【００３３】図４は、第３及び第４の遅延回路列ＣＤ
Ａ，ＲＤＡと位相比較回路群ＰＣＡからなるタイミング
比較部の構成例を示している。遅延回路列ＣＤＡ，ＲＤ
Ａは、それぞれ遅延回路ＤＥＣ１〜ＤＥＣｎ，ＤＥＲ１
〜ＤＥＲｎの直列接続である。これらも、遅延回路ＤＥ
Ｏ１〜ＤＥＯｎと同様に、それぞれ２個のＮＡＮＤゲー
トと負荷容量調整用トランジスタで構成されており、負
荷容量調整用ＭＯＳトランジスタの寸法設定により、遅
延回路ＤＥＣ１〜ＤＥＣｎは遅延回路ＤＥＥ１〜ＤＥＥ
ｎと同じ遅延時間に、遅延回路ＤＥＲ１〜ＤＥＲｎは遅
延回路ＤＥＯ１〜ＤＥＯｎと同じ遅延時間になるよう設
定する。遅延回路ＤＥＣ１〜ＤＥＣｎの遅延時間を遅延
回路ＤＥＲ１〜ＤＥＲｎよりも小さくするとき、場合に
よっては、遅延回路ＤＥＣ１〜ＤＥＣｎの負荷容量調整
用ＭＯＳトランジスタはなくても良い。
Ａ，ＲＤＡと位相比較回路群ＰＣＡからなるタイミング
比較部の構成例を示している。遅延回路列ＣＤＡ，ＲＤ
Ａは、それぞれ遅延回路ＤＥＣ１〜ＤＥＣｎ，ＤＥＲ１
〜ＤＥＲｎの直列接続である。これらも、遅延回路ＤＥ
Ｏ１〜ＤＥＯｎと同様に、それぞれ２個のＮＡＮＤゲー
トと負荷容量調整用トランジスタで構成されており、負
荷容量調整用ＭＯＳトランジスタの寸法設定により、遅
延回路ＤＥＣ１〜ＤＥＣｎは遅延回路ＤＥＥ１〜ＤＥＥ
ｎと同じ遅延時間に、遅延回路ＤＥＲ１〜ＤＥＲｎは遅
延回路ＤＥＯ１〜ＤＥＯｎと同じ遅延時間になるよう設
定する。遅延回路ＤＥＣ１〜ＤＥＣｎの遅延時間を遅延
回路ＤＥＲ１〜ＤＥＲｎよりも小さくするとき、場合に
よっては、遅延回路ＤＥＣ１〜ＤＥＣｎの負荷容量調整
用ＭＯＳトランジスタはなくても良い。
【００３４】位相比較回路群ＰＣＡは、（ｎ＋１）個の
位相比較器ＰＣＰ０〜ＰＣＰｎとｎ個のＡＮＤ回路ＰＡ
Ｄ１〜ＰＡＤｎから構成される。位相比較器ＰＣＰ０〜
ＰＣＰｎは、二つの入力の立上りを比較し、入力がロウ
レベルとなってもその結果を保持する。このタイミング
比較部の構成では、位相比較のタイミングが位相比較器
毎に異なるので、このように自動的に比較結果を保持す
る位相比較器が好適である。隣接する位相比較器の比較
結果を、ＡＮＤ回路ＰＡＤ１〜ＰＡＤｎで論理をとるこ
とにより、どこで立上りタイミングが同じになるか検出
できる。
位相比較器ＰＣＰ０〜ＰＣＰｎとｎ個のＡＮＤ回路ＰＡ
Ｄ１〜ＰＡＤｎから構成される。位相比較器ＰＣＰ０〜
ＰＣＰｎは、二つの入力の立上りを比較し、入力がロウ
レベルとなってもその結果を保持する。このタイミング
比較部の構成では、位相比較のタイミングが位相比較器
毎に異なるので、このように自動的に比較結果を保持す
る位相比較器が好適である。隣接する位相比較器の比較
結果を、ＡＮＤ回路ＰＡＤ１〜ＰＡＤｎで論理をとるこ
とにより、どこで立上りタイミングが同じになるか検出
できる。
【００３５】以上述べたように、遅延時間の設定は、そ
れぞれ負荷容量調整用トランジスタで行うことができ
る。これにより、遅延時間ｔDE0 に設定すべき遅延回路
ＤＥＯ１〜ＤＥＯｎ，ＤＥＲ１〜ＤＥＲｎ間の遅延時間
差及び遅延時間ｔDE1 に設定すべき遅延回路ＤＥＥ１〜
ＤＥＥｎ，ＤＥＣ１〜ＤＥＣｎ間の遅延時間差は、タイ
ミングを制御する刻みである遅延時間差（ｔDE0−ｔDE
1）よりも小さくすることができる。
れぞれ負荷容量調整用トランジスタで行うことができ
る。これにより、遅延時間ｔDE0 に設定すべき遅延回路
ＤＥＯ１〜ＤＥＯｎ，ＤＥＲ１〜ＤＥＲｎ間の遅延時間
差及び遅延時間ｔDE1 に設定すべき遅延回路ＤＥＥ１〜
ＤＥＥｎ，ＤＥＣ１〜ＤＥＣｎ間の遅延時間差は、タイ
ミングを制御する刻みである遅延時間差（ｔDE0−ｔDE
1）よりも小さくすることができる。
【００３６】さらに、遅延回路列としての遅延時間差
が、タイミング制御の刻みよりも小さくなるよう、遅延
時間ｔDE0 に設定すべき遅延回路ＤＥＯ１〜ＤＥＯｎ，
ＤＥＲ１〜ＤＥＲｎ間の遅延時間差及び遅延時間ｔDE1
に設定すべき遅延回路ＤＥＥ１〜ＤＥＥｎ，ＤＥＣ１〜
ＤＥＣｎ間の遅延時間差を、遅延回路列内の遅延回路数
ｎに対し、（ｔDE0−ｔDE1）／ｎよりも小さくすること
が望ましい。
が、タイミング制御の刻みよりも小さくなるよう、遅延
時間ｔDE0 に設定すべき遅延回路ＤＥＯ１〜ＤＥＯｎ，
ＤＥＲ１〜ＤＥＲｎ間の遅延時間差及び遅延時間ｔDE1
に設定すべき遅延回路ＤＥＥ１〜ＤＥＥｎ，ＤＥＣ１〜
ＤＥＣｎ間の遅延時間差を、遅延回路列内の遅延回路数
ｎに対し、（ｔDE0−ｔDE1）／ｎよりも小さくすること
が望ましい。
【００３７】＜実施例２＞本実施例では、ここまで説明
してきたクロック再生回路を発展させ、階層構成とする
ことにより、クロックサイクル時間の広い範囲で動作可
能としたクロック再生回路について説明する。図５に、
本実施例のクロック再生回路の回路構成を示す。図１に
示したクロック再生回路と同様な、クロック入力バッフ
ァＣＩＢ、遅延モニタＤＤＣ、クロックドライバＣＩ
Ｄ、第１から第４の遅延回路列ＯＤＡ，ＥＤＡ，ＣＤ
Ａ，ＲＤＡ、位相比較回路群ＰＣＡに加え、粗調用遅延
モニタＤＭＣ、モニタ用遅延回路列ＤＤＡ、進行方向遅
延回路列ＦＤＡ、制御回路群ＭＣＡ、逆方向遅延回路列
ＢＤＡ、バッファ回路ＣＢＭ，ＣＢＢ，ＣＢＲが設けら
れている。進行方向遅延回路列ＦＤＡと逆方向遅延回路
列ＢＤＡ及び制御回路群ＭＣＡにより粗調整を行い、第
１から第４の遅延回路列ＯＤＡ，ＥＤＡ，ＣＤＡ，ＲＤ
Ａ及び位相比較回路群ＰＣＡにより微調整を行う。
してきたクロック再生回路を発展させ、階層構成とする
ことにより、クロックサイクル時間の広い範囲で動作可
能としたクロック再生回路について説明する。図５に、
本実施例のクロック再生回路の回路構成を示す。図１に
示したクロック再生回路と同様な、クロック入力バッフ
ァＣＩＢ、遅延モニタＤＤＣ、クロックドライバＣＩ
Ｄ、第１から第４の遅延回路列ＯＤＡ，ＥＤＡ，ＣＤ
Ａ，ＲＤＡ、位相比較回路群ＰＣＡに加え、粗調用遅延
モニタＤＭＣ、モニタ用遅延回路列ＤＤＡ、進行方向遅
延回路列ＦＤＡ、制御回路群ＭＣＡ、逆方向遅延回路列
ＢＤＡ、バッファ回路ＣＢＭ，ＣＢＢ，ＣＢＲが設けら
れている。進行方向遅延回路列ＦＤＡと逆方向遅延回路
列ＢＤＡ及び制御回路群ＭＣＡにより粗調整を行い、第
１から第４の遅延回路列ＯＤＡ，ＥＤＡ，ＣＤＡ，ＲＤ
Ａ及び位相比較回路群ＰＣＡにより微調整を行う。
【００３８】モニタ用遅延回路列ＤＤＡは、第１の遅延
回路列ＯＤＡと同じく、ｎ個の第１の遅延回路ＤＥ０か
ら構成される。進行方向遅延回路列ＦＤＡはｍ個の第１
の遅延回路ＤＥ０から構成され、逆方向遅延回路列ＢＤ
Ａはｍ個の第１の遅延回路ＤＥ０に加え、第２の遅延回
路列ＥＤＡと同様に、パルスの経路を切り換えるスイッ
チ機能を有する。制御回路群ＭＣＡは、ｍ個の位相比較
器ＰＣを有する。バッファ回路ＣＢＭ，ＣＢＢ，ＣＢＲ
は、それぞれエネーブル信号ＣＥＭ，ＣＥＢ，ＣＥＲに
より制御され、共通な入力Ｎ０に応じてパルスを駆動す
る。
回路列ＯＤＡと同じく、ｎ個の第１の遅延回路ＤＥ０か
ら構成される。進行方向遅延回路列ＦＤＡはｍ個の第１
の遅延回路ＤＥ０から構成され、逆方向遅延回路列ＢＤ
Ａはｍ個の第１の遅延回路ＤＥ０に加え、第２の遅延回
路列ＥＤＡと同様に、パルスの経路を切り換えるスイッ
チ機能を有する。制御回路群ＭＣＡは、ｍ個の位相比較
器ＰＣを有する。バッファ回路ＣＢＭ，ＣＢＢ，ＣＢＲ
は、それぞれエネーブル信号ＣＥＭ，ＣＥＢ，ＣＥＲに
より制御され、共通な入力Ｎ０に応じてパルスを駆動す
る。
【００３９】このクロック再生回路の動作を、図６に従
い説明する。クロックイネーブル信号ＣＫＥが高レベル
になると、外部クロックＣＬＫＥは、クロック入力バッ
ファＣＩＢから遅延モニタＤＭＣ及びモニタ用遅延回路
列ＤＤＡを通じて、進行方向遅延回路列ＦＤＡに入力さ
れる。進行方向遅延回路列ＦＤＡ内のｍ個の遅延回路Ｄ
Ｅ０はパルスを順次伝播し、出力ノードＮＦ１〜ＮＦｍ
のパルスが制御回路群ＭＣＡに入力される。
い説明する。クロックイネーブル信号ＣＫＥが高レベル
になると、外部クロックＣＬＫＥは、クロック入力バッ
ファＣＩＢから遅延モニタＤＭＣ及びモニタ用遅延回路
列ＤＤＡを通じて、進行方向遅延回路列ＦＤＡに入力さ
れる。進行方向遅延回路列ＦＤＡ内のｍ個の遅延回路Ｄ
Ｅ０はパルスを順次伝播し、出力ノードＮＦ１〜ＮＦｍ
のパルスが制御回路群ＭＣＡに入力される。
【００４０】２サイクル目から、バッファ回路ＣＢＭが
ノードＮ０Ｍにパルスを駆動し、制御回路群ＭＣＡ内の
位相比較器ＰＣにより、進行方向遅延回路列ＦＤＡの出
力ＮＦ１〜ＮＦｍと立ち上がりのタイミングが比較され
る。ここでは、出力ＮＦ２が立ち上がってから出力ＮＦ
３が立ち上がるまでの間にノードＮ０Ｍが立ち上がる場
合を示しており、制御回路群ＭＣＡの出力ＮＭ１〜ＮＭ
ｍのうちＮＭ３だけがハイレベルとなる。これにより、
ノードＮ０Ｂから逆方向遅延回路ＢＤＡへの信号経路が
選択される。
ノードＮ０Ｍにパルスを駆動し、制御回路群ＭＣＡ内の
位相比較器ＰＣにより、進行方向遅延回路列ＦＤＡの出
力ＮＦ１〜ＮＦｍと立ち上がりのタイミングが比較され
る。ここでは、出力ＮＦ２が立ち上がってから出力ＮＦ
３が立ち上がるまでの間にノードＮ０Ｍが立ち上がる場
合を示しており、制御回路群ＭＣＡの出力ＮＭ１〜ＮＭ
ｍのうちＮＭ３だけがハイレベルとなる。これにより、
ノードＮ０Ｂから逆方向遅延回路ＢＤＡへの信号経路が
選択される。
【００４１】３サイクル目から、バッファ回路ＣＢＢが
ノードＮ０Ｂにパルスを駆動し、逆方向遅延回路ＢＤＡ
内の遅延回路ＤＥ０が順次パルスを伝播し、タイミング
を粗調整したパルスをノードＮＢ０へ出力する。このパ
ルスが第１の遅延回路列ＯＤＡに入力され、第１から第
４の遅延回路列ＯＤＡ，ＥＤＡ，ＣＤＡ，ＲＤＡ及び位
相比較回路群ＰＣＡが、図２を用いて説明したような動
作を行う。すなわち、第１の遅延回路列ＯＤＡに入力さ
れたパルスは、第１の遅延回路列ＯＤＡ内の遅延回路Ｄ
Ｅ０を伝播し、さらに遅延モニタＤＤＣを通じて第３の
遅延回路列ＣＤＡに入力され、ｎ個の遅延回路ＤＥ１を
順次伝播する。
ノードＮ０Ｂにパルスを駆動し、逆方向遅延回路ＢＤＡ
内の遅延回路ＤＥ０が順次パルスを伝播し、タイミング
を粗調整したパルスをノードＮＢ０へ出力する。このパ
ルスが第１の遅延回路列ＯＤＡに入力され、第１から第
４の遅延回路列ＯＤＡ，ＥＤＡ，ＣＤＡ，ＲＤＡ及び位
相比較回路群ＰＣＡが、図２を用いて説明したような動
作を行う。すなわち、第１の遅延回路列ＯＤＡに入力さ
れたパルスは、第１の遅延回路列ＯＤＡ内の遅延回路Ｄ
Ｅ０を伝播し、さらに遅延モニタＤＤＣを通じて第３の
遅延回路列ＣＤＡに入力され、ｎ個の遅延回路ＤＥ１を
順次伝播する。
【００４２】４サイクル目から、バッファ回路ＣＢＲか
ら第４の遅延回路列ＲＤＡにもパルスが入力され、第３
の遅延回路列ＣＤＡの出力と第４の遅延回路列ＲＤＡの
出力が位相比較回路群ＰＣＡでそれぞれ比較される。こ
こでは、第３の遅延回路列の出力ＮＣ２と第４の遅延回
路列の出力ＮＲ２でパルスがほぼ同時に立ち上がる場合
を示している。その結果、位相比較回路群ＰＣＡの出力
ＮＰ１〜ＮＰｎのうちＮＰ２だけがハイレベルとなる。
ら第４の遅延回路列ＲＤＡにもパルスが入力され、第３
の遅延回路列ＣＤＡの出力と第４の遅延回路列ＲＤＡの
出力が位相比較回路群ＰＣＡでそれぞれ比較される。こ
こでは、第３の遅延回路列の出力ＮＣ２と第４の遅延回
路列の出力ＮＲ２でパルスがほぼ同時に立ち上がる場合
を示している。その結果、位相比較回路群ＰＣＡの出力
ＮＰ１〜ＮＰｎのうちＮＰ２だけがハイレベルとなる。
【００４３】これにより、第２の遅延回路列ＥＤＡ内で
スイッチＳＷが制御され、第１の遅延回路列ＯＤＡ内で
遅延回路ＤＥ０を伝播してきたパルスが、ノードＮＯ２
から第２の遅延回路列ＥＤＡ内の遅延回路ＤＥ１へ乗り
換える。そして、第２の遅延回路列ＥＤＡの出力を、ク
ロックドライバＣＩＤが増幅して内部クロックＣＬＫＩ
として出力する。
スイッチＳＷが制御され、第１の遅延回路列ＯＤＡ内で
遅延回路ＤＥ０を伝播してきたパルスが、ノードＮＯ２
から第２の遅延回路列ＥＤＡ内の遅延回路ＤＥ１へ乗り
換える。そして、第２の遅延回路列ＥＤＡの出力を、ク
ロックドライバＣＩＤが増幅して内部クロックＣＬＫＩ
として出力する。
【００４４】この動作により得られる内部クロックＣＬ
ＫＩのタイミングを考える。入力バッファＣＩＢの遅延
時間をｔCIB、クロックドライバＣＩＤの遅延時間をｔC
IDとし、遅延モニタＤＤＣの遅延時間をｔDDC とする。
また、遅延回路ＤＥ０，ＤＥ１の遅延時間をそれぞれｔ
DE0，ｔDE1とする。さらに、遅延モニタＤＭＣの遅延時
間をｔDMC、バッファ回路ＣＢＭ，ＣＢＢ、ＣＢＲの遅
延時間をｔCB とする。１からｍまでのいずれかの整数
ｊに対して、進行方向遅延回路列ＦＤＡの出力ＮＦ(ｊ
−１)が立ち上がってから出力ＮＦｊが立ち上がるまで
にノードＮ０Ｍが立ち上がるとすると、次の式(9)と式
(10)が成り立つ。
ＫＩのタイミングを考える。入力バッファＣＩＢの遅延
時間をｔCIB、クロックドライバＣＩＤの遅延時間をｔC
IDとし、遅延モニタＤＤＣの遅延時間をｔDDC とする。
また、遅延回路ＤＥ０，ＤＥ１の遅延時間をそれぞれｔ
DE0，ｔDE1とする。さらに、遅延モニタＤＭＣの遅延時
間をｔDMC、バッファ回路ＣＢＭ，ＣＢＢ、ＣＢＲの遅
延時間をｔCB とする。１からｍまでのいずれかの整数
ｊに対して、進行方向遅延回路列ＦＤＡの出力ＮＦ(ｊ
−１)が立ち上がってから出力ＮＦｊが立ち上がるまで
にノードＮ０Ｍが立ち上がるとすると、次の式(9)と式
(10)が成り立つ。
【００４５】 ｔCIB＋ｔDMC＋ｎ・ｔDE0＋(ｊ-１)・ｔDE0＜ｔCK＋ｔCIB＋ｔCB …(9) ｔCK＋ｔCIB＋ｔCB＜ｔCIB＋ｔDMC＋ｎ・ｔDE0＋ｊ・ｔDE0 …(10) 外部クロックＣＬＫＥから逆方向遅延回路列ＢＤＡの出
力までの遅延時間ｔD0は、次の式(11)で表せる。また、
式(9)、式(10)と式(11)から、式(12)が得られる。ただ
し、式(12)における遅延時間ｔND0は式(13)で表され
る。
力までの遅延時間ｔD0は、次の式(11)で表せる。また、
式(9)、式(10)と式(11)から、式(12)が得られる。ただ
し、式(12)における遅延時間ｔND0は式(13)で表され
る。
【００４６】ｔD0＝ｔCIB＋ｔCB＋ｊ・ｔDE0 …(11) ｔCK−ｔND0−ｔDE0＜ｔD0＜ｔCK−ｔND0 …(12) ｔND0＝ｔDMC＋ｎ・ｔDE0−２・ｔCB …(13) このように、逆方向遅延回路列ＢＤＡの出力は、遅延回
路ＤＥ０の遅延時間ｔDE0 を刻みとしてタイミングが調
整される。ただし、この動作が可能なクロックサイクル
時間ｔCKの範囲は、整数ｊが次の式(14)の範囲であるか
ら、式(9) と式(10)から式(15)で表される。
路ＤＥ０の遅延時間ｔDE0 を刻みとしてタイミングが調
整される。ただし、この動作が可能なクロックサイクル
時間ｔCKの範囲は、整数ｊが次の式(14)の範囲であるか
ら、式(9) と式(10)から式(15)で表される。
【００４７】 １≦ｊ≦ｍ …(14) ｔDMC−ｔCB＋ｎ・ｔDE0≦ｔCK≦ｔDMC−ｔCB＋(ｎ＋ｍ)・ｔDE0 …(15) また、第３遅延回路列ＣＤＡと第４の遅延回路列ＲＤＡ
の出力が、１からｎまでのいずれかの整数ｉに対して、
ＮＣｉとＮＲｉで同時に立ち上がるとすると、次の式(1
6)で表され、式(17)となる。
の出力が、１からｎまでのいずれかの整数ｉに対して、
ＮＣｉとＮＲｉで同時に立ち上がるとすると、次の式(1
6)で表され、式(17)となる。
【００４８】 ｔD0＋ｎ・ｔDE0＋ｔDDC＋ｉ・ｔDE1＝２・ｔCK＋ｔCIB＋ｔCB＋ｉ・ｔDE0 …(16) ２・ｔCK＝ｔD0＋ｎ・ｔDE0＋ｔDDC−ｔCIB−ｔCB−ｉ・(ｔDE0−ｔDE1) …(17) 外部クロックＣＬＫＥから内部クロックＣＬＫＩまでの
遅延時間ｔD1は、次の式(18)で表され、式(17)と式(18)
から、式(19)となる。
遅延時間ｔD1は、次の式(18)で表され、式(17)と式(18)
から、式(19)となる。
【００４９】 ｔD1＝ｔD0＋(ｎ−ｉ)・ｔDE0＋ｉ・ｔDE1＋ｔCID ＝ｔD0＋ｎ・ｔDE0−ｉ・(ｔDE0−ｔDE1)＋ｔCID …(18) ｔD1＝２・ｔCK−(ｔDDC−ｔCIB−ｔCB−ｔCID) …(19) ここで、ｔND1を次の式(20)とすると、上式(19)は式(2
1)と表せる。
1)と表せる。
【００５０】 ｔND1＝ｔDDC−ｔCIB−ｔCB−ｔCID …(20) ｔD1 ＝２・ｔCK−ｔND1 …(21) したがって、内部クロックＣＬＫＩは外部クロックＣＬ
ＫＥに対し、前倒し時間ｔND1だけ実効的に早いパルス
となる。この前倒し時間ｔND1は、クロックサイクル時
間ｔCKに依らず一定に保たれ、これを出力回路の遅延時
間と同等にすることにより、クロックアクセス時間を実
効的に０にできる。
ＫＥに対し、前倒し時間ｔND1だけ実効的に早いパルス
となる。この前倒し時間ｔND1は、クロックサイクル時
間ｔCKに依らず一定に保たれ、これを出力回路の遅延時
間と同等にすることにより、クロックアクセス時間を実
効的に０にできる。
【００５１】このクロック再生回路では、遅延回路ＤＥ
０の遅延時間ｔDE0 を刻みとして粗調整を行うことによ
り、式(15)に表されるように、比較的小さい回路規模で
長いクロックサイクル時間でも動作可能である。さら
に、図１に示したクロック再生回路と同様に、遅延回路
ＤＥ０，ＤＥ１の遅延時間差（ｔDE0−ｔDE1）を刻みと
して微調整を行っているので、高精度にタイミングが調
整された内部クロックＣＬＫＩが得られる。
０の遅延時間ｔDE0 を刻みとして粗調整を行うことによ
り、式(15)に表されるように、比較的小さい回路規模で
長いクロックサイクル時間でも動作可能である。さら
に、図１に示したクロック再生回路と同様に、遅延回路
ＤＥ０，ＤＥ１の遅延時間差（ｔDE0−ｔDE1）を刻みと
して微調整を行っているので、高精度にタイミングが調
整された内部クロックＣＬＫＩが得られる。
【００５２】以上に説明したクロック再生回路の粗調整
部の具体的回路構成を図７に示す。この回路と、図３及
び図４に示した回路を組合わせて、図５に示したような
クロック再生回路が実現される。進行方向遅延回路列Ｆ
ＤＡと逆方向遅延回路列ＢＤＡは、それぞれｍ個の遅延
回路ＤＥＦ１〜ＤＥＦｍとＤＥＢ１〜ＤＥＢｍが直列接
続されて構成されている。遅延回路ＤＥＦ１〜ＤＥＦｍ
とＤＥＢ１〜ＤＥＢｍは、それぞれ２個のＮＡＮＤゲー
トと負荷容量調整用トランジスタで構成されており、負
荷調整用トランジスタのサイズを調整することにより、
これらが所望の遅延時間ｔDE0を持つようにできる。
部の具体的回路構成を図７に示す。この回路と、図３及
び図４に示した回路を組合わせて、図５に示したような
クロック再生回路が実現される。進行方向遅延回路列Ｆ
ＤＡと逆方向遅延回路列ＢＤＡは、それぞれｍ個の遅延
回路ＤＥＦ１〜ＤＥＦｍとＤＥＢ１〜ＤＥＢｍが直列接
続されて構成されている。遅延回路ＤＥＦ１〜ＤＥＦｍ
とＤＥＢ１〜ＤＥＢｍは、それぞれ２個のＮＡＮＤゲー
トと負荷容量調整用トランジスタで構成されており、負
荷調整用トランジスタのサイズを調整することにより、
これらが所望の遅延時間ｔDE0を持つようにできる。
【００５３】制御回路群ＭＣＡは、それぞれ（ｍ＋１）
個のアービタＡＲＢ０〜ＡＲＢｍとＳＲラッチＳＲＬ０
〜ＳＲＬｍ及びｍ個のＡＮＤ回路ＭＡＤ１〜ＭＡＤｍか
ら構成される。アービタＡＲＢ０〜ＡＲＢｍは、それぞ
れ2個のＮＡＮＤゲートからなり、二つの入力の立上り
を比較する。それらの出力を、ＳＲラッチＳＲＬ０〜Ｓ
ＲＬｍで保持する。これらのアービタの入力の一方は共
通にノードＮ０Ｍに接続されており、ノードＮ０Ｍの立
上りで全アービタの出力が確定するため、ラッチを共通
な制御信号Ｎ０Ｍｂで制御できる。このような構成にす
ることにより、図４に示した位相比較器を用いるより
も、回路規模を小さくできる。
個のアービタＡＲＢ０〜ＡＲＢｍとＳＲラッチＳＲＬ０
〜ＳＲＬｍ及びｍ個のＡＮＤ回路ＭＡＤ１〜ＭＡＤｍか
ら構成される。アービタＡＲＢ０〜ＡＲＢｍは、それぞ
れ2個のＮＡＮＤゲートからなり、二つの入力の立上り
を比較する。それらの出力を、ＳＲラッチＳＲＬ０〜Ｓ
ＲＬｍで保持する。これらのアービタの入力の一方は共
通にノードＮ０Ｍに接続されており、ノードＮ０Ｍの立
上りで全アービタの出力が確定するため、ラッチを共通
な制御信号Ｎ０Ｍｂで制御できる。このような構成にす
ることにより、図４に示した位相比較器を用いるより
も、回路規模を小さくできる。
【００５４】以上に説明した本実施例のクロック再生回
路は、二つのパルスの立ち上がりタイミングを比較する
ことにより動作を行っている。これを、二つのパルスの
立ち下がりのタイミングを比較する構成にしても、これ
まで説明してきたような効果を持つクロック再生回路を
実現できる。その場合、例えば図７中のアービタを２個
のＮＡＮＤゲートではなくＮＯＲゲートにより構成す
る。
路は、二つのパルスの立ち上がりタイミングを比較する
ことにより動作を行っている。これを、二つのパルスの
立ち下がりのタイミングを比較する構成にしても、これ
まで説明してきたような効果を持つクロック再生回路を
実現できる。その場合、例えば図７中のアービタを２個
のＮＡＮＤゲートではなくＮＯＲゲートにより構成す
る。
【００５５】＜実施例３＞次に、以上で説明したクロッ
ク再生回路の応用例を示す。図８は、データ・レート
（ＤＤＲ）ＳＤＲＡＭ要部のブロック図であり、カラム
（Ｙ）系リードパス（データ読み出し経路）の構成例を
示している。同図で、ロウ（Ｘ）系及びライトパス（デ
ータ書き込み経路）は省略している。
ク再生回路の応用例を示す。図８は、データ・レート
（ＤＤＲ）ＳＤＲＡＭ要部のブロック図であり、カラム
（Ｙ）系リードパス（データ読み出し経路）の構成例を
示している。同図で、ロウ（Ｘ）系及びライトパス（デ
ータ書き込み経路）は省略している。
【００５６】図８において、ＣＫＢはクロックバッファ
を示し、クロックバッファＣＫＢはクロックイネーブル
入力端子ＣＫＥｂにより制御され、外部クロックＣＬＫ
Ｅを増幅して内部クロックＣＬＫ０を駆動する。ＣＤは
コマンドデコーダで、コマンドを入力端子ＣＳｂ，ＲＡ
Ｓｂ，ＣＡＳｂ，ＷＥｂから取り込み、制御信号ＣＮＴ
０〜ＣＮＴ４を発生し、各回路ブロックの動作を制御す
る。ＣＳｂ，ＲＡＳｂ，ＣＡＳｂ，ＷＥｂは、それぞれ
チップセレクト，ロウアドレスストローブ，カラムアド
レスストローブ，ライトイネーブルに相当する信号端子
である。なおここで、信号名の末尾の“ｂ”は、バー信
号を示している。
を示し、クロックバッファＣＫＢはクロックイネーブル
入力端子ＣＫＥｂにより制御され、外部クロックＣＬＫ
Ｅを増幅して内部クロックＣＬＫ０を駆動する。ＣＤは
コマンドデコーダで、コマンドを入力端子ＣＳｂ，ＲＡ
Ｓｂ，ＣＡＳｂ，ＷＥｂから取り込み、制御信号ＣＮＴ
０〜ＣＮＴ４を発生し、各回路ブロックの動作を制御す
る。ＣＳｂ，ＲＡＳｂ，ＣＡＳｂ，ＷＥｂは、それぞれ
チップセレクト，ロウアドレスストローブ，カラムアド
レスストローブ，ライトイネーブルに相当する信号端子
である。なおここで、信号名の末尾の“ｂ”は、バー信
号を示している。
【００５７】ＡＤＢはアドレスカウンタの機能を有する
アドレスバッファであり、アドレス入力端子ＡＤＤか
ら、ロウアドレス、カラムアドレス、及びバンクアドレ
スを取り込む。ＰＹＤはプリＹデコーダである。また、
ＤＬｅ，ＤＬｏはデータ線、ＳＡｅ，ＳＡｏはデータ線
ＤＬｅ，ＤＬｏの信号を増幅するセンスアンプ、ＹＧ
ｅ，ＹＧｏはセンスアンプＳＡｅ，ＳＡｏをサブ入出力
線ＳＩＯｅ，ＳＩＯｏに接続するＹゲート、ＩＯＳｅ，
ＩＯＳｏはサブ入出力線ＳＩＯｅ，ＳＩＯｏをメイン入
出力線ＭＩＯｅ，ＭＩＯｏに接続する入出力線スイッ
チ、ＹＤｅ，ＹＤｏはＹ選択線ＹＳｅ，ＹＳｏによりＹ
ゲートＹＧｅ，ＹＧｏを選択するＹデコーダ、ＭＡｅ，
ＭＡｏはメイン入出力線ＭＩＯｅ，ＭＩＯｏの信号を増
幅するメインアンプであり、これらは多数設けられるが
簡単のため一部のみが示されている。
アドレスバッファであり、アドレス入力端子ＡＤＤか
ら、ロウアドレス、カラムアドレス、及びバンクアドレ
スを取り込む。ＰＹＤはプリＹデコーダである。また、
ＤＬｅ，ＤＬｏはデータ線、ＳＡｅ，ＳＡｏはデータ線
ＤＬｅ，ＤＬｏの信号を増幅するセンスアンプ、ＹＧ
ｅ，ＹＧｏはセンスアンプＳＡｅ，ＳＡｏをサブ入出力
線ＳＩＯｅ，ＳＩＯｏに接続するＹゲート、ＩＯＳｅ，
ＩＯＳｏはサブ入出力線ＳＩＯｅ，ＳＩＯｏをメイン入
出力線ＭＩＯｅ，ＭＩＯｏに接続する入出力線スイッ
チ、ＹＤｅ，ＹＤｏはＹ選択線ＹＳｅ，ＹＳｏによりＹ
ゲートＹＧｅ，ＹＧｏを選択するＹデコーダ、ＭＡｅ，
ＭＡｏはメイン入出力線ＭＩＯｅ，ＭＩＯｏの信号を増
幅するメインアンプであり、これらは多数設けられるが
簡単のため一部のみが示されている。
【００５８】ＣＲＣはクロック再生回路であり、図１あ
るいは図５に示したように構成される。ＲＤＣはリード
データ制御回路であり、リードデータラッチＲＤＬｅ，
ＲＤＬｏとリードデータセレクタＲＤＳで構成される。
ＤＯＢはデータ出力バッファであり、データ出力ラッチ
ＤＯＬとデータ出力ドライバＤＯＤで構成される。リー
ドデータ制御回路ＲＤＣ及びデータ出力バッファＤＯＢ
はそれぞれ、１サイクルに出力されるデータのビット数
と同じ個数だけ設けられるが、ここでは簡単のため１個
だけ示している。
るいは図５に示したように構成される。ＲＤＣはリード
データ制御回路であり、リードデータラッチＲＤＬｅ，
ＲＤＬｏとリードデータセレクタＲＤＳで構成される。
ＤＯＢはデータ出力バッファであり、データ出力ラッチ
ＤＯＬとデータ出力ドライバＤＯＤで構成される。リー
ドデータ制御回路ＲＤＣ及びデータ出力バッファＤＯＢ
はそれぞれ、１サイクルに出力されるデータのビット数
と同じ個数だけ設けられるが、ここでは簡単のため１個
だけ示している。
【００５９】メモリの出力データはデータ出力端子Ｄou
t から出力されるが、通常この端子は図示しないデータ
の入力端子と兼用される。ＤＳＢはデータストローブ出
力バッファであり、データストローブ制御回路ＤＳＣと
データストローブ出力ドライバＤＳＤで構成され、デー
タをメモリコントローラで取り込むためのストローブ信
号ＤＳを出力する。この端子も、メモリが書き込みデー
タを取り込むタイミングを制御する図示しないストロー
ブ端子と、通常は兼用される。
t から出力されるが、通常この端子は図示しないデータ
の入力端子と兼用される。ＤＳＢはデータストローブ出
力バッファであり、データストローブ制御回路ＤＳＣと
データストローブ出力ドライバＤＳＤで構成され、デー
タをメモリコントローラで取り込むためのストローブ信
号ＤＳを出力する。この端子も、メモリが書き込みデー
タを取り込むタイミングを制御する図示しないストロー
ブ端子と、通常は兼用される。
【００６０】図９のタイミングチャートに従い、図８の
ＤＤＲ ＳＤＲＡＭのリード動作を説明する。ＤＤＲ
ＳＤＲＡＭは、２ビットずつプリフェッチしてパイプラ
イン動作し、外部クロックＣＬＫＥの立上りと立下りの
両方のエッジでデータを出力する。ここでは、ロウ系ア
クティベイト動作からリード動作までのコマンドインタ
ーバルｔRCD が２クロックサイクル、ＣＡＳレイテンシ
ＣＬも２で、４ビットのバーストリードを行う場合を示
している。
ＤＤＲ ＳＤＲＡＭのリード動作を説明する。ＤＤＲ
ＳＤＲＡＭは、２ビットずつプリフェッチしてパイプラ
イン動作し、外部クロックＣＬＫＥの立上りと立下りの
両方のエッジでデータを出力する。ここでは、ロウ系ア
クティベイト動作からリード動作までのコマンドインタ
ーバルｔRCD が２クロックサイクル、ＣＡＳレイテンシ
ＣＬも２で、４ビットのバーストリードを行う場合を示
している。
【００６１】外部からのクロックエネーブル信号ＣＫＥ
ｂにより、クロックバッファＣＫＢが動作しており、内
部クロックＣＬＫ０がコマンドデコーダＣＤ等に供給さ
れている。クロックバッファＣＫＢは内部クロックと外
部クロックとのタイミングを合わせる機能を持たず、こ
の内部クロックＣＬＫ０は外部クロックＣＬＫＥと同じ
周期であるが位相差は大きい。外部クロックＣＬＫＥの
立ち上がりに合わせ、制御信号ＣＳｂ，ＲＡＳｂ，ＣＡ
Ｓｂ，ＷＥｂの組み合わせによりアクティベイトコマン
ドＡがコマンドデコーダＣＤに取り込まれ、ロウ系の動
作が行われる。また、クロック再生回路ＣＲＣが起動さ
れる。
ｂにより、クロックバッファＣＫＢが動作しており、内
部クロックＣＬＫ０がコマンドデコーダＣＤ等に供給さ
れている。クロックバッファＣＫＢは内部クロックと外
部クロックとのタイミングを合わせる機能を持たず、こ
の内部クロックＣＬＫ０は外部クロックＣＬＫＥと同じ
周期であるが位相差は大きい。外部クロックＣＬＫＥの
立ち上がりに合わせ、制御信号ＣＳｂ，ＲＡＳｂ，ＣＡ
Ｓｂ，ＷＥｂの組み合わせによりアクティベイトコマン
ドＡがコマンドデコーダＣＤに取り込まれ、ロウ系の動
作が行われる。また、クロック再生回路ＣＲＣが起動さ
れる。
【００６２】その２サイクル後に、リードコマンドＲが
コマンドデコーダＣＤに取り込まれ、コマンドデコーダ
ＣＤが制御信号ＣＮＴ０，ＣＮＴ１，ＣＮＴ２，ＣＮＴ
３，ＣＮＴ４により各回路ブロックを制御する。
コマンドデコーダＣＤに取り込まれ、コマンドデコーダ
ＣＤが制御信号ＣＮＴ０，ＣＮＴ１，ＣＮＴ２，ＣＮＴ
３，ＣＮＴ４により各回路ブロックを制御する。
【００６３】また、クロックエネーブル信号ＣＫＥによ
りクロック再生回路ＣＲＣが起動される。リードコマン
ドＲと同時に外部アドレスＡＤＤのアドレス信号ａがア
ドレスバッファＡＤＢに取り込まれ、Ｙアドレスのアド
レス信号ａ０，ａ１がプリＹデコーダＰＹＤへ出力され
る。ここで、アドレス信号ａ０，ａ１は先頭アドレスと
その次のアドレスであり、２ビットずつプリフェッチし
ているので２サイクル分のアドレスが同時に出力され
る。そして、プリＹデコーダＰＹＤは最初の２サイクル
分のプリデコードされたアドレス信号をＹアドレスバス
ＰＹＡｅ，ＰＹＡｏに出力する。
りクロック再生回路ＣＲＣが起動される。リードコマン
ドＲと同時に外部アドレスＡＤＤのアドレス信号ａがア
ドレスバッファＡＤＢに取り込まれ、Ｙアドレスのアド
レス信号ａ０，ａ１がプリＹデコーダＰＹＤへ出力され
る。ここで、アドレス信号ａ０，ａ１は先頭アドレスと
その次のアドレスであり、２ビットずつプリフェッチし
ているので２サイクル分のアドレスが同時に出力され
る。そして、プリＹデコーダＰＹＤは最初の２サイクル
分のプリデコードされたアドレス信号をＹアドレスバス
ＰＹＡｅ，ＰＹＡｏに出力する。
【００６４】このアドレス信号に従い、ＹデコーダＹＤ
ｅ，ＹＤｏがＹ選択線ＹＳｅ，ＹＳｏによりＹゲートＹ
Ｇｅ，ＹＧｏを選択し、センスアンプＳＡｅ，ＳＡｏか
ら信号がサブ入出力線ＳＩＯｅ，ＳＩＯｏ及び入出力線
スイッチＩＯＳｅ，ＩＯＳｏを通じてメイン入出力線Ｍ
ＩＯｅ，ＭＩＯｏに伝達され、メインアンプＭＡｅ，Ｍ
Ａｏで増幅されリードバスＲＤｅ，ＲＤｏに出力され
る。リードデータラッチＲＤＬｅ，ＲＤＬｏがデータを
ラッチし、リードデータセレクタＲＤＳで切り換えなが
ら、データ出力バッファＤＯＢへ送る。
ｅ，ＹＤｏがＹ選択線ＹＳｅ，ＹＳｏによりＹゲートＹ
Ｇｅ，ＹＧｏを選択し、センスアンプＳＡｅ，ＳＡｏか
ら信号がサブ入出力線ＳＩＯｅ，ＳＩＯｏ及び入出力線
スイッチＩＯＳｅ，ＩＯＳｏを通じてメイン入出力線Ｍ
ＩＯｅ，ＭＩＯｏに伝達され、メインアンプＭＡｅ，Ｍ
Ａｏで増幅されリードバスＲＤｅ，ＲＤｏに出力され
る。リードデータラッチＲＤＬｅ，ＲＤＬｏがデータを
ラッチし、リードデータセレクタＲＤＳで切り換えなが
ら、データ出力バッファＤＯＢへ送る。
【００６５】ここで、アクティベイトコマンドＡを取り
込んだ外部クロックＣＬＫＥの立ち上がりから３クロッ
クサイクル後、すなわちリードコマンドから１サイクル
後、外部クロックＣＬＫＥから前倒しのタイミングで内
部クロックＣＬＫＩが出力される。この内部クロックＣ
ＬＫＩにより、データストローブ出力バッファＤＳＢを
制御して、データストローブＤＳが駆動される。データ
ストローブＤＳは、プリアンブルと呼ばれる１サイクル
分ロウレベルとなり、その後はクロックＣＬＫＥとタイ
ミングを合わせてハイレベルとロウレベルを繰り返す。
また、カラムレイテンシＣＬに合わせ、データ出力ラッ
チＤＯＬのタイミングが制御され、データ出力ドライバ
ＤＯＤが出力データＤout を出力する。
込んだ外部クロックＣＬＫＥの立ち上がりから３クロッ
クサイクル後、すなわちリードコマンドから１サイクル
後、外部クロックＣＬＫＥから前倒しのタイミングで内
部クロックＣＬＫＩが出力される。この内部クロックＣ
ＬＫＩにより、データストローブ出力バッファＤＳＢを
制御して、データストローブＤＳが駆動される。データ
ストローブＤＳは、プリアンブルと呼ばれる１サイクル
分ロウレベルとなり、その後はクロックＣＬＫＥとタイ
ミングを合わせてハイレベルとロウレベルを繰り返す。
また、カラムレイテンシＣＬに合わせ、データ出力ラッ
チＤＯＬのタイミングが制御され、データ出力ドライバ
ＤＯＤが出力データＤout を出力する。
【００６６】このように、外部クロックＣＬＫＥとタイ
ミングを合わせた内部クロックＣＬＫＩをデータ出力の
制御に用いることにより、外部クロックＣＬＫＥの立ち
上がりからデータ出力までのクロックアクセス時間ｔAC
を実効的に０にできる。
ミングを合わせた内部クロックＣＬＫＩをデータ出力の
制御に用いることにより、外部クロックＣＬＫＥの立ち
上がりからデータ出力までのクロックアクセス時間ｔAC
を実効的に０にできる。
【００６７】本発明によるクロック再生回路は、クロッ
クエネーブル信号ＣＬＫＥを投入してから数クロックサ
イクル遅れで内部クロックＣＬＫＩを発生させることが
できるので、このようにアクティベイトコマンドが外部
から投入されてからクロック再生回路を起動することが
でき、待機時の消費電力を小さくできる。
クエネーブル信号ＣＬＫＥを投入してから数クロックサ
イクル遅れで内部クロックＣＬＫＩを発生させることが
できるので、このようにアクティベイトコマンドが外部
から投入されてからクロック再生回路を起動することが
でき、待機時の消費電力を小さくできる。
【００６８】例えば、図９に示したように、ロウ系アク
ティベイト動作からリード動作までのコマンドインター
バルｔRCD とＣＡＳレイテンシＣＬの合計が４の時、ク
ロック再生回路ＣＲＣが３クロックサイクル遅れで内部
クロックＣＬＫＩを発生させても、データストローブ及
びデータの出力に間に合う。
ティベイト動作からリード動作までのコマンドインター
バルｔRCD とＣＡＳレイテンシＣＬの合計が４の時、ク
ロック再生回路ＣＲＣが３クロックサイクル遅れで内部
クロックＣＬＫＩを発生させても、データストローブ及
びデータの出力に間に合う。
【００６９】なお、ＣＡＳレイテンシにクロック再生が
間に合う場合には、アクティベイトコマンドではなくリ
ードコマンドからクロック再生回路を起動しておくこと
により、ロウ系動作が行われた後でカラム系動作が入力
されない、いわゆるアクティブスタンバイ状態での消費
電流を小さくできる。
間に合う場合には、アクティベイトコマンドではなくリ
ードコマンドからクロック再生回路を起動しておくこと
により、ロウ系動作が行われた後でカラム系動作が入力
されない、いわゆるアクティブスタンバイ状態での消費
電流を小さくできる。
【００７０】一方、コマンドデコーダなどに供給する内
部クロックを、クロック再生回路ＣＲＣを用いずにクロ
ックバッファＣＫＢで発生させることにより、外部から
クロックエネーブル信号ＣＫＥｂによりクロックバッフ
ァが起動されたらすぐに動作を開始できる。
部クロックを、クロック再生回路ＣＲＣを用いずにクロ
ックバッファＣＫＢで発生させることにより、外部から
クロックエネーブル信号ＣＫＥｂによりクロックバッフ
ァが起動されたらすぐに動作を開始できる。
【００７１】なお、図８では、コマンドデコーダＣＤ等
に用いる内部クロックＣＬＫ０を発生するクロックバッ
ファＣＫＢと、出力バッファＤＯＢに用いる内部クロッ
クＣＬＫＩを発生するクロック再生回路ＣＲＣが独立し
ているように示したが、部分的に共有することも可能で
ある。例えば、外部クロックＣＬＫＥが小振幅伝送され
ている場合に、チップ内の一般的な動作電圧と同じ電圧
振幅にするための差動アンプを共有化できる。それによ
り、回路規模を削減し、消費電力とレイアウト面積を低
減できる。
に用いる内部クロックＣＬＫ０を発生するクロックバッ
ファＣＫＢと、出力バッファＤＯＢに用いる内部クロッ
クＣＬＫＩを発生するクロック再生回路ＣＲＣが独立し
ているように示したが、部分的に共有することも可能で
ある。例えば、外部クロックＣＬＫＥが小振幅伝送され
ている場合に、チップ内の一般的な動作電圧と同じ電圧
振幅にするための差動アンプを共有化できる。それによ
り、回路規模を削減し、消費電力とレイアウト面積を低
減できる。
【００７２】以上、本発明の好適な実施例について説明
したが、本発明は前記実施例に限定されることなく、本
発明の精神を逸脱しない範囲内において種種の設計変更
をなし得ることは勿論である。前記実施例では、シンク
ロナスＤＲＡＭに本発明を適用した場合を示したが、外
部クロックに同期してデータの入出力を行う同期式のメ
モリであれば、他のメモリでも好適に適用できる。例え
ば、入力端子と出力端子がそれぞれ交差結合された２つ
のインバータ（ＣＭＯＳインバータ、あるいは抵抗負荷
型インバータ）からなるメモリセルを持つ同期式のスタ
ティック・ランダム・アクセス・メモリ（ＳＲＡＭ）に応
用しても、同様な効果が得られる。
したが、本発明は前記実施例に限定されることなく、本
発明の精神を逸脱しない範囲内において種種の設計変更
をなし得ることは勿論である。前記実施例では、シンク
ロナスＤＲＡＭに本発明を適用した場合を示したが、外
部クロックに同期してデータの入出力を行う同期式のメ
モリであれば、他のメモリでも好適に適用できる。例え
ば、入力端子と出力端子がそれぞれ交差結合された２つ
のインバータ（ＣＭＯＳインバータ、あるいは抵抗負荷
型インバータ）からなるメモリセルを持つ同期式のスタ
ティック・ランダム・アクセス・メモリ（ＳＲＡＭ）に応
用しても、同様な効果が得られる。
【００７３】
【発明の効果】前述した実施例から明らかなように、本
発明によれば、遅延回路の遅延時間の差を刻みとしてタ
イミングを調整して、外部クロックをその周期に応じて
遅延させて内部クロックを発生させる機能を有すること
により、回路規模が小さく、待機時に動作を停止してお
くことが可能で、外部クロックとの誤差が小さく、なお
かつ動作周波数範囲が広いクロック再生回路が実現され
る。その結果、高速に動作し消費電力が小さい半導体装
置が実現される。
発明によれば、遅延回路の遅延時間の差を刻みとしてタ
イミングを調整して、外部クロックをその周期に応じて
遅延させて内部クロックを発生させる機能を有すること
により、回路規模が小さく、待機時に動作を停止してお
くことが可能で、外部クロックとの誤差が小さく、なお
かつ動作周波数範囲が広いクロック再生回路が実現され
る。その結果、高速に動作し消費電力が小さい半導体装
置が実現される。
【図１】本発明に係る半導体装置の一実施例を示す図で
あり、クロック再生回路のブロック図である。
あり、クロック再生回路のブロック図である。
【図２】図１のクロック再生回路の動作例を示すタイミ
ングチャートである。
ングチャートである。
【図３】図１のクロック再生回路におけるタイミング再
生部の具体的構成例を示す図である。
生部の具体的構成例を示す図である。
【図４】図１のクロック再生回路におけるタイミング比
較部の具体的構成例を示す図である。
較部の具体的構成例を示す図である。
【図５】本発明に係る半導体装置の別の実施例を示す図
であり、粗調整部を設けたクロック再生回路のブロック
図である。
であり、粗調整部を設けたクロック再生回路のブロック
図である。
【図６】図５の粗調整部を設けたクロック再生回路の動
作を示すタイミングチャートである。
作を示すタイミングチャートである。
【図７】図５のクロック再生回路における粗調整部の具
体的構成例を示す図である。
体的構成例を示す図である。
【図８】本発明に係る半導体装置のまた別の実施例を示
す図であり、図１または図５のクロック再生回路をダブ
ル・データ・レート（ＤＤＲ）ＳＤＲＡＭに適用した要
部ブロック図である。
す図であり、図１または図５のクロック再生回路をダブ
ル・データ・レート（ＤＤＲ）ＳＤＲＡＭに適用した要
部ブロック図である。
【図９】図８のＤＤＲ ＳＤＲＡＭの動作タイミングを
示す図である。
示す図である。
ＡＤＢ…アドレスバッファ、ＡＤＤ…外部アドレス、Ａ
ＲＢ０〜ＡＲＢｍ…制御回路内のアービタ、ＢＤＡ…逆
方向遅延回路列、ＢＤＥ１〜ＢＤＥｍ…逆方向遅延回路
列内の遅延回路、ＣＤ…コマンドデコーダ、ＣＤＡ…第
3の遅延回路列、ＣＩＢ…クロック入力バッファ、ＣＩ
Ｄ…クロックドライバ、ＣＫＢ…クロックバッファ、Ｃ
ＫＥ…クロック制御信号、ＣＫＥｂ…ＳＤＲＡＭのクロ
ックエネーブル信号、ＣＬ…ＣＡＳレイテンシ、ＣＬＫ
０…クロックバッファＣＫＢにより出力される内部クロ
ック、ＣＬＫＥ…外部クロック、ＣＬＫＩ，ＣＬＫＩ２
…内部クロック、ＣＮＴ０，ＣＮＴ１，ＣＮＴ２，ＣＮ
Ｔ３，ＣＮＴ４…制御信号、ＣＲＣ…クロック再生回
路、ＣＳｂ，ＲＡＳｂ，ＣＡＳｂ，ＷＥｂ…ＳＤＲＡＭ
の制御信号、ＤＤＣ，ＤＭＣ…遅延モニタ、ＤＥ０，Ｄ
Ｅ１，ＤＥＲ１〜ＤＥＲｎ，ＤＥＣ１〜ＤＥＣｎ…遅延
回路、ＤＬｅ，ＤＬｏ…データ線、ＤＯＢ０，ＤＯＢ
１，ＤＯＢ…データ出力バッファ、ＤＯＤ…データ出力
ドライバ、ＤＯＬ…データ出力ラッチ、Ｄout…出力デ
ータ、ＥＤＡ…第2の遅延回路列、ＦＤＡ…進行方向遅
延回路列、ＦＤＥ０〜ＦＤＥｍ…進行方向遅延回路列内
の遅延回路、ＩＮＶ０，ＩＮＶ１，ＩＮＶ２…インバー
タ、ＩＯＳｅ，ＩＯＳｏ…入出力線スイッチ、ＭＡｅ，
ＭＡｏ…メインアンプ、ＭＣＣ…制御回路、ＭＩＯｅ，
ＭＩＯｏ…メイン入出力線、ＯＤＡ…第1の遅延回路
列、ＰＣ，ＰＣＰ０〜ＰＣＰｎ…位相比較器、ＰＣＡ…
第3の遅延回路列、ＰＣＬ１〜ＰＣＬｍ…制御回路内の
論理回路、ＰＹＡｅ，ＰＹＡｏ…Ｙアドレスバス、ＰＹ
Ｄ…プリＹデコーダ、ＲＤＡ…第4の遅延回路列、ＲＤ
Ｃ…リードデータ制御回路、ＲＤｅ，ＲＤｏ…リードバ
ス、ＲＤＬｅ，ＲＤＬｏ…リードデータラッチ、ＲＤＳ
…リードデータセレクタ、ＳＡ，ＳＡｅ，ＳＡｏ…セン
スアンプ、ＳＩＯｅ，ＳＩＯｏ…サブ入出力線、ＹＡ…
Ｙアドレス、ＹＤｅ，ＹＤｏ…Ｙデコーダ、ＹＧｅ，Ｙ
Ｇｏ…Ｙゲート、ＹＳｅ，ＹＳｏ…Ｙ選択線。
ＲＢ０〜ＡＲＢｍ…制御回路内のアービタ、ＢＤＡ…逆
方向遅延回路列、ＢＤＥ１〜ＢＤＥｍ…逆方向遅延回路
列内の遅延回路、ＣＤ…コマンドデコーダ、ＣＤＡ…第
3の遅延回路列、ＣＩＢ…クロック入力バッファ、ＣＩ
Ｄ…クロックドライバ、ＣＫＢ…クロックバッファ、Ｃ
ＫＥ…クロック制御信号、ＣＫＥｂ…ＳＤＲＡＭのクロ
ックエネーブル信号、ＣＬ…ＣＡＳレイテンシ、ＣＬＫ
０…クロックバッファＣＫＢにより出力される内部クロ
ック、ＣＬＫＥ…外部クロック、ＣＬＫＩ，ＣＬＫＩ２
…内部クロック、ＣＮＴ０，ＣＮＴ１，ＣＮＴ２，ＣＮ
Ｔ３，ＣＮＴ４…制御信号、ＣＲＣ…クロック再生回
路、ＣＳｂ，ＲＡＳｂ，ＣＡＳｂ，ＷＥｂ…ＳＤＲＡＭ
の制御信号、ＤＤＣ，ＤＭＣ…遅延モニタ、ＤＥ０，Ｄ
Ｅ１，ＤＥＲ１〜ＤＥＲｎ，ＤＥＣ１〜ＤＥＣｎ…遅延
回路、ＤＬｅ，ＤＬｏ…データ線、ＤＯＢ０，ＤＯＢ
１，ＤＯＢ…データ出力バッファ、ＤＯＤ…データ出力
ドライバ、ＤＯＬ…データ出力ラッチ、Ｄout…出力デ
ータ、ＥＤＡ…第2の遅延回路列、ＦＤＡ…進行方向遅
延回路列、ＦＤＥ０〜ＦＤＥｍ…進行方向遅延回路列内
の遅延回路、ＩＮＶ０，ＩＮＶ１，ＩＮＶ２…インバー
タ、ＩＯＳｅ，ＩＯＳｏ…入出力線スイッチ、ＭＡｅ，
ＭＡｏ…メインアンプ、ＭＣＣ…制御回路、ＭＩＯｅ，
ＭＩＯｏ…メイン入出力線、ＯＤＡ…第1の遅延回路
列、ＰＣ，ＰＣＰ０〜ＰＣＰｎ…位相比較器、ＰＣＡ…
第3の遅延回路列、ＰＣＬ１〜ＰＣＬｍ…制御回路内の
論理回路、ＰＹＡｅ，ＰＹＡｏ…Ｙアドレスバス、ＰＹ
Ｄ…プリＹデコーダ、ＲＤＡ…第4の遅延回路列、ＲＤ
Ｃ…リードデータ制御回路、ＲＤｅ，ＲＤｏ…リードバ
ス、ＲＤＬｅ，ＲＤＬｏ…リードデータラッチ、ＲＤＳ
…リードデータセレクタ、ＳＡ，ＳＡｅ，ＳＡｏ…セン
スアンプ、ＳＩＯｅ，ＳＩＯｏ…サブ入出力線、ＹＡ…
Ｙアドレス、ＹＤｅ，ＹＤｏ…Ｙデコーダ、ＹＧｅ，Ｙ
Ｇｏ…Ｙゲート、ＹＳｅ，ＹＳｏ…Ｙ選択線。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 木村 勝高 東京都国分寺市東恋ヶ窪一丁目280番地 株式会社日立製作所中央研究所内 Ｆターム(参考） 5B079 BA01 BC03 CC02 DD13 5J106 AA03 CC30 CC58 DD08 DD09 DD24 DD26 DD43 DD48 KK02 KK05 KK39 KK40
Claims (28)
- 【請求項１】外部クロックを受けて、該外部クロックに
同期した内部クロックを発生するクロック再生回路を有
する半導体装置において、 該クロック再生回路は、 クロック入力バッファと、 複数の第１の遅延回路からなり上記クロック入力バッフ
ァに接続された第１の遅延回路列と、 複数の第２の遅延回路からなり上記第１の遅延回路列と
並列に設けられた第２の遅延回路列と、 第２の遅延回路列に接続され内部クロックを供給するク
ロックドライバと、 複数の第３の遅延回路からなり遅延モニタを介して上記
第１の遅延回路列に接続された第３の遅延回路列と、 複数の第４の遅延回路からなり上記クロック入力バッフ
ァに接続された第４の遅延回路列と、 上記複数の第３の遅延回路の出力と上記複数の第４の遅
延回路の出力を比較し上記第１の遅延回路列から上記第
２の遅延回路列への信号経路を制御する位相比較回路群
とを含むことを特徴とする半導体装置。 - 【請求項２】上記クロック入力バッファから上記クロッ
クドライバまでの信号経路となる、上記複数の第１の遅
延回路の少なくとも一部の個数と、上記複数の第２の遅
延回路の少なくとも一部の個数の合計数は一定である請
求項１に記載の半導体装置。 - 【請求項３】上記第１の遅延回路列から上記第２の遅延
回路列への上記信号経路は、一つだけ形成される請求項
１に記載の半導体装置。 - 【請求項４】上記位相比較回路群は、上記複数の第３の
遅延回路の出力と上記複数の第４の遅延回路の出力の比
較結果をラッチする機能を有する請求項１に記載の半導
体装置。 - 【請求項５】上記複数の第１の遅延回路の各々の遅延時
間と上記複数の第２の遅延回路の各々の遅延時間との差
は、上記複数の第４の遅延回路の各々の遅延時間と上記
複数の第３の遅延回路の各々の遅延時間との差と実質的
に同じである請求項１に記載の半導体装置。 - 【請求項６】上記複数の第１の遅延回路の各々の遅延時
間は、上記複数の第４の遅延回路の各々の遅延時間と実
質的に同じであり、 上記複数の第２の遅延回路の各々の遅延時間は、上記複
数の第３の遅延回路の各々の遅延時間と実質的に同じで
ある請求項１に記載の半導体装置。 - 【請求項７】上記第１の遅延回路の各々の遅延時間は、
上記複数の第２の遅延回路の各々の遅延時間よりも大き
い請求項６に記載の半導体装置。 - 【請求項８】上記複数の第１の遅延回路の各々と上記複
数の第２の遅延回路の各々と上記複数の第３の遅延回路
の各々と上記複数の第４の遅延回路の各々は、それぞれ
偶数段の論理ゲートで構成される請求項１に記載の半導
体装置。 - 【請求項９】上記複数の第１の遅延回路の各々と上記複
数の第２の遅延回路の各々と上記複数の第３の遅延回路
の各々と上記複数の第４の遅延回路の各々は、それぞれ
２段の論理ゲートで構成される請求項８に記載の半導体
装置。 - 【請求項１０】上記複数の第２の遅延回路の各々は、Ｎ
ＡＮＤゲート２段の直列接続により構成される請求項１
に記載の半導体装置。 - 【請求項１１】上記複数の第１の遅延回路の各々と上記
複数の第３の遅延回路の各々と上記複数の第４の遅延回
路の各々は、それぞれＮＡＮＤゲート２段の直列接続で
構成される請求項８に記載の半導体装置。 - 【請求項１２】上記遅延モニタの遅延時間は、上記クロ
ック入力バッファの遅延時間と上記クロックドライバの
遅延時間との和よりも大きい請求項１に記載の半導体装
置。 - 【請求項１３】外部クロックを受けて、該外部クロック
に同期した内部クロックを発生するクロック再生回路を
有する半導体装置において、 該クロック再生回路は、 クロック入力バッファと、 上記クロック入力バッファに接続された第１の遅延モニ
タと、 複数の第１の遅延回路からなり上記第１の遅延モニタに
接続された第１の遅延回路列と、 複数の第２の遅延回路からなり上記第１の遅延回路列と
並列に設けられた第２の遅延回路列と、 上記複数の第１の遅延回路の出力と上記クロック入力バ
ッファの出力を比較し上記第１の遅延回路列から上記第
２の遅延回路列への信号経路を制御する第１の位相比較
回路群と、 複数の第３の遅延回路からなり上記第２の遅延回路列に
接続された第３の遅延回路列と、 複数の第４の遅延回路からなり第３の遅延回路列と並列
に設けられた第４の遅延回路列と、 第４の遅延回路列に接続され内部クロックを供給するク
ロックドライバと、 複数の第５の遅延回路からなり第２の遅延モニタを介し
て上記第３の遅延回路列に接続された第５の遅延回路列
と、 複数の第６の遅延回路からなり上記クロック入力バッフ
ァに接続された第６の遅延回路列と、 上記複数の第５の遅延回路の出力と上記複数の第６の遅
延回路の出力を比較し上記第３の遅延回路列から上記第
４の遅延回路列への信号経路を制御する第２の位相比較
回路群とを含むことを特徴とする半導体装置。 - 【請求項１４】上記第１の遅延モニタから上記第３の遅
延回路列までの信号経路となる、上記複数の第１の遅延
回路の少なくとも一部の個数と、上記複数の第２の遅延
回路の少なくとも一部の個数は同じである請求項１３に
記載の半導体装置。 - 【請求項１５】上記第１の遅延回路列から上記第２の遅
延回路列への上記信号経路は、一つだけ形成される請求
項１３に記載の半導体装置。 - 【請求項１６】上記第２の遅延回路列から上記クロック
ドライバまでの信号経路となる、上記複数の第３の遅延
回路の少なくとも一部の個数と、上記複数の第４の遅延
回路の少なくとも一部の個数の合計数は一定である請求
項１３に記載の半導体装置。 - 【請求項１７】上記第３の遅延回路列から上記第４の遅
延回路列への上記信号経路は、一つだけ形成される請求
項１３に記載の半導体装置。 - 【請求項１８】上記第１の位相比較回路群は、上記複数
の第１の遅延回路の出力と上記クロック入力バッファの
出力との比較結果をラッチする機能を有する請求項１３
に記載の半導体装置。 - 【請求項１９】上記位相比較回路群は、上記複数の第５
の遅延回路の出力と上記複数の第６の遅延回路の出力の
比較結果をラッチする機能を有する請求項１３に記載の
半導体装置。 - 【請求項２０】上記複数の第１の遅延回路の各々の遅延
時間は、上記複数の第２の遅延回路の各々の遅延時間と
実質的に同じである請求項１３に記載の半導体装置。 - 【請求項２１】上記複数の第３の遅延回路の各々の遅延
時間と上記複数の第４の遅延回路の各々の遅延時間との
差は、上記複数の第６の遅延回路の各々の遅延時間と上
記複数の第５の遅延回路の各々の遅延時間との差と実質
的に同じである請求項１３に記載の半導体装置。 - 【請求項２２】上記複数の第３の遅延回路の各々の遅延
時間は、上記複数の第６の遅延回路の各々の遅延時間と
は、実質的に同じであり、 上記複数の第４の遅延回路の各々の遅延時間は、上記複
数の第５の遅延回路の各々の遅延時間と実質的に同じで
ある請求項１３に記載の半導体装置。 - 【請求項２３】上記複数の第１の遅延回路の各々の遅延
時間と、上記複数の第２の遅延回路の各々の遅延時間
と、上記複数の第３の遅延回路の各々の遅延時間と、上
記複数の第６の遅延回路の各々の遅延時間とは、実質的
に同じである請求項２２に記載の半導体装置。 - 【請求項２４】上記第２の遅延モニタの遅延時間は、上
記クロック入力バッファの遅延時間と上記クロックドラ
イバの遅延時間との和よりも大きい請求項１３に記載の
半導体装置。 - 【請求項２５】上記第１の遅延モニタの遅延時間は、上
記第２の遅延モニタの遅延時間よりも大きい請求項１３
に記載の半導体装置。 - 【請求項２６】上記第１の遅延モニタの遅延時間は、上
記第２の遅延モニタの遅延時間と上記複数の第３の遅延
回路の合計の遅延時間よりも大きい請求項１３に記載の
半導体装置。 - 【請求項２７】前記外部クロックに応じてデータが入力
され、前記クロック再生回路により形成された内部クロ
ックに応じてデータを出力するメモリを更に含む請求項
１〜２６のいずれか１項に記載の半導体装置。 - 【請求項２８】前記メモリは、１個のＭＯＳトランジス
タと１個のキャパシタで構成された複数のダイナミック
型メモリセルを含む請求項２７に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30190699A JP2001125664A (ja) | 1999-10-25 | 1999-10-25 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30190699A JP2001125664A (ja) | 1999-10-25 | 1999-10-25 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001125664A true JP2001125664A (ja) | 2001-05-11 |
Family
ID=17902548
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30190699A Pending JP2001125664A (ja) | 1999-10-25 | 1999-10-25 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001125664A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002358782A (ja) * | 2001-05-31 | 2002-12-13 | Nec Corp | 半導体記憶装置 |
| JP2009118210A (ja) * | 2007-11-07 | 2009-05-28 | Oki Semiconductor Co Ltd | 遅延ロックループ回路 |
-
1999
- 1999-10-25 JP JP30190699A patent/JP2001125664A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002358782A (ja) * | 2001-05-31 | 2002-12-13 | Nec Corp | 半導体記憶装置 |
| JP2009118210A (ja) * | 2007-11-07 | 2009-05-28 | Oki Semiconductor Co Ltd | 遅延ロックループ回路 |
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