JP2009118210A - 遅延ロックループ回路 - Google Patents
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Abstract
【解決手段】DLL回路は、制御信号CTLに基づき遅延時間が変わる同一構成の遅延セル50−11,〜,50−3nにより構成される第1、第2の入力ゲート40−1,40−2及び可変遅延セル70と、遅延セル50−11と入力容量が同一の位相比較回路80内の第3、第4の入力ゲート82−1,82−2とを有している。位相比較回路80は、クロック信号CKが入力ゲート40−1を経た出力信号CK−Aと、クロック信号CKが入力ゲート40−2と可変遅延回路70とを経て遅延した出力信号OTとの各信号波形の位相を比較する。その比較結果は、負帰還を掛ける制御信号CTLとして、入力ゲート40−1、40−2及び可変遅延回路70へ与えるようにした。
【選択図】図1
Description
このDLL回路は、周期T[s]のクロック信号CKを入力する入力端子1を有している。入力端子1には、入力バッファ10を介して、可変遅延線である可変遅延回路20の一方の入力端子と位相比較回路31の一方の入力端子とが接続されている。可変遅延回路20は、入力バッファ10から一方の入力端子に入力されたクロック信号CKと、他方の入力端子に入力された制御信号CTLとに基づき、その制御信号CTLによりクロック信号CKを所定の遅延時間だけ遅らせた出力信号OTを出力する回路である。可変遅延回路20の出力端子には、位相比較回路31における他方の入力端子が接続されている。
この入力バッファ10は、クロック信号CKを入力する入力端子11を有している。入力端子11には、Pチャネル型MOSトランジスタ(以下「PMOS」という。)及びNチャネル型MOSトランジスタ(以下「NMOS」という。)からなる相補形MOSトランジスタ(以下「CMOS」という。)により構成されるインバータ12の入力側が接続されている。インバータ12の出力側には、CMOSにより構成されるインバータ13の入力側が接続され、この出力側に出力端子14が接続されている。
この可変遅延回路20は、制御信号CTLを入力する他方の入力端子21を有し、この入力端子21に、基準信号生成部22が接続されている。基準信号生成部22の出力側と、入力バッファ10からのクロック信号CKを入力する一方の入力端子23とには、遅延部24が接続され、この遅延部24の出力側に、出力信号OTを出力する出力端子25が接続されている。
図4において、クロック信号CKが入力端子1に入力されると、図5の入力バッファ10内の各インバータ12,13により、そのクロック信号CKが、順次反転されて、出力端子14から出力される。出力端子14から出力されたクロック信号CKは、図4の可変遅延回路20及び位相比較回路31へ送られる。
図6の可変遅延回路20において、各PMOS24a−1〜24a−m及び各NMOS24c−1〜24c−mを介して動作する同一構成の各インバータ24b−1〜24b−mの遅延特性は、それぞれの前段の駆動能力及び負荷の入力容量に依存する。その為、各インバータ24b−1〜24b−mの遅延特性は、それぞれの前段の駆動能力及び負荷の入力容量を同一にすることで均一になる。
図1は、本発明の実施例1を示すDLL回路の概略の構成図である。
このDLL回路は、例えば、A/D変換器等の信号処理装置に搭載される回路であり、周期T[s]のクロック信号CKが入力される入力端子39を有している。入力端子39には、制御信号CTLにより制御される遅延時間でクロック信号CKを遅延して周期Tの出力信号CK−Aを出力する第1の入力ゲート40−1と、制御信号CTLにより制御される遅延時間でクロック信号CKを遅延して周期Tの出力信号CK−Bを出力する第2の入力ゲート40−2とが接続されている。入力ゲート40−2の出力側には、制御信号CTLにより制御される遅延時間で出力信号CK−Bを遅延して出力端子から出力信号OTを出力する可変遅延線である可変遅延回路70が接続されている。入力ゲート40−1の出力側と、可変遅延回路70の出力端子とには、比較回路(例えば、位相比較回路)80の2つの入力端子81−1,81−2がそれぞれ接続されている。
この遅延セル50−11内の遅延器60は、制御信号CTLに基づき基準信号を生成する基準信号生成部61と、クロック信号CKを入力してその基準信号により遅延時間を変化させる遅延部63とを有している。
図3は、図1のDLL回路におけるロック時の動作を示すタイミングチャートである。
図3において、クロック信号CKの周期Tは、例えば、時刻t1におけるクロック信号CKの立ち上がりエッジから次の時刻t2における立ち上がりエッジまでの期間、同様に、時刻t2から時刻t3までの期間である。又、各出力信号net11,net21の波形と、各出力信号CK−A,CK−B,net1〜OTの波形とは、遅延時間を除くと同一である。
可変遅延回路70の出力信号OTの遅延時間ntdが出力信号CK−Aの1周期Tと等しくなる。その為、各遅延セル50−31〜50−3nの遅延時間tdは、T/nとなる。この遅延時間T/nにより、各遅延セル50−31〜50−3nにおいて、出力信号CK−Aと同位相の出力信号CK−Bは、順次遅延される。可変遅延回路70の出力信号OTは、出力信号CK−Bと同位相である出力信号CK−Aの1周期Tに正確にロックされ、これにより、クロック信号CKにもロックされることになる。
本実施例1によれば、同一構成の各遅延セル50−11〜50−3nにより、第1、第2の入力ゲート40−1,40−2及び可変遅延回路70を構成し、位相比較回路80における各入力ゲート82−1,82−2のそれぞれの入力容量を各遅延セル50−11〜50−3nの入力容量と同一にしたので、同位相の各出力信号CK−A,CK−B、及び、同波形の各出力信号CK−A,CK−B,OTを得ることができる。各出力信号CK−A,OTのそれぞれの位相を比較することによって、次の(a)、(b)のような効果がある。
本発明は、実施例1に限定されず、図示以外の種々の利用形態や変形が可能である。この利用形態や変形例としては、例えば、次の(a)〜(f)のようなものがある。
50−11〜50−3n 遅延セル
60 遅延器
61 基準信号生成部
63 遅延部
65 出力ゲート
66−11〜66−3n 出力端子
70 可変遅延回路
80 位相比較回路
82−1、82−2 入力ゲート
91 チャージポンプ回路
92 ループフィルタ
Claims (5)
- 制御信号により遅延時間が変化する遅延セルにより構成され、クロック信号を入力して前記遅延時間だけ遅らせる第1の入力ゲートと、
前記制御信号により前記遅延時間が変化する前記遅延セルにより構成され、前記クロック信号を入力して前記遅延時間だけ遅らせる第2の入力ゲートと、
前記制御信号により前記遅延時間が変化する前記遅延セルが複数段縦続接続され、前記第2の入力ゲートの出力信号を入力し、前記各段の遅延セルにより順次遅延して前記各段の出力ノードからそれぞれ出力すると共に、最終段の前記遅延セルの出力信号を出力端子から送出する可変遅延回路と、
前記遅延セルの入力容量と同等の入力容量を持ち、前記第1の入力ゲートの出力信号を入力する第3の入力ゲートと、前記遅延セルの入力容量と同等の入力容量を持ち、前記可変遅延回路の出力信号を入力する第4の入力ゲートとを有し、前記第3の入力ゲートから入力される信号と前記第4の入力ゲートから入力される信号との位相を比較してその位相差に応じた信号を出力する比較回路と、
前記比較回路の出力信号に対応して充放電電流を生成して出力する電流生成部と、
前記電流生成部の出力電流に基づき前記制御信号を生成して出力し、前記第1、第2の入力ゲート及び前記可変遅延回路へ与える制御信号生成部と、
を備えたことを特徴とする遅延ロックループ回路。 - 前記第1、第2の入力ゲート及び前記可変遅延回路における前記各遅延セルの出力側には、前記各遅延セルの出力の負荷条件が均等になるような負荷回路をそれぞれ接続したことを特徴とする請求項1記載の遅延ロックループ回路。
- 前記遅延セルは、前記制御信号により前記遅延時間が変化する遅延器と、前記遅延器の出力信号を波形成形して出力する出力ゲートとにより構成されていることを特徴とする請求項1記載の遅延ロックループ回路。
- 前記遅延器は、前記制御信号に基づき基準信号を生成する基準信号生成部と、前記クロック信号を入力して前記基準信号により前記遅延時間を変化させる遅延部とを有することを特徴とする請求項3記載の遅延ロックループ回路。
- 前記出力ゲートは、バッファ又は論理ゲートにより構成されていることを特徴とする請求項3記載の遅延ロックループ回路。
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