KR101609125B1 - 지연 고정 루프 회로와 이를 이용한 디지털 펄스 폭 변조 회로 - Google Patents

지연 고정 루프 회로와 이를 이용한 디지털 펄스 폭 변조 회로 Download PDF

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Abstract

본 발명의 일 측면에 따르면, 기준 클록 신호와 지연 제어값을 이용하여 순차적으로 내부 클록 신호를 생성하는 복수 개의 지연 셀; 상기 기준 클록 신호와 상기 복수 개의 지연 셀 중 마지막 지연 셀에서 출력되는 내부 클록 신호를 비교하여 오차 조정 신호를 출력하는 위상 검출부; 상기 오차 조정 신호와 상기 지연 제어값을 이용하여 새로운 지연 제어값을 생성하여 순차적으로 저장하고, 상기 저장된 지연 제어값들의 평균값을 산출하는 지연 제어부; 및 상기 평균값을 이용하여 각 지연 셀에 대한 최적 지연 제어값을 산출하는 제어 신호 출력부를 포함하는 것을 특징으로 하는 지연 고정 루프 회로가 제공된다. 본 발명에 따른 지연 고정 루프 회로 및 이를 이용한 디지털 펄스 폭 변조 회로는 반도체 제조 공정, 공급 전압 및 온도에 영향을 받지 않고 안정적으로 구동이 가능하고, 간단한 구조와 적은 비용으로 우수한 성능을 구현하는 것이 가능하다는 효과가 있다.

Description

지연 고정 루프 회로와 이를 이용한 디지털 펄스 폭 변조 회로{Digital delay locked loop circuit and digital pulse width modulation circuit using thereof}
본 발명은 지연 고정 루프 회로에 관한 것으로서, 보다 상세하게는 최적 지연 제어값을 산출하는 지연 고정 루프 회로와 이를 이용한 디지털 펄스 폭 변조 회로에 관한 것이다.
디지털 제어 방식은 마이크로 컨트롤러의 가격이 낮아짐에 따라 저렴한 비용으로 제어 시스템의 성능을 향상시킬 수 있게 되었다. 디지털 펄스 폭 변조(DPWM, Digital Pulse Width Modulation)는 스위칭 파워 변환기, 디지털 오디오 앰프, 모터 제어 및 LED 구동 회로와 같이 현대 디지털 제어 시스템에 중요한 요소가 되었다. 고주파, 고해상도 DPWM 회로는 디지털 제어 시스템을 성공적으로 상용화함에 있어 매우 중요한 회로 블록 중의 하나이다. 고해상도 DPWM은 정확한 출력 전압의 조절을 달성하고, 디지털 제어 시스템에서 아날로그-디지털 변환기(ADC, Analog Digital Converter) 및 DPWM의 정량 효과로 인한 제한 주기 발진(LCO, Limit Cycle Oscillation)을 제거하는데 필요한 기술이다.
종래 카운터 기반의 DPWM 생성기는 디지털 카운터와 비교기로 구성되는 간단한 구조를 갖는다. 카운터 기반의 DPWM 생성기의 해상도는 기준 클록의 주파수와 직접적으로 관련되므로, 기준 클록의 주파수는 해상도를 향상시키기 위해 증가되어야 한다. 그러나 기준 클록의 주파수를 증가시키는 것은 더 많은 동력을 소모시키고 노이즈 간섭을 발생시킬 수 있으므로 바람직하지 않다. 예를 들어, 1 MHz 출력 주파수를 갖는 10 비트의 카운터 기반 DPWM은 1,024 MHz의 기준 클록을 필요로 한다.
그동안 클록 주파수를 증가시키지 않고서도 해상도를 향상시킬 수 있는 몇 가지 방안이 제안되었다. 첫 번째는 도 1a에 도시된 바와 같이 캐스케이드 방식으로 연결된 지연 셀(DC, Delay Cell)을 통해서 기준 회로부터 주어진 펄스를 지연시키는 오픈 루프 딜레이 라인(open-loop delay line)이다. 다중 지연된 클록 신호들 중에 하나가 2n × 1 멀티플렉서를 이용하여 선택되어 출력 신호의 펄스폭을 결정한다. 이러한 방식은 최대 지연이 스위칭 주기와 일치하도록 라인의 전체 지연이 설계되어져야 한다. 그러나 반도체 제조 공정, 공급 전압 및 온도(PVT: 공정(process), 전압(voltage), 온도(temperature))는 셀의 지연 시간에 많은 영향을 주므로 이러한 조건이 모든 코너 케이스(corner cases)를 만족시킬 수는 없다.
두 번째는 링 발진기형(ring oscillator-type) 다상 클록 신호 생성기에 관한 것이다. 전형적인 회로의 예가 도 1b에 도시되었다. 이 방법에 따르면 지연 셀들은 순회하는 방식(circular manner)으로 연결되어 스위칭 주파수로 클록 신호를 생성하는 링 발진기를 형성한다. 이 경우 PVT 편차가 스위칭 주파수를 변동시키는 원인이 된다. 몇 개의 논문에 의하면 링 발진기 설계에 의하면 PVT 효과가 최소화될 수 있다고 보고되고 있지만 이러한 시도는 높은 정밀도를 갖는 DPWM 신호를 생성하는 데는 적합하지 않다.
세 번째는 도 1c에 도시된 바와 같이 디지털 DLL을 이용하여 내부 클록을 기준 클록에 동기화시키는 것이다. PLL(Phase-Locked Loop) 및 DLL(Delay-Locked Loop)은 클록 동기화에 자주 사용된다. PLL 및 DLL을 설계함에 있어 락킹 시간(locking time)과 지터 성능(jitter performance)은 중요한 관심사이다. DLL이 PLL 보다 나은 지터 성능을 제공하므로 클록 증가가 없는 응용 회로에서는 DLL이 PLL보다 선호된다. 일반적으로, DLL은 아날로그 DLL과 디지털 DLL로 분류될 수 있다. 디지털 DLL은 아날로그 DLL에 비해 작은 칩 면적, 작은 락킹 시간 및 적은 전력을 소비하므로 현대 설계에서 좀 더 선호되고 있다. 더욱, 디지털 DLL은 공정 편차에 보다 덜 미감하고 쉽게 장래 공정 기술을 적용할 수 있다. 앞서 언급한 디지털 DLL의 장점으로 인해서 여러 가지 경우에 디지털 DLL이 사용되고 있다. 디지털 DLL 기반 DPWM의 설계에 있어서, DPWM의 정확도는 다상 클록 신호에 크게 의존한다. 디지털 DLL의 지터를 감소시키는 많은 논문이 발표되었다. 그러나 고품질 디지털 DLL들은 대부분 복잡하고 구현 시 넓은 칩 면적을 요구하기 때문에 저비용 DPWM 활용에는 적합하지 않다.
상술한 세 가지 방법은 n의 값이 증가함에 따라 지수함수적으로 크기가 증가하는 2n×1 멀티플렉서(multiplexer)를 필요로 한다. 따라서 이러한 방법들은 DPWM의 해상도를 증가시키는 방법으로 바람직하지 않다.
한국공개특허 제2000-0075411호 (2000.12.15. 공개)
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 본 발명의 목적은 클록 주파수를 증가시키지 않고 고해상도의 신호를 출력할 수 있는 지연 고정 루프 회로 및 이를 이용한 디지털 펄스 폭 변조 회로를 제공하는 것이다.
또한 본 발명의 목적은 반도체 제조 공정, 공급 전압 및 온도에 영향을 받지 않고 안정적으로 구동이 가능하고, 간단한 구조와 적은 비용으로 우수한 성능을 구현하는 것이 가능한 지연 고정 루프 회로 및 이를 이용한 디지털 펄스 폭 변조 회로를 제공하는 것이다.
본 발명의 일 측면에 따르면, 기준 클록 신호와 지연 제어값을 이용하여 순차적으로 내부 클록 신호를 생성하는 복수 개의 지연 셀; 상기 기준 클록 신호와 상기 복수 개의 지연 셀 중 마지막 지연 셀에서 출력되는 내부 클록 신호를 비교하여 오차 조정 신호를 출력하는 위상 검출부; 상기 오차 조정 신호와 상기 지연 제어값을 이용하여 새로운 지연 제어값을 생성하여 순차적으로 저장하고, 상기 저장된 지연 제어값들의 평균값을 산출하는 지연 제어부; 및 상기 평균값을 이용하여 각 지연 셀에 대한 최적 지연 제어값을 산출하는 제어 신호 출력부를 포함하는 것을 특징으로 하는 지연 고정 루프 회로가 제공된다.
여기서, 상기 지연 제어부는 상기 지연 제어값이 저장되는 직렬 연결된 복수 개의 제어값 레지스터, 상기 평균값을 산출하는 덧셈기 및 상기 평균값이 저장되는 평균값 레지스터를 포함한다.
이 때 상기 제어값 레지스터는 2N개이고, 상기 평균값 레지스터에서 출력되는 값은 N+4 비트의 크기를 갖는다. 특히 상기 N은 3인 것이 바람직하다.
또한, 상기 제어 신호 출력부는, 상기 평균값으로부터 각 지연 셀에 대한 최적 지연 제어값을 산출하는 라운딩 로직(rounding logic)과 덧셈기, 및 각 지연 셀에 대해 상기 지연 제어값과 상기 최적 지연 제어값 중 하나를 선택하여 출력하는 멀티플렉서를 포함한다.
이 때, 상기 제어 신호 출력부는, 상기 지연 셀의 개수보다 적은 수의 최적 지연 제어값을 생성하고, 적어도 하나의 최적 지연 제어값을 상기 복수 개의 지연 셀들 중 적어도 일부의 지연 셀에 대해 공통으로 출력한다. 특히 상기 제어 신호 출력부가 생성하는 최적 지연 제어값은 2개인 것이 바람직하다.
본 발명의 다른 측면에 따르면, 복수 개의 지연 제어값들이 순차적으로 저장한 후, 상기 지연 제어값들의 평균값을 이용하여 최적 지연 제어값을 생성하고, 기준 클록 신호와 상기 최적 지연 제어값을 이용하여 내부 클록 신호를 출력하는 지연 고정 루프(DLL, Delay Locked Loop) 회로; 및 D 플립플롭과 멀티플렉서를 이용하여 상기 내부 클록 신호에 상응하는 디지털 펄스 폭 변조(DPWM, Digital Pulse Width Modulation) 신호를 생성하는 미세이득(fine gain) DPWM 생성 블록을 포함하는 것을 특징으로 하는 디지털 펄스 폭 변조 회로가 제공된다.
여기서, 상기 지연 고정 루프 회로는, 상기 기준 클록 신호와 상기 지연 제어값을 이용하여 순차적으로 상기 내부 클록 신호를 생성하는 복수 개의 지연 셀, 상기 기준 클록 신호와 상기 복수 개의 지연 셀 중 마지막 지연 셀에서 출력되는 내부 클록 신호를 비교하여 오차 조정 신호를 출력하는 위상 검출부, 상기 오차 조정 신호와 상기 지연 제어값을 이용하여 새로운 지연 제어값을 생성하여 순차적으로 저장하고, 상기 지연 제어값들의 평균값을 산출하는 지연 제어부, 및 상기 평균값을 이용하여 각 지연 셀에 대한 상기 최적 지연 제어값을 산출하는 제어 신호 출력부를 포함한다.
이 때, 상기 지연 제어부는 상기 지연 제어값이 저장되는 직렬 연결된 복수 개의 제어값 레지스터, 상기 평균값을 산출하는 덧셈기 및 상기 평균값이 저장되는 평균값 레지스터를 포함하되, 상기 제어값 레지스터는 2N개이고, 상기 평균값 레지스터에서 출력되는 값은 N+4 비트의 크기를 갖는다. 특히 상기 N은 3인 것이 바람직하다.
또한, 상기 제어 신호 출력부는, 상기 지연 셀의 개수보다 적은 수의 최적 지연 제어값을 생성하고, 적어도 하나의 최적 지연 제어값을 상기 복수 개의 지연 셀들 중 적어도 일부의 지연 셀에 대해 공통으로 출력한다. 특히, 상기 제어 신호 출력부가 생성하는 최적 지연 제어값은 2개인 것이 바람직하다.
본 발명에 따른 지연 고정 루프 회로 및 이를 이용한 디지털 펄스 폭 변조 회로는 클록 주파수를 증가시키지 않고 고해상도의 신호를 출력할 수 있다.
또한 본 발명에 따른 지연 고정 루프 회로 및 이를 이용한 디지털 펄스 폭 변조 회로는 반도체 제조 공정, 공급 전압 및 온도에 영향을 받지 않고 안정적으로 구동이 가능하고, 간단한 구조와 적은 비용으로 우수한 성능을 구현하는 것이 가능하다는 효과가 있다.
도 1a~1c는 종래기술에 따른 DPWM 신호 생성기를 보여주는 블록도.
도 2는 본 발명의 일 실시예에 따른 지연 고정 루프 회로를 보여주는 블록도.
도 3은 본 발명의 다른 실시예에 따른 지연 고정 루프 회로를 보여주는 블록도.
도 4는 본 발명에 따른 지연 고정 루프 회로를 이용한 디지털 펄스 폭 변조 회로를 보여주는 블록도.
도 5는 출력 제어 신호(sub_range)가 활성화 되었을 때 미세이득 DPWM 생성 블록의 타이밍을 보여주는 그래프.
도 6은 본 발명에 따른 디지털 펄스 폭 변조 회로의 듀티비의 범위를 보여주는 시뮬레이션 결과.
도 7은 종래의 DPWM 회로와 본 발명에 따른 DPWM 회로 간에 INL(Integral Non-Linearity) 오차를 비교한 시뮬레이션 결과.
도 8은 본 발명에 따른 디지털 펄스 폭 변조 회로에서 생성되는 최적 지연 제어값의 개수의 변화에 따른 INL 오차를 보여주는 시뮬레이션 결과.
도 9는 본 발명에 따른 디지털 펄스 폭 변조 회로에서 제어값 레지스터의 개수의 변화에 따른 INL 오차를 보여주는 시뮬레이션 결과.
본 발명에서 사용하는 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
또한, 본 명세서에서, "~ 상에 또는 ~ 상부에" 라 함은 대상 부분의 위 또는 아래에 위치함을 의미하는 것이며, 반드시 중력 방향을 기준으로 상 측에 위치하는 것을 의미하는 것은 아니다. 또한, 영역, 판 등의 부분이 다른 부분 "상에 또는 상부에" 있다고 할 때, 이는 다른 부분 "바로 상에 또는 상부에" 접촉하여 있거나 간격을 두고 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
또한, 본 명세서에서, 일 구성요소가 다른 구성요소와 "연결된다" 거나 "접속된다" 등으로 언급된 때에는, 상기 일 구성요소가 상기 다른 구성요소와 직접 연결되거나 또는 직접 접속될 수도 있지만, 특별히 반대되는 기재가 존재하지 않는 이상, 중간에 또 다른 구성요소를 매개하여 연결되거나 또는 접속될 수도 있다고 이해되어야 할 것이다.
또한, 본 명세서에서, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
이하에서, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예, 장점 및 특징에 대하여 상세히 설명하도록 한다.
우선 본 발명에 따른 지연 고정 루프 회로가 최적 지연 제어값을 산출하는 원리를 설명한다.
일반적으로 지연 고정 루프(DLL, Delay Locked Loop)는 복수 개의 지연 셀(DC, Delay Cell)로 구성되며, 각 지연 셀에서 입력 신호와 출력 신호 간의 지연 시간 d는 다음과 같이 [수학식 1]에 의해 정의된다.
Figure 112015021283589-pat00001
여기서 b는 지연 셀이 갖는 기본 지연 시간, m은 지연 제어값, 그리고 s는 최소 제어 가능한 지연 시간이다. 이 때 m은 정수이다.
그리고 최적의 지연 제어값은 [수학식 2]와 같이 정의된다.
Figure 112015021283589-pat00002
[수학식 2]는 각 지연 셀의 지연 시간이 정확히 T/32로 동일하다는 것을 의미하고, 모든 지연 셀에 이러한 최적의 지연 제어값이 적용된다면 지연 고정 루프 회로의 각 지연 셀의 출력 신호는 정확하게 동일한 간격으로 떨어진 클록 신호들, 즉 최적의 다상 클록들일 것이다. 또한 복수 개의 지연 셀들 중 첫 번째 지연 셀에 입력되는 기준 클록 신호와 i번째 지연 셀에서 출력되는 클록 신호 간의 지연 시간은 [수학식 3]과 같이 (i*(T/32))이 될 것이다.
Figure 112015021283589-pat00003
지연 제어값(m 1, m 2, ..., m 31, m 32)값들은 정수이나 최적의 지연 제어값 m optimal 은 실수가 될 수 있다. 만약 지연 제어값이 [수학식 4]를 이용하여 생성된다면 지연 셀들의 출력은 최적의 다상 클록들에 가장 가까울 것이다. 여기서 라운드 함수 round()는 입력 파라미터의 값과 가장 가까운 정수를 돌려준다.
Figure 112015021283589-pat00004
그리고 최적의 다상 클록에서 i번째 클록 신호 m i 와 실제 i번째 지연 셀에서 출력되는 클록 신호 간 지연 시간의 오차는 다음과 같다.
Figure 112015021283589-pat00005
Figure 112015021283589-pat00006
Figure 112015021283589-pat00007
Figure 112015021283589-pat00008

만약 (i·moptimal)이 지연 제어값들(m1~mi)의 합과 같은 정수라면 error(i)는 최소화된다. 이는 moptimal을 알고 있다면, i번째 지연 셀을 위한 최적의 지연 제어값 mi를 결정할 수 있다는 것을 의미한다.
Figure 112015021283589-pat00009
Figure 112015021283589-pat00010
Figure 112015021283589-pat00011

본 발명에 따른 지연 고정 루프 회로는 일정 시간 동안 지연 제어값들을 수집하고, 이러한 지연 제어값들을 이용하여 최적의 지연 제어값을 산출함으로써 고품질의 다상 클록들을 제공할 수 있다.
도 2는 본 발명의 일 실시예에 따른 지연 고정 루프 회로를 보여주는 블록도이다. 도 2를 참조하면, 본 발명에 따른 지연 고정 루프(DDL, Delay Locked Loop) 회로(100)는 복수 개의 지연 셀(DC, Delay Cell)(110), 위상 검출부(120), 지연 제어부(130) 및 제어 신호 출력부(140)를 포함한다.
복수 개의 지연 셀(DC1~DC32)(110)은 직렬로 연결되어 있으며, 기준 클록 신호(CLK)와 지연 제어값(m1~m32)을 이용하여 서로 다른 위상의 내부 클록 신호(φ0~φ31)를 생성한다. 기준 클록 신호(CLK)는 직렬로 연결된 복수 개의 지연 셀(110) 중 첫 번째 지연 셀(DC1)로 입력된다.
위상 검출부(120)는 기준 클록 신호(CLK)와 복수 개의 지연 셀(110) 중 마지막 지연 셀에서 출력되는 내부 클록 신호(out_clk)를 비교하고 이에 따른 오차 조정 신호를 출력한다. 만약 내부 클록 신호(out_clk)가 기준 클록 신호(CLK)보다 앞선다면 위상 검출부(120)는 오차 조정 신호로 ‘-1’을 출력하여 지연 시간을 감소시키고, 내부 클록 신호(out_clk)가 기준 클록 신호(CLK)보다 느리다면 위상 검출부(120)는 오차 조정 신호로 ‘1’을 출력하여 지연 시간을 증가시킨다. 위상 검출부(120)는 기준 클록 신호(CLK)와 내부 클록 신호(out_clk)가 동기화될 때까지 반복하여 2개의 클록 신호를 비교하고 오차 조정 신호를 출력한다.
지연 제어부(130)는 오차 조정 신호와 지연 제어값(delay_ctl)을 이용하여 새로운 지연 제어값을 생성하고, 순차적으로 저장된 지연 제어값들의 평균값(mean value)을 산출한다. 이를 위해 지연 제어부(130)는 지연 제어값(delay_ctl)이 저장되는 복수 개의 제어값 레지스터(count1~count2N)(132), 평균값을 산출하기 위한 덧셈기(134), 그리고 평균값이 저장되는 평균값 레지스터(136)로 구성된다. 이 때 제어값 레지스터(count1~count2N)(132)는 2N개이고, 평균값 레지스터(136)에서 출력되는 평균값은 N+4 비트의 크기를 갖는다. 평균값은 실수이며 평균값 레지스터(136)에서 출력되는 N+4 비트 중 4개의 최상위 비트(MSBs, Most Significant Bits)가 정수 부분이고 나머지 비트들이 소수 부분이다.
복수 개의 제어값 레지스터(132)는 직렬로 연결되어 지연 제어값(delay_ctl)이 순차적으로 저장되는 FIFO(First-In, First-Out) 구조를 갖는다. 따라서 FIFO로 새로운 지연 제어값이 입력되면 FIFO 내에서 가장 오래된 값이 제거된다. FIFO로 새로운 지연 제어값이 입력되면, 지연 제어부(130)는 새로운 지연 제어값을 포함하는 지연 제어값들의 평균값을 산출한다. 우선 지연 제어값들의 합을 계산하는데, 제어값 레지스터들(132)에 저장된 지연 제어값의 합은 새로운 지연 제어값이 입력되기 이전의 지연 제어값들의 합에서 새로운 지연 제어값을 더하고 가장 오래된 지연 제어값을 빼면 된다. 제어값 레지스터(132)는 2N개이기 때문에 지연 제어값의 평균값은 지연 제어값의 합에서 소수점(decimal point)을 N 비트만큼 좌로 이동시킴으로써 얻을 수 있다.
제어 신호 출력부(140)는 제어값 레지스터(132)에 가장 마지막으로 저장된 지연 제어값과 최적 지연 제어값 중 하나를 선택하여 복수 개의 지연 셀(110)로 전송한다. 제어 신호 출력부(140)는 지연 제어값의 평균값(mean value)으로부터 최적 지연 제어값(m1, m2, …, m31 및 m32)을 산출하기 위한 라운딩 로직(rounding logic)과 덧셈기(142) 및 지연 제어값과 최적 지연 제어값 중 하나의 값을 선택하는 멀티플렉서(multiplexer)(144)를 포함한다. 여기서 최적 지연 제어값(m1, m2, …, m31 및 m32)은 라운딩 로직과 덧셈기(142)를 이용하여 상술한 [수학식 5]에 따라 생성된다. 도 2를 참조하면, 멀티플렉서(144)는 멀티플렉서(144)로 입력되는 출력 제어 신호(sub-range)에 따라 출력할 값을 선택하는데, 예를 들어, 출력 제어 신호(sub-range)가 활성화되지 않으면 멀티플렉서(144)는 가장 최근에 저장된 지연 제어값을 출력하고, 출력 제어 신호(sub-range)가 활성화되면 멀티플렉서(144)는 지연 제어값의 평균값을 이용하여 생성된 최적 지연 제어값을 출력한다.
도 3은 본 발명의 다른 실시예에 따른 지연 고정 루프 회로를 보여주는 블록도이다.
도 2에서 제어 신호 출력부(140)는 각 지연 셀(110)에 대한 최적 지연 제어값을 산출 및 출력한다. 도 3을 참조하면, 복수 개의 지연 셀(110)들을 일정한 개수의 그룹으로 구분하여 제어 신호 출력부(140)는 그룹의 수만큼 최적 지연 제어값을 산출 및 출력한다. 예를 들어, 제어 신호 출력부(140)는 2k-1개(여기서 k는 1부터 6까지의 정수)의 최적 지연 제어값을 출력할 수 있다. k=2일 때, 지연 셀(110)들은 2개의 그룹으로 나누어지고 제어 신호 출력부(140)는 2개의 최적 지연 제어값을 각 그룹에 공통으로 공급한다. 도 3에서는 제어 신호 출력부(140)는 2개의 최적 지연 제어값 m1과 m2를 생성하고, 이 최적 지연 제어값들은 m1→DC1, m2→DC2, m1→DC3, …, m1→DC31, 및 m2→DC32와 같이 각 지연 셀(110)에 반복하여 공급된다. 만약 k=6이라면, 32개의 최적 지연 제어값(m1, m2, …, m31 및 m32)이 생성되고, 이 최적 지연 제어값이 각 지연 셀(110)에 공급된다(m1→DC1, m2→DC2, …, 및 m32→DC32).
도 4는 본 발명에 따른 지연 고정 루프 회로를 이용한 디지털 펄스 폭 변조 회로를 보여주는 블록도이고, 도 5는 출력 제어 신호(sub_range)가 활성화 되었을 때 미세이득 DPWM 생성 블록의 타이밍을 보여주는 그래프이다.
도 4를 참조하면, 디지털 펄스 폭 변조(DPWM, Digital Pulse Width Modulation) 회로(200)는 거시이득(coarse gain) DPWM 생성 블록(220) 및 지연 고정 루프 회로(100)를 포함하는 미세이득(fine gain) DPWM 생성 블록(240)을 포함한다. 본 발명에 따른 디지털 펄스 폭 변조 회로(200)에서 출력 제어 신호(sub_range)가 활성화되지 않으면 지연 고정 루프 회로(100)는 지연 제어값에 따른 다상 클록 신호를 출력하고 거시이득 DPWM 생성 블록(220)의 출력이 최종 출력으로 결정된다. 만약 출력 제어 신호(sub_range)가 활성화된다면 지연 고정 루프 회로(100)는 최적 지연 제어값에 따른 다상 클록 신호를 출력하고 미세이득 DPWM 생성 블록(240)의 출력이 최종 출력으로 사용된다.
거시이득 DPWM 생성 블록(220)은 종래의 카운터 기반(counter-based) DPWM 생성기와 동일하다. 미세이득 DPWM 생성 블록(220)은 D 플립플롭(flip-flop)과 멀티플렉서(multiplexer)를 이용하여 구성된다. 종래의 미세이득 DPWM 생성 블록은 최종 출력단에서 DPWM 신호를 생성하기 위해 RS 래치(latch)가 사용되어 모든 영역의 듀티비(duty ratio)에서 DPWM 신호를 생성할 수 없었다. 반면에 본 발명에 따른 미세이득 DPWM 생성 블록(240)은 RS 래치 대신에 D 플립플롭과 멀티플렉서를 이용함으로써 듀티비의 모든 영역을 커버하는 것이 가능하다. 다시 도 4를 참조하면, 본 발명에 따른 디지털 펄스 폭 변조 회로(200)에서는 n+1 비트의 command[n:0]가 출력신호(dpwm)의 듀티비를 제어한다. 여기서 command[n:0]는 0부터 2n+1-1까지의 값을 가질 수 있다. command[n:0]가 0일 때, 출력신호(dpwm)의 듀티비는 0이고, command[n:0]가 2n일 때 출력신호(dpwm)의 듀티비는 1이 된다. 거시이득 DPWM 생성 블록(240)에서, dpwm_counter[n-1:5]는 command[n:5] 보다 1비트 적다. 따라서 dpwm_counter[n-1:5]의 값과 command[n:5]를 비교할 때 dpwm_counter[n-1:5]의 1비트 제로 확장(zero extension)이 필요하다.
도 5는 기준 클록 신호(CLK)와 3개의 다상 클록 신호(φ 1 ~φ 3 )에 따라 구동되는 본 발명에 따른 디지털 펄스 폭 변조 회로(200)의 동작을 보여준다. 미세이득 DPWM 생성 블록(240)을 구성하는 31개의 D 플립플롭의 입력 신호들은 0이 되고, 다상 클록 신호들에 동기화된 D 플립플롭의 출력은 차례로 0이 된다. 32개의 출력 신호들 중 하나가 command[4:0]에 의해 선택되고, 선택된 출력 신호가 미세이득 DPWM 생성 블록(240)의 출력으로 결정된다.
도 6은 본 발명에 따른 디지털 펄스 폭 변조 회로의 듀티비의 범위를 보여주는 시뮬레이션 결과이다. 도 7은 종래의 DPWM 회로와 본 발명에 따른 DPWM 회로 간에 INL(Integral Non-Linearity) 오차를 비교한 시뮬레이션 결과이다. 도 8은 본 발명에 따른 디지털 펄스 폭 변조 회로에서 생성되는 최적 지연 제어값의 개수의 변화에 따른 INL 오차를 보여주는 시뮬레이션 결과이다. 도 9는 본 발명에 따른 디지털 펄스 폭 변조 회로에서 제어값 레지스터의 개수의 변화에 따른 INL 오차를 보여주는 시뮬레이션 결과이다.
본 발명에 따른 디지털 펄스 폭 변조 회로(200)를 Verilog HDL(Hardware Description Language)를 이용하여 설계 및 시뮬레이션 하였다. 기준 클록 신호의 주파수는 10MHz, 디지털 펄스 폭 변조 회로의 해상도는 12비트, 지연 셀의 지연 모델은 d=2.9+0.0281m[ns]로 세팅되었다.
도 6은 0~212(=4096)의 범위 내에서 command[12:0] 대한 출력신호(dpwm)의 듀티비(duty ratio)를 보여준다. command[12:0]가 0일 때, 신호의 듀티비는 0이고, 이는 출력신호(dpwm)가 항상 제로 레벨(zero level)에 있다는 것을 의미한다. command[12:0]가 4096일 때, 신호의 듀티비는 1이고, 이는 출력신호(dpwm)가 항상 하이 레벨(high level)에 있다는 것을 의미한다.
도 7은 종래의 디지털 펄스 폭 변조 회로와 본 발명에 따른 디지털 펄스 폭 변조 회로(200)의 INL(Integral Non-Linearity) 오차를 보여준다. 여기서 지연 고정 루프 회로(100)의 제어값 레지스터의 개수(2N)는 28개(N=8)이고, 생성되는 최적 지연 제어값의 개수(2k-1)는 25으로(k=6) 설계하였다. INL은 종종 DAC(Digital-to-Analog Converter)에서 오차를 측정하는 중요한 특징으로 사용된다. INL 오차는 다음과 같이 정의된다.
Figure 112015021283589-pat00012
여기서 PWideal(k)는 이상적인 펄스 폭이고, PWsml(k)는 주어진 command k에 대해 시뮬레이션된 펄스 폭, 그리고 PWLSB는 하나의 최하위 비트(LSB, Least Significant Bit)에 따른 이상적인 최소 펄스 폭이다. 도 7에서 본 발명에 따른 시뮬레이션 결과는 붉은 색, 종래기술에 따른 시뮬레이션 결과는 파란 색이다. 본 발명에 따른 디지털 펄스 폭 변조 회로의 INL 오차는 종래기술에 따른 디지털 펄스 폭 변조 회로의 INL 오차와 비교하여 크게 개선되었다. 주어진 범위 내에서 가장 큰 INL 오차와 가장 작은 INL 오차를 최대 및 최소 INL 에러로 정의한다면, 종래기술에 따른 최대 및 최소 INL 오차는 각각 0.55LSB와 -0.55LSB이고, 본 발명에 따른 최대 및 최소 INL 오차는 각각 0.02LSB와 -0.02LSB이다.
도 3에서 설명한 바와 같이 지연 고정 루프 회로(100)에서 제어 신호 출력부(140)가 생성하는 지연 제어값의 개수(2k-1)는 변경될 수 있다. 도 8은 최적 지연 제어값의 개수(2k-1)의 변화에 따른 시뮬레이션 결과를 보여주는데, 여기서 지연 고정 루프 회로(100)의 제어값 레지스터의 개수(2N)는 28로 세팅되었다. k가 2까지 증가함에 따라 최악의 INL 오차(Worst INL error)가 감소되었다. 그러나 k를 2보다 더 크게 증가시키더라도 오차는 더 이상 감소하지 않는다. 이 시뮬레이션 결과는 k=2가 하드웨어를 최소화하면서 충분히 좋은 성능을 갖는다는 것을 보여준다.
본 발명에 따른 지연 고정 루프 회로(100)는 지연 제어값을 저장하기 위한 2N개의 제어값 레지스터를 포함한다. 도 9의 시뮬레이션 결과는 N의 영향을 보여준다. 도 9는 k=2일 때 N에 따른 최악의 INL 오차를 보여준다. N이 증가함에 따라 최악의 INL은 감소한다. 그러나 N이 3에 도달한 이후에는 최악의 INL 오차가 아주 조금 개선되었다. 즉, 도 8과 도 9는 N=3, mode=2에서 디지털 펄스 폭 변조 회로는 충분히 좋은 성능을 갖는다는 것을 보여준다. 이 경우 본 발명에 따른 최악의 INL 오차는 0.154LSB이다. 따라서 N=3, mode=2에서 본 발명에 따른 최악의 INL 오차는 종래기술과 비교하여 약 73.4%가 개선되었다.
상기에서 본 발명의 바람직한 실시예가 특정 용어들을 사용하여 설명 및 도시되었지만 그러한 용어는 오로지 본 발명을 명확히 설명하기 위한 것일 뿐이며, 본 발명의 실시예 및 기술된 용어는 다음의 청구범위의 기술적 사상 및 범위로부터 이탈되지 않고서 여러가지 변경 및 변화가 가해질 수 있는 것은 자명한 일이다. 이와 같이 변형된 실시예들은 본 발명의 사상 및 범위로부터 개별적으로 이해되어져서는 안되며, 본 발명의 청구범위 안에 속한다고 해야 할 것이다.
100: 지연 고정 루프(DDL, Delay Locked Loop) 회로
110: 지연 셀(DC, Delay Cell)
120: 위상 검출부
130: 지연 제어부
140: 제어 신호 출력부

Claims (13)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 기준 클록 신호와 지연 제어값을 이용하여 순차적으로 내부 클록 신호를 생성하는 복수 개의 지연 셀;
    상기 기준 클록 신호와 상기 복수 개의 지연 셀 중 마지막 지연 셀에서 출력되는 내부 클록 신호를 비교하여 오차 조정 신호를 출력하는 위상 검출부;
    상기 오차 조정 신호와 상기 지연 제어값을 이용하여 새로운 지연 제어값을 생성하여 순차적으로 저장하고, 상기 저장된 지연 제어값들의 평균값을 산출하는 지연 제어부; 및
    상기 평균값을 이용하여 각 지연 셀에 대한 최적 지연 제어값을 산출하는 제어 신호 출력부를 포함하고,
    상기 제어 신호 출력부는,
    상기 평균값으로부터 각 지연 셀에 대한 최적 지연 제어값을 산출하는 라운딩 로직(rounding logic)과 덧셈기, 및
    각 지연 셀에 대해 상기 지연 제어값과 상기 최적 지연 제어값 중 하나를 선택하여 출력하는 멀티플렉서를 포함하는 것을 특징으로 하는 지연 고정 루프 회로.
  6. 제 5 항에 있어서,
    상기 제어 신호 출력부는,
    상기 지연 셀의 개수보다 적은 수의 최적 지연 제어값을 생성하고,
    적어도 하나의 최적 지연 제어값을 상기 복수 개의 지연 셀들 중 적어도 일부의 지연 셀에 대해 공통으로 출력하는 것
    을 특징으로 하는 지연 고정 루프 회로.
  7. 제 6 항에 있어서,
    상기 제어 신호 출력부가 생성하는 최적 지연 제어값은 2개인 것
    을 특징으로 하는 지연 고정 루프 회로.
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
  12. 복수 개의 지연 제어값들을 순차적으로 저장한 후, 상기 지연 제어값들의 평균값을 이용하여 최적 지연 제어값을 생성하고, 기준 클록 신호와 상기 최적 지연 제어값을 이용하여 내부 클록 신호를 출력하는 지연 고정 루프(DLL, Delay Locked Loop) 회로; 및
    D 플립플롭과 멀티플렉서를 이용하여 상기 내부 클록 신호에 상응하는 디지털 펄스 폭 변조(DPWM, Digital Pulse Width Modulation) 신호를 생성하는 미세이득(fine gain) DPWM 생성 블록을 포함하고,
    상기 지연 고정 루프 회로는,
    상기 기준 클록 신호와 상기 지연 제어값을 이용하여 순차적으로 상기 내부 클록 신호를 생성하는 복수 개의 지연 셀,
    상기 기준 클록 신호와 상기 복수 개의 지연 셀 중 마지막 지연 셀에서 출력되는 내부 클록 신호를 비교하여 오차 조정 신호를 출력하는 위상 검출부,
    상기 오차 조정 신호와 상기 지연 제어값을 이용하여 새로운 지연 제어값을 생성하여 순차적으로 저장하고, 상기 지연 제어값들의 평균값을 산출하는 지연 제어부, 및
    상기 평균값을 이용하여 각 지연 셀에 대한 상기 최적 지연 제어값을 산출하는 제어 신호 출력부를 포함하는 것을 특징으로 하고,
    상기 제어 신호 출력부는,
    상기 지연 셀의 개수보다 적은 수의 최적 지연 제어값을 생성하고,
    적어도 하나의 최적 지연 제어값을 상기 복수 개의 지연 셀들 중 적어도 일부의 지연 셀에 대해 공통으로 출력하는 것을 특징으로 하는 디지털 펄스 폭 변조 회로.
  13. 제 12 항에 있어서,
    상기 제어 신호 출력부가 생성하는 최적 지연 제어값은 2개인 것
    을 특징으로 하는 디지털 펄스 폭 변조 회로.
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JP2009118210A (ja) * 2007-11-07 2009-05-28 Oki Semiconductor Co Ltd 遅延ロックループ回路

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100809714B1 (ko) * 2007-01-03 2008-03-06 삼성전자주식회사 멀티 위상 생성 방법 및 이에 적합한 장치
JP2009118210A (ja) * 2007-11-07 2009-05-28 Oki Semiconductor Co Ltd 遅延ロックループ回路

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