JP3810437B2 - モノリシック・アナログ−デジタル変換器 - Google Patents

Description

発明の背景
１．発明の分野
本発明は、一般的に、アナログーデジタル変換器に関し、更に特定すれば、モノリシック集積回路上に集積された多数のアナログーデジタル変換器に関するものである。
２．関連技術の説明
従来のアナログーデジタル変換の単一スロープ法(single slope method)では、クロック駆動比較器(clocked comparator)を用いて、サンプル・ホールドされた信号を、アナログ・ランプ(analog ramp)と比較する。次に、クロック駆動比較器は、サンプル・ホールドされた信号がアナログ・ランプに等しい場合、デジタル・カウンタの状態を格納するラッチ回路を駆動するために用いる信号を発生する。格納されたカウンタ値は、アナログ信号の大きさのデジタル表現となる。この種の回路をデジタル回路に応用すると、かかる回路のアレイが得られる。
従来の単一スロープ型アナログーデジタル変換器は、最大クロック・レートの制限のために、分解能および速度に限界がある。従来の単一スロープ変換器における、最大クロック・レートに対する限界は、準安定性(metastability)によるものである。準安定性とは、クロックおよびデータ入力が同時に変化した場合のフリップ・フロップの不安定性と定義される。理論上、いずれかの所与の時間期間の後に、フリップ・フロップの出力が有効な論理状態に安定したことを保証することはできないが、出力が安定していない確率は、時間と共に指数関数的に減少する。例えば、約６９時定数の後、出力が安定しない確率は１０^-30未満であり、これは殆どの用途において容認可能である。
この問題のために、比較器出力をシステムのクロック時間に同期させるフリップ・フロップを、準安定性から回復させるには、クロック・レートを大幅に低下させなければならない。従来の装置では、変換の時間分解能によって決定される周波数において、準安定性の解決を図る必要があった。その結果、従来の装置は、その回路の処理能力よりかなり低いクロック・レートに制限されていた。
本発明は、個々の変換器をマスタ・クロックに同期させるという必要条件をなくし、より高い分解能のデジタル・コードを発生することによって、従来の装置を改良するものである。したがって、本発明の目的の１つは、従来の変換器に比較して、分解能および速度に格段の改良を実現する、アナログーデジタル変換器を提供することである。
発明の概要
本発明は、アナログ・ランプ出力を有するアナログ・ランプ発生器と、グレイ・コード化デジタル・ランプ出力を有するデジタル・ランプ発生器と、前記アナログ信号入力を前記アナログ・ランプ信号と比較する手段であって、比較出力を有する前記比較手段と、前記デジタル・ランプ出力に接続された第１データ入力と、前記比較出力に接続されたイネーブル入力とを有し、データを記憶する準安定性（不安定性）解消（除去）ラッチであって、準安定性を解消したデジタル信号出力を有する前記準安定性除去ラッチとから成る、アナログ信号をデジタル信号に変換する装置を提供する。
また、本発明は、アナログ・ランプ出力を有するアナログ・ランプ発生器と、グレイ・コード化デジタル・ランプ出力を有するデジタル・ランプ発生器と、アナログ信号を複数のアナログ・ランプ信号と比較する複数の比較器であって、複数の比較出力を有する前記複数の比較器と、前記デジタル・ランプ出力に接続された複数の第１データ入力と、前記比較出力に接続された複数のイネーブル入力とを有し、データを格納する複数の準安定性除去ラッチであって、複数の準安定性除去デジタル信号出力を有する前記複数の準安定性除去ラッチとから成る、複数のアナログ信号を複数のデジタル信号に変換する装置を提供する。
また、本発明は、非クロック駆動型比較器を動作させ、入力アナログ電圧を電圧ランプと比較し、前記２つの比較器入力が実質的に等しい場合、デジタル・ラッチにグレイ・コード化デジタル・タイマ・ワードを格納可能とするステップから成るアナログーデジタル変換方法を提供する。
本発明の特徴および利点は、添付図面と関連する以下の本発明の詳細な説明、および詳細な説明の後に添付の請求の範囲から、一層容易に理解され、明白となろう。
【図面の簡単な説明】
図面は、この言及により本願に含まれるものとし、同様の要素には同様の参照記号を付与してある。
第１図は、本発明によるアナログーデジタル変換器の概略ブロック図である。
第２図は、第１図に示した準安定性除去回路の概略ブロック図である。
第２Ａ図は、第１図に示したアナログ波形発生器の概略ブロック図である。
第３図は、本発明によるアナログーデジタル変換器アレイの概略ブロック図である。
第４図は、第３図に示したクロック逓倍位相ロック・ループの概略ブロック図である。
第５図は、第３図に示した９０°移相器の概略ブロック図である。
第６図は、第３図に示した回路の代替実施例の概略ブロック図である。
第７図は、第６図の回路に用いられた二位相電圧制御型発振器および方形化回路の概略ブロック図である。
第８図は、第７図に示した電圧制御型発振器の詳細な回路構成図である。
第９図は、第７図に示した方形化回路の詳細な回路構成図である。
第１０図は、グレイ・コード信号の最下位ビット間の時間的関係を示すタイミング図である。
詳細な説明
例示のみの目的のため、そして汎用性を限定しないように、これより特定の実施例および動作パラメータを参照しながら、本発明について説明する。しかしながら、本発明は、ここに記載する特定の動作パラメータには限定されないことを、当業者は理解するであろう。
まず第１図を参照すると、本発明のアナログーデジタル変換器の全体的概略ブロック図が示されている。アナログ入力信号１５、即ち、変換対象のアナログ信号が、非クロック駆動型アナログ比較器(unclocked analog comparator)２０の一方の入力に接続されている。比較器２０の他方の入力はアナログ・ランプ信号１８に接続されている。アナログ波形発生器３０がアナログ・ランプ信号１８を発生する。アナログ・ランプ信号１８がアナログ入力信号１５に実質的に等しい場合、比較器は出力信号２１を発生する。比較器の出力信号２１は、準安定性解消（除去）回路３５の制御入力に接続される。アナログ波形発生器３０には、デジタル・グレイ・コード・バス６２上にデジタル・グレイ・コードを発生する、グレイ・コード発生器４５が同期されている。デジタル・グレイ・コード・バス６２は、準安定性除去回路３５のデータ入力に接続されている。準安定性除去回路３５は、比較器出力信号２１のアクティブ状態に応答して、バス６２上のデジタル・グレイ・コードの状態を格納する。その結果、準安定性除去回路３５のデジタル出力信号４７は、アナログ・ランプ信号１８の大きさがアナログ入力信号１５の大きさに等しい場合、このアナログ入力信号１５の大きさのデジタル表現となる。
次に、準安定性除去回路３５を詳細に示す第２図を参照する。比較器出力信号２１は、Ｎビット・データ・ラッチ１１の制御入力に接続されている。Ｎは、アナログ信号１５をアナログーデジタル変換器によってデジタル化（変換）する際の分解能のビット数である。Ｎはいずれの数とすることができ、典型的に、殆どの用途では８ないし１６の間である。Ｎビット・データ・ラッチ１１のデータ入力は、グレイ・コード発生器４５からのデジタル・グレイ・コード・バス６２に接続されている。Ｎビット・データ・ラッチ１１によってラッチされたデータ（グレイ・コード発生器４５によって発生されたコードである）は、Ｎビット・フリップ・フロップ１９へのライン１７に供給される。Ｎビット・フリップ・フロップ１９は、Ｎビット・データ・ラッチ１１がグレイ・コード発生器４５の状態を格納してから所定の時間期間の後に、ライン１７上のデータを格納することによって、システムの準安定性を解決する。
次に、第１図に示したアナログ波形発生器３０の概略ブロック図を示す、第２Ａ図を参照する。演算増幅器３２は、出力信号を積分コンデンサ２８に供給することによって、アナログ・ランプ信号１８供給する。新たな変換が開始されるとき、RESET信号１９がタイミング回路３３によって発生され、スイッチ２８Ａを活性化し、コンデンサ２８を放電する。演算増幅器３２の一方の入力２１はRAMP_BIAS信号に接続され、第２の入力２３はプログラマブル電流源３１の出力に接続されている。プログラマブル電流源３１は、演算トランスコンダクタンス増幅器(operational transconductance amplifier)２７によって制御される。増幅器２７は、アナログ・ランプ信号１８に接続された第１入力を有する。増幅器２７の第２の入力は、ランプ基準電圧RAMP_REFに接続されている。増幅器２７の第３の入力は、ランプ調節回路２９の出力に接続されている。アナログ・ランプの開始電圧は、RAMP_BIAS電圧を変化させることにより、調節可能である。アナログ・ランプ信号１８の傾斜は、増幅器２７によって制御される。トランスコンダクタンス増幅器２７からの電流信号２７Ａに応答してプログラマブル電流源３１の出力を変化させることによって、アナログ・ランプ信号１８の傾斜を変化させることができる。ランプ信号１８が終了する直前に発せられるタイミング回路３３からの制御信号３３Ａに応答して、ランプ調節回路２９は、制御信号２９Ａを通して、増幅器２７をオンに切り替え、RAMP_REF電圧とアナログ・ランプ信号１８の電圧との差をサンプリングする。トランスコンダクタンス増幅器２７は、この電圧差を電流２７Ａに変換し、これを用いてプログラマブル電流源３１を制御する。プログラマブル電流源３１を調節した後、タイミング回路３３は、制御信号３３Ａを通じて、増幅器２７をオフに切り替え、フィードバック・ループを開放し、RESET信号１９を発しスイッチ２８Ａを用いてコンデンサ２８を放電し、次いでスイッチ２８Ａを開放して次の積分サイクルを開始する。
次に、並列のアナログーデジタル変換器１０Ａおよび１０Ｂの概略ブロック図である、第３図を参照する。明確化のために２つの変換器のみを示すが、アレイ内にｍ個の変換器があることも可能である。一好適実施例では、アレイに３２８個の変換器が含まれる。各アナログーデジタル変換器は、デジタル・グレイ・コード・バス６２および出力バス５７に接続されている。デジタル・グレイ・コード・バス６２は、ｍ個のデータ・ラッチの各データ入力に接続されている。明確化のために、データ・ラッチ２４Ａおよび２４Ｂへの接続部のみを示す。各データ・ラッチのデータ入力は、グレイ・コード発生器４５によって駆動される。Ｎビット出力バス５７は、各トランスファ（転送）ラッチ（ラッチ２６Ａおよび２６Ｂが図示されている）のデータ出力に接続され、マルチプレクサ読み取り回路５９によって読み取られる。
ライン１５Ａ上のアナログ信号、即ち、変換対象の信号は、サンプリング・スイッチ１２Ａが閉じられ、電荷がコンデンサ１６Ａに転送されるまで、コンデンサ２３Ａに格納されている。コンデンサ１６Ａは、スイッチ１２Ａが開放されるまで、アナログ信号１５Ａを積分する。所定の時間間隔が過ぎた後、スイッチ１２Ａを開放し、スイッチ２５Ａを閉じることにより、各変換周期の開始時にコンデンサ２３Ａをリセットする。比較対象の信号を転送するためには、いずれの電荷伝送素子または回路を用いてもよいことを、当業者は認めよう。読み取り段階の間、サンプル信号１４Ａが、比較器２０Ａによって、アナログ・ランプ信号１８と比較される。サンプル信号１４Ａがアナログ・ランプ信号１８に等しいか、あるいはこれに対してある所定の電位にある場合、比較器２０Ａの出力２２Ａはラッチ２４Ａを活性化する。比較器２０Ａの出力は、ラッチ２４Ａのイネーブル入力に接続されている。デジタル・グレイ・コード・バス６２に接続されているラッチ２４Ａは、比較器の出力信号２２Ａに応答して、アナログ・ランプ信号１８がサンプル信号１４Ａに等しいときのグレイ・コード・カウントの状態を格納する。ラッチ２４Ａの出力は転送ラッチ２６Ａに供給される。転送ラッチ２６Ａおよび２６Ｂに接続されている出力制御シフト・レジスタ５４は、変換器アレイからの特定のアナログーデジタル変換器の出力を選択する。各転送ラッチの出力は、マルチプレクサ読み出し回路５９の一部であるＮビット出力バス５７を通じて、センス・アンプ５３に接続されている。いずれの一時点においても、１つの転送ラッチのみがアクティブとなり、出力をバス５７に供給する。出力制御レジスタ５４は入力クロック６８と同期を取られている。
マルチプレクサ読み取り回路５９についてこれより説明する。当業者は、マルチプレクサ読み取り回路５９内の回路ブロックの各々がＮビット幅であり、各転送ラッチからその数のビットを収容することを理解するであろう。センス・アンプ５３の出力は、入力レジスタ５５の入力に接続されている。入力レジスタ５５は、入力クロック６８によって駆動される。入力レジスタ５５は、出力制御シフト・レジスタ５４によってイネーブルされたいずれかのＮビット転送ラッチからの、Ｎビット出力バス５７上のデータをラッチする。レジスタ５５の出力は、準安定性除去レジスタ３６の入力に接続されている。準安定性除去レジスタ３６も、入力クロック６８によって駆動される。準安定性除去レジスタ３６は、Ｎビット出力バス５７の状態が入力レジスタ５５にラッチされてから１クロック・サイクルの後に、入力レジスタ５５からのデータが準安定性除去レジスタ３６に供給されるように駆動される。レジスタ３６は、バス６２上のデジタル信号がアナログ比較器２０Ａからの出力信号２２Ａによってラッチされたときに発生し得る、変換の準安定性を解消する。このラッチ列配列の回路分析によって、システムの準安定性は、準安定性除去レジスタ３６の追加によって、少なくとも２³⁰倍改善されることが示されている。準安定性除去レジスタ３６の出力はグレイ・コード・デコーダ３８に接続され、これがグレイ・コード信号を標準２進信号に変換する。グレイ・コード・デコーダ３８は、排他的論理ＯＲ（ＸＯＲing）プロセスを用いてもよく、この場合、準安定性除去レジスタ３６内の各ラッチの出力と隣接するビットとの排他的論理ＯＲを取り(XORed)、次いでこの隣接するビットと別のビットとの排他的論理ＯＲを取る等となる。グレイ・コード・デコーダ３８による標準２進Ｎビット・コード出力は、Ｎビット出力レジスタ７１のデータ入力に供給され、入力クロック６８に応答して出力値をラッチする。出力レジスタ７１の出力は、Ｎ個の出力ドライバ７３に供給され、これらがＮビットの変換された２進出力信号４７を供給する。
入力クロック６８は、クロック逓倍位相ロック・ループ回路(clock multiplying phase locked loop circuit)５０にも供給され、これが高速クロック６４を発生する。本発明の一実施例では、クロック逓倍器は１２倍クロック逓倍器である。本発明の一実施例では、例えば、入力クロック６８は公称７ＭＨｚのクロックであり、クロック逓倍器５０はこれを１２倍に高め、８４ＭＨｚとする。
グレイ・コード発生器４５についてこれより説明する。バス６２上のデジタル・グレイ・コードは、本発明の一実施例では、Ｎビット２進グレイ・コードであり、３つのビット・ストリームの連結、即ち、最下位ビット６０、最下位から２番目のビット５８、およびＮ−２ビット・グレイ・コード・ワード５６によって発生される。高速クロック６４は、Ｎ−２ビット同期２進カウンタ４８を駆動する。Ｎ−２ビット同期カウンタ４８は、出力信号をＮ−２ビット・グレイ・コード・エンコーダ４６に供給する。グレイ・コード・エンコーダは、バス６２上のデジタル・グレイ・コードの上位Ｎ−２ビット５６を供給する。グレイ・コード・エンコーダ４６は、カウンタ４８による各ビット出力を隣接する出力ビットとＸＯＲすることにより、グレイ・コードを発生する。
高速クロック６４およびＮ−２ビット同期カウンタの最下位ビット４９は、負エッジにおいてトリガされるフリップ・フロップ４４に接続されている。負エッジ・トリガ・フリップ・フロップ４４は、最下位ビットの次の信号、LSB+1 ５８を、バス６２上のデジタル・グレイ・コードの一部として供給する。
高速クロック６４は、９０°アナログ移相器４２にも接続されている。９０°移相器４２は、高速クロック６４を９０°シフトすることにより、最下位ビット信号LSB６０を、バス６２上のデジタル・グレイ・コードの一部として発生する。
一例としての実施例では、Ｎは１３ビットに等しく、同期カウンタ４８およびグレイ・コード・エンコーダ４６は、グレイ・コード・バス６２上に上位１１ビットを供給する。１２番目のビット（LSB+1）は、（約）７５ＭＨｚクロックを２分割し、次いで７５ＭＨｚクロックの立ち下がりエッジによってフリップ・フロップ４４にラッチすることによって供給される。１３番目のビット（ＬＳＢ）は、閉ループ移相器４２において、７５ＭＨｚクロックを正確に９０°、即ち、１クロック・サイクルの１／４だけ遅らせることによって発生する。このタイプの移相器は、時として遅延ロック・ループとも呼ばれている。
次に、第３図のクロック逓倍位相ロック・ループ５０を詳細に示す、第４図を参照する。クロック逓倍器５０は、入力クロック６８と、ライン１０２上の高速クロック６４を分周したものとの間の位相差を検出する、位相検出器１００を含む。位相検出器１００の出力１０４は、周波数逓倍電圧制御発振器（ＶＣＯ）１０６を制御するために用いられる。ＶＣＯ１０６は、入力クロック６８の周波数の所定倍に高める。一例では、ＶＣＯ１０６は、入力クロック６８の周波数を１２倍に高め、高速クロック６４を生成する。ＶＣＯ１０６の出力１０８は、「方形化」回路１１０に供給される。方形化回路１１０の機能は、出力信号１１２の整形を行うことにより、高速クロック６４が５０パーセントのデューティ・サイクル、即ち、「方形」出力を有するようにすることである。また、高速クロック６４は、ｎ分周回路１１４にも供給される。ｎ分周回路１１４は、周波数をｎ分の１に分割することにより、ライン１０２上に送出されるクロック信号の周波数を、入力クロック６８の周波数と等しくする。前述したように、一実施例では、ＶＣＯ１０６がクロック周波数を１２倍に高める場合、ｎは１２であり、ｎ分周回路１１４は、位相検出器１００にこの信号を供給する前に、高速クロック６４の周波数を１２分の１に低下させる。一実施例では、ＶＣＯ１０６はリング・オシレータを含んでもよい。
次に、第３図に示した９０°アナログ移相器４２の概略ブロック図である、第５図を参照する。高速クロック６４およびクロック逓倍器５０からのその相補クロックは、４入力排他的ＯＲ（ＸＯＲ）ゲート８０の第１および第２駆動入力に接続されている。ＸＯＲゲート８０は、高利得積分増幅器８２の反転入力に結合されている出力を含む。増幅器８２は制御信号８３を出力し、制御信号８３は電圧制御遅延回路７８の制御入力に結合されている。また、電圧制御遅延回路７８は、高速クロック６４からの駆動信号も受け取る。増幅器８２の高利得により、構成要素の値およびクロック周波数においてばらつきがある場合でも、遅延が常に９０°となることが保証される。電圧制御遅延回路７８は、制御信号８３およびクロック６４に応答して、遅延信号を「方形化」回路７７に出力する。方形化回路７７は遅延信号を整形し、それを対称形とすると共に５０パーセントのデューティ・サイクル（即ち、「方形」出力）を有するようにし、信号をライン・ドライバ・インバータ(line driver invertor)７５の入力に出力する。方形化回路７７は、前述の方形化回路１１０と同様である。ライン・ドライバ・インバータ７５は、第１ライン・ドライバ・インバータ信号７５Ａおよび第２ライン・ドライバ・インバータ信号７５Ｂを、４入力排他的ＯＲゲート８０の第３および第４入力に出力する。第１および第２ライン・ドライバ・インバータ信号は、遅延一致回路８１の第１および第２入力にも結合されている。信号７５Ａおよび７５Ｂは、相補的な遅延クロックから成る。遅延一致回路８１は、各信号７５Ａおよび７５Ｂに発生する遅延が同一であり、これらの信号が互いに適正な位相関係を保持することを保証する。遅延一致回路８１はＬＣＢ６０を出力する。
次に、第３図の回路の別の実施例の概略ブロック図である、第６図を参照する。第６図の回路では、第３図の９０°移相器４２が除去されている。加えて、クロック逓倍器５０を変更し、ＬＳＢ６０を直接供給するようにしてある。他の全ての面では、第６図の動作は、第３図に関連して既に記載したものと同一である。
次に、第６図のクロック逓倍器５０の概略ブロック図である、第７図を参照する。第７図では、第４図におけると同様、入力クロック６８が位相検出器１００に供給され、位相検出器１００は、入力クロック６８および信号１０２に応答して、制御信号１０４を電圧制御発振器１２０に供給する。また、ＶＣＯ１２０は、ライン１０８上の方形化回路１１０に供給される出力周波数を逓倍し、ライン１１２上に高速クロック６４を発生する。ライン１１２上の方形化回路１１０の出力は、更に、ｎ分周回路１１４にも供給され、第４図に関連して説明したのと同様に、制御信号１０２を送出する。
また、ＶＣＯ１２０は、出力１０８に対して位相が９０°ずれた第２出力１２２を発生し、他の方形化回路１１０に供給する。方形化回路１１０は、第４図に関連して説明したように動作し、ライン１２４上に、ＬＳＢ６０のための「方形化」出力を供給する。
次に、ＶＣＯ１２０の概略図である第８図を参照する。ＶＣＯ１２０は、互いに位相が９０°ずれている、２つの出力１０８，１２２を発生する。ＶＣＯ１２０は、ループ状に接続された奇数個のインバータ段で形成されたリング・オシレータである。即ち、ＶＣＯ１２０は、インバータ１２６，１２８，１３０，１３２，および１３４を含む。インバータ１３４の出力は、ライン１３６を通じて、インバータ１２６の入力に接続され、リングを形成する。ｔをこれらインバータの内の１つの時間遅延、ｐをオシレータ内の段数とすると、発振周波数ｆは、
（１） ｆ＝１／（２ｐｔ）
となる。周波数を変更するには、インバータ・チェーンの電源電圧を変化させ、時間ｔを変化させる。ＣＭＯＳインバータの場合、供給電圧が低下するにつれて、伝搬遅延が増大する。
リング・オシレータにおける段当たりの移相は、
（２） 位相／段＝１８０／ｐ
となる。例えば、第８図に示す５段発振器では、段当たりの移相は３６°である。したがって、主出力から２段離れたタップでは、移相は７２°となり、主出力から３段離れたタップでは、移相は１８０°となる。インバータが全て同一である場合、９０°の移相は不可能である。
しかしながら、リング・オシレータ内の各インバータを同一に構成しなければ、リング・オシレータ内のインバータ間に、９０°の移相を得ることができる。ＣＭＯＳインバータでは、インバータによる遅延は、構成するトランジスタのサイズおよび形状、ならびにその出力上の容量性負荷量を含む、多数の要因によって異なる。これらの要因のいずれかを調節し、これらのインバータの１つの伝搬遅延を、リング内の残りのインバータに対して増加させることによって、必要な９０°移相を得ることができる。
第８図に示すＶＣＯ１２０では、インバータ１３０の伝搬遅延は、２つのトランジスタ１３８および１４０を追加することによって調節され、これらのトランジスタは、常にオン状態となるようにバイアスされている。これによって、インバータ１３０による伝搬遅延を延長し、インバータ１３４，１２６，および１２８による全遅延を、変更したインバータ１３０およびインバータ１３２による遅延とほぼ同一となるようにする。インバータ１３４，１３６，および１２８による遅延が、変更したインバータ１３０およびインバータ１３２による遅延と同一となった場合、出力１０８および１２２間に正確に９０°の移相が得られる。
次に、第４図および第７図に示した方形化回路１１０の概略回路図である、第９図を参照する。第５図の方形化回路７７も、方形化回路１１０と同様に動作する。
第９図に示すように、ＶＣＯ１２０の出力は方形化回路１１０に供給される。明らかに、第７図に示した回路の場合、ＶＣＯ１２０の各出力毎に１つとして、２つの方形化回路が設けられている。
典型的に、ＶＣＯ１２０は、残りの回路と比較すると、低い電圧で動作するので、出力１０８および１２２は、残りの回路の高い方の電圧レベルに変換する必要がある。加えて、通常伝搬遅延は出力信号の立ち上がりおよび立ち下がりエッジでは同一ではないので、リング・オシレータ内部の信号が対称的であっても、レベル変換回路の出力は対称的とならない。即ち、「方形」出力あるいは５０パーセントのデューティ・サイクルを有さない。したがって、回路１１０は、レベル変換器を、閉ループ・フィードバック回路内に組み込み、必要に応じて入力スレシホルドを調節し、出力信号の対称性を維持している。
レベル・シフタは、トランジスタ１５０および１５２、ならびにインバータ１５４および１５６を含む。２つの電流源トランジスタ１５８および１６０は、電圧VMINUSおよびVPLUSによって制御される。電圧VMINUSおよびVPLUSは、カレント・ミラー１６２によって供給され、トランジスタ１５８および１６０によって送出される電流量を制御する。信号１１２または１２４のフィードバック・ループが、トランジスタ１５８，１６０、トランジスタ１６４を通じて、レベル・シフト・トランジスタ１５０および１５２に供給される。出力信号１１２または１２４の波形が非対称的となった、即ち、「方形状」でなくなった場合、トランジスタ１５８，１６０は、出力の対称性を再度確立する方向に、入力段の電流源トランジスタ１５０上のゲート電圧を変化させることによって応答する。加えて、コンデンサとして用いられているトランジスタ１６４が、あらゆるリップル電圧を濾波し、フィードバック・ループの応答時間を設定する。
次に、ＬＳＢ６０およびＬＳＢ＋１ ５８のタイミング図である、第１０図を参照する。第１０図のタイミング図は、第３図の回路または第６図の回路のいずれもの動作を示す。高速クロック６４が、時点３において、ローからハイに遷移する。Ｎ−２ビット２進カウンタ４８の最下位ビット４は、高速クロック６４のローからハイへの遷移時に遷移する。高速クロック６４から得られたＬＳＢ６０は、時点５でハイに、そして時点９でローに遷移する。カウンタの最下位ビット４から得られたＬＳＢ＋１ ５８は、時点７でハイに、そして時点２でローに遷移する。グレイ・コード化信号の上位Ｎ−２ビット５６は、時点３でのみ遷移し、一方ＬＳＢ６０およびＬＳＢ＋１ ５８は時点３では変化しない。時点２，５，７，および９においては、一度にこれらの信号の１つのみが変化するので、カウントに変化があるときは、１つのビット変化のみを有するというグレイ・コードの要件を満たすことになる。
高速クロックを供給するために、逓倍される周波数を有する入力クロックを用いる代わりに、外部の高速クロックを用いて、カウンタ４８、フリップ・フロップ４４、および９０°移相器４２を制御することも可能であることは、当業者には理解されるであろう。
本発明の利点の１つは、グレイ・コードの最下位ビットの周波数を、回路を制御するために用いられるクロックの周波数と等しくすることが可能であることである。これが意味することは、最下位ビットの周波数を、フリップ・フロップの最大トグル周波数に等しくすることが可能であるということである。従来、典型的なグレイ・コードに対して、マスタ・クロック周波数は、グレイ・コードの最下位ビットの周波数の４倍であって。本発明では、対照的に、グレイ・コードの最下位ビットの周波数を、クロック周波数に等しくすることができる。したがって、クロック周波数は、クロック・カウンタ回路自体の固有の周波数制限による制限を受けるのみである。これによって、従来達成可能であったよりも、高い変換レートが可能となる。
室温における典型的な２ミクロンＣＭＯＳプロセスでは、この周波数制限は約１５０ＭＨｚ、そして８０°Ｋにおいて約５００ＭＨｚである。典型的な１ミクロンＣＭＯＳプロセスでは、この周波数制限は、室温において約５００ＭＨｚ、そして８０°Ｋにおいて１Ｇｈｚ以上の場合がある。本発明の一実施例では、７２ＭＨｚのマスタ・クロックが３．５ｎｓの分解能のグレイ・コードを発生し、これは３０μｓで１３ビットの変換を可能とする。５００ＭＨｚのマスタ・クロックは、分解能が５００ｐｓのグレイ・コードを発生し、３３μｓで１６ビットの変換、または２μｓで１２ビットの変換を可能にする。一チップ上にこれらの変換器を数百個設けることにより、全変換レートは１００ＭＨｚ程度となり得る。予測される電力はチャネル当たり５０μｗ未満である。その結果、本発明は、かかる変換器のアレイを単一チップ上で用いる場合、比較的遅いアナログーデジタル変換の単一スロープ法によって、電力消費を低い量に抑えつつ、比較的高い変換レートを得ることを可能とする。更に、単一スロープ・アナログーデジタル変換器の単純な設計のために、特にＣＭＯＳ技術を用いる場合は、電力を節約すると共に、単一集積回路上に多数のこれら変換器を集積することが可能となる。
グレイ・コード・カウントは、定義として、コードが増分する毎に１ビットのみが変化するので、比較器が活性化されるときに格納すべきデジタル信号として用いる。ラッチがイネーブルされたとき、グレイ・コード化されたビットの内変化プロセスに入ることができるのは１ビットだけであるので、準安定性を呈する可能性があるのはサンプリングされたビットの１つのみであり、結果的に得られるコードは、最下位の１ビットだけが不確実であるに過ぎない。これは、標準２進コードを、格納されるデジタル信号として用いる場合とは対照的である。コードの増分毎に１ビット以上が変化し得るので、多数のサンプル・ビットが準安定性を呈する可能性がある。
また、グレイ・コード・カウントを用いると、準安定性の解消は、回路においては、それを完了する時間に余裕がある時点で判定することができるので、電力削減および回路の速度要求の緩和を図ることができる。その結果、本発明では、データ・レートが、各アナログーデジタル変換器によってデータが供給されるレートよりも大幅に低い場合に、データの多重化の後まで、準安定性の解消を遅らせることができる。即ち、従来の回路では、準安定性の解消は、典型的に、カウンタからの２進コードがＮビット・データ・ラッチにクロックにより入力されるときに得られることが多かった。この場合、比較的高いクロック・レートおよび非常に短い時間間隔で準安定性の解消を行わなければならない。対照的に、本発明は、前述したように、非常に遅いクロック・レートを用いてこの機能を達成することができ、回路の電力削減および速度要求緩和を図ることができる。
例えば、（約）７５ＭＨｚクロックを用いて、グレイ・コードを発生することができる。この７５ＭＨｚクロックは、（約）６ＭＨｚの入力クロックから発生する。７５ＭＨｚクロックはアナログーデジタル変換にのみ用いられ、集積回路の他の全機能には６ＭＨｚクロックが用いられる。
３２８個の変換器のアレイを用いることにより、１３ビットの分解能で約３０マイクロ秒で変換は完了する。従来の手法では、約３００ＭＨｚのマスタ・クロック周波数を必要とし、これは、例えば、従来の２ミクロンＣＭＯＳプロセスの処理能力よりも高い。グレイ・コードを用いることにより、３２８個の比較器における３００ＭＨｚのレートではなく、１３ビットにおける６ＭＨｚのレートで、準安定性の解消を行うことができるようになる。
また、本発明は、高い有効クロック・レート、および高い分解能で、アナログーデジタル変換器のアレイからのアナログ信号を変換する方法も提供する。多数の入力信号は、各変換器毎に１つずつサンプルおよびホールドされる。信号は、アナログ源からの電流を積分することによって形成される。この信号は、変換プロセスの期間にわたり、コンデンサ上で一定に保持される。次に、アナログ・ランプおよびデジタル・カウンタを同時に起動させる。比較回路は、ランプの電圧を、サンプルおよびホールドされた電圧と比較する。これら２つが等しい場合、比較器の出力は状態を変化させ、デジタル・カウンタの値をＮビット・ラッチ内に格納させる。ラッチのアレイに格納された値は、種々の入力電圧のデジタル表現であり、並列的に他のラッチ・アレイに転送される。そして、前回の変換の結果を多重化してデジタル出力信号を形成しつつ、新たな組の変換を行うことができる。
変換器のアレイに対して、デジタル・カウンタおよびランプ発生器は全ての変換器に共通である。各変換器自体は１つのサンプル・ホールド、比較器、およびデジタル・ラッチのアレイのみを必要とする。
本発明の回路は、従来のＣＭＯＳ技術を用いて、半導体形態でモノリシック状に集積することができる。
以上、本発明の少なくとも１つの例示的実施例について説明したが、種々の改造、変更、および改良が、当業者には容易に想起されよう。かかる改造、変更、および改良は、本発明の精神および範囲内にあることを意図するものである。したがって、これまでの記載は一例であるに過ぎず、限定を意図しない。本発明は、以下の請求の範囲およびその均等物において規定されるようにのみ、限定されるものである。

Claims (30)

1. アナログ・ランプ信号（１８）を出力するアナログ・ランプ発生器（３０）と、
   一連のデジタル・カウントを出力するグレイ・コード発生器（４５）と、
   アナログ信号をデジタル信号に変換する複数の変換器回路（１０Ａ，１０Ｂ）と、
   を備えた装置であって、各変換器回路が、前記アナログ・ランプ信号（１８）および一連のデジタル・カウントを受けるように前記アナログ・ランプ発生器およびグレイ・コード発生器に結合され、前記複数の変換器回路の各々が、
   アナログ信号をアナログ・ランプ信号と比較するとともに、比較器出力信号を出力する比較器（２０）と、
   前記比較器出力信号に応答して、変換期間の間にデジタル信号を前記一連のデジタル・カウントの１つのデジタル・カウントとして格納する第１レジスタ（２４）と、
   複数の変換器回路の各変換器回路（１０Ａ，１０Ｂ）の第１レジスタ（２４Ａ，２４Ｂ）に結合され、前記複数の変換器回路の１つから１つのデジタル信号を選択し、選択されたデジタル信号（５７）を出力するマルチプレクサ（２６，５４）と、
   前記選択されたデジタル信号を２進に変換するように結合されたグレイ−２進変換器（３８）と、
   を含む装置において、
   前記マルチプレクサに結合され、変換期間後の所定の時間に前記選択されたデジタル信号を格納して、選択されたデジタル信号に基づいて準安定性を除去したデジタル信号を出力する準安定性除去レジスタ（３６）を備え、準安定性を除去したデジタル信号は前記グレイ−２進変換器によって変換されることを特徴とする装置。
2. 請求項１記載の装置において、前記複数の変換器回路の各々は、一連の変換期間の間に、一連のアナログ信号を対応する一連のデジタル信号に変換し、
   前記準安定性除去レジスタ（３６）は、入力クロック（６８）を含み、第１データ・レートで前記一連のデジタル信号を格納し、
   前記グレイ・コード発生器（４５）は、前記第１データ・レートよりも高い第２データ・レートで前記一連のデジタル・カウントを出力し、前記一連のデジタル信号の各デジタル信号が前記第１レジスタ（２４）に前記一連のデジタル・カウントの１つのデジタル・カウントとして格納される、装置。
3. 請求項２記載の装置において、前記準安定性除去回路（５９）は、前記一連の変換期間の各変換期間後の所定の時間に前記一連のデジタル信号の各デジタル信号を格納する、装置。
4. 請求項１記載の装置において、更に、第１周波数を有する入力クロック（６８）を含み、前記マルチプレクサ（２６，５４）が、前記複数の変換器回路（１０Ａ，１０Ｂ）から一連のデジタル信号を選択するように前記入力クロックに結合され、選択された一連のデジタル信号を前記入力クロックの第１周波数に基づく第１データ・レートで出力する、装置。
5. 請求項４記載の装置において、前記マルチプレクサ（２６，５４）は、前記入力クロック（６８）のそれぞれの第１サイクルの間に選択されたデジタル信号の各々を出力する、装置。
6. 請求項５記載の装置において、前記入力クロック（６８）および前記マルチプレクサ（２６，５４）に結合された入力レジスタ（５５）を含む準安定性除去回路（５９）を更に含み、前記第１データ・レートで前記選択された一連のデジタル信号を受けて、各選択されたデジタル信号を前記入力クロック（６８）のそれぞれの第１サイクルの間に格納する、装置。
7. 請求項６記載の装置において、前記準安定性除去回路（５９）は、
   前記入力クロック（６８）および前記入力レジスタ（５５）に結合された準安定性除去レジスタ（３６）を更に含み、前記第１データ・レートで前記選択された一連のデジタル信号を受けて、各選択されたデジタル信号を前記それぞれの第１サイクル後の前記入力クロックのそれぞれの第２サイクルの間に格納し、前記準安定除去レジスタ（３６）は前記準安定性を除去したデジタル信号を各選択されたデジタル信号に対して出力する、装置。
8. 請求項７記載の装置において、前記グレイ・コード発生器（４５）は、前記第１データ・レートよりも高い第２データ・レートで前記一連のデジタル・カウントを出力し、各変換器回路（１０Ａ，１０Ｂ）に対して、前記デジタル信号が前記第１レジスタ（２４Ａ，２４Ｂ）に前記一連のデジタル・カウントの１つのデジタル・カウントとして格納される、装置。
9. 請求項８記載の装置において、前記グレイ−２進変換器（３８）は、前記準安定性を除去したデジタル信号を受けるように前記準安定性除去レジスタ（３６）に結合され、準安定性を除去したデジタル信号に基づいて準安定除去標準２進デジタル信号を出力する、装置。
10. 請求項９記載の装置において、前記入力クロックの第１周波数よりも高い第２周波数を有する高速クロックを更に含み、
    前記デジタル信号はＮビットを含み、前記一連のデジタル・カウントの各デジタル・カウントが最下位ビット、最下位ビットの次のビット、および（Ｎ−２）最上位ビットを含み、
    前記グレイ・コード発生器（４５）は前記高速クロックに結合され、該高速クロックの第２周波数で最下位ビットをトグル動作させるように構成および配置され、それによって前記グレイ・コード発生器は第２データ・レートで前記一連のデジタル・カウントを発生する、装置。
11. 請求項１０記載の装置において、前記高速クロックの第２周波数は前記入力クロックの第１周波数よりも少なくとも１２倍高い装置。
12. 請求項１０記載の装置において、前記グレイ・コード発生器（４５）は、
    前記高速クロック（６４）に結合され、カウンタ最下位ビットを含む同期カウンタ出力を有する同期カウンタ（４８）と、
    前記同期カウンタ出力に結合され、前記（Ｎ−２）最上位ビットを出力するＸＯＲグレイ・エンコーダ（４６）と、
    前記カウンタ最下位ビットを受けるように前記高速クロックおよび同期カウンタに結合され、前記最下位ビットの次のビットを出力する第１移相器（４４）と、を含む装置。
13. 請求項１２記載の装置において、前記グレイ・コード発生器（４５）は、更に、前記高速クロックに結合された第２移相器（４２）を含み、最下位ビットを高速クロックの位相シフトされたものとして出力する装置。
14. 請求項１３記載の装置において、前記第２移相器（４２）は最下位ビットを高速クロックの９０°位相シフトされたものとして出力し、該第２移相器は、
    制御入力を有し、前記高速クロックに結合され、前記高速クロックおよび前記制御入力において受けた制御信号の両方に基づいて遅延されたクロック信号を出力する電圧制御遅延（７８）と、
    遅延されたクロック信号を受けるように前記電圧制御遅延に結合され、５０％デューティ・サイクル遅延クロック信号を出力する方形化回路（７７）と、
    前記５０％デューティ・サイクル遅延クロック信号を受けるように、前記高速クロックおよび前記方形化回路に結合され、前記最下位ビット、および前記高速クロックと前記５０％デューティ・サイクル遅延クロック信号との差に基づく位相信号を出力する位相検出器回路（７５，８０）と、
    前記位相信号を受けるように前記位相検出器回路に結合され、前記電圧制御遅延に制御信号を出力する増幅器（８２）と、
    を含む装置。
15. 請求項１２記載の装置において、更に高速クロック発生器（５０）を備え、入力クロックを受けて、入力クロックの第１周波数を逓倍して高速クロックを出力する装置。
16. 請求項１５記載の装置において、
    前記高速クロック発生器（５０）は、分周器（１１４）を含み、高速クロック（６０）および高速クロックの第２周波数よりも低い第３周波数を有する変更された高速クロック（６４）を出力し、
    前記高速クロックは最下位ビットを提供し、
    前記高速クロックの代わりに、前記変更された高速クロックが前記同期カウンタ（４８）および第１移相器（４４）に結合される、
    装置。
17. 請求項１５記載の装置において、前記装置は半導体チップ上に集積されたモノリシック・デバイスである装置。
18. 請求項１７記載の装置において、前記モノリシック・デバイスはＣＭＯＳデバイスである装置。
19. アナログ−デジタル信号変換方法であって、
    アナログ・ランプ信号（１８）を発生するステップと、
    一連のグレイ・コード・デジタル・カウントを発生するステップと、
    複数のアナログ信号を前記アナログ・ランプ信号と比較して、対応する複数の比較信号を発生するステップと、
    変換期間の間に複数のデジタル信号を複数の第１レジスタ（２４Ａ，２４Ｂ）にそれぞれ格納するステップであって、複数のデジタル信号の各々は複数のアナログ信号の対応するものに基づいており、各デジタル信号は前記複数の比較信号の１つに基づいて対応する第１レジスタに格納されるステップと、
    前記複数の第１レジスタからデジタル信号を順次選択するステップと、
    前記選択されたデジタル信号を対応する２進信号に変換するステップと、
    を含む方法において、
    変換期間後の所定の時間に前記順次選択されたデジタル信号を準安定性除去レジスタ（３６）に転送して、対応するデジタル信号に変換される前に、順次選択されたデジタル信号の準安定性を除去するステップを含むことを特徴とする方法。
20. 請求項１９記載の方法において、前記複数のデジタル信号をそれぞれ格納するステップは、一連の変換期間の間に、対応する一連のアナログ信号に基づいて一連のデジタル信号を格納するステップを含み、前記転送するステップは、一連のデジタル信号を第１データ・レートで前記準安定性除去レジスタ（３６）に転送するステップを含む、方法。
21. 請求項２０記載の方法において、
    前記一連のデジタル信号を格納するステップは、前記一連の変換期間の各変換期間の間に、前記一連のデジタル信号の各デジタル信号を少なくとも１つの対応する第１レジスタ（２４）に格納するステップを含み、
    前記一連のデジタル信号を転送するステップは、各変換期間後の所定の時間に、一連のデジタル信号の各デジタル信号を前記準安定性除去レジスタ（３６）に転送するステップを含む、方法。
22. 請求項２０記載の方法において、前記一連のデジタル信号を格納するステップは、
    前記第１データ・レートよりも高い第２データ・レートで前記一連のデジタル・カウントを発生するステップと、
    前記一連のデジタル信号の各デジタル信号を前記第１レジスタ（２４）に前記一連のデジタル・カウントの１つのデジタル・カウントとして格納するステップと、
    を含む方法。
23. 請求項１９記載の方法において、
    前記デジタル信号を順次選択するステップは、前記複数の第１レジスタから第１データ・レートで一連のデジタル信号を選択するステップを含み、
    前記順次選択されたデジタル信号を転送するステップは、前記選択された一連のデジタル信号を前記第１データ・レートで前記第２レジスタに転送するステップを含む、方法。
24. 請求項２３記載の方法において、前記複数のデジタル信号をそれぞれ格納するステップは、
    前記第１データ・レートよりも高い第２データ・レートで前記一連のデジタル・カウントを発生するステップと、
    各デジタル信号をそれぞれの第１レジスタに前記一連のデジタル・カウントの１つとして格納するステップと、
    を含む方法。
25. 請求項２４記載の方法において、前記順次選択されたデジタル信号を転送するステップは、更に、前記第２レジスタに転送された順次選択されたデジタル信号をグレイ・コード化された信号から準安定除去標準２進デジタル信号に変換することを含む方法。
26. 請求項２４記載の方法において、前記一連のデジタル信号を選択するステップは、第１周波数を有する入力クロックに基づいて一連のデジタル信号を選択するステップを含み、それによって一連のデジタル信号が第１データ・レートで選択される方法。
27. 請求項２６記載の方法において、前記一連のグレイ・コード・デジタル・カウントを発生するステップは、前記入力クロックの第１周波数よりも高い第２周波数を有する高速クロックに基づいて一連のグレイ・コード・デジタル・カウントを発生するステップを含み、それによって一連のデジタル・カウントは前記第２データ・レートで発生される、方法。
28. 請求項２７記載の方法において、
    前記複数のデジタル信号の各デジタル信号はＮビットを含み、
    前記一連のグレイ・コード・デジタル・カウントの各々が最下位ビットを含み、
    前記高速クロックに基づいて一連のグレイ・コード・デジタル・カウントを発生するステップは、前記高速クロックの第２周波数で最下位ビットをトグル動作させるステップを含む、方法。
29. 請求項２８記載の方法において、前記高速クロックに基づいて一連のグレイ・コード・デジタル・カウントを発生するステップは、高速クロックの位相シフトに基づいてグレイ・コード・デジタル・カウントのＮビットの少なくとも１ビットを発生するステップを含む方法。
30. 請求項２９記載の方法において、前記高速クロックの位相シフトに基づいてグレイ・コード・デジタル・カウントのＮビットの少なくとも１ビットを発生するステップは、高速クロックの９０°位相シフトされたものとして最下位ビットを発生するステップを含む方法。

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