以下、図面を参照して本発明を実施するための最良の形態について説明する。
(第1実施形態)
まず、本発明の第1実施形態に係るA/D変換器の概要構成および機能について、図3から図6を用いて説明する。
図3は、本発明の第1実施形態に係るA/D変換器の構成を示すブロック図である。
図3に示すように、A/D変換器10は、アナログ入力信号ainと比較用の信号(ランプ信号)rampとを比較した結果を出力するコンパレータ(比較器)2と、予め設定された基準時からコンパレータ2のコンパレータ出力信号compが変わるタイミングまでの時間幅Ttrueを基準クロック(クロック信号)clkの精度の分解能でカウントして測定時間幅Tdigitalを測定する上位ビットカウンタ15と、上位ビットカウンタ15の精度を補い高分解能で時間幅Ttrueを測定するための下位ビット生成回路20と、備える。
ここで、時間幅Ttrue、と測定時間幅Tdigitalと、誤差Tdeltaとの関係は、図2に示されている。
そしてA/D変換器10は、基準クロックclkを発生するクロック信号発生器4と、ランプ信号rampを発生するランプ電圧発生回路5と、に接続している。
コンパレータ2は、アナログ入力信号ainの第1の入力端およびランプ信号rampの第2の入力端と、コンパレータ出力信号compを出力する出力端と、を有しており、2つの入力端の電圧のうち、どちらが大きいか判定して、出力端に、“Hi”か“Low”かのコンパレータ出力信号compを出力する。
コンパレータ2の第2の入力端は、ランプ電圧発生回路5に、コンパレータ2の出力端は、下位ビット生成回路20に接続している。
クロック信号発生器4は、出力信号として1周期Tcycleの矩形波を出力する。
ランプ電圧発生回路5は、図4に示すように、タイミング調整回路6により制御され、定電流源からの電流をON/OFFするスイッチ7と、定電流源からの電流を貯えるコンデンサ8と、を有してアナログ回路を構成し、比較用の信号としてランプ信号rampをコンパレータ2に出力する。またタイミング調整回路6からは、スタート信号startが下位ビット生成回路20に出力される。このタイミング調整回路6は、ランプ信号ramp発生の動作開始と、スタート信号startにより下位ビット生成回路20を介して上位ビットカウンタ15の動作開始時間の調整を行う回路である。なおランプ電圧発生回路5は、下位ビット生成回路20が高速動作を行うので、アナログ回路が望ましい。
上位ビットカウンタ15は、通常のシングルスロープ型A/D変換器のカウンタで採用されている構成と同じであり、例えば、フリップフロップが8個並んだ8ビットのアップカウンタである。
そして上位ビットカウンタ15は、基準クロックclkにより、予め設定された基準時からコンパレータ2の出力信号compが変わるタイミングまでの時間幅を測定する時間幅測定手段の一例として機能する。
下位ビット生成回路20は、上位ビットカウンタ15により測定された測定時間幅Tdigitalと真の時間幅Ttrueとの誤差を求める誤差算出手段の一例として機能する。
図3に示したように、上位ビットカウンタ15は、クロック信号発生器4と下位ビット生成回路20と、に接続する。下位ビット生成回路20は、コンパレータ2と、クロック信号発生器4とランプ電圧発生回路5と、上位ビットカウンタ15と、に接続する。
上位ビットカウンタ15の入力端には、クロック信号発生器4からの基準クロックclkと、下位ビット生成回路20からの制御信号c_enとが入力され、上位ビットカウンタ15の出力端から、測定時間幅Tdigitalを示す上位ビット出力信号dout[12:4]が出力される。
下位ビット生成回路20の入力端には、コンパレータ2の出力信号compと、クロック信号発生器4からの基準クロックclkと、ランプ電圧発生回路5からのスタート信号startとが入力され、下位ビット生成回路20の出力端から、誤差を示す下位ビット出力信号dout[3:0]と、上位ビットカウンタ15の測定を制御するための、制御信号c_enを上位ビットカウンタ15に出力する。
そして、A/D変換器10は、上位ビットカウンタ15の前記測定時間幅と下位ビット生成回路20で算出した誤差とに基づきディジタル出力信号を得る。
ここで図2に示したように、従来のシングルスロープ型A/D変換器1は、基準クロックclkに同期して動作するカウンタ等で時間を測定するので、必然的に量子化誤差が生じる。基準クロックclkの周期時間である周期Tcycle単位で測定するので、真の時間幅Ttrueに対して、測定結果は測定時間幅Tdigitalとなり誤差Tdeltaを生じる。A/D変換器としての分解能を向上するためには、誤差Tdeltaを測定する必要がある。
次に、本実施形態に係る下位ビット生成回路20の詳細な構成を図5および図6に基づき説明する。
図5は、下位ビット生成回路20の構成回路を示すブロック図である。図6は、下位ビット生成デコーダ(doutデコーダ)21における変換テーブルの例を示す説明図である。
まず、図5に示すように、下位ビット生成回路20は、コンパレータ出力信号compを基準クロックclkの1周期Tcycleより短い時間遅らせた遅延コンパレータ出力信号fdを出力する遅延手段の一例としての遅延素子DBと、遅延素子DBからの遅延コンパレータ出力信号fdを記憶するためのD型のフリップフロップFFと、フリップフロップFFの出力パターンから誤差を算出するための変換テーブルを有する下位ビット生成デコーダ21と、上位ビットカウンタ15を制御するための信号を発生させる上位ビット制御デコーダ(c_enデコーダ)22と、上位ビット制御デコーダ22からの出力信号decをラッチさせて記憶するD型のフリップフロップ23と、を備える。
遅延素子DBは、遅延素子DB0〜DB15が16個直列に並んでいる。遅延素子DB0〜DB15はそれぞれ遅延時間Tdbを有し、遅延素子DB0の入力端には、コンパレータ出力信号compが入力され、各遅延素子DB0〜DB15の出力端から、各遅延コンパレータ出力信号fd[0]〜fd[15]を出力する。そして、各遅延コンパレータ出力信号fd[0]〜fd[15]は、それぞれ、遅延時間Tdb、2×Tdb、・・・16×Tdbを有し、遅延素子DBは、互いに遅延時間が異なる、複数の前記遅延コンパレータ出力信号を出力する遅延手段の一例として機能する。ここで、Tdb時間の16倍の時間が周期Tcycleに、ほぼ等しい時間になるようにTdbを調整する。この時間調整の誤差時間は、Tdb時間の1/2以下にすることが望ましい。
フリップフロップFFは、フリップフロップFF0〜FF15により構成され各遅延コンパレータ出力信号fdを入力する入力端Dと、基準クロックclkを入力するクロック入力端CKと、外部からのリセット信号resetを入力する入力端SETと、出力信号dloを出力する出力端Qと、を有する。
それぞれフリップフロップFF0〜FF15のデータ入力端Dは、遅延素子DB0〜DB15の出力端にそれぞれ接続されている。クロック入力端CKは、クロック信号発生器4に接続されている。
そしてフリップフロップFFは、入力端CKに入力された基準クロックclkが、“Low”から“Hi”に立ち上がるときの各遅延コンパレータ出力信号fd[0]〜fd[15]の値を、遅延コンパレータ出力信号dlo[0]〜dlo[15]として出力端Qに出力して保持する。なお、“Hi”から“Low”に立ち下がるとき、各遅延コンパレータ出力信号fdの値を出力端Qに出力して保持するようにしてもよい。
下位ビット生成デコーダ21は、各遅延素子DB0〜DB15の遅延時間から誤差Tdeltaへ変換するための変換テーブルを有する。そして、下位ビット生成デコーダ21は、コンパレータ2の出力信号compが変わるタイミング後の、基準クロックの1周期Tcycle以内におけるタイミングにおける、各遅延素子DB0〜DB15の遅延コンパレータ出力信号fd[0]〜fd[15]の値のパターンにより、誤差Tdeltaを算出する。
具体的には、誤差Tdeltaに対応し、遅延コンパレータ出力信号dlo[15:0]から、真の時間幅Ttrueの下位ビットを示す下位ビット信号dec[3:0]を出力する。ここで、遅延コンパレータ出力信号dlo[15:0]は、遅延コンパレータ出力信号dlo[0]〜dlo[15]を束ねて表現した16ビットの信号である。
このように、遅延コンパレータ出力信号dlo[15:0]に基づき、測定時間幅Tdigitalと真の時間幅Ttrueとの誤差Tdeltaを求める。
次に、上位ビット制御デコーダ22は、各遅延素子DB0〜DB15の遅延時間から上位ビットカウンタ15を制御する制御信号c_enを生成するための変換テーブルを有する。そして、上位ビット制御デコーダ22は、遅延コンパレータ出力信号dlo[15:0]から上位ビットカウンタ15を制御するための出力信号clr_enを出力する。このように、誤差算出手段一例としての下位ビット生成回路20の上位ビット制御デコーダ22が、誤差に対応した下位ビット出力信号dout[3:0]の前の段階における信号を利用して上位ビットカウンタ15を制御している。
ここで、図6は、下位ビット生成デコーダ21および上位ビット制御デコーダ22の変換の一例を示す変換テーブルである。
この変換テーブルには、各遅延コンパレータ出力信号fd[0]〜fd[15]と、これらを束ねた遅延コンパレータ出力信号dlo[15:0]と、下位ビット信号dec[3:0]と、上位ビット制御デコーダ22の出力信号clr_enとの対応関係が示されている。各遅延コンパレータ出力信号fd[0]〜fd[15]は2進表示、dlo[15:0]およびdec[3:0]は16進表示、上位ビット制御デコーダ22のclr_enは、2進表示だが、電圧の“Hi”または“Low”で表されている。
この変換テーブルを実現する論理回路により、下位ビット生成デコーダ21および上位ビット制御デコーダ22は、それぞれ、各遅延コンパレータ出力信号dlo[15:0]から、下位ビット信号dec[3:0]や出力信号clr_enを出力する。
なお、遅延コンパレータ出力信号の値のパターンの数は遅延素子DB等の遅延手段の数+1に限られている。それは、図7や図8に示したように、各遅延コンパレータ出力信号fd[0]〜fd[15]の出力信号の階段状の形が、順に時間の進行方向にずれていくパターンしかないからである。したがって、遅延素子DBの数が増えても、変換テーブルの規模はそれほど大きくならない。
次に、フリップフロップ23は、図5に示したように、下位ビット生成デコーダ21からの下位ビット信号dec[3:0]を入力する入力端Dと、基準クロックclkを入力する入力端CKと、下位ビット出力信号dout[3:0]を出力する出力端Qと、出力端Qの出力信号をラッチするための信号を入力する入力端enと、を有する。
そして、フリップフロップ23は、入力端enが“Low”の場合に、下位ビット出力信号dout[3:0]をラッチし、入力端enが“Hi”であって、基準クロックclkが立ち上がるときに、入力端Dの下位ビット信号dec[3:0]の値が、下位ビット出力信号dout[3:0]の値に変わる。
次に、図に基づき、本実施形態にかかるA/D変換器10の動作、特に下位ビット生成回路20の動作について説明する。
図7は、図5の下位ビット生成回路20の動作タイミングを示すタイミングチャートである。
まず、図7に示すように、下位ビット生成回路20は、A/D変換前にリセット信号resetにより全てのフリップフロップFFを“Hi”に初期化する。初期化後、図7に示すように、ランプ電圧発生回路5からのスタート信号startが“Hi”になった後(タイミングt1)、A/D変換が開始される。ここで、スタート信号startにより、ランプ電圧発生回路5によるランプ信号rampの発生動作も開始するものとする。
A/D変換が開始され、ランプ信号rampと被測定信号であるアナログ入力信号ainの大小関係が変化した時(タイミングtcomp)、コンパレータ2は、コンパレータ出力信号compを“Hi”から“Low”に変化させる。
下位ビット生成回路20内部で、コンパレータ出力信号compは、遅延素子DB0の遅延時間Tdbにより、遅延時間としてTdbだけ遅れた信号である遅延コンパレータ出力信号fd[0]となる。同様に、遅延コンパレータ出力信号fd[1]は、コンパレータ出力信号compより遅延時間として2×Tdb時間だけ遅れた信号になる。同様に遅延コンパレータ出力信号fd[2]は、コンパレータ出力信号compより遅延時間として3×Tdb時間だけ遅れた信号となる。このように、遅延コンパレータ出力信号fd[0]〜fd[15]は、それぞれ遅延時間Tdbだけ遅れた信号となる。そして、フリップフロップFF0〜FF15は、基準クロックclkの立ち上がりで同時にラッチを行う。
次に、上述の動作について図7に基づき詳細に説明する。
図7に示したように、タイミングt1からt3では、コンパレータ出力信号compが常に“Hi”なので、フリップフロップFF0〜FF15は全て“Hi”を記憶する。しかし、タイミングtcompでコンパレータ出力信号compが“Hi”から“Low”に変化するので、タイミングt4では、遅延時間Tdelayの時間に応じて“Hi”を記憶するフリップフロップFFと“Low”を記憶するフリップフロップFFが存在する。ここで遅延時間Tdelayとは、コンパレータ出力信号compが“Hi”から“Low”に変化したタイミングから次の基準クロックclkによりカウントされるタイミングまで、すなわち基準クロックclkが立ち上がるタイミングまでの時間である。
図7では、個々のフリップフロップFFまでの遅延時間の違いによって、フリップフロップFF0〜FF4までが“Low”を記憶し、フリップフロップFF5〜FF15は“Hi”を記憶した状態を示した。
次に、図8にタイミングt4前後を拡大した図を示す。
フリップフロップFF0〜FF15の16個のフリップフロップがタイミングt4で記憶したデータにより、同フリップフロップFF群の出力信号であるラッチされた遅延コンパレータ出力信号dlo[15:0]は、“FFE0”となる。
ラッチされた遅延コンパレータ出力信号dlo[15:0]は、遅延時間Tdelayに相当する値である。
誤差Tdelta=(Tdb×16)−Tdelay ・・・(1)
の関係があるので、遅延時間Tdelayから誤差Tdeltaを求めることができる。下位ビット生成デコーダ21の変換テーブルにより遅延時間Tdelayに対応した、ラッチされる前の下位ビット信号dec[3:0](ラッチ後はdout[3:0])を算出する。
ここで、遅延時間Tdelayは、
Tdelay=Tdb×(16−dout[3:0]の10進法の値) ・・・(2)
の関係があるので、式(1)と式(2)により、
Tdelta=Tdb×(dout[3:0]の10進法の値)・・・(3)
となる。
次に、図9に、図6の変換テーブルの一部に対応した動作タイミングを示すタイミングチャートである。ここには、dec[3:0]が16進法で“0”、“1”、または、“2”になる時の、タイミングチャートが示されている。
図9に示すように、誤差Tdeltaが大きくなるにつれて、dec[3:0]が“0”、“1”、“2”となる。式(3)より、dec[3:0]=“0”の時、誤差Tdelta=0、dec[3:0]=“1”の時、誤差Tdelta=Tdb、dec[3:0]=“2”の時、誤差Tdelta=2Tdbと測定される。
なお、下位ビット生成デコーダ21のデコード機能によって、ラッチされた遅延コンパレータ出力信号dlo[15:0]信号から下位ビット信号dec[3:0]信号に変換する。変換された下位ビット信号dec[3:0]は、A/D変換器10の下位ビットに相当する。
次に、上位ビットカウンタ15と下位ビット生成回路20との連動について図7に基づき、説明する。
図7に示すように、タイミングtcompにおいて、コンパレータ出力信号compが”Hi”から“Low”に変化したことによりラッチされた遅延コンパレータ出力信号dlo[15:0]信号は“FFFF”以外の値になる。例えば、図7のタイミングt4では、遅延コンパレータ出力信号dlo[15:0]信号は“FFE0”に変わる。
よって、ラッチされた遅延コンパレータ出力信号dlo[15:0]が“FFFF”以外の値になった時、上位ビットカウンタ15のカウント動作を停止する必要がある。この上位ビットカウンタ15の動作を制御する信号が制御信号c_enである。
この制御信号c_enは、A/D変換開始を指示する信号であるスタート信号startが“Hi”の状態であることを検出した次の基準クロックclkの立ち上がりから“Hi”になり、上位ビットカウンタ15の動作を開始させる。例えば図7では、タイミングt2である。
“Hi”になった制御信号c_enは、ラッチされた遅延コンパレータ出力信号dlo[15:0]が“FFFF”以外の値になった時に“Hi”から“Low”に変化し、上位ビットカウンタ15の動作を停止させる。例えば図7では、タイミングt4において、遅延コンパレータ出力信号dlo[15:0]信号は“FFE0”に変わる。このように、誤差算出手段一例としての下位ビット生成回路20の上位ビット制御デコーダ22が、遅延コンパレータ出力信号compの変化を検出した場合に、時間幅測定手段の測定を終了する制御信号を送信する。また、誤差Tdeltaを求める前の信号、例えば遅延コンパレータ出力信号fd[0]〜fd[15]の値のパターンにより、下位ビット生成回路20が、上位ビットカウンタ15を制御している。
なお、このような動作を上位ビット制御デコーダ22がするように、図5において、上位ビット制御デコーダ22の出力信号clr_enに基づき、制御信号c_enが生成されている。
次に、フリップフロップ23の動作を図7に基づき説明する。
遅延コンパレータ出力信号dlo[15:0]は、基準クロックclkの立ち上がり毎に変化し、下位ビット信号dec[3:0]も変化するので、図5に示したフリップフロップ23を用いてラッチし、下位ビット出力信号dout[3:0]信号とする。
下位ビット出力信号dout[3:0]信号がラッチされた時、上位ビットカウンタ15の動作も停止しているので、図7に示すように、信号valにて、A/D変換が終了し、dout[12:0]信号が有効な状態になったことを外部回路に対して示す。
なお、このような動作を行うため、制御信号c_enに基づき信号latch_decや信号valが生成される回路が図5に示されたように構成されている。
以上、これら一連の動作によって、本回路は、アナログ信号をディジタル信号に変換する。
次に、図10および図11に基づき、コンパレータ出力信号compの立ち下りと基準クロックclkの立ち上がりとが同時に起きた場合における、下位ビット生成回路20と上位ビットカウンタ15との連動の動作の一例を説明する。
A/D変換器10の特徴の1つは、制御信号c_enによって下位カウンタの動作と上位カウンタの動作が連動している点である。特に、コンパレータ出力信号compの立ち下りが、基準クロックclkの立ち上がりと同時に発生した場合である。
図10に下位ビット信号dout(dout[15:0])が“4F”になる場合、図11に図10とほぼ同じタイミングでコンパレータ出力信号compが変化し、結果としてdout が“50”になる場合を例に示した。
図10は、タイミングtaの基準クロックclkの立ち上がりで、遅延コンパレータ出力信号fd[15:0]=“1111_1111_1111_1110” (フリップフロップFF0のみが“Low”を記憶した場合)した場合である。
遅延コンパレータ出力信号fdの結果から、タイミングtaにおける基準クロックclkの立ち上がりで、ラッチされた遅延コンパレータ出力信号dlo[15:0]は“FFFE”となる。このdlo[15:0]が“FFFE”になったことで制御信号c_enが“Low”になり、上位ビットカウンタ15のカウント動作を停止する。その結果、上位ビットカウンタ15結果である上位ビット出力信号dout[12:4]は“4”となり、下位カウンタの結果である下位ビット出力信号dout[3:0]は“F”となる。
図11では、タイミングtbにコンパレータ出力信号compが“Hi”から“Low”に変化したが、その変化をフリップフロップFF0〜FF15のいずれも感知しなかった場合の例である。感知しなかった結果、タイミングtbでは、遅延コンパレータ出力信号fd[15:0]=“1111_1111_1111_1111”である。その結果、制御信号c_enは”Hi”を維持し続ける。次の基準クロックclkの立ち上がりであるタイミングtcでは、遅延コンパレータ出力信号fd[15:0]=“0000_0000_0000_0000”となる。その結果、ラッチされた遅延コンパレータ出力信号dlo[15:0]は“0000”となる。また、この信号dlo[15:0]が“0000”になったことにより、制御信号c_enが“Low”になり、上位ビットカウンタ15のカウント動作を停止する。その結果、上位ビットカウンタ15の結果である上位ビット出力信号dout[12:4]は“5”となり、下位ビット生成回路20の結果である下位ビット出力信号dout[3:0]は“0”となる。
このように、下位ビット生成回路20が上位ビットカウンタ15を制御するので、コンパレータ出力信号compと基準クロックclkの立ち上がりが同時に発生した場合でも、正常に本回路は動作する。
以上、本実施形態によれば、コンパレータ出力信号compを基準クロックclkの1周期Tcycleより短い時間遅らせた遅延コンパレータ出力信号dlo[15:0]に基づき、基準クロックclkの1周期Tcycleより細かい精度で、測定時間幅Tdigitalと真の時間幅Ttrueと誤差Tdeltaを求めることができる。したがって、基準クロックclkを上げることなく、また回路規模の大幅な増大をすることなく、より高い分解能のディジタル出力信号を得ることができる。また遅延素子DBが複数ある場合、並列化も可能なため、A/D変換時間の大幅な増大をすることなく、より高い分解能のディジタル出力信号を得ることができる。このように、従来のシングルスロープ型A/D変換器に対して、A/D変換時間の大幅な増大や、回路規模の大幅な増大をすることなく、より高い分解能のA/D変換器を提供できる。
また、下位ビット生成回路20は、基準クロックclkによるカウント動作より高速なカウントが可能になる。本実施形態では4ビットの下位ビット出力信号dout[3:0]を生成するので、同じ分解能を有する従来型のシングルスロープ型A/D変換器と比較して、16倍高速な動作速度を有するA/D変換器を実現することが可能となる。すなわち、下位ビット3ビットを1基準クロックで算出できるので、上位ビット9ビット分を算出する時間により、13ビットの精度を得ることができる。さらに、本実施形態は、下位ビットは1基準クロックしか動作せず、上位ビット9ビット分の動作で実質的に済むため、消費電力やノイズ発生を抑えることができる。
また、下位ビット生成回路20に基づき、上位ビットカウンタ15を制御する。具体的には、下位ビット生成回路20の下位ビット生成デコーダ21が、遅延コンパレータ出力信号compの変化を検出した場合に、上位ビットカウンタ15の測定を終了する制御信号c_enを送信する。この場合、下位ビット生成回路20と上位ビットカウンタ15とが連動して、それぞれの出力、下位ビット出力信号dout[3:0]および上位ビット出力信号dout[12:4]を出すことができ、出力時間を合わせるため、一方の出力を長い時間記憶するための回路が不要であり、回路が簡素化できる。
特に、下位ビット生成回路20が測定を終了する制御信号を送信して上位ビットカウンタ15を終了させることにより、時間幅Tdigitalの測定と誤差Tdeltaの測定とがほぼ同時、すなわち、基準クロックclkの1周期Tcycleのレベル以内に求まるので、下位ビット生成回路20と上位ビットカウンタ15との出力のタイミングを合わせる特別な回路を必要とせず、高速にA/D変換を行うことができる。
また、各遅延素子DB0〜15が、互いに遅延時間が異なる、複数の遅延コンパレータ出力信号compを出力し、下位ビット生成回路20が、複数の遅延コンパレータ出力信号compより、誤差Tdeltaを求める場合、互いに遅延時間が異なる複数の遅延コンパレータ出力信号compにより、コンパレータ2の出力信号が変わるタイミング付近をさらに細かくカバーでき、より高い分解能のディジタル出力信号を得ることができる。
また、各遅延素子DB0〜15が、直列に複数個並び、各遅延素子DB0〜15の出力端から、各遅延コンパレータ出力信号compを出力する場合、遅延素子DBが直列に並んでいるため、狭い幅でA/D変換器の回路を構成できる。例えば、イメージセンサにA/D変換器10を用いた場合、イメージセンサの各ピクセル間の幅に収めるように細長く構成できる。また、同じ遅延時間の遅延素子が使えるため、遅延時間が大きい遅延素子が不要であるため、回路全体を小型化でき、コストダウンも図ることができる。さらに各遅延素子DBからの出力を並列に処理できるため、高速にA/D変換できる。なお、イメージセンサはCMOS(Complementary Metal Oxide Semiconductor)タイプでもCCD(Charge Coupled Device)タイプでもよい。
さらに、一般にA/D変換器は、動作時のノイズが小さな回路が求められる。本実施形態の下位ビット生成回路20は、遅延素子DBを使った非同期回路による構成なので、一般的な同期回路と比較してノイズの小さな回路を実現できる。
また、遅延素子DBの数が、1以上、16以下である場合、遅延素子DBの数を16個以下に抑えることにより、直列に並んだ方向の長さが短い回路構成ができるため、小規模で高精度なディジタル出力信号を得ることができる。具体的には、遅延素子DBの数が16個の場合、遅延素子の大きさは約5μm×7μmであり、直列に並んだ方向の長さが112μmとなる。コンパレータ2の長さを約100μmで構成できるので、遅延素子DBの数が16個の場合、遅延素子の長さが、コンパレータ2とほぼ同じ長さである。
特に、イメージセンサに用いた場合、A/D変換器10を含めたイメージセンサを小型化できる。例えば、イメージセンサに用いる場合、コンパレータ2、カウンタ(上位ビットカウンタ15、下位ビット生成回路20)、遅延素子DB、およびフリップフロップFFを画素に対応して並べる必要がある。遅延素子DBの数が16個でA/D変換器10を構成する場合、コンパレータ2の長さは約100μm、カウンタの長さは約108μmにそれぞれ構成でき、併せて約200μmとなり、遅延素子DBの全体の長さは112μm、フリップフロップFFの全体の長さは約200μmであり、併せて、約312μmとなる。
一方、遅延素子DBの数が32個でA/D変換器10を構成する場合、コンパレータ2の長さは約100μm、カウンタの長さは約96μmにそれぞれ構成でき、併せて約196μmとなり、遅延素子DBの全体の長さは224μm、フリップフロップFFの全体の長さは約400μmであり、併せて約624μmとなり、遅延素子DBとこれに対応したフリップフロップFFと併せた長さが、コンパレータ2とカウンタとを併せた長さを大幅に超えてしまう。
また遅延素子DBの数に関して、イメージセンサの画素サイズを2.5μm四方、イメージセンサの画素数を約200万画素とし、幅5μm(画素2個分の幅)のカラム状のA/D変換器を、イメージセンサの画素アレイ(約3000μm角)の上下に配置した場合における画素アレイとA/D変換器とを併せた回路部の上下方向の長さは、遅延素子DBの数が16個の場合は約4000(3000+500×2)μm、32個の場合は約4630(3000+820×2)μm、64個の場合は約6104(3000+1552×2)μmとなる。従来のイメージセンサの場合、画素アレイやコンパレータやカウンタ等を併せた回路部の上下方向の長さは約3500μm、画素アレイやランプ電圧発生回路やクロック信号発生器等を併せた回路部の幅方向の長さは、約4500μmとなる。遅延素子DBの数が16個では、従来に比べ面積の増加が約10%ほどで済む。したがって、シリコンウエハから取出せるチップの数があまり減少しないため、低コストで高精度、高速のイメージセンサを作成することができる。
また、下位ビット生成回路20が、コンパレータ出力信号compが変わるタイミングtcomp後の、基準クロックclkの1周期Tcycle以内におけるタイミングにおける、遅延コンパレータ出力信号compの値のパターンにより、誤差Tdeltaを算出する場合、遅延コンパレータ出力信号compの値のパターンの数は限られているため、それほど規模の大きくない変換テーブルにより、高速に誤差Tdeltaを算出できる。
また、比較用の信号として、アナログ回路のランプ電圧発生回路5からのランプ信号をコンパレータ2に入力しているので、D/A変換器等のアナログ回路が不要で、全体の回路規模が小さくになり、しかも、高速にA/D変換できる。
なお、D/A変換器により生成された階段状のランプ信号を比較用の信号としても本A/D変換器10により、高分解能で高速にA/D変換できる。
また、シングルスロープ方式に限らず、2重積分方式等他のA/D変換に対しても、本発明は適用できる。
また、本実施形態では、遅延素子DB0〜DB15の16個を用いたが、遅延素子DB0を省いた構成でもよい。この場合、タイミングチャートにおける説明が多少異なってくるが、遅延素子DBが1つ少ない構成でも、上述した同様な効果を実現できる。
(第2実施形態)
次に、本発明の第2実施形態に係るA/D変換器について説明する。
まず、第2実施形態に係るA/D変換器の概要構成について、図12および図13を用いて説明する。なお、前記第1実施形態と同一または対応する部分には、同一の符号を用いて異なる構成および作用のみを説明する。その他の実施形態および変形例も同様とする。
図12は、本発明の第2実施形態に係るA/D変換器の遅延素子における遅延時間の状態を示す模式図である。図13は、A/D変換器の遅延素子における遅延時間の状態を示す模式図である。
図12に示すように、本実施形態のA/D変換器10Aは、下位ビット生成回路20Aが、第1実施形態の下位ビット生成回路20と異なる。
図13に示すように、下位ビット生成回路20Aにおける遅延素子は遅延時間Tdb’を有し、第1実施形態における下位ビット生成回路20の図5のように直列に16個並んでいる。最大の遅延時間は、Tdb’×16となり、基準クロックclkの1周期Tcycleより長くなる。そして、下位ビット生成回路20Aにおける遅延素子は、基準クロックclkの1周期Tcycle内にある分解能部用の遅延素子と、1周期Tcycle外にある冗長部用の遅延素子とに分けることができる。この冗長部用の遅延素子からの出力が、基準クロックclkの1周期Tcycleより長い時間遅らせた長遅延コンパレータ出力信号である。
例えば、図13に示したように、分解能部用の遅延素子が12個、冗長部用の遅延素子が4個である。これは、確定的な値でなく、A/D変換器10Aが使われる環境温度や、電圧や、各遅延素子の遅延時間Tdb’ばらつきによる。なお遅延時間Tdb’は各遅延素子で異なっていてもよい。
遅延時間Tdb’の遅延素子以外は、図5に示した第1実施形態における下位ビット生成回路20とほぼ同じ構成である。
次に、下位ビット生成回路20Aの動作について説明する。
まず、第1実施形態で説明した下位ビット生成回路20の動作の前に、予め値が確定した電圧(基準信号)をアナログ入力信号ainとして、コンパレータ2の第1の入力端に入力して、下位ビット生成回路20Aの分解能部または冗長部に該当する遅延素子の数を求める。これが、基準信号を入力した際の基準誤差に対応する。
例えば、コンパレータ2により電圧の値を時間領域に変換した場合、ちょうど1周期Tcycleの整数倍になる入力電圧をコンパレータ2に入力する。そして、次の基準クロックclkが立ち上がるタイミングで、遅延コンパレータ出力信号fd[0]〜fd[15]のパターンを測定する。仮に、各遅延素子からの出力の遅れが、1周期Tcycleにすべて収まっていれば、遅延コンパレータ出力信号fd[0]〜fd[15]はすべて“Low”であるが、図13に示すように、4個はみ出た分、すなわち、遅延コンパレータ出力信号fd[12]〜fd[15]が“Hi”となる。このように、予め、下位ビット生成回路20Aの分解能部または冗長部に該当する遅延素子の数を測定しておく。なお、基準誤差を求める際、比較器2の出力信号の代わりに、基準クロックclkに同期し、1周期Tcycle時間だけ“Hi”の信号(例えば基準クロックclkを2分周した信号)をコンパレータ出力信号compとして、下位ビット生成回路20Aに入力してもよい。コンパレータ出力信号compが“Hi”から“Low”になるタイミングが、1周期Tcycleとなり、分解能部または冗長部に該当する遅延素子の数を測定することできる。この場合、基準誤差を求めるための信号を容易に作成できる。
それから、A/D変換器10Aによる測定を第1実施形態のA/D変換器10と同様に行い下位ビット出力信号dout[3:0]を算出する。但し、誤差Tdeltaへの換算式が異なる。
次に、下位ビット出力信号dout[3:0]から誤差Tdeltaへの換算式について説明する。
まず、各遅延素子の遅延時間Tdb'は、
Tdb'= 周期Tcycle/分解能部の数 ・・・(4)
となる。ここで、分解能部の数が、基準誤差に対応する。
また遅延時間Tdelayは、
Tdelay=Tdb'×(分解能部の数−(dout[3:0]の10進法表記))・・・(5)
となり、誤差Tdeltaは、
Tdelta=(Tdb'×分解能部の数)−Tdelay ・・・(6)
となるので、式(4)〜(6)より、
Tdelta
=Tdb'×(dout[3:0]の10進法表記)
=周期Tcycle/分解能部の数×(dout[3:0]の10進法表記)・・・(7)
となる。
このように、基準誤差に対応する分解能部の数と、長遅延コンパレータ出力信号を含む複数の遅延コンパレータ出力信号compとに基づき、誤差deltaを算出する。
以上、本実施形態によれば、冗長部の遅延素子により基準クロックの1周期Tcycleを超えた遅延の長遅延コンパレータ出力信号を利用することにより、基準クロックの1周期Tcycle以内の誤差Tdeltaを求める際の冗長性があるため、遅延素子にばらつきがあったり、温度や駆動電圧等の使用環境が異なったりしても、これらの変動をカバーできる。すなわち、遅延素子のばらつきや環境変動に頑健性を有し、歩留まりがよくなる。また、遅延素子の遅延時間Tdb'に関して最大の遅延時間を1周期Tcycleに合うように調節する必要がなくなり、設計に余裕が生じる。このため、回路の設計時間の短縮や、コスト削減も図れる。
なお、遅延素子DBの数が16個であると、例えば、分解能部を12ビット、冗長部を4ビットのように構成でき、分解能部において少なくとも8ビットあれば、下位ビットを3ビット分は確保できるので、実用上、遅延素子DBの数は16個が最も好ましい。
また、基準クロックの1周期Tcycleが、遅延時間Tdb'×8〜Tdb'×16に収まり、しかも遅延時間Tdb'×12近傍になるようにすることが好ましい。この場合、回路規模をそれほど大きくせず、高精度で環境変動に頑健性の有するA/D変換器10Aを実現できる。
なお、基準クロックの1周期Tcycleが5nsの場合、式(4)より、5ns/16<Tdb'<5ns/8、すなわち、312ps<Tdb'<625psの間を遅延素子の遅延時間が変動してもよい。
(第3実施形態)
次に、本発明の第3実施形態に係るA/D変換器を用いた固体撮像装置について説明する。
まず、第3実施形態に係る固体撮像装置の概要構成について、図14および図15を用いて説明する。
図14は、本発明の第3実施形態に係る固体撮像装置の基本構成を示すブロック図である。図15は、固体撮像装置における列信号読出手段の具体的な構成例を示すブロック図である。
図14に示すように、固体撮像装置30は、画素(ピクセル)Pが並べられた固体撮像素子31と、行信号読出手段32と、列信号読出手段33とを備える。
固体撮像素子31は、多数の画素P配列(図示の例の場合、I行J列の画素配列)から構成され、光信号を電圧の画像信号に変える。なお、便宜上、4行5列の小規模な画素配列が示されているが、実際には、より大規模な画素配列が用いられる。例えば、いわゆるメガピクセル級の固体撮像素子31の場合、1000行1000列といったオーダーの大規模な画素配列が用いられる。
行信号読出手段32および列信号読出手段33は、固体撮像素子31内の(I×J)個の各画素が生成した画像信号を順次外部へ読み出す。
行信号読出手段32は、各行を順番に1行ずつ選択し、選択された行に所属するJ個の画素からの画像信号をJ本の列方向信号線Lにアナログ画像信号として読み出す処理を行う。例えば、図14に示す例の場合、まず第1行目が選択され、この第1行目に所属するJ個(図の例では5個)の画素Pからの画像信号が、J本の列方向信号線Lにそれぞれアナログ画像信号として読み出されることになる。
一方、列信号読出手段33は、こうして各列の列方向信号線上に読み出されている画像信号を、各列ごとに順番に読み出して、ディジタル信号出力線Loutへと出力する処理を行う。
次に、列信号読出手段33の内部構成について、図15に基づき説明する。
図15に示すように、列信号読出手段33は、各列方向信号線Lに接続されたA/D変換器10と、外部にディジタル出力するか否かのスイッチングを行うスイッチ35と、スイッチ35を選択する列選択器36と、を備える。
A/D変換器10は、列方向に細長く形成されていて、ノイズの影響を受けないように信号源(画素P)にできるだけ近い場所に設置してある。
そして、各スイッチ35の手前にA/D変換器10が配置されており、J本の列方向信号線Lに読み出されたアナログ画像信号は、スイッチ35に到達する前にディジタルデータへと変換される構成である。各スイッチ35は、ディジタル信号出力線Loutに直接接続されており、スイッチ35を経たディジタルデータは、そのままディジタル信号出力線Loutへと出力される。なお、図示されていないクロック信号発生器4およびランプ電圧発生回路5により、各A/D変換器10に基準クロックclkとランプ信号rampが入力される。
このようにA/D変換器10を固体撮像装置30に用いることにより、処理時間の増大をすることなく、より高精度で小型の固体撮像装置30を提供できる。特に、A/D変換器10は細長く形成できるので、各列に対して画素の幅にA/D変換器10に収めることができ、小型の固体撮像装置30を実現できる。
なお、A/D変換器は、第2実施形態のA/D変換器10Aでもよい。また、本発明のA/D変換器は、イメージセンサに限らず、面上に広がった臭いセンサや味覚センサや、温度センサや圧力センサ等にも適用できる。
さらに、本発明は、上記各実施形態に限定されるものではない。上記各実施形態は、例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。