JP4569647B2 - Ad変換装置、ad変換方法、固体撮像素子、およびカメラシステム - Google Patents
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Description
これは、CCD画素の製造に専用プロセスを必要とし、また、その動作には複数の電源電圧が必要であり、さらに複数の周辺ICを組み合わせて動作させる必要があるため、システムが非常に複雑化するといった処々の問題を、CMOSイメージセンサが克服しているからである。
これに対して、CMOSイメージセンサは各画素毎にFDアンプを持ち合わせており、その出力は、画素アレイの中のある一行を選択し、それらを同時に列方向へと読み出すような列並列出力型が主流である。
これは、画素内に配置されたFDアンプでは十分な駆動能力を得ることは難しく、したがってデータレートを下げることが必要で、並列処理が有利とされているからである。
転送トランジスタ12は、フォトダイオード11とフローティングディフュージョンFDとの間に接続され、転送制御線LTxを通じてそのゲート(転送ゲート)に駆動信号が与えられることで、フォトダイオード11で光電変換された電子をフローティングディフュージョンFDに転送する。
そして、選択制御線LSELを通してアドレス信号が選択トランジスタ14のゲートに与えられ、選択トランジスタ14がオンすると、増幅トランジスタ13はフローティングディフュージョンFDの電位を増幅してその電位に応じた電圧を出力(垂直)信号線LSGNに出力する。信号線LSGNを通じて、各画素から出力された信号電圧は、画素信号読み出し回路に出力される。
読み出し時には、リセットトランジスタ15をオンしてフローティングディフュージョンFDをリセットし、リセットトランジスタ15をオフし、そのときのフローティングディフュージョンFDの電圧を増幅トランジスタ13、選択トランジスタ14を通して出力する。このときの出力をP相出力とする。
次に、転送トランジスタ12をオンして光電変換素子11に蓄積された電荷をフローティングディフュージョンFDに転送し、そのときのフローティングディフュージョンFDの電圧を増幅トランジスタ13で出力する。このときの出力をD相出力とする。
D相出力とP相出力の差分を画像信号とすることで、画素ごとの出力のDC成分のばらつきだけでなく、フローティングディフュージョンのFDリセットノイズも画像信号から除去することができる。
これらの動作は、たとえば転送トランジスタ12、選択トランジスタ14およびリセットトランジスタ15の各ゲートが行単位で接続されていることから、1行分の各画素について同時に行われる。
また、固体撮像素子20においては、画素部21の信号を順次読み出すための制御回路として、内部クロックを生成するタイミング制御回路24、行アドレスや行走査を制御する垂直走査回路22、そして列アドレスや列走査を制御する水平転送走査回路23が配置される。
ADC群25は、nビットデジタル信号変換機能を有し、垂直信号線(列線)毎に配置され、列並列ADCブロックが構成される。
各ラッチ25−3の出力は、たとえば2nビット幅の水平転送線29に接続されている。
そして、水平転送線29に対応した2n個のアンプ回路27、および信号処理回路28が配置される。
このとき、比較器25−1と同様に列毎に配置されたカウンタ25−2が動作しており、ランプ波形のある電位Vslopとカウンタ値が一対一対応を取りながら変化することで垂直信号線の電位(アナログ信号)Vslをデジタル信号に変換する。
参照電圧Vslopの変化は電圧の変化を時間の変化に変換するものであり、その時間をある周期(クロック)で数えることでデジタル値に変換するものである。
そしてアナログ電気信号Vslと参照電圧Vslopが交わったとき、比較器25−1の出力が反転し、カウンタ25−2の入力クロックを停止し、AD変換が完了する。
以上のAD変換期間終了後、水平転送走査回路23により、ラッチ25−3に保持されたデータが、水平転送線29、アンプ回路27を経て信号処理回路28に入力され、2次元画像が生成される。
このようにして、列並列出力処理が行われる。
とろこが、特許文献2に開示された技術では、AD変換後に入力レンジを確認しているが、この場合、ADCが一度入力レンジから外れないとオフセット電圧発生の判定ができない。このため、少なくとも一度はADレンジ外れ(オーバーフロー)が発生するという不利益がある。
たとえば、参照信号の傾きを変える技術についても提案されている。この場合には、P相とD相の参照信号の傾きを同じにすることは困難であるため、CDSの精度が落ちる、CDS自体が困難となる、という不利益がある。
また、本発明の第1の観点は、アナログ入力信号をデジタル信号に変換するAD変換装置であって、参照信号と入力信号とを比較し、参照信号と入力信号が一致すると出力を反転する比較器と、上記比較器の比較時間をカウントするカウンタと、上記比較器の出力をモニタするコントロール回路と、上記コントロール回路のモニタ結果が上記比較器の出力が所定レベルである場合、当該モニタ結果に応じて直流電圧を発生する電圧発生回路と、上記電圧発生回路で発生された電圧を上記入力信号に加算して上記比較器の入力端子に供給するアナログ加算器と、上記コントロール回路による信号と上記カウンタの出力信号を用いてAD変換値を計算するデジタル信号補正回路と、を有し、上記カウンタは、初期値を設定可能であって、上記コントロール回路からの信号により、複数のカウンタの初期値から任意の初期値を選択可能な選択回路を有する。
また、本発明の第3の観点の固体撮像素子は、光電変換を行う複数の画素が行列状に配列された画素部と、上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し回路と、を有し、上記画素信号読み出し回路は、画素の列配列に対応して配置され、読み出し信号電位と参照電圧とを比較判定し、参照信号と入力信号が一致すると出力を反転する複数の比較器と、上記比較器の出力により動作が制御され、対応する上記比較器の比較時間をカウントするカウンタを含む複数の制御部と、を含み、上記各制御部は、上記比較器の比較時間をカウントする上記カウンタと、上記比較器の出力をモニタするコントロール回路と、上記コントロール回路のモニタ結果が上記比較器の出力が所定レベルである場合、当該モニタ結果に応じて直流電圧を発生する電圧発生回路と、上記電圧発生回路で発生された電圧を上記入力信号に加算して上記比較器の入力端子に供給するアナログ加算器と、上記コントロール回路による信号と上記カウンタの出力信号を用いてAD変換値を計算するデジタル信号補正回路と、を有し、上記カウンタは、初期値を設定可能であって、上記コントロール回路からの信号により、複数のカウンタの初期値から任意の初期値を選択可能な選択回路を有する。
また、本発明の第4の観点のカメラシステムは、固体撮像素子と、上記撮像素子に被写体像を結像する光学系と、を有し、上記固体撮像素子は、光電変換を行う複数の画素が行列状に配列された画素部と、上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し回路と、を有し、上記画素信号読み出し回路は、画素の列配列に対応して配置され、読み出し信号電位と参照電圧とを比較判定し、参照信号と入力信号が一致すると出力を反転する複数の比較器と、上記比較器の出力により動作が制御され、対応する上記比較器の比較時間をカウントするカウンタを含む複数の制御部と、を含み、上記各制御部は、上記比較器の比較時間をカウントする上記カウンタと、上記比較器の出力をモニタするコントロール回路と、上記コントロール回路のモニタ結果が上記比較器の出力が所定レベルである場合、当該モニタ結果に応じて直流電圧を発生する電圧発生回路と、上記電圧発生回路で発生された電圧を上記入力信号に加算して上記比較器の入力端子に供給するアナログ加算器と、上記コントロール回路による信号と上記カウンタの出力信号を用いてAD変換値を計算するデジタル信号補正回路と、を有し、上記カウンタは、初期値を設定可能であって、上記コントロール回路からの信号により、複数のカウンタの初期値から任意の初期値を選択可能な選択回路を有する。
また、固体撮像素子100においては、画素部110の信号を順次読み出すための制御回路として、内部クロックを生成するタイミング制御回路140、行アドレスや行走査を制御する垂直走査回路120、そして列アドレスや列走査を制御する水平転送走査回路130が配置される。
ADC群150は、nビットデジタル信号変換機能を有し、各垂直信号線(列線)毎に配置され、列並列ADCブロックが構成される。
各ラッチの出力は、たとえば2nビット幅の水平転送線190に接続されている。
そして、水平転送線190に対応した2n個のアンプ回路170、および信号処理回路180が配置される。
このとき、比較器151と同様に列毎に配置されたカウンタが動作しており、ランプ波形のある電位Vslopとカウンタ値が一対一対応を取りながら変化することで垂直信号線の電位(アナログ信号)Vslをデジタル信号に変換する。
参照電圧Vslopの変化は電圧の変化を時間の変化に変換するものであり、その時間をある周期(クロック)で数えることでデジタル値に変換するものである。
そしてアナログ電気信号Vslと参照電圧Vslopが交わったとき、比較器151の出力が反転し、カウンタの入力クロックを停止し、または、入力を停止していたクロックをカウンタに入力し、AD変換を完了させる。
以上のAD変換期間終了後、水平転送走査回路130により、ラッチに保持されたデータが、水平転送線190に転送され、アンプ170を経て信号処理回路180に入力され、所定の信号処理により2次元画像が生成される。
図4は、本第1の実施形態に係るADCの構成例を示すブロック図である。
なお、図4の構成では、アナログ加算器250は、ワイヤードオアとなっている。
以下、図4のADCの動作を図5に関連付けて説明する。
期間Aにおいて参照波Vrefを固定電圧に設定する。
このとき、比較器210の出力が0(ローレベル)の場合、コントロール回路230は電圧発生回路240より固定電圧Vaを発生させる。キャパシタC1とC2より比較器210の入力電圧は次のように変化する。
ΔVin=C2/(C1+C2)*Va
そして、カウンタ220の出力と、ΔVinに対応するカウント値とからデジタル信号補正回路260においてカウンタ値を補正し、補正済みのカウント値のデータを出力する。
また、図4のa、bは、aの方がbより大きい、すなわちb<a(=a1+a2)となるように設定する。
上記の動作を行うことにより、期間BのAD変換時間を短縮することができるため、期間Aと期間Bの合計時間は、通常のAD変換に要する時間よりも短縮することができる。 たとえば、a1=a2=1/2aである場合には、通常のAD変換よりも期間Bを半分に短縮することができ、期間Aを加えても、要する時間は通常の場合より短縮することができる。
この場合、参照信号Vrefは、カラムごとに共通である。
また、デジタル信号補正回路260では、図4のような構成の場合であっても、後段のDSP内に配置される構成の場合であっても、γ補正などの固体撮像素子特有の信号処理を行うこともできる。このような場合には、固体撮像素子でリニアリティ補償は不要であるという効果がある。
AND221の一方の入力に比較器210の出力S210が供給され、他方の入力にカウンタクロックCTCKが供給される。
そして、AND221の出力が初段のフリップフロップ222のクロック入力CKに接続されている。フリップフロップ222のデータ出力Qが次段のフリップフロップ223のクロック入力CKに接続され、フリップフロップ223のデータ出力Qが次段のフリップフロップ224のクロック入力CKに接続され、フリップフロップ224のデータ出力Qが最終段のフリップフロップ225のクロック入力CKに接続されている。
OR231の一方の入力に比較器210の出力S210が供給され、他方の入力にコントロール信号CTLが供給される。
OR231の出力が初段のフリップフロップ232のクロック入力CKに接続され、フリップフロップ232のデータ出力Qがフリップフロップ233のクロック入力CKに接続されている。
そして、フリップフロップ232,233のデータ出力Qがワイヤードオアされて信号S231として電圧発生回路240に供給される。
スイッチ241〜244は、コントロール回路230の出力信号S231により選択的にオン、オフされ、その結果、抵抗素子R240で抵抗分割された電圧VaがキャパシタC2を介して比較器210のアナログ信号の入力端子に供給される。
以下、図6のADCの動作を図7に関連付けて説明する。
コントロール回路230のOR231にコントロール信号(クロック)CTLを入力する。もし入力信号Vsigが参照電圧Vrefの下限値より高い場合、比較器210はハイレベルの信号S210を出力しているため、コントロール回路230のシフトレジスタは動作しない。
一方、入力信号Vsigが参照電圧Vrefの下限値より低い場合、比較器210はローレベルの信号S210を出力するため、コントロール回路230のシフトレジスタが動作し、その出力信号S231にみあう電圧発生回路240のスイッチ241〜244がオンとなる。その結果、電圧Vaが発生し、比較器210の入力電位Vinが図7のように変異する。
この操作を繰り返し、比較器210の出力がハイレベルになった時点で、コントロール回路230の動作は停止し、電圧Vaは変化しなくなる。
カウンタ220の内部の値およびコントロール回路230内のシフトレジスタの値を読み出し、それらを合成することにより、入力信号Vsigの正確なAD変換値を求めることができる。
ここで、本ADCをカラムADC方式の固体撮像素子に適用した場合には、各カラムに共通の参照波を入力する場合には、上記下限値を各カラムで共通値に設定することになる。
ランプ波の傾きを変える(ゲインを変える)ようにAD変換の参照波を加工する場合には、P相とD相の傾きをそろえる必要があり、これが困難であり、高精度のAD変換が困難となるという問題がある。
これに対し、本実施形態では、参照波Vrefを加工する必要がないため、このような問題は生じず、高精度なAD変換が可能となる。
これに対して、本実施形態では、期間Aのカウントと期間Bのカウントとのつなぎ目が単純な加算で行うことができるため、精度の良いAD変換が可能である。
これに対して、本実施形態の場合、加減算のみでよいため、回路構成を小さくできる。また、複数のランプ波を用いる方法の場合、各ランプ波をそれぞれ異なる回路で生成するため、回路構成が大きくなってしまうが、本実施形態の場合、このような問題が生じない。すなわち、本実施形態によれば、回路規模の増大を抑止することができる。
これに対して、本実施形態によれば、上記期間Aに要する時間は、上記期間Bに要する時間より短くてすみ、通常のように期間Bを繰り返すより、期間Bのみですむ本実施形態の方が、AD変換に要する時間を短縮することができる。
これに対して、本実施形態によれば、アナログ信号の段階で、オフセット電圧を入力信号に加算しているため、オーバーフローを生じることなく、ダイナミックレンジを拡大することができ、AD変換の精度を向上することができる。
これに対して、本実施形態では、このような問題を生じることなく、ダイナミックレンジを拡大することができ、AD変換の制度を向上させることができる。
すなわち、本実施形態によれば、AD変換の高速化とAD変換精度の向上の両方を同時に実現することができる。
また、本実施形態によれば、参照信号発生用のDACの振幅を小さくすることができ、また、AD変換の入力レンジを下げることができるため、AD変換装置やDACの低電力化、低消費電力化が可能である。
さらに、参照信号を変更する手法では、AD変換の精度を高めることは困難であったが、本実施形態によれば、AD変換の精度を高めることができる。
スイッチ回路245は、端子aが電源電位Va1に接続され、端子bが基準電位Vssに接続され、端子cがキャパシタC2に接続されている。そして、スイッチ回路245は、コントロール回路230Bによる制御信号S232に応じて端子cと端子aまたは端子bとの接続切り替えを行う。
スイッチ回路246は、端子aが電源電位Va2に接続され、端子bが基準電位Vssに接続され、端子cがキャパシタC3に接続されている。そして、スイッチ回路246は、コントロール回路230Bによる制御信号S233に応じて端子cと端子aまたは端子bとの接続切り替えを行う。
ΔVin=(C2/(C1+C2+C3) * Va1) + (C3/(C1+C2+C3) * Va2)
ΔVin=(C2/(C1+2*C2) * Va1) + (C2/(C1+2*C2) * Va2)
図9は、本第2の実施形態に係るADCの構成例を示すブロック図である。
以下、図9のADCの動作を図10に関連付けて説明する。
期間Aにおいて信号電圧Vsig、電圧発生回路240からの電圧Va、参照波Vrefを固定電圧にする。そして、その比較器210の出力をコントロール回路230で判定し、電圧発生回路240の出力電圧Vaを切り替える。
比較器210の出力が0の場合、コントロール回路230は電圧発生回路240より固定電圧Vaを発生させ、ADC200Cの入力レンジを変更する。
次に、期間B’においてコントロール回路230の設定をもとに、そのとき電圧発生回路240により発生した電圧に対応するカウント値をカウンタ220に初期値として設定する。
次に、期間Bにおいて階段状の参照波を作成しカウント動作を行うことによりAD変換を実施する。
すなわち、カウンタ動作した後、メモリ270上の値とカウント値を加算し、出力することによりAD変換を行う方法、あるいは、カウンタ値とメモリ値を別々に出力し、ロジック回路で合成する方法等を採用することも可能である。
ここで、本ADCをカラムADC方式の固体撮像素子に適用した場合には、画素からの出力信号が、図9の入力信号Vsigとして比較器210に入力され、DAC160で生成された信号が、図9の参照信号Vrefとして比較器210に入力される。また、図9のデータ出力は、固体撮像素子のセンスアンプ170に入力される。
この場合、参照信号Vrefは、カラムごとに共通である。
スイッチSW11は端子aがフリップフロップFF1の反転出力/Qに接続され、端子bが前段のフリップフロップFF0のデータ出力Qに接続され、端子cがフリップフロップFF1のデータ入力Dに接続されている。
同様にして、スイッチSW1(N−1)は端子aがフリップフロップFF(N−1)の反転出力/Qに接続され、端子bが前段のフリップフロップFF(N−2)のデータ出力Qに接続され、端子cがフリップフロップFF(N−1)のデータ入力Dに接続されている。
スイッチSW21は端子aが前段のフリップフロップFF0のデータ出力Qに接続され、端子bがシフトレジスタクロックSFCKの供給ラインに接続され、端子cがフリップフロップFF1のクロック入力CKに接続されている。
同様にして、スイッチSW2(N−1)は端子aが前段のフリップフロップFF(N−2)のデータ出力Qに接続され、端子bがシフトレジスタクロックSFCKの供給ラインに接続され、端子cがフリップフロップFF(N−1)のクロック入力CKに接続されている。
スイッチSW10〜スイッチSW1(N−1)、およびスイッチSW20〜スイッチSW2(N−1)は、切替信号CSSWがハイレベルの場合(カウンタモード)、端子aと端子cとが接続され、切替信号CSSWがローレベルの場合(シフトレジスタモード)、端子bと端子cとが接続される。
図13は、シフトレジスタモード時のカウンタのスイッチの接続状態を含む構成を模式的に示す図である。
2段目以降のフリップフロップFF1〜FF(N−1)は前段のフリップフロップFF0〜FF(N−2)のデータ出力をクロック入力CKに受けて自身の反転出力データをラッチする。
そして、初段のフリップフロップFF0のデータ入力Dには、カウンタ初期値入力選択回路271の出力が入力される。
OR231の一方の入力に比較器210の出力S210が供給され、他方の入力にコントロール信号CTLが供給される。
OR231の出力がフリップフロップ232のクロック入力CKに接続され、フリップフロップ232のデータ出力Qが制御信号S232として電圧発生回路240Dに供給される。
スイッチ回路245は、端子aが電源電位Va1に接続され、端子bが基準電位Vssに接続され、端子cがキャパシタC2に接続されている。そして、スイッチ回路245は、コントロール回路230Dによる制御信号S232に応じて端子cと端子aまたは端子bとの接続切り替えを行う。
カウンタ初期値入力選択回路271において、端子aがVa選択時初期値入力ラインに接続され、端子bが通常初期値入力ラインに接続され、端子cがカウンタ220DのスイッチFF10の端子bに接続されている。
コントロール回路230Dによる制御信号S232に応じて端子cと端子aまたは端子bとの接続切り替えを行う。
以下、図11のADCの動作を図14に関連付けて説明する。
期間Aの前に、0、Vaそれぞれの場合(本例の場合には、電圧発生回路240Dによる発生電圧が、0、Vaであるため、発生電圧が多種ある場合には、それぞれに関して)についてAD変換することによって、電圧発生回路240Dによる入力が0とVaのときのカウント差を別途測定しておく。このカウント差をメモリまたは後段DSPに保存しておく。
期間Aにおいて、比較器210で比較動作を行い、比較器210の出力がローレベルからハイレベルになるときの電圧が加算される電圧発生回路240Dの動作を決める。同時にカウンタ初期値の選択を行う。
期間B’においてカウンタ220Dの初期値を設定する。図14では電圧Vaの入力があるため、カウンタ値に、Va入力時の初期値にカウント差分のカウント値cを設定している。
期間Bにおいてカウンタ220Dにおけるカウント動作を行う。この結果が補正済み(上記カウント差cを含んだ)のAD変換値となっている。
図11のカウンタ初期値入力選択回路271は、電圧発生回路240Dによる入力がVaである場合にはVa選択時初期値入力を選択し、0である場合には通常初期値入力を選択する。Vaの場合には、上記カウント差cをカウンタ回路に初期値として入力する。
図15は、本第3の実施形態に係るカラムADCの構成例を示すブロック図である。
カラムADCでも、個別に補正が可能であり、バラつきをおさえることができる。
DAC160により生成される参照電圧を階段状に変化させたランプ波形(RAMP)である参照電圧Vslopと、行線毎に画素から垂直信号線を経由し得られるアナログ信号(電位Vsl)とを比較する比較器151と、比較時間をカウントするカウンタを含み、比較器151の出力をモニタし、モニタ結果に応じたDC(直流)電圧を発生し、発生したDC電圧と入力アナログ信号とをアナログ加算し、その加算信号を比較器151のアナログ信号の入力端子に供給する制御部152と、を含むADC200が複数列配列されている。
本実施形態においては、比較器210で入力信号電圧Vsigと参照信号電圧Vrefを比較し、コントロール回路230でその比較結果をモニタし、入力信号電圧が参照信号電圧より小さい場合には電圧を入力信号電圧Vsigに加え、たとえば加えた電圧に対応するカウント値をメモリに記憶させ、入力信号電圧と加えられた電圧との合計電圧が参照信号電圧以上となるまでその動作を繰り返し、入力信号電圧と加えられた電圧との合計電圧が参照信号電圧以上となったときの合計電圧を保持し、メモリに記憶させておいたカウント値を初期値としてカウンタにセットし、保持された合計電圧と参照信号電圧を比較するように構成することが可能であることから、以下の効果を得ることができる。
本実施形態によれば、AD変換の高速化ができる。さらに、参照波を変更する手法と比較して、高い精度でAD変換を行うことができる。
そして、AD変換回路やDACの低電圧化、低消費電力化が可能となる。
また、カラムADCでも、個別に補正が可能であり、バラつきをおさえることができる。
Claims (15)
- アナログ入力信号をデジタル信号に変換するAD変換装置であって、
参照信号と入力信号とを比較し、参照信号と入力信号が一致すると出力を反転する比較器と、
上記比較器の比較時間をカウントするカウンタと、
上記比較器の出力をモニタするコントロール回路と、
上記コントロール回路のモニタ結果が上記比較器の出力が所定レベルである場合、当該モニタ結果に応じて直流電圧を発生する電圧発生回路と、
上記電圧発生回路で発生された電圧を上記入力信号に加算して上記比較器の入力端子に供給するアナログ加算器と、
上記コントロール回路による信号と上記カウンタの出力信号を用いてAD変換値を計算するデジタル信号補正回路と、を有し、
上記電圧発生回路は、複数の電圧を発生可能で、
上記複数の発生電圧は、それぞれ異なる容量を介して供給される
AD変換装置。 - アナログ入力信号をデジタル信号に変換するAD変換装置であって、
参照信号と入力信号とを比較し、参照信号と入力信号が一致すると出力を反転する比較器と、
上記比較器の比較時間をカウントするカウンタと、
上記比較器の出力をモニタするコントロール回路と、
上記コントロール回路のモニタ結果が上記比較器の出力が所定レベルである場合、当該モニタ結果に応じて直流電圧を発生する電圧発生回路と、
上記電圧発生回路で発生された電圧を上記入力信号に加算して上記比較器の入力端子に供給するアナログ加算器と、
上記コントロール回路による信号と上記カウンタの出力信号を用いてAD変換値を計算するデジタル信号補正回路と、を有し、
上記カウンタは、
初期値を設定可能であって、
上記コントロール回路からの信号により、複数のカウンタの初期値から任意の初期値を選択可能な選択回路を有する
AD変換装置。 - 上記カウンタは、
シリアル入出力が可能な複数のフリップフロップを含み、カウンタモードとシフトレジスタモードに応じた動作が可能で、
上記カウンタモード時には、上記複数のフリップフロップのデータ出力が次段のフリップフロップのクロック入力に供給され、上記比較器の出力が所定レベルのときに、カウンタクロックに同期したカウンタとして機能し、
上記シフトレジスタモード時には、上記複数のフリップフロップが縦続接続されて、上記選択された初期値が入力され、シフトレジスタクロックに同期したシフトレジスタとして機能する
請求項2記載のAD変換装置。 - 上記電圧発生回路で発生された電圧および上記入力信号はそれぞれ容量を介して供給される
請求項2または3記載のAD変換装置。 - 入力信号電圧と参照信号電圧を比較する第1ステップと、
上記比較結果をモニタし、入力信号電圧が参照信号電圧より小さい場合には電圧を上記入力信号電圧に加え、加えた電圧に対応するカウント値をメモリに記憶させる第2ステップと、
上記入力信号電圧と加えられた電圧との合計電圧が参照信号電圧以上となるまで上記第1および第2ステップを繰り返し、上記入力信号電圧と加えられた電圧との合計電圧が参照信号電圧以上となったときの合計電圧を保持する第3ステップと、
上記メモリに記憶させておいたカウント値を初期値としてカウンタにセットする第4ステップと、
上記保持された合計電圧と参照信号電圧を比較する第5ステップと、
上記カウントされたカウント値と上記メモリに記憶させておいたカウント値を加算し、出力する第6ステップと、を含む
AD変換方法。 - 入力信号電圧と参照信号電圧を比較する第1ステップと、
上記比較結果をモニタし、入力信号電圧が参照信号電圧より小さい場合には電圧を上記入力信号電圧に加え、加えた電圧に対応するカウント値をメモリに記憶させる第2ステップと、
上記入力信号電圧と加えられた電圧との合計電圧が参照信号電圧以上となるまで上記第1および第2ステップを繰り返し、上記入力信号電圧と加えられた電圧との合計電圧が参照信号電圧以上となったときの合計電圧を保持する第3ステップと、
上記メモリに記憶させておいたカウント値を初期値としてカウンタにセットする第4ステップと、
上記保持された合計電圧と参照信号電圧を比較する第5ステップと、
カウントされたカウント値を出力し、上記メモリに記憶させておいたカウント値を出力する第6ステップと、
上記第6ステップにおいて出力されたカウント値を後段のロジック回路で合成する第7ステップと、を含む
AD変換方法。 - 光電変換を行う複数の画素が行列状に配列された画素部と、
上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し回路と、を有し、
上記画素信号読み出し回路は、
画素の列配列に対応して配置され、読み出し信号電位と参照電圧とを比較判定し、参照信号と入力信号が一致すると出力を反転する複数の比較器と、
上記比較器の出力により動作が制御され、対応する上記比較器の比較時間をカウントするカウンタを含む複数の制御部と、を含み、
上記各制御部は、
上記比較器の比較時間をカウントする上記カウンタと、
上記比較器の出力をモニタするコントロール回路と、
上記コントロール回路のモニタ結果が上記比較器の出力が所定レベルである場合、当該モニタ結果に応じて直流電圧を発生する電圧発生回路と、
上記電圧発生回路で発生された電圧を上記入力信号に加算して上記比較器の入力端子に供給するアナログ加算器と、
上記コントロール回路による信号と上記カウンタの出力信号を用いてAD変換値を計算するデジタル信号補正回路と、を有し、
上記電圧発生回路は、複数の電圧を発生可能で、
上記複数の発生電圧は、それぞれ異なる容量を介して供給される
固体撮像素子。 - 光電変換を行う複数の画素が行列状に配列された画素部と、
上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し回路と、を有し、
上記画素信号読み出し回路は、
画素の列配列に対応して配置され、読み出し信号電位と参照電圧とを比較判定し、参照信号と入力信号が一致すると出力を反転する複数の比較器と、
上記比較器の出力により動作が制御され、対応する上記比較器の比較時間をカウントするカウンタを含む複数の制御部と、を含み、
上記各制御部は、
上記比較器の比較時間をカウントする上記カウンタと、
上記比較器の出力をモニタするコントロール回路と、
上記コントロール回路のモニタ結果が上記比較器の出力が所定レベルである場合、当該モニタ結果に応じて直流電圧を発生する電圧発生回路と、
上記電圧発生回路で発生された電圧を上記入力信号に加算して上記比較器の入力端子に供給するアナログ加算器と、
上記コントロール回路による信号と上記カウンタの出力信号を用いてAD変換値を計算するデジタル信号補正回路と、を有し、
上記カウンタは、
初期値を設定可能であって、
上記コントロール回路からの信号により、複数のカウンタの初期値から任意の初期値を選択可能な選択回路を有する
固体撮像素子。 - 上記カウンタの初期値を保持するメモリが各カラムに共通に設置され、各カラムごとに上記コントロール回路により初期値を選択する
請求項8記載の固体撮像素子。 - 上記カウンタの初期値を保持するメモリの上位ビット分が各カラムに共通に設置され、カウンタ初期値のメモリの下位ビット分が各カラムごとに設置され、各カラムごとにコントロール回路により初期値を選択する
請求項8記載の固体撮像素子。 - 上記カウンタは、
シリアル入出力が可能な複数のフリップフロップを含み、カウンタモードとシフトレジスタモードに応じた動作が可能で、
上記カウンタモード時には、上記複数のフリップフロップのデータ出力が次段のフリップフロップのクロック入力に供給され、上記比較器の出力が所定レベルのときに、カウンタクロックに同期したカウンタとして機能し、
上記シフトレジスタモード時には、上記複数のフリップフロップが縦続接続されて、上記選択された初期値が入力され、シフトレジスタクロックに同期したシフトレジスタとして機能する
請求項8記載の固体撮像素子。 - 電圧発生源が各カラム共通に設置されている
請求項8から11のいずれか一に記載の固体撮像素子。 - 上記電圧発生回路で発生された電圧および上記入力信号はそれぞれ容量を介して供給される
請求項8から12のいずれか一に記載の固体撮像素子。 - 固体撮像素子と、
上記撮像素子に被写体像を結像する光学系と、を有し、
上記固体撮像素子は、
光電変換を行う複数の画素が行列状に配列された画素部と、
上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し回路と、を有し、
上記画素信号読み出し回路は、
画素の列配列に対応して配置され、読み出し信号電位と参照電圧とを比較判定し、参照信号と入力信号が一致すると出力を反転する複数の比較器と、
上記比較器の出力により動作が制御され、対応する上記比較器の比較時間をカウントするカウンタを含む複数の制御部と、を含み、
上記各制御部は、
上記比較器の比較時間をカウントする上記カウンタと、
上記比較器の出力をモニタするコントロール回路と、
上記コントロール回路のモニタ結果が上記比較器の出力が所定レベルである場合、当該モニタ結果に応じて直流電圧を発生する電圧発生回路と、
上記電圧発生回路で発生された電圧を上記入力信号に加算して上記比較器の入力端子に供給するアナログ加算器と、
上記コントロール回路による信号と上記カウンタの出力信号を用いてAD変換値を計算するデジタル信号補正回路と、を有し、
上記電圧発生回路は、複数の電圧を発生可能で、
上記複数の発生電圧は、それぞれ異なる容量を介して供給される
カメラシステム。 - 固体撮像素子と、
上記撮像素子に被写体像を結像する光学系と、を有し、
上記固体撮像素子は、
光電変換を行う複数の画素が行列状に配列された画素部と、
上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し回路と、を有し、
上記画素信号読み出し回路は、
画素の列配列に対応して配置され、読み出し信号電位と参照電圧とを比較判定し、参照信号と入力信号が一致すると出力を反転する複数の比較器と、
上記比較器の出力により動作が制御され、対応する上記比較器の比較時間をカウントするカウンタを含む複数の制御部と、を含み、
上記各制御部は、
上記比較器の比較時間をカウントする上記カウンタと、
上記比較器の出力をモニタするコントロール回路と、
上記コントロール回路のモニタ結果が上記比較器の出力が所定レベルである場合、当該モニタ結果に応じて直流電圧を発生する電圧発生回路と、
上記電圧発生回路で発生された電圧を上記入力信号に加算して上記比較器の入力端子に供給するアナログ加算器と、
上記コントロール回路による信号と上記カウンタの出力信号を用いてAD変換値を計算するデジタル信号補正回路と、を有し、
上記カウンタは、
初期値を設定可能であって、
上記コントロール回路からの信号により、複数のカウンタの初期値から任意の初期値を選択可能な選択回路を有する
カメラシステム。
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