JP4661891B2 - Ａｄ変換装置、固体撮像素子、およびカメラシステム - Google Patents
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Description
本発明は、たとえばＣＭＯＳイメージセンサに代表される固体撮像素子に適用可能なＡＤ変換装置、そのＡＤ変換装置を有する固体撮像素子、およびカメラシステムに関するものである。
近年、ＣＣＤに代わる固体撮像素子（イメージセンサ）として、ＣＭＯＳイメージセンサが注目を集めている。
これは、ＣＣＤ画素の製造に専用プロセスを必要とし、また、その動作には複数の電源電圧が必要であり、さらに複数の周辺ＩＣを組み合わせて動作させる必要があるため、システムが非常に複雑化するといった処々の問題を、ＣＭＯＳイメージセンサが克服しているからである。
これは、ＣＣＤ画素の製造に専用プロセスを必要とし、また、その動作には複数の電源電圧が必要であり、さらに複数の周辺ＩＣを組み合わせて動作させる必要があるため、システムが非常に複雑化するといった処々の問題を、ＣＭＯＳイメージセンサが克服しているからである。
ＣＭＯＳイメージセンサは、その製造には一般的なＣＭＯＳ型集積回路と同様の製造プロセスを用いることが可能であり、また単一電源での駆動が可能、さらにＣＭＯＳプロセスを用いたアナログ回路や論理回路を同一チップ内に混在させることができるため、周辺ＩＣの数を減らすことができるといった、大きなメリットを複数持ち合わせている。
ＣＣＤの出力回路は、浮遊拡散層（ＦＤ：Floating Diffusion)を有するＦＤアンプを用いた１チャネル（ｃｈ）出力が主流である。
これに対して、ＣＭＯＳイメージセンサは各画素毎にＦＤアンプを持ち合わせており、その出力は、画素アレイの中のある一行を選択し、それらを同時に列方向へと読み出すような列並列出力型が主流である。
これは、画素内に配置されたＦＤアンプでは十分な駆動能力を得ることは難しく、したがってデータレートを下げることが必要で、並列処理が有利とされているからである。
これに対して、ＣＭＯＳイメージセンサは各画素毎にＦＤアンプを持ち合わせており、その出力は、画素アレイの中のある一行を選択し、それらを同時に列方向へと読み出すような列並列出力型が主流である。
これは、画素内に配置されたＦＤアンプでは十分な駆動能力を得ることは難しく、したがってデータレートを下げることが必要で、並列処理が有利とされているからである。
以下に、一般的なＣＭＯＳイメージセンサについて説明する。
図１は、４つのトランジスタで構成されるＣＭＯＳイメージセンサの画素の一例を示す図である。
この画素１０は、光電変換素子としてたとえばフォトダイオード１１を有し、この１個のフォトダイオード１１に対して、転送トランジスタ１２、増幅トランジスタ１３、選択トランジスタ１４、リセットトランジスタ１５の４つのトランジスタを能動素子として有する。
フォトダイオード１１は、入射光をその光量に応じた量の電荷（ここでは電子）に光電変換する。
転送トランジスタ１２は、フォトダイオード１１とフローティングディフュージョンＦＤとの間に接続され、転送制御線ＬＴｘを通じてそのゲート（転送ゲート）に駆動信号が与えられることで、フォトダイオード１１で光電変換された電子をフローティングディフュージョンＦＤに転送する。
転送トランジスタ１２は、フォトダイオード１１とフローティングディフュージョンＦＤとの間に接続され、転送制御線ＬＴｘを通じてそのゲート（転送ゲート）に駆動信号が与えられることで、フォトダイオード１１で光電変換された電子をフローティングディフュージョンＦＤに転送する。
フローティングディフュージョンＦＤには、増幅トランジスタ１３のゲートが接続されている。増幅トランジスタ１３は、選択トランジスタ１４を介して信号線ＬＳＧＮに接続され、画素部外の定電流源１６とソースフォロアを構成している。
そして、選択制御線ＬＳＥＬを通してアドレス信号が選択トランジスタ１４のゲートに与えられ、選択トランジスタ１４がオンすると、増幅トランジスタ１３はフローティングディフュージョンＦＤの電位を増幅してその電位に応じた電圧を出力（垂直）信号線ＬＳＧＮに出力する。信号線ＬＳＧＮを通じて、各画素から出力された信号電圧は、画素信号読み出し回路に出カされる。
そして、選択制御線ＬＳＥＬを通してアドレス信号が選択トランジスタ１４のゲートに与えられ、選択トランジスタ１４がオンすると、増幅トランジスタ１３はフローティングディフュージョンＦＤの電位を増幅してその電位に応じた電圧を出力（垂直）信号線ＬＳＧＮに出力する。信号線ＬＳＧＮを通じて、各画素から出力された信号電圧は、画素信号読み出し回路に出カされる。
リセットトランジスタ１５は、電源ラインＬＶＤＤとフローティングディフュージョンＦＤとの間に接続され、リセット制御線ＬＲＳＴを通してそのゲートにリセット信号が与えられることで、フローティングディフュージョンＦＤの電位を電源ラインＬＶＤＤの電位にリセットする。
より具体的には、画素をリセットするときは、転送トランジスタ１２をオンし、光電変換素子１１にたまった電荷をはきすて、次に転送トランジスタ１２をオフし、光電変換素子１１が光信号を電荷に変換し、蓄積する。
読み出し時には、リセットトランジスタ１５をオンしてフローティングディフュージョンＦＤをリセットし、リセットトランジスタ１５をオフし、そのときのフローティングディフュージョンＦＤの電圧を増幅トランジスタ１３、選択トランジスタ１４を通して出力する。このときの出力をＰ相出力とする。
次に、転送トランジスタ１２をオンして光電変換素子１１に蓄積された電荷をフローティングディフュージョンＦＤに転送し、そのときのフローティングディフュージョンＦＤの電圧を増幅トランジスタ１３で出力する。このときの出力をＤ相出力とする。
Ｄ相出力とＰ相出力の差分を画像信号とすることで、画素ごとの出力のＤＣ成分のばらつきだけでなく、フローティングディフュージョンのＦＤリセットノイズも画像信号から除去することができる。
これらの動作は、たとえば転送トランジスタ１２、選択トランジスタ１４およびリセットトランジスタ１５の各ゲートが行単位で接続されていることから、１行分の各画素について同時に行われる。
読み出し時には、リセットトランジスタ１５をオンしてフローティングディフュージョンＦＤをリセットし、リセットトランジスタ１５をオフし、そのときのフローティングディフュージョンＦＤの電圧を増幅トランジスタ１３、選択トランジスタ１４を通して出力する。このときの出力をＰ相出力とする。
次に、転送トランジスタ１２をオンして光電変換素子１１に蓄積された電荷をフローティングディフュージョンＦＤに転送し、そのときのフローティングディフュージョンＦＤの電圧を増幅トランジスタ１３で出力する。このときの出力をＤ相出力とする。
Ｄ相出力とＰ相出力の差分を画像信号とすることで、画素ごとの出力のＤＣ成分のばらつきだけでなく、フローティングディフュージョンのＦＤリセットノイズも画像信号から除去することができる。
これらの動作は、たとえば転送トランジスタ１２、選択トランジスタ１４およびリセットトランジスタ１５の各ゲートが行単位で接続されていることから、１行分の各画素について同時に行われる。
また、列並列出力型ＣＭＯＳイメージセンサの画素信号読み出し（出力）回路については実に様々なものが提案されているが、その最も進んだ形態のひとつが列毎にアナログ−デジタル変換装置（以下、ＡＤＣ（Analog digital converter)と略す）を備え、デジタル信号として画素信号を取り出すタイプである。
このような列並列型のＡＤＣを搭載したＣＭＯＳイメージセンサは、たとえば非特許文献１や特許文献１、２に開示されている。
図２は、列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）の構成例を示すブロック図である。
この固体撮像素子２０は、図２に示すように、撮像部としての画素部２１、垂直走査回路２２、水平転送走査回路２３、タイミング制御回路２４、ＡＤＣ群２５、デジタル−アナログ変換装置（以下、DAC (Digital Analog converter)と略す）２６、アンプ回路（Ｓ／Ａ）２７、および信号処理回路２８を有する。
画素部２１は、フォトダイオードと画素内アンプとを含む、たとえば図１に示すような画素がマトリックス状（行列状）に配置されて構成される。
また、固体撮像素子２０においては、画素部２１の信号を順次読み出すための制御回路として、内部クロックを生成するタイミング制御回路２４、行アドレスや行走査を制御する垂直走査回路２２、そして列アドレスや列走査を制御する水平転送走査回路２３が配置される。
また、固体撮像素子２０においては、画素部２１の信号を順次読み出すための制御回路として、内部クロックを生成するタイミング制御回路２４、行アドレスや行走査を制御する垂直走査回路２２、そして列アドレスや列走査を制御する水平転送走査回路２３が配置される。
ＡＤＣ群２５は、ＤＡＣ２６により生成される参照電圧を階段状に変化させたランプ波形（ＲＡＭＰ）である参照電圧Ｖｓｌｏｐと、行線毎に画素から垂直信号線を経由し得られるアナログ信号とを比較する比較器２５−１と、比較時間をカウントするカウンタ２５−２と、カウント結果を保持するラッチ２５−３とからなるＡＤＣが複数列配列されている。
ＡＤＣ群２５は、ｎビットデジタル信号変換機能を有し、垂直信号線（列線）毎に配置され、列並列ＡＤＣブロックが構成される。
各ラッチ２５−３の出力は、たとえば２ｎビット幅の水平転送線２９に接続されている。
そして、水平転送線２９に対応した２ｎ個のアンプ回路２７、および信号処理回路２８が配置される。
ＡＤＣ群２５は、ｎビットデジタル信号変換機能を有し、垂直信号線（列線）毎に配置され、列並列ＡＤＣブロックが構成される。
各ラッチ２５−３の出力は、たとえば２ｎビット幅の水平転送線２９に接続されている。
そして、水平転送線２９に対応した２ｎ個のアンプ回路２７、および信号処理回路２８が配置される。
ＡＤＣ群２５においては、垂直信号線に読み出されたアナログ信号（電位Ｖｓｌ）は列毎に配置された比較器（比較器）２５−１で参照電圧Ｖｓｌｏｐ（ある傾きを持った線形に変化するスロープ波形）と比較される。
このとき、比較器２５−１と同様に列毎に配置されたカウンタ２５−２が動作しており、ランプ波形のある電位Ｖｓｌｏｐとカウンタ値が一対一対応を取りながら変化することで垂直信号線の電位（アナログ信号）Ｖｓｌをデジタル信号に変換する。
参照電圧Ｖｓｌｏｐの変化は電圧の変化を時間の変化に変換するものであり、その時間をある周期(クロック)で数えることでデジタル値に変換するものである。
そしてアナログ電気信号Ｖｓｌと参照電圧Ｖｓｌｏｐが交わったとき、比較器２５−１の出力が反転し、カウンタ２５−２の入力クロックを停止し、ＡＤ変換が完了する。
以上のＡＤ変換期間終了後、水平転送走査回路２３により、ラッチ２５−３に保持されたデータが、水平転送線２９、アンプ回路２７を経て信号処理回路２８に入力され、２次元画像が生成される。
このようにして、列並列出力処理が行われる。
このとき、比較器２５−１と同様に列毎に配置されたカウンタ２５−２が動作しており、ランプ波形のある電位Ｖｓｌｏｐとカウンタ値が一対一対応を取りながら変化することで垂直信号線の電位（アナログ信号）Ｖｓｌをデジタル信号に変換する。
参照電圧Ｖｓｌｏｐの変化は電圧の変化を時間の変化に変換するものであり、その時間をある周期(クロック)で数えることでデジタル値に変換するものである。
そしてアナログ電気信号Ｖｓｌと参照電圧Ｖｓｌｏｐが交わったとき、比較器２５−１の出力が反転し、カウンタ２５−２の入力クロックを停止し、ＡＤ変換が完了する。
以上のＡＤ変換期間終了後、水平転送走査回路２３により、ラッチ２５−３に保持されたデータが、水平転送線２９、アンプ回路２７を経て信号処理回路２８に入力され、２次元画像が生成される。
このようにして、列並列出力処理が行われる。
また、特許文献３には、フリップフロップＦＦを用いてカウンタ回路とシフトレジスタ動作を可能にする論理回路が提案されている。
W. Yang等 (W. Yang et. Al., "An Integrated 800x600 CMOS Image System," ISSCC Digest of Technical Papers, pp. 304-305、 Feb., 1999) 特開２００５−２７８１３５号公報
特開２００５−３１１９３３号公報
特開昭５９−１１５６２１号公報
W. Yang等 (W. Yang et. Al., "An Integrated 800x600 CMOS Image System," ISSCC Digest of Technical Papers, pp. 304-305、 Feb., 1999)
上述したように、ＣＭＯＳイメージセンサでは、画素加算、ノイズ処理などの複雑な演算処理が行われている。
これらの演算処理は、ＡＤ変換された後のロジック回路や、外部の信号処理回路（ＩＣ）で行われている。
これらの演算処理は、ＡＤ変換された後のロジック回路や、外部の信号処理回路（ＩＣ）で行われている。
しかしながら、この方法では、イメージセンサの画素数の増加やフレームレートの高速化にともない、信号処理スピードの高速化、消費電力の増加などの問題が、今後課題となる。
この解決方法の１つとして、たとえば特許文献２に開示されているように、演算処理をＡＤ変換器で行う方法がある。
しかし、この技術では、ＣＤＳ(Correlated Double Sampling;相関二重サンプリング)などの簡単な処理に限られていた。
しかし、この技術では、ＣＤＳ(Correlated Double Sampling;相関二重サンプリング)などの簡単な処理に限られていた。
また、前述したように、特許文献３に、フリップフロップＦＦを用いてカウンタ回路とシフトレジスタ動作を可能にする論理回路が提案されている。また、特許文献１や２には、カウンタ値を反転させる技術が開示されている。
しかしこれらの構成の組み合わせではカウント値の簡単な演算や読み出しは可能であるが、カウント値を再度利用することは不可能である。またより複雑な演算も困難である。
しかしこれらの構成の組み合わせではカウント値の簡単な演算や読み出しは可能であるが、カウント値を再度利用することは不可能である。またより複雑な演算も困難である。
本発明は、カウンタとラッチ（メモリ）の間でカウント値の入出力および演算が可能で、複雑な処理が可能なＡＤ変換装置、固体撮像素子、およびカメラシステムを提供することにある。
本発明の第１の観点は、アナログ入力信号をデジタル信号に変換するＡＤ変換装置であって、時間とともに電圧値が変化するランプ波形の参照信号と入力アナログ信号とを比較し、参照信号と入力信号が一致すると出力を反転する比較器と、上記比較器の比較時間をカウントするカウンタと、を有し、上記カウンタは、シリアル入出力が可能な複数のフリップフロップを含み、入出力が相互に接続され、カウンタモードとシフトレジスタモードに応じた動作が可能で、上記カウンタモード時には、上記複数のフリップフロップのデータ出力が次段のフリップフロップのクロック入力に供給され、上記比較器の出力が反転する前の所定レベルのときに、カウンタクロックに同期したカウンタとして機能し、
上記シフトレジスタモード時には、上記複数のフリップフロップが縦続接続されて、シフトレジスタクロックに同期したシフトレジスタとして機能する。
上記シフトレジスタモード時には、上記複数のフリップフロップが縦続接続されて、シフトレジスタクロックに同期したシフトレジスタとして機能する。
好適には、上記カウンタは、カウンタモード時には、初段のフリップフロップは比較器の出力が反転する前のレベルのときにカウンタクロックをクロック入力に受けて自身の反転出力データをラッチし、２段目以降のフリップフロップは前段のフリップフロップのデータ出力をクロック入力に受けて自身の反転出力データをラッチする。
好適には、上記カウンタの出力と入力との接続経路にインバータを有し、上記カウンタは、シフトレジスタモード時には、各フリップフロップは縦続接続され、クロック入力にはシフトレジスタクロックが入力され、初段のフリップフロップのデータ入力には、上記インバータの出力が入力される。
好適には、上記カウンタの初期値を選択的に入力可能で、最終段の上記フリップフロップの出力側にスイッチを介してラッチが接続されており、上記インバータの入力は、最終段のフリップフロップのデータ出力、ラッチ、カウンタ初期値の入力端子に選択的に接続される。
好適には、上記カウンタは、初期化を行う第１の期間では、シフトレジスタモードで動作するように指示され、初段のフリップフロップにカウンタ初期値が入力されて、シフトレジスタクロックに同期したシフト動作を行い、縦続接続されたフリップフロップを初期値に初期化し、第２の期間では、カウンタモードで動作するように指示され、上記カウンタクロックに同期してカウント動作を行い、上記比較器の出力が反転するとカウント動作を停止し、第３の期間では、シフトレジスタモードで動作するように指示され、最終段のフリップフロップの出力が上記インバータにより反転されて初段のフリップフロップに入力され、シフトレジスタクロックに同期したシフト動作を行い、カウント値を反転させ、第４の期間では、カウンタモードで動作するように指示され、上記カウンタクロックに同期してカウント動作を行い、上記比較器の出力が反転するとカウント動作を停止し、第５の期間では、カウント値の転送と上記初期化が行われる。
好適には、上記カウンタの初期値を選択的に入力可能で、最終段の上記フリップフロップの出力側にスイッチを介してラッチが接続されており、上記インバータの入力は、最終段のフリップフロップのデータ出力、ラッチ、カウンタ初期値の入力端子に選択的に接続される。
好適には、上記カウンタは、初期化を行う第１の期間では、シフトレジスタモードで動作するように指示され、初段のフリップフロップにカウンタ初期値が入力されて、シフトレジスタクロックに同期したシフト動作を行い、縦続接続されたフリップフロップを初期値に初期化し、第２の期間では、カウンタモードで動作するように指示され、上記カウンタクロックに同期してカウント動作を行い、上記比較器の出力が反転するとカウント動作を停止し、第３の期間では、シフトレジスタモードで動作するように指示され、最終段のフリップフロップの出力が上記インバータにより反転されて初段のフリップフロップに入力され、シフトレジスタクロックに同期したシフト動作を行い、カウント値を反転させ、第４の期間では、カウンタモードで動作するように指示され、上記カウンタクロックに同期してカウント動作を行い、上記比較器の出力が反転するとカウント動作を停止し、第５の期間では、カウント値の転送と上記初期化が行われる。
好適には、上記フリップフロップの出力側にスイッチを介してラッチが接続されている。
好適には、上記接続経路に上記カウンタの初期値を選択的に入力可能である。
本発明の第２の観点の固体撮像素子は、光電変換を行う複数の画素が行列状に配列された画素部と、上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し回路と、を有し、上記画素信号読み出し回路は、画素の列配列に対応して配置され、読み出し信号電位と時間とともに電圧値が変化するランプ波形の参照電圧とを比較判定し、参照信号と入力信号が一致すると出力を反転する複数の比較器と、上記比較器の出力により動作が制御され、対応する上記比較器の比較時間をカウントする複数のカウンタと、を含み、上記各カウンタは、シリアル入出力が可能な複数のフリップフロップを含み、入出力が相互に接続され、カウンタモードとシフトレジスタモードに応じた動作が可能で、上記カウンタモード時には、上記複数のフリップフロップのデータ出力が次段のフリップフロップのクロック入力に供給され、上記比較器の出力が反転する前の所定レベルのときに、カウンタクロックに同期したカウンタとして機能し、上記シフトレジスタモード時には、上記複数のフリップフロップが縦続接続されて、シフトレジスタクロックに同期したシフトレジスタとして機能する。
好適には、隣接するカラムの各カウントの出力同士を加算する複数の加算器を有する。
本発明の第３の観点にカメラシステムは、固体撮像素子と、上記撮像素子に被写体像を結像する光学系と、を有し、上記固体撮像素子は、光電変換を行う複数の画素が行列状に配列された画素部と、上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し回路と、を有し、上記画素信号読み出し回路は、画素の列配列に対応して配置され、読み出し信号電位と時間とともに電圧値が変化するランプ波形の参照電圧とを比較判定し、参照信号と入力信号が一致すると出力を反転する複数の比較器と、上記比較器の出力により動作が制御され、対応する上記比較器の比較時間をカウントする複数のカウンタと、を含み、上記各カウンタは、シリアル入出力が可能な複数のフリップフロップを含み、入出力が相互に接続され、カウンタモードとシフトレジスタモードに応じた動作が可能で、上記カウンタモード時には、上記複数のフリップフロップのデータ出力が次段のフリップフロップのクロック入力に供給され、上記比較器の出力が反転する前の所定レベルのときに、カウンタクロックに同期したカウンタとして機能し、上記シフトレジスタモード時には、上記複数のフリップフロップが縦続接続されて、シフトレジスタクロックに同期したシフトレジスタとして機能する。
本発明によれば、比較器とカウンタを用いたＡＤ変換装置において、カウンタにシフトレジスタの機能を持たせ、カウンタの入出力端子を接続させた接続経路（バス配線）を形成し、たとえばそのバス上にメモリとインバータあるいはデジタル演算器（たとえば１ビット演算器）が接続されて、カウンタとメモリの間でカウント値の入出力および演算が行われ、複雑な処理が行われる。
本発明によれば、カウンタとラッチ（メモリ）の間でカウント値の入出力および演算が可能で、複雑な処理が可能となる。
以下、本発明の実施形態を図面に関連付けて説明する。
図３は、本発明の実施形態に係る列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）の構成例を示すブロック図である。
この固体撮像素子１００は、図３に示すように、撮像部としての画素部１１０、垂直走査回路１２０、水平転送走査回路１３０、タイミング制御回路１４０、画素信号読み出し回路としての複数のＡＤＣ（アナログ−デジタル（ＡＤ）変換装置）が並列に配置されたＡＤＣ群１５０、ＤＡＣ（デジタル−アナログ変換装置）１６０、アンプ回路（Ｓ／Ａ）１７０、信号処理回路１８０、および水平転送線１９０を有する。
画素部１１０は、フォトダイオードと画素内アンプとを含む、たとえば図１に示すような画素がマトリックス状（行列状）に配置されて構成される。
また、固体撮像素子１００においては、画素部１１０の信号を順次読み出すための制御回路として、内部クロックを生成するタイミング制御回路１４０、行アドレスや行走査を制御する垂直走査回路１２０、そして列アドレスや列走査を制御する水平転送走査回路１３０が配置される。
また、固体撮像素子１００においては、画素部１１０の信号を順次読み出すための制御回路として、内部クロックを生成するタイミング制御回路１４０、行アドレスや行走査を制御する垂直走査回路１２０、そして列アドレスや列走査を制御する水平転送走査回路１３０が配置される。
ＡＤＣ群１５０は、基本的に、ＤＡＣ１６０により生成される参照電圧を階段状に変化させたランプ波形（ＲＡＭＰ）である参照電圧Ｖｓｌｏｐと、行線毎に画素から垂直信号線を経由し得られるアナログ信号（電位Ｖｓｌ）とを比較する比較器１５１と、比較時間をカウントするカウンタ１５２と、カウント結果を保持するたとえばＮビットのメモリを含むラッチ１５３とからなるＡＤＣが複数列配列されている。
ＡＤＣ群１５０は、ｎビットデジタル信号変換機能を有し、各垂直信号線（列線）毎に配置され、列並列ＡＤＣブロックが構成される。
各ラッチ１５３の出力は、たとえば２ｎビット幅の水平転送線１９０に接続されている。
そして、水平転送線１９０に対応した２ｎ個のアンプ回路１７０、および信号処理回路１８０が配置される。
ＡＤＣ群１５０は、ｎビットデジタル信号変換機能を有し、各垂直信号線（列線）毎に配置され、列並列ＡＤＣブロックが構成される。
各ラッチ１５３の出力は、たとえば２ｎビット幅の水平転送線１９０に接続されている。
そして、水平転送線１９０に対応した２ｎ個のアンプ回路１７０、および信号処理回路１８０が配置される。
ＡＤＣ群１５０においては、垂直信号線に読み出されたアナログ画素信号Ｖｓｉｇ（電位Ｖｓｌ）は列毎に配置された比較器（コンパレータ）１５１で参照電圧Ｖｓｌｏｐ（ある傾きを持った線形に変化するスロープ波形、ＲＡＭＰ波形）と比較される。
このとき、比較器１５１と同様に列毎に配置されたカウンタ１５２が動作しており、ランプ波形のある電位Ｖｓｌｏｐとカウンタ値が一対一対応を取りながら変化することで垂直信号線の電位（アナログ信号）Ｖｓｌをデジタル信号に変換する。
参照電圧Ｖｓｌｏｐの変化は電圧の変化を時間の変化に変換するものであり、その時間をある周期(クロック)で数えることでデジタル値に変換するものである。
そしてアナログ電気信号Ｖｓｌと参照電圧Ｖｓｌｏｐが交わったとき、比較器１５１の出力が反転し、カウンタ１５２の入力クロックを停止し、または、入力を停止していたクロックをカウンタ１５２に入力し、ＡＤ変換を完了させる。
以上のＡＤ変換期間終了後、水平転送走査回路１３０により、ラッチ１５３に保持されたデータが、水平転送線１９０に転送され、アンプ１７０を経て信号処理回路１８０に入力され、所定の信号処理により２次元画像が生成される。
このとき、比較器１５１と同様に列毎に配置されたカウンタ１５２が動作しており、ランプ波形のある電位Ｖｓｌｏｐとカウンタ値が一対一対応を取りながら変化することで垂直信号線の電位（アナログ信号）Ｖｓｌをデジタル信号に変換する。
参照電圧Ｖｓｌｏｐの変化は電圧の変化を時間の変化に変換するものであり、その時間をある周期(クロック)で数えることでデジタル値に変換するものである。
そしてアナログ電気信号Ｖｓｌと参照電圧Ｖｓｌｏｐが交わったとき、比較器１５１の出力が反転し、カウンタ１５２の入力クロックを停止し、または、入力を停止していたクロックをカウンタ１５２に入力し、ＡＤ変換を完了させる。
以上のＡＤ変換期間終了後、水平転送走査回路１３０により、ラッチ１５３に保持されたデータが、水平転送線１９０に転送され、アンプ１７０を経て信号処理回路１８０に入力され、所定の信号処理により２次元画像が生成される。
そして、本実施形態に係るＡＤＣ群１５０の各ＡＤＣは、カウンタ１５２とラッチ（メモリ）１５３との間でカウント値の入出力および演算が可能で、複雑な処理が可能なＡＤ変換装置として構成される。
以下、本実施形態の特徴的な構成を有するＡＤＣ群（画素信号読み出し回路）１５０におけるＡＤＣの構成、特にカウンタの構成、機能、演算機能等について詳細に説明する。
（第１構成例）
図４は、本実施形態に係るＡＤＣの第１の構成例を示す回路図である。
図４は、本実施形態に係るＡＤＣの第１の構成例を示す回路図である。
図４においては、ＡＤＣを符号２００で示している。そして、図３の比較器１５１を符号２１０で示し、カウンタ１５２を符号２２０で示し、ラッチ（メモリ）１５３を符号２３０で示している。
図４のＡＤＣ２００は、比較器２１０（１５１）、シリアル入出力機能を持つＮビットカウンタ２２０（１５２）、第１のＮビットメモリ２３１および第２のＮビットメモリ２３２を含むラッチ２３０、インバータ２４０、２入力ＡＮＤ２５０、スイッチ２６１，２６２，２６３，２６４を含むスイッチ群２６０、並びに、端子Ｔ１，Ｔ２，Ｔ３を含んで構成されている。
そして、比較器２１０とカウンタ２２０によりＡＤ変換部が形成される。
そして、比較器２１０とカウンタ２２０によりＡＤ変換部が形成される。
比較器２１０は、参照波Ｖｒｅｆと画素信号Ｖｓｉｇとを比較し、たとえば画素信号Ｖｓｉｇが参照波Ｖｒｅｆのレベルとなると、換言すると画素信号Ｖｓｉｇが参照波Ｖｒｅｆと交わると出力レベルをハイレベルからローレベルに切り替える。
カウンタ２２０は、シリアル入出力が可能なフリップフロップＦＦ０〜ＦＦ（Ｎ−１）、各フリップフロップＦＦ０〜ＦＦ（Ｎ−１）のデータ入力Ｄの入力段に配置されたスイッチＳＷ１０〜スイッチＳＷ１（Ｎ−１）、および各フリップフロップＦＦ０〜ＦＦ（Ｎ−１）のクロック入力ＣＫの入力段に配置されたスイッチＳＷ２０〜スイッチＳＷ２（Ｎ−１）を有する。
そして、カウンタ２２０は、最終段のフリップフロップＦＦ（Ｎ−１）のデータ出力Ｑがスイッチ２６１、インバータ２４０、さらにスイッチＳＷ１０を介して初段のフリップフロップＦＦ０のデータ入力Ｄに接続されている。
そして、カウンタ２２０は、最終段のフリップフロップＦＦ（Ｎ−１）のデータ出力Ｑがスイッチ２６１、インバータ２４０、さらにスイッチＳＷ１０を介して初段のフリップフロップＦＦ０のデータ入力Ｄに接続されている。
カウンタ２２０において、スイッチＳＷ１０は端子ａがフリップフロップＦＦ０の反転出力／Ｑ（／は反転を示す）に接続され、端子ｂがインバータ２４０の出力に接続され、端子ｃがフリップフロップＦＦ０のデータ入力Ｄに接続されている。
スイッチＳＷ１１は端子ａがフリップフロップＦＦ１の反転出力／Ｑに接続され、端子ｂが前段のフリップフロップＦＦ０のデータ出力Ｑに接続され、端子ｃがフリップフロップＦＦ１のデータ入力Ｄに接続されている。
同様にして、スイッチＳＷ１（Ｎ−１）は端子ａがフリップフロップＦＦ（Ｎ−１）の反転出力／Ｑに接続され、端子ｂが前段のフリップフロップＦＦ（Ｎ−２）のデータ出力Ｑに接続され、端子ｃがフリップフロップＦＦ（Ｎ−１）のデータ入力Ｄに接続されている。
スイッチＳＷ１１は端子ａがフリップフロップＦＦ１の反転出力／Ｑに接続され、端子ｂが前段のフリップフロップＦＦ０のデータ出力Ｑに接続され、端子ｃがフリップフロップＦＦ１のデータ入力Ｄに接続されている。
同様にして、スイッチＳＷ１（Ｎ−１）は端子ａがフリップフロップＦＦ（Ｎ−１）の反転出力／Ｑに接続され、端子ｂが前段のフリップフロップＦＦ（Ｎ−２）のデータ出力Ｑに接続され、端子ｃがフリップフロップＦＦ（Ｎ−１）のデータ入力Ｄに接続されている。
カウンタ２２０において、スイッチＳＷ２０は端子ａが２入力ＡＮＤ２５０の出力に接続され、端子ｂがシフトレジスタクロックＳＦＣＫの入力端子Ｔ１に接続され、端子ｃがフリップフロップＦＦ０のクロック入力ＣＫに接続されている。
スイッチＳＷ２１は端子ａが前段のフリップフロップＦＦ０のデータ出力Ｑに接続され、端子ｂがシフトレジスタクロックＳＦＣＫの入力端子Ｔ１に接続され、端子ｃがフリップフロップＦＦ１のクロック入力ＣＫに接続されている。
同様にして、スイッチＳＷ２（Ｎ−１）は端子ａが前段のフリップフロップＦＦ（Ｎ−２）のデータ出力Ｑに接続され、端子ｂがシフトレジスタクロックＳＦＣＫの入力端子Ｔ１に接続され、端子ｃがフリップフロップＦＦ（Ｎ−１）のクロック入力ＣＫに接続されている。
スイッチＳＷ２１は端子ａが前段のフリップフロップＦＦ０のデータ出力Ｑに接続され、端子ｂがシフトレジスタクロックＳＦＣＫの入力端子Ｔ１に接続され、端子ｃがフリップフロップＦＦ１のクロック入力ＣＫに接続されている。
同様にして、スイッチＳＷ２（Ｎ−１）は端子ａが前段のフリップフロップＦＦ（Ｎ−２）のデータ出力Ｑに接続され、端子ｂがシフトレジスタクロックＳＦＣＫの入力端子Ｔ１に接続され、端子ｃがフリップフロップＦＦ（Ｎ−１）のクロック入力ＣＫに接続されている。
２入力ＡＮＤ２５０は、一方の入力が比較器２１０の出力に接続され、他方の入力がカウンタクロックＣＴＣＫの供給ラインに接続され、出力がカウンタ２２０のスイッチＳＷ２０の端子ｂに接続されている。
カウンタ２２０のスイッチＳＷ１０〜スイッチＳＷ１（Ｎ−１）、およびスイッチＳＷ２０〜スイッチＳＷ２（Ｎ−１）は、端子Ｔ２に入力されるカウンタ‐シフトレジスタ切替信号（以下、切替信号という）ＣＳＳＷにより切り替え制御される。
スイッチＳＷ１０〜スイッチＳＷ１（Ｎ−１）、およびスイッチＳＷ２０〜スイッチＳＷ２（Ｎ−１）は、切替信号ＣＳＳＷがハイレベルの場合（カウンタモード）、端子ａと端子ｃとが接続され、切替信号ＣＳＳＷがローレベルの場合（シフトレジスタモード）、端子ｂと端子ｃとが接続される。
スイッチＳＷ１０〜スイッチＳＷ１（Ｎ−１）、およびスイッチＳＷ２０〜スイッチＳＷ２（Ｎ−１）は、切替信号ＣＳＳＷがハイレベルの場合（カウンタモード）、端子ａと端子ｃとが接続され、切替信号ＣＳＳＷがローレベルの場合（シフトレジスタモード）、端子ｂと端子ｃとが接続される。
図５は、カウンタモード時のカウンタのスイッチの接続状態を含む構成を模式的に示す図である。
図６は、シフトレジスタモード時のカウンタのスイッチの接続状態を含む構成を模式的に示す図である。
図６は、シフトレジスタモード時のカウンタのスイッチの接続状態を含む構成を模式的に示す図である。
カウンタ２２０において、カウンタモード時には、図５に示すように、初段のフリップフロップは比較器２１０の出力がハイレベルのときにカウンタクロックＣＴＣＫをクロック入力ＣＫに受けて自身の反転出力データをラッチする。
２段目以降のフリップフロップＦＦ１〜ＦＦ（Ｎ−１）は前段のフリップフロップＦＦ０〜ＦＦ（Ｎ−２）のデータ出力をクロック入力ＣＫに受けて自身の反転出力データをラッチする。
２段目以降のフリップフロップＦＦ１〜ＦＦ（Ｎ−１）は前段のフリップフロップＦＦ０〜ＦＦ（Ｎ−２）のデータ出力をクロック入力ＣＫに受けて自身の反転出力データをラッチする。
カウンタ２２０において、シフトレジスタモード時には、図６に示すように、各フリップフロップＦＦ０〜ＦＦ（Ｎ−１）は縦続接続され、クロック入力ＣＫにはシフトレジスタクロックＳＦＣＫが入力される。
そして、初段のフリップフロップＦＦ０のデータ入力Ｄには、インバータ２４０の出力が入力される。
そして、初段のフリップフロップＦＦ０のデータ入力Ｄには、インバータ２４０の出力が入力される。
インバータ２４０の入力は、スイッチ２６１を介してカウンタ２２０の最終段のフリップフロップＦＦ（Ｎ−１）のデータ出力Ｑに接続され、スイッチ２６２を介して第１のＮビットメモリ２３１に接続され、スイッチ２６３を介して第２のＮビットメモリ２３２に接続され、スイッチ２６４を介してカウンタ初期値ＣＴＩＶの入力端子Ｔ３に接続されている。
また、スイッチ群２６０においては、各スイッチ２６１〜２６４は互いに同一に信号ラインに対して接続状態にある。
また、スイッチ群２６０においては、各スイッチ２６１〜２６４は互いに同一に信号ラインに対して接続状態にある。
図７は、第１の構成を有するＡＤＣでデジタルＣＤＳを行う場合のタイミングチャートの一例を示すである。
以下、図７に関連付けて第１の構成を有するＡＤＣにおけるデジタルＣＤＳ動作を説明する。
以下、図７に関連付けて第１の構成を有するＡＤＣにおけるデジタルＣＤＳ動作を説明する。
＜動作の説明＞
まず、期間Ａでカウンタ２２０の初期化が行われる。
このとき、切替信号ＣＳＳＷがシフトレジスタモードを指示するローレベルで端子Ｔ２から入力される。そして、スイッチ２６４がオンされ、端子Ｔ３からカウンタ初期値ＣＴＩＶが入力される。これにより、カウンタ２２０では、シフトレジスタクロックＳＦＣＫに同期したシフト動作が行われ、フリップフロップＦＦ０〜ＦＦ（Ｎ−１）が初期値に初期化される。
まず、期間Ａでカウンタ２２０の初期化が行われる。
このとき、切替信号ＣＳＳＷがシフトレジスタモードを指示するローレベルで端子Ｔ２から入力される。そして、スイッチ２６４がオンされ、端子Ｔ３からカウンタ初期値ＣＴＩＶが入力される。これにより、カウンタ２２０では、シフトレジスタクロックＳＦＣＫに同期したシフト動作が行われ、フリップフロップＦＦ０〜ＦＦ（Ｎ−１）が初期値に初期化される。
期間ＢでＰ相カウントが実施される。
切替信号ＣＳＳＷがカウンタモードを指示するハイレベルで入力される。これにより、カウンタ２２０では、ＡＮＤ２５０から出力されるカウンタクロックＣＴＣＫに同期してカウント動作が行われる。
この場合、比較器２１０において、参照波Ｖｒｅｆと画素信号Ｖｓｉｇとが比較され、たとえば画素信号Ｖｓｉｇが参照波Ｖｒｅｆのレベルとなるまでカウント動作が行われる。そして、画素信号Ｖｓｉｇが参照波Ｖｒｅｆと交わると出力レベルをハイレベルからローレベルに切り替わり、カウント動作が停止される。
切替信号ＣＳＳＷがカウンタモードを指示するハイレベルで入力される。これにより、カウンタ２２０では、ＡＮＤ２５０から出力されるカウンタクロックＣＴＣＫに同期してカウント動作が行われる。
この場合、比較器２１０において、参照波Ｖｒｅｆと画素信号Ｖｓｉｇとが比較され、たとえば画素信号Ｖｓｉｇが参照波Ｖｒｅｆのレベルとなるまでカウント動作が行われる。そして、画素信号Ｖｓｉｇが参照波Ｖｒｅｆと交わると出力レベルをハイレベルからローレベルに切り替わり、カウント動作が停止される。
次に、期間Ｃにおいてシフトレジスタ動作で出力し、インバータ２４０を通して入力端子から入力することにより、カウント値が反転される。
このとき、切替信号ＣＳＳＷがシフトレジスタモードを指示するローレベルで端子Ｔ２から入力される。そして、スイッチ２６１がオンされ、カウンタ２２０の出力がインバータ２４０により反転され、スイッチＳＷ１０を介してカウンタ２２０に入力される。そして、カウンタ２２０では、シフトレジスタクロックＳＦＣＫに同期したシフト動作が行われ、カウント値が反転される。
このとき、切替信号ＣＳＳＷがシフトレジスタモードを指示するローレベルで端子Ｔ２から入力される。そして、スイッチ２６１がオンされ、カウンタ２２０の出力がインバータ２４０により反転され、スイッチＳＷ１０を介してカウンタ２２０に入力される。そして、カウンタ２２０では、シフトレジスタクロックＳＦＣＫに同期したシフト動作が行われ、カウント値が反転される。
次に、期間ＤでＤ相カウントが実施される。
切替信号ＣＳＳＷがカウンタモードを指示するハイレベルで入力される。これにより、カウンタ２２０では、ＡＮＤ２５０から出力されるカウンタクロックＣＴＣＫに同期してカウント動作が行われる。
この場合も、比較器２１０において、参照波Ｖｒｅｆと画素信号Ｖｓｉｇとが比較され、画素信号Ｖｓｉｇが参照波Ｖｒｅｆのレベルとなるまでカウント動作が行われる。そして、画素信号Ｖｓｉｇが参照波Ｖｒｅｆと交わると出力レベルをハイレベルからローレベルに切り替わり、カウント動作が停止される。またこのとき、切替信号ＣＳＳＷがローレベルに切り替えられる。
切替信号ＣＳＳＷがカウンタモードを指示するハイレベルで入力される。これにより、カウンタ２２０では、ＡＮＤ２５０から出力されるカウンタクロックＣＴＣＫに同期してカウント動作が行われる。
この場合も、比較器２１０において、参照波Ｖｒｅｆと画素信号Ｖｓｉｇとが比較され、画素信号Ｖｓｉｇが参照波Ｖｒｅｆのレベルとなるまでカウント動作が行われる。そして、画素信号Ｖｓｉｇが参照波Ｖｒｅｆと交わると出力レベルをハイレベルからローレベルに切り替わり、カウント動作が停止される。またこのとき、切替信号ＣＳＳＷがローレベルに切り替えられる。
次に、期間ＥでＣＤＳされたカウント値が出力される。
このとき、スイッチ２６１、スイッチ２６２、あるいはスイッチ２６３がオンされる。そして、カウンタ２２０では、シフトレジスタクロックＳＦＣＫに同期したシフト動作が行われ、カウント値の転送が行われる。また、上述したカウンタ２２０の初期化が行われる。
このとき、スイッチ２６１、スイッチ２６２、あるいはスイッチ２６３がオンされる。そして、カウンタ２２０では、シフトレジスタクロックＳＦＣＫに同期したシフト動作が行われ、カウント値の転送が行われる。また、上述したカウンタ２２０の初期化が行われる。
上記の動作の説明においては、メモリを使用について具体的に示していないが、
１）シフトレジスタ動作で出力し、この出力をメモリ２３１，２３２に記憶させ、記憶させたデータをインバータ２４０を通して入力端子から入力することにより、カウント値を反転する、
２）ＣＤＳされたカウント値をメモリに転送する、
のように、メモリを使用することもできる。
１）シフトレジスタ動作で出力し、この出力をメモリ２３１，２３２に記憶させ、記憶させたデータをインバータ２４０を通して入力端子から入力することにより、カウント値を反転する、
２）ＣＤＳされたカウント値をメモリに転送する、
のように、メモリを使用することもできる。
＜効果＞
以上説明したＡＤＣ２００によれば、ＡＤ変換部とメモリ間で、値を相互に入出力できる。
ＡＤ変換部で得られた値をシフトレジスタのシフト処理により演算処理し、その結果を再度ＡＤ変換部に戻すことができる。
ＡＤ変換部で得られた値とメモリの値を演算処理し、その値をＡＤ変換部（カウンタ）もしくはメモリに格納できる。
そして、各ビットごとにインバータを必要とせず、１つのインバータでデジタルＣＤＳを行うことができ、より単純な回路構成でデジタルＣＤＳを行うことができる。
以上説明したＡＤＣ２００によれば、ＡＤ変換部とメモリ間で、値を相互に入出力できる。
ＡＤ変換部で得られた値をシフトレジスタのシフト処理により演算処理し、その結果を再度ＡＤ変換部に戻すことができる。
ＡＤ変換部で得られた値とメモリの値を演算処理し、その値をＡＤ変換部（カウンタ）もしくはメモリに格納できる。
そして、各ビットごとにインバータを必要とせず、１つのインバータでデジタルＣＤＳを行うことができ、より単純な回路構成でデジタルＣＤＳを行うことができる。
ここで、本ＡＤＣをカラムＡＤＣ方式の固体撮像素子に適用した場合には、画素からの出力信号が、図３の入力信号Ｖｓｉｇとして比較器に入力され、ＤＡＣで生成された信号が、参照信号Ｖｒｅｆとして比較器１５１に入力される。また、データ出力は、固体撮像素子のセンスアンプ１７０に入力される。
この場合には、複数のＡＤＣで得られた値を相互に演算処理し、その値をＡＤＣもしくはメモリに格納できる。
この場合には、複数のＡＤＣで得られた値を相互に演算処理し、その値をＡＤＣもしくはメモリに格納できる。
（第２構成例）
図８は、本実施形態に係るＡＤＣの第２の構成例を示す回路図である。
図８は、本実施形態に係るＡＤＣの第２の構成例を示す回路図である。
本第２の構成例のＡＤＣ２００Ａが上述した第１の構成例のＡＤＣ２００と異なる点は、インバータの代わりに１ビット（bit）演算器２７０を設けたことにある。
この場合、たとえば、カウンタ初期値入力に外部からオフセット値を入れることができる。
また、カウンタ初期値入力に外部のメモリから、時間的にずれたオフセット値を入力することができる。
また、カウンタ初期値入力に外部のメモリから、時間的にずれたオフセット値を入力することができる。
＜動作の説明＞
この場合に、時間的にずれたものの加算の例として、Ｒ−Ｒ加算、Ｂ−Ｂ加算について説明する。
ＶｓｉｇとしてＲ画素信号を読み出し比較器２１０に入力し、このデータを第１のＮｂｉｔメモリ２３１に記憶させる。
同様に、Ｂ画素信号を読み出して比較器２１０に入力し、このデータを第２のＮｂｉｔメモリ２３２に記憶させる。
次に、別のＲ画素信号を読み出して比較器２１０に入力し、このデータを第１のＮｂｉｔメモリ２３１に記憶させたデータと１ｂｉｔ加算器２８０によって加算する。
そして、加算されたデータを加算Ｒ信号として出力する。
Ｂ画素信号についても、上記と同様に、加算Ｂ信号として出力する。
この場合に、時間的にずれたものの加算の例として、Ｒ−Ｒ加算、Ｂ−Ｂ加算について説明する。
ＶｓｉｇとしてＲ画素信号を読み出し比較器２１０に入力し、このデータを第１のＮｂｉｔメモリ２３１に記憶させる。
同様に、Ｂ画素信号を読み出して比較器２１０に入力し、このデータを第２のＮｂｉｔメモリ２３２に記憶させる。
次に、別のＲ画素信号を読み出して比較器２１０に入力し、このデータを第１のＮｂｉｔメモリ２３１に記憶させたデータと１ｂｉｔ加算器２８０によって加算する。
そして、加算されたデータを加算Ｒ信号として出力する。
Ｂ画素信号についても、上記と同様に、加算Ｂ信号として出力する。
＜効果＞
以上説明したＡＤＣ２００Ａによれば、ＡＤ変換部で得られた値を演算器もしくはシフトレジスタのシフト処理により演算処理し、その結果を再度ＡＤ変換部に戻すことができる。
ＡＤ変換部で得られた値とメモリの値を演算処理し、その値をＡＤ変換部もしくはメモリに格納できる。
複数のＡＤ変換部で得られた値を相互に演算処理し、その値をＡＤ変換部もしくはメモリに格納できる。
既存技術では、乗算・除算はできなかったが、本実施形態によれば、単純な構成で乗算・除算を行うことができる。また、２倍、４倍の演算はビットシフトにより可能であるが、本発明は、それに加えて、３倍の演算も可能である。
既存技術では、たとえば、１０ビットデータと１０ビットデータを加算するためには、１１ビット加算器が必要であるのに対して、本実施形態によれば、１ビット加算器を用いて加算することができる。
以上説明したＡＤＣ２００Ａによれば、ＡＤ変換部で得られた値を演算器もしくはシフトレジスタのシフト処理により演算処理し、その結果を再度ＡＤ変換部に戻すことができる。
ＡＤ変換部で得られた値とメモリの値を演算処理し、その値をＡＤ変換部もしくはメモリに格納できる。
複数のＡＤ変換部で得られた値を相互に演算処理し、その値をＡＤ変換部もしくはメモリに格納できる。
既存技術では、乗算・除算はできなかったが、本実施形態によれば、単純な構成で乗算・除算を行うことができる。また、２倍、４倍の演算はビットシフトにより可能であるが、本発明は、それに加えて、３倍の演算も可能である。
既存技術では、たとえば、１０ビットデータと１０ビットデータを加算するためには、１１ビット加算器が必要であるのに対して、本実施形態によれば、１ビット加算器を用いて加算することができる。
（第３構成例）
図９は、本実施形態に係るＡＤＣの第３の構成例を示す回路図である。
図９は、本実施形態に係るＡＤＣの第３の構成例を示す回路図である。
本第３の構成例においては、第２の構成例で示したＡＤＣ２００Ａが各カラムに配置され、隣接するＡＤＣ２００Ａのカウンタ２２０の出力がデジタル演算器である１ビット加算器２８０に入力されている。
図１０は、図９に示した構成を用いて、カラム間の加算（隣の画素どおしの信号加算）を行った場合のカウンタ内部の値の変化を説明するための図である。
なお、図９および図１０中のＰＩＸ１，ＰＩＸ２、ＰＩＸ３，ＰＩＸ４はそれぞれ画素信号を表す。
なお、図９および図１０中のＰＩＸ１，ＰＩＸ２、ＰＩＸ３，ＰＩＸ４はそれぞれ画素信号を表す。
＜動作の説明＞
１列目の画素信号ＰＩＸ１を１列目のカラムのカウンタ２２０（１５２）に入力する。同様に、２列目、３列目、４列目の画素信号ＰＩＸ２、ＰＩＸ３、ＰＩＸ４についてもそれぞれの列のカラムに入力する。
各カラムのカウンタ２２０に保存された画素信号に、隣のカラムのカウンタ２２０に保存された画素信号を、１ビット加算器を用いて加算する。
これによって、１列目、２列目、３列目、４列目のカラムのカウンタ２２０内のデータは、それぞれ、ＰＩＸ１＋ＰＩＸ２、ＰＩＸ２＋ＰＩＸ３、ＰＩＸ３＋ＰＩＸ４、ＰＩＸ４＋ＰＩＸ５となる。
１列目のカラムのカウンタ２２０、３列目のカラムのカウンタ２２０のデータ、ＰＩＸ１＋ＰＩＸ２、ＰＩＸ３＋ＰＩＸ４のみを読み出す。すなわち、１列おきのカラムのデータを読み出す。
１列目の画素信号ＰＩＸ１を１列目のカラムのカウンタ２２０（１５２）に入力する。同様に、２列目、３列目、４列目の画素信号ＰＩＸ２、ＰＩＸ３、ＰＩＸ４についてもそれぞれの列のカラムに入力する。
各カラムのカウンタ２２０に保存された画素信号に、隣のカラムのカウンタ２２０に保存された画素信号を、１ビット加算器を用いて加算する。
これによって、１列目、２列目、３列目、４列目のカラムのカウンタ２２０内のデータは、それぞれ、ＰＩＸ１＋ＰＩＸ２、ＰＩＸ２＋ＰＩＸ３、ＰＩＸ３＋ＰＩＸ４、ＰＩＸ４＋ＰＩＸ５となる。
１列目のカラムのカウンタ２２０、３列目のカラムのカウンタ２２０のデータ、ＰＩＸ１＋ＰＩＸ２、ＰＩＸ３＋ＰＩＸ４のみを読み出す。すなわち、１列おきのカラムのデータを読み出す。
＜効果＞
上記のような画素加算を行った場合でも、１列おきのカラムのデータを読み出すだけでよいため、高速読出しが可能となる。
つまり、既存技術においては、隣の列間で画素加算を行った場合、全てのカラムのデータを読み出す必要があり、さらに、それらに対応するロジック回路を全て動作させる必要があったため、時間が２倍必要であった。
これに対して、本実施形態によれば、読み出しデータ量を減らすことができるため、既存技術の２倍の高速読出しが可能となる。
また、ＡＤ変換部とメモリ間で、値を相互に入出力できる。
ＡＤ変換部で得られた値を演算器もしくはシフトレジスタのシフト処理により演算処理し、その結果を再度ＡＤ変換部に戻すことができる。
ＡＤ変換部で得られた値とメモリの値を演算処理し、その値をＡＤ変換部もしくはメモリに格納できる。
複数のＡＤ変換部で得られた値を相互に演算処理し、その値をＡＤ変換部もしくはメモリに格納できる。
既存技術では、乗算・除算はできなかったが、本実施形態によれば、単純な構成で乗算・除算を行うことができる。また、２倍、４倍の演算はビットシフトにより可能であるが、本実施形態では、それに加えて、３倍の演算も可能である。
上記のような画素加算を行った場合でも、１列おきのカラムのデータを読み出すだけでよいため、高速読出しが可能となる。
つまり、既存技術においては、隣の列間で画素加算を行った場合、全てのカラムのデータを読み出す必要があり、さらに、それらに対応するロジック回路を全て動作させる必要があったため、時間が２倍必要であった。
これに対して、本実施形態によれば、読み出しデータ量を減らすことができるため、既存技術の２倍の高速読出しが可能となる。
また、ＡＤ変換部とメモリ間で、値を相互に入出力できる。
ＡＤ変換部で得られた値を演算器もしくはシフトレジスタのシフト処理により演算処理し、その結果を再度ＡＤ変換部に戻すことができる。
ＡＤ変換部で得られた値とメモリの値を演算処理し、その値をＡＤ変換部もしくはメモリに格納できる。
複数のＡＤ変換部で得られた値を相互に演算処理し、その値をＡＤ変換部もしくはメモリに格納できる。
既存技術では、乗算・除算はできなかったが、本実施形態によれば、単純な構成で乗算・除算を行うことができる。また、２倍、４倍の演算はビットシフトにより可能であるが、本実施形態では、それに加えて、３倍の演算も可能である。
この特性を利用することにより、カラムＡＤＣを用いているイメージセンサでは、以下のことが可能になる。
ＡＤＣの特性バラつきをＡＤＣで補正することが可能になり、外部での補正が必要なくなる。（既存技術では、後段のＤＳＰで補正する、または、補正のための特別の回路が必要であった。）
列方向の加算が高速にできる。また加算により列方向のデータを減らすことができるため、高速読み出しが可能となる。
ＡＤＣの特性バラつきをＡＤＣで補正することが可能になり、外部での補正が必要なくなる。（既存技術では、後段のＤＳＰで補正する、または、補正のための特別の回路が必要であった。）
列方向の加算が高速にできる。また加算により列方向のデータを減らすことができるため、高速読み出しが可能となる。
（第４の構成例）
本第４の構成例は第３の構成例と同様の構成である。
＜動作の説明＞
本第４の構成例では、メモリを用いて、１行おきに信号加算する場合について説明する。
１行目の画素信号を各カラムのカウンタ２２０（１５２）に入力する。
カウンタ２２０に保存されていた１行目の画素信号をメモリ２３０に移動させる。
２行目の画素信号を各カラムのカウンタ２２０に入力する。
メモリに記憶させていた１行目の画素信号を１ビット加算器２８０に移動させるとともに、２行目の画素信号をメモリ２３０に移動させる。
３行目の画素信号を各カラムのカウンタ２２０に入力するとともに１ビット加算器２８０によって、１行目の画素信号を各カラムのカウンタ２２０に入力する。これにより、１行目と３行目の画素信号を加算する。
１行目と３行目の加算画素信号を出力する。
２行目と４行目についても同様の動作を行う。
本第４の構成例は第３の構成例と同様の構成である。
＜動作の説明＞
本第４の構成例では、メモリを用いて、１行おきに信号加算する場合について説明する。
１行目の画素信号を各カラムのカウンタ２２０（１５２）に入力する。
カウンタ２２０に保存されていた１行目の画素信号をメモリ２３０に移動させる。
２行目の画素信号を各カラムのカウンタ２２０に入力する。
メモリに記憶させていた１行目の画素信号を１ビット加算器２８０に移動させるとともに、２行目の画素信号をメモリ２３０に移動させる。
３行目の画素信号を各カラムのカウンタ２２０に入力するとともに１ビット加算器２８０によって、１行目の画素信号を各カラムのカウンタ２２０に入力する。これにより、１行目と３行目の画素信号を加算する。
１行目と３行目の加算画素信号を出力する。
２行目と４行目についても同様の動作を行う。
＜効果＞
既存技術では、全画素信号を読み出して後段のロジック回路において信号加算を行う必要があり、加算読出しに時間がかかっていた。これに対して、本実施形態によれば、カラムＡＤＣ内で、信号加算を行うことができるため、高速読出しが可能である。
既存技術では、全画素信号を読み出して後段のロジック回路において信号加算を行う必要があり、加算読出しに時間がかかっていた。これに対して、本実施形態によれば、カラムＡＤＣ内で、信号加算を行うことができるため、高速読出しが可能である。
以上説明したように、本実施形態によれば、光電変換を行う複数の画素が行列状に配列された画素部１１０と、画素部１１０から行単位でデータの読み出しを行う画素信号読み出し回路（ＡＤＣ群）１５０と、を有し、ＡＤＣ群（画素信号読み出し回路）１５０は、画素の列配列に対応して配置され、読み出し信号電位と参照電圧とを比較判定し、その判定信号を出力する複数の比較器１５１と、比較器の出力により動作が制御され、対応する比較器の比較時間をカウントする複数のカウンタ１５２と、第１のＮビットメモリ２３１および第２のＮビットメモリ２３２を含むラッチ２３０と、を有し、各カウンタ１５２は、シリアル入出力機能を持つＮビットカウンタ２２０（１５２）として構成され、その出力がインバータ２４０あるいは演算器２７０を介して入力に接続されていることから、以下の効果を得ることができる。
ＡＤ変換部とメモリ間で、値を相互に入出力できる。
ＡＤ変換部で得られた値を演算器もしくはシフトレジスタのシフト処理により演算処理し、その結果を再度ＡＤ変換部に戻すことができる。
ＡＤ変換部で得られた値とメモリの値を演算処理し、その値をＡＤ変換部もしくはメモリに格納できる。
複数のＡＤ変換部で得られた値を相互に演算処理し、その値をＡＤ変換部もしくはメモリに格納できる。
また、既存技術では、乗算・除算はできなかったが、本実施形態によれば、単純な構成で乗算・除算を行うことができる。また、２倍、４倍の演算はビットシフトにより可能であるが、本実施形態では、それに加えて、３倍の演算も可能である。
ＡＤ変換部で得られた値を演算器もしくはシフトレジスタのシフト処理により演算処理し、その結果を再度ＡＤ変換部に戻すことができる。
ＡＤ変換部で得られた値とメモリの値を演算処理し、その値をＡＤ変換部もしくはメモリに格納できる。
複数のＡＤ変換部で得られた値を相互に演算処理し、その値をＡＤ変換部もしくはメモリに格納できる。
また、既存技術では、乗算・除算はできなかったが、本実施形態によれば、単純な構成で乗算・除算を行うことができる。また、２倍、４倍の演算はビットシフトにより可能であるが、本実施形態では、それに加えて、３倍の演算も可能である。
この特性を利用することにより、カラムＡＤＣを用いているイメージセンサでは、以下のことが可能になる。
ＡＤＣの特性バラつきをＡＤＣで補正することが可能になり、外部での補正が必要なくなる。（既存技術では、後段のＤＳＰで補正する、または、補正のための特別の回路が必要であった。）
列方向の加算が高速にできる。また加算により列方向のデータを減らすことができるため、高速読み出しが可能となる。
既存技術では、全画素信号を読み出して後段のロジック回路において信号加算を行う必要があり、加算読出しに時間がかかっていた。これに対して、本実施形態によれば、カラムＡＤＣ内で、信号加算を行うことができるため、高速読出しが可能である。
ＡＤＣの特性バラつきをＡＤＣで補正することが可能になり、外部での補正が必要なくなる。（既存技術では、後段のＤＳＰで補正する、または、補正のための特別の回路が必要であった。）
列方向の加算が高速にできる。また加算により列方向のデータを減らすことができるため、高速読み出しが可能となる。
既存技術では、全画素信号を読み出して後段のロジック回路において信号加算を行う必要があり、加算読出しに時間がかかっていた。これに対して、本実施形態によれば、カラムＡＤＣ内で、信号加算を行うことができるため、高速読出しが可能である。
また、既存技術では、カラムＡＤＣに使用されているカウンタは、カウンタ値をパラレル出力する。そのため、カウント値を出力するバス配線が煩雑となり、また、任意の初期値を設定するためには回路規模が大きくなってしまうという問題があった。これに対して、本実施形態によれば、回路規模を大きくすることなく、上記機能が可能となる。
このような効果を有する固体撮像素子は、デジタルカメラやビデオカメラの撮像デバイスとして適用することができる。
図１１は、本発明の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。
本カメラシステム３００は、図１１に示すように、本実施形態に係る固体撮像素子１００が適用可能な撮像デバイス３１０と、この撮像デバイス３１０の画素領域に入射光を導く（被写体像を結像する）光学系、たとえば入射光（像光）を撮像面上に結像させるレンズ３２０と、撮像デバイス３１０を駆動する駆動回路(ＤＲＶ)３３０と、撮像デバイス３１０の出力信号を処理する信号処理回路(ＰＲＣ)３４０と、を有する。
駆動回路３３０は、撮像デバイス３１０内の回路を駆動するスタートパルスやクロックパルスを含む各種のタイミング信号を生成するタイミングジェネレータ(図示せず)を有し、所定のタイミング信号で撮像デバイス３１０を駆動する。
また、信号処理回路３４０で処理された画像信号は、たとえばメモリなどの記録媒体に記録される。記録媒体に記録された画像情報は、プリンタなどによってハードコピーされる。また、信号処理回路３４０で処理された画像信号を液晶ディスプレイ等からなるモニターに動画として映し出される。
上述したように、デジタルスチルカメラ等の撮像装置において、撮像デバイス３１０として、先述した固体撮像素子１００を搭載することで、高精度なカメラが実現できる。
１００・・・固体撮像素子、１２０・・・画素部、１３０・・・垂直走査回路、１３０・・・水平転送走査回路、１４０・・・タイミング制御回路、１５０・・・ＡＤＣ群、１５１・・・比較器、１５２・・・カウンタ、１５３・・・ラッチ、１６０・・・ＤＡＣ、１７０・・・アンプ回路、１８０・・・信号処理回路、１９０・・・水平転送線、２００，２００Ａ・・・ＡＤＣ、２１０・・・比較器、２２０・・・カウンタ、２３０・・・ラッチ、２４０・・・インバータ、２５０・・・ＡＮＤ、２７０・・・１ビット演算器、２８０・・・１ビット加算器、３００・・・カメラシステム、３１０・・・撮像デバイス、３２０・・・駆動回路、３３０・・・レンズ、３４０・・・信号処理回路。
Claims (15)
- アナログ入力信号をデジタル信号に変換するＡＤ変換装置であって、
時間とともに電圧値が変化するランプ波形の参照信号と入力アナログ信号とを比較し、参照信号と入力信号が一致すると出力を反転する比較器と、
上記比較器の比較時間をカウントするカウンタと、を有し、
上記カウンタは、
シリアル入出力が可能な複数のフリップフロップを含み、入出力が相互に接続され、カウンタモードとシフトレジスタモードに応じた動作が可能で、
上記カウンタモード時には、上記複数のフリップフロップのデータ出力が次段のフリップフロップのクロック入力に供給され、上記比較器の出力が反転する前の所定レベルのときに、カウンタクロックに同期したカウンタとして機能し、
上記シフトレジスタモード時には、上記複数のフリップフロップが縦続接続されて、シフトレジスタクロックに同期したシフトレジスタとして機能する
ＡＤ変換装置。 - 上記カウンタは、
カウンタモード時には、初段のフリップフロップは比較器の出力が反転する前のレベルのときにカウンタクロックをクロック入力に受けて自身の反転出力データをラッチし、 ２段目以降のフリップフロップは前段のフリップフロップのデータ出力をクロック入力に受けて自身の反転出力データをラッチする
請求項１記載のＡＤ変換装置。 - 上記カウンタの出力と入力との接続経路に上記カウンタの初期値を選択的に入力可能である
請求項１または２記載のＡＤ変換装置。 - 最終段の上記フリップフロップの出力側にスイッチを介してラッチが接続されている
請求項１から３のいずれか一に記載のＡＤ変換装置。 - 上記カウンタの出力と入力との接続経路にインバータを有し、
上記カウンタは、
シフトレジスタモード時には、各フリップフロップは縦続接続され、クロック入力にはシフトレジスタクロックが入力され、
初段のフリップフロップのデータ入力には、上記インバータの出力が入力される
請求項１から４のいずれか一に記載のＡＤ変換装置。 - 上記カウンタの初期値を選択的に入力可能で、
最終段の上記フリップフロップの出力側にスイッチを介してラッチが接続されており、
上記インバータの入力は、
最終段のフリップフロップのデータ出力、ラッチ、カウンタ初期値の入力端子に選択的に接続される
請求項５記載のＡＤ変換装置。 - 上記カウンタは、
初期化を行う第１の期間では、
シフトレジスタモードで動作するように指示され、初段のフリップフロップにカウンタ初期値が入力されて、
シフトレジスタクロックに同期したシフト動作を行い、縦続接続されたフリップフロップを初期値に初期化し
第２の期間では、
カウンタモードで動作するように指示され、上記カウンタクロックに同期してカウント動作を行い、
上記比較器の出力が反転するとカウント動作を停止し、
第３の期間では、
シフトレジスタモードで動作するように指示され、最終段のフリップフロップの出力が上記インバータにより反転されて初段のフリップフロップに入力され、
シフトレジスタクロックに同期したシフト動作を行い、カウント値を反転させ、
第４の期間では、
カウンタモードで動作するように指示され、上記カウンタクロックに同期してカウント動作を行い、
上記比較器の出力が反転するとカウント動作を停止し、
第５の期間では、
カウント値の転送と上記初期化が行われる
請求項５または６記載のＡＤ変換装置。 - 光電変換を行う複数の画素が行列状に配列された画素部と、
上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し回路と、を有し、
上記画素信号読み出し回路は、
画素の列配列に対応して配置され、読み出し信号電位と時間とともに電圧値が変化するランプ波形の参照電圧とを比較判定し、参照信号と入力信号が一致すると出力を反転する複数の比較器と、
上記比較器の出力により動作が制御され、対応する上記比較器の比較時間をカウントする複数のカウンタと、を含み、
上記各カウンタは、
シリアル入出力が可能な複数のフリップフロップを含み、入出力が相互に接続され、カウンタモードとシフトレジスタモードに応じた動作が可能で、
上記カウンタモード時には、上記複数のフリップフロップのデータ出力が次段のフリップフロップのクロック入力に供給され、上記比較器の出力が反転する前の所定レベルのときに、カウンタクロックに同期したカウンタとして機能し、
上記シフトレジスタモード時には、上記複数のフリップフロップが縦続接続されて、シフトレジスタクロックに同期したシフトレジスタとして機能する
固体撮像素子。 - 上記カウンタは、
カウンタモード時には、初段のフリップフロップは比較器の出力が反転する前のレベルのときにカウンタクロックをクロック入力に受けて自身の反転出力データをラッチし、 ２段目以降のフリップフロップは前段のフリップフロップのデータ出力をクロック入力に受けて自身の反転出力データをラッチする
請求項８記載の固体撮像素子。 - 上記カウンタの出力と入力との接続経路に上記カウンタの初期値を選択的に入力可能である
請求項８または９記載の固体撮像素子。 - 最終段の上記フリップフロップの出力側にスイッチを介してラッチが接続されている
請求項８から１０のいずれか一に記載の固体撮像素子。 - 上記カウンタの出力と入力との接続経路にインバータを有し、
上記カウンタは、
シフトレジスタモード時には、各フリップフロップは縦続接続され、クロック入力にはシフトレジスタクロックが入力され、
初段のフリップフロップのデータ入力には、上記インバータの出力が入力される
請求項８から１１のいずれか一に記載の固体撮像素子。 - 上記カウンタの初期値を選択的に入力可能で、
最終段の上記フリップフロップの出力側にスイッチを介してラッチが接続されており、
上記インバータの入力は、
最終段のフリップフロップのデータ出力、ラッチ、カウンタ初期値の入力端子に選択的に接続される
請求項１２記載の固体撮像素子。 - 上記カウンタは、
初期化を行う第１の期間では、
シフトレジスタモードで動作するように指示され、初段のフリップフロップにカウンタ初期値が入力されて、
シフトレジスタクロックに同期したシフト動作を行い、縦続接続されたフリップフロップを初期値に初期化し
第２の期間では、
カウンタモードで動作するように指示され、上記カウンタクロックに同期してカウント動作を行い、
上記比較器の出力が反転するとカウント動作を停止し、
第３の期間では、
シフトレジスタモードで動作するように指示され、最終段のフリップフロップの出力が上記インバータにより反転されて初段のフリップフロップに入力され、
シフトレジスタクロックに同期したシフト動作を行い、カウント値を反転させ、
第４の期間では、
カウンタモードで動作するように指示され、上記カウンタクロックに同期してカウント動作を行い、
上記比較器の出力が反転するとカウント動作を停止し、
第５の期間では、
カウント値の転送と上記初期化が行われる
請求項１２または１３記載の固体撮像素子。 - 固体撮像素子と、
上記撮像素子に被写体像を結像する光学系と、を有し、
上記固体撮像素子は、
光電変換を行う複数の画素が行列状に配列された画素部と、
上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し回路と、を有し、
上記画素信号読み出し回路は、
画素の列配列に対応して配置され、読み出し信号電位と時間とともに電圧値が変化するランプ波形の参照電圧とを比較判定し、参照信号と入力信号が一致すると出力を反転する複数の比較器と、
上記比較器の出力により動作が制御され、対応する上記比較器の比較時間をカウントする複数のカウンタと、を含み、
上記各カウンタは、
シリアル入出力が可能な複数のフリップフロップを含み、入出力が相互に接続され、カウンタモードとシフトレジスタモードに応じた動作が可能で、
上記カウンタモード時には、上記複数のフリップフロップのデータ出力が次段のフリップフロップのクロック入力に供給され、上記比較器の出力が反転する前の所定レベルのときに、カウンタクロックに同期したカウンタとして機能し、
上記シフトレジスタモード時には、上記複数のフリップフロップが縦続接続されて、シフトレジスタクロックに同期したシフトレジスタとして機能する
カメラシステム。
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