CN107079123B

CN107079123B - 信号处理装置、信号处理方法、摄像元件和电子设备

Info

Publication number: CN107079123B
Application number: CN201580053277.3A
Authority: CN
Inventors: 佐藤守; 大池祐辅
Original assignee: Sony Semiconductor Solutions Corp
Current assignee: Sony Semiconductor Solutions Corp
Priority date: 2014-10-06
Filing date: 2015-09-25
Publication date: 2021-05-14
Anticipated expiration: 2035-09-25
Also published as: CN107079123A; US20170237917A1; US10326953B2; WO2016056394A1; JPWO2016056394A1; US20190253648A1; JP6619347B2; US10567685B2

Abstract

本发明涉及能够抑制成本增大的信号处理装置、信号处理方法、摄像元件和电子设备。本发明的信号处理装置包括测量部，该测量部对从信号的输入开始到该信号的值发生变化的周期长度多次执行测量、保持通过多次执行的所述测量而获得的测量值、基于所保持的多个测量值之中的任一个测量值来设定所述测量的初始值、并且通过使用所设定的初始值来执行所述测量。本发明例如能够应用到诸如触发器电路或A/D转换电路等电子电路、诸如CMOS图像传感器等摄像元件、以及诸如数码相机等电子设备。

Description

信号处理装置、信号处理方法、摄像元件和电子设备

技术领域

本发明涉及信号处理装置、信号处理方法、摄像元件和电子设备，并且更具体地，涉及能够抑制成本增大的信号处理装置、信号处理方法、摄像元件和电子设备。

背景技术

已知如下这样的斜坡式A/D转换器：其通过使用比较器比较图像信号与具有斜坡波形(ramp waveform)的参考电压并且计算直到来自该比较器的输出反转为止的时间，来实现图像传感器的A/D转换。该斜坡式A/D转换器在线形性和噪声特性方面表现优异。而且，还存在着如下这样的的列A/D转换器：其包括针对于各像素列而设置的多个A/D转换器以同时实现各像素列的A/D转换。该列A/D转换器通过降低每一个A/D转换器的操作频率而实现了速度提升，并且通过设置由各个A/D转换器共用的参考电压生成器而提高了面积效率和电力消耗效率。因此，跟其他类型的A/D转换方式相比而言，列A/D转换器更能够与互补金属氧化物半导体(CMOS：complementary metal oxide semiconductor)图像传感器兼容。

曾经考虑了前述斜坡式A/D转换的如下方法：该方法基于像素信号的电平判定来从具有不同斜度(inclination)的斜坡参考信号中选择一个斜坡参考信号，以便获得与通过使用列并行A/D转换电路时同样的效果(例如，参见专利文献1和专利文献2)。

另一方面，曾经考虑了前述列A/D转换的如下方法：该方法通过使用针对多个列中的各列而设置的格雷码计数器(gray code counter)和锁存器来获得低位，并且通过使用针对所述多个列中的各列而设置的二进制脉动计数器(binary ripple counter)来获得高位，以便降低电力消耗(例如，参见专利文献3和专利文献4)。

顺便提及地，关于图像传感器的像素信号的A/D转换，目前存在着通过使用相关双采样(CDS：correlated double sampling)来减少像素信号中所包含的kTC噪声等以防止所摄图像的图像质量降低的方法。

引用文献列表

专利文献

专利文献1：日本专利申请特开第2011-41091号

专利文献2：日本专利申请特开第2013-251677号

专利文献3：日本专利申请特开第2011-234326号

专利文献4：日本专利申请特开第2011-250395号

发明内容

本发明要解决的技术问题

然而，在通过使用上述这些方法来实现A/D转换的CDS的情况下，当使用专利文献1所说明的方法时是难以执行数字CDS的。于是，采用模拟CDS来代替数字CDS。与数字CDS相比，模拟CDS不能完全去除固定模式噪声，并因此降低了噪声特性，在这种情况下，所摄图像的图像质量可能劣化。

另一方面，专利文献2至专利文献4所说明的方法允许使用数字CDS。然而，专利文献2所说明的方法必需允许用计数器进行计数操作的多个块。这种必需性使计数器面积加倍，并且可能会增加成本。此外，专利文献3和专利文献4所说明的方法中的每个方法都采用如下这样的混合型计数器：该混合型计数器使用用于高位的二进制码和用于低位的格雷码。在这种情况下，二进制码和格雷码各者都必需黑电平保持部和选择装置。这种必需性使计数器面积加倍，并且可能会增加成本。

本发明是鉴于前述情形而被提出的。本发明的目的是抑制成本增大。

解决技术问题的技术方案

根据本发明一方面的信号处理装置包括测量部，所述测量部执行如下操作：对从信号的输入开始到所述信号的值发生变化的周期长度多次执行测量，保持通过多次执行的所述测量而获得的测量值，基于所保持的多个所述测量值之中的任一个测量值来设定所述测量的初始值，并且通过使用所设定的所述初始值来执行所述测量。

所述测量部可以通过对预定时钟信号的时钟数进行计数来执行所述周期长度的测量，并且将所获得的计数值保持为所述测量值。

所述测量部可以多次执行第一信号的所述测量，基于所保持的多个所述测量值之中的与不同于所述第一信号的第二信号的信号电平对应的一个测量值来设定所述初始值，并且通过使用所设定的所述初始值来执行不同于所述第一信号和所述第二信号的第三信号的所述测量。

所述第一信号可以是从单位像素读取的复位信号的信号电平与参考信号的信号电平之间的比较结果。

所述参考信号可以针对每次测量具有不同的斜坡斜度。

所述第二信号可以是从单位像素读取的像素信号的信号电平与预定参考电压的信号电平之间的比较结果。

所述第三信号可以是从单位像素读取的像素信号的信号电平与具有跟所述第二信号的信号电平对应的斜坡斜度的参考信号的信号电平之间的比较结果。

所述测量部可以以二进制码的方式获得所述测量的各个所述测量值的所有位。所述测量部可以将表明与所述第二信号的信号电平对应的所述测量值的数据反转，并且将反转后的所述数据设定成所述初始值。

所述测量部可以以二进制码的方式获得所述测量的各个所述测量值的高位，且以格雷码的方式获得各个所述测量值的低位。所述测量部可以将跟所述第二信号的信号电平对应的所述测量值的低位格雷码转换成二进制码，将转换后的低位二进制码添加至高位二进制码，将表明所获得的所述测量值的所有位的二进制码的数据反转，并且将反转后的所述数据设定成所述初始值。

所述测量部可以以格雷码的方式获得所述测量的各个所述测量值的所有位。所述测量部可以将跟所述第二信号的信号电平对应的所述测量值的所述格雷码转换成二进制码，将表明所获得的所述测量值的所述二进制码的数据反转，并且将反转后的所述数据设定成所述初始值。

所述测量部可以执行第一测量，所述第一测量基于从单位像素读取的复位信号的信号电平与具有第一斜度的斜坡的第一参考信号的信号电平之间的比较结果来测量从开始到所述信号的值发生变化的周期长度。所述测量部可以保持通过所述第一测量获得的第一测量值。所述测量部可以执行第二测量，所述第二测量基于所述复位信号的信号电平与具有第二斜度的斜坡的第二参考信号的信号电平之间的比较结果来测量从开始到所述信号的值发生变化的周期长度。所述测量部可以保持通过所述第二测量获得的第二测量值。所述测量部可以根据从单位像素读取的像素信号与预定参考电压之间的比较结果且基于所述第一测量值或所述第二测量值来设定初始值。所述测量部可以执行第三测量，所述第三测量通过使用所设定的所述初始值、且基于所述像素信号的信号电平与跟所述像素信号与所述参考电压之间的比较结果对应的所述第一参考信号或所述第二参考信号的信号电平之间的比较结果，来测量从开始到所述信号的值发生变化的周期长度。所述测量部可以输出通过所述第三测量获得的第三测量值。

当所述像素信号的信号电平低于所述参考电压时，所述测量部可以基于所述第一测量值来设定所述初始值，并且通过使用所设定的所述初始值且基于所述像素信号的信号电平与所述第一参考信号的信号电平之间的比较结果来执行所述第三测量。当所述像素信号的信号电平高于所述参考电压时，所述测量部可以基于所述第二测量值来设定所述初始值，并且通过使用所设定的所述初始值且基于所述像素信号的信号电平与所述第二参考信号的信号电平之间的比较结果来执行所述第三测量。

所述测量部可以包括在数量上与各个所述测量值的位长度对应的触发器电路，并且这些触发器电路彼此串联连接，各个所述触发器电路保持多个值。

所述信号处理装置还可以包括比较部，所述比较部执行从单位像素读取的信号的信号电平与参考信号的信号电平的比较。所述测量部可以基于表明由所述比较部执行的所述比较的结果的信号来执行所述测量。

此外，根据本发明一方面的信号处理方法包括：对从信号的输入开始到所述信号的值发生变化的周期长度多次执行测量；保持通过多次执行的所述测量而获得的测量值；基于所保持的多个所述测量值之中的任一个测量值来设定所述测量的初始值；并且通过使用所设定的所述初始值来执行所述测量。

根据本发明另一方面的摄像元件包括：像素阵列，其包括以矩阵的方式布置的多个单位像素；以及测量部，其执行以下操作：对从信号的输入开始到所述信号的值发生变化的周期长度多次执行测量，所述信号表明从所述像素阵列的单位像素读取的信号的信号电平与参考信号的信号电平之间的比较结果；保持通过多次执行的所述测量而获得的测量值；基于所保持的多个所述测量值之中的任一个测量值来设定所述测量的初始值；并且通过使用所设定的所述初始值来执行所述测量。

根据本发明又一方面的电子设备包括：摄像部，其对被摄体进行摄像；以及图像处理部，其对通过所述摄像部摄取的图像数据执行图像处理。所述摄像部包括像素阵列和测量部，所述像素阵列包括以矩阵的方式布置的多个单位像素，所述测量部执行以下操作：对从信号的输入开始到所述信号的值发生变化的周期长度多次执行测量，所述信号表明从所述像素阵列的单位像素读取的信号的信号电平与参考信号的信号电平之间的比较结果；保持通过多次执行的所述测量而获得的测量值；基于所保持的多个所述测量值之中的任一个测量值来设定所述测量的初始值；并且通过使用所设定的所述初始值来执行所述测量。

根据本发明再一方面的信号处理装置包括：一个或多个第一锁存器，各个所述第一锁存器保持输入进来的信号并且输出所保持的信号；一个或多个第二锁存器，各个所述第二锁存器获得保持在所述一个或多个第一锁存器中的信号并且保持所获得的信号，并且各个所述第二锁存器还将所保持的信号提供给所述第一锁存器以使所述第一锁存器能够保持提供过来的信号；以及传送控制部，其控制所述信号在所述一个或多个第一锁存器与所述一个或多个第二锁存器之间的传送。

所述信号处理装置还可以包括反转控制部，所述反转控制部控制保持在所述一个或多个第一锁存器中的所述信号的数据反转。

根据本发明另外一方面的信号处理装置包括：多个锁存器，所述多个锁存器彼此串联连接，并且各个所述锁存器保持信号；以及控制部，所述控制部控制所述信号在所述锁存器之间的传送，并且在输出所述信号的时候，将保持在所期望的锁存器中的所述信号传送到终极锁存器、且将所述信号从所述终极锁存器输出。

根据上述本发明的一方面，对从信号的输入开始到该信号的值发生变化的周期长度多次执行测量。保持通过多次执行的所述测量而获得的测量值。基于所保持的多个所述测量值之中的任一个测量值来设定所述测量的初始值。通过使用所设定的所述初始值来执行所述测量。

根据上述本发明的另一方面，多个单位像素以矩阵的方式布置者从而构成像素阵列。对从信号的输入开始到所述信号的值发生变化的周期长度多次执行测量，所述信号表明从所述像素阵列的单位像素读取的信号的信号电平与参考信号的信号电平之间的比较结果。保持通过多次执行的所述测量而获得的测量值。基于所保持的多个所述测量值之中的任一个测量值来设定所述测量的初始值。通过利用所设定的所述初始值，来执行从所述信号(该信号表明从所述像素阵列的所述单位像素读取的信号的信号电平与所述参考信号的信号电平之间的比较结果)的输入开始到所述信号的值发生变化的所述周期长度的所述测量。

根据上述本发明的又一方面，在电子设备中，摄像元件包括多个单位像素，该多个单位像素以矩阵的方式布置着从而构成像素阵列。对从信号的输入开始到所述信号的值发生变化的周期长度多次执行测量，所述信号表明从所述像素阵列的单位像素读取的信号的信号电平与参考信号的信号电平之间的比较结果。保持通过多次执行的所述测量而获得的测量值。基于所保持的多个所述测量值之中的任一个测量值来设定所述测量的初始值。通过使用所设定的所述初始值，来执行从所述信号(该信号表明从所述像素阵列的所述单位像素读取的信号的信号电平与所述参考信号的信号电平之间的比较结果)的输入开始到所述信号的值发生变化的周期长度的测量。

根据上述本发明的再一方面，对于信号在一个或多个第一锁存器与一个或多个第二锁存器之间的传送进行控制，各个所述第一锁存器保持输入信号并且输出所保持的信号，各个所述第二锁存器获得保持在所述一个或多个第一锁存器中的所述信号且保持所获得的信号，并且各个所述第二锁存器还将所保持的信号提供给所述第一锁存器以使所述第一锁存器能够保持提供过来的所述信号。

根据上述本发明的另外一方面，对于信号在多个锁存器之间的传送进行控制，所述多个锁存器彼此串联连接，并且各个所述锁存器保持信号。保持在所期望的锁存器中的信号被传送到终极锁存器，且从所述终极锁存器被输出。

本发明的技术效果

根据本发明，可以实现信号处理。此外，根据本发明，可以实现抑制成本增大。

附图说明

图1是图示了图像传感器的主要构造的示例的图。

图2是图示了像素阵列的主要构造的示例的图。

图3是图示了单位像素的主要构造的示例的图。

图4是图示了列并行处理部的主要构造的示例的图。

图5是图示了列A/D转换部的主要构造的示例的图。

图6是图示了计数器的主要构造的示例的图。

图7是图示了触发器的主要构造的示例的图。

图8是示出了控制信号的示例的图。

图9是示出了A/D转换处理的流程的示例的流程图。

图10是示出了A/D转换的变化的示例的时序图。

图11是示出了A/D转换的变化的另一个示例的时序图。

图12是图示了列并行处理部的主要构造的示例的图。

图13是图示了列A/D转换部的主要构造的示例的图。

图14是图示了低位格雷码锁存器的主要构造的示例的图。

图15是图示了锁存器的主要构造的示例的图。

图16是图示了标志锁存器(flag latch)的主要构造的示例的图。

图17是示出了A/D转换处理的流程的示例的流程图。

图18是继续图17的流程图而示出了A/D转换处理的流程的示例的流程图。

图19是示出了A/D转换的变化的示例的时序图。

图20是示出了A/D转换的变化的另一个示例的时序图。

图21是图示了列A/D转换部的主要构造的示例的图。

图22是图示了格雷码锁存器的主要构造的示例的图。

图23是示出了A/D转换处理的流程的示例的流程图。

图24是继续图23的流程图而示出了A/D转换处理的流程的示例的流程图。

图25是示出了A/D转换的变化的示例的时序图。

图26是示出了A/D转换的变化的另一个示例的时序图。

图27是图示了触发器的主要构造的示例的图。

图28是示出了控制信号的示例的图。

图29是图示了锁存器的主要构造的示例的图。

图30是示出了A/D转换处理的流程的示例的流程图。

图31是继续图30的流程图而示出了A/D转换处理的流程的示例的流程图。

图32是继续图31的流程图而示出了A/D转换处理的流程的示例的流程图。

图33是示出了A/D转换的变化的示例的时序图。

图34是示出了A/D转换的变化的另一个示例的时序图。

图35是示出了A/D转换的变化的又一个示例的时序图。

图36是图示了图像传感器的物理构造的示例的图。

图37是图示了像素阵列的主要构造的示例的图。

图38是图示了图像传感器的主要构造的示例的图。

图39是图示了区域并行处理部的主要构造的示例的图。

图40是图示了区域并行处理部的构造的另一个示例的图。

图41是图示了图像传感器的物理构造的示例的图。

图42是图示了图像传感器的物理构造的另一个示例的图。

图43是图示了摄像装置的主要构造的示例的图。

具体实施方式

在下面将会说明用来实施本发明的方式(在下文中，称为实施例)。需要注意的是，将按照下列顺序给出说明。

1.第一实施例(图像传感器、二进制计数器)

2.第二实施例(图像传感器、混合型计数器)

3.第三实施例(图像传感器、格雷码计数器)

4.第四实施例(图像传感器、三种斜坡)

5.第五实施例(图像传感器、物理构造)

6.第六实施例(图像传感器、区域并行处理)

7.第七实施例(摄像装置)

1.第一实施例

相关双采样

已知如下这样的斜坡式A/D转换：其通过使用比较器比较图像信号与具有斜坡波形的参考电压并且计算直到来自该比较器的输出反转为止的时间来实现图像传感器的A/D转换。该斜坡式A/D转换具有优异的线形性和噪声特性。

顺便提及地，关于图像传感器的像素信号的A/D转换，存在着通过使用相关双采样(CDS)来减少像素信号中所包含的kTC噪声等以防止所摄图像的图像质量降低的方法。

然而，根据专利文献1所说明的方法，采用模拟CDS来代替难以利用专利文献1的方法而予以执行的数字CDS。与数字CDS相比，模拟CDS不能完全去除固定模式噪声，并因此降低了噪声特性，在这种情况下，所摄图像的图像质量可能会劣化。

另一方面，专利文献2至专利文献4所说明的方法允许使用数字CDS。然而，专利文献2所说明的方法必需允许利用计数器进行计数操作的多个块。这种必需性使计数器面积加倍，并且可能增加成本。此外，专利文献3和专利文献4所说明的方法中的每个方法采用如下这样的混合型计数器：该混合型计数器使用用于高位的二进制码和用于低位的格雷码。在这种情况下，二进制码和格雷码中的各者都必需黑电平保持部和选择装置。这种必需性使计数器面积加倍，并且可能增加成本。

计数器内的相关双采样

因此，对从信号的输入开始到该信号的值发生变化的周期长度多次执行测量。保持通过多次执行的所述测量而获得的测量值。随后，基于所保持的多个测量值之中的任一者来设定所述测量的初始值。通过使用该初始值来执行从所述信号的输入开始到所述信号的值发生变化的周期长度的所述测量。

例如，信号处理装置包括如下这样的测量部：该测量部对从信号的输入开始到该信号的值发生变化的周期长度多次执行测量、保持通过多次执行的所述测量而获得的测量值、基于所保持的多个测量值之中的任一者来设定所述测量的初始值、并且通过使用该初始值来执行所述测量。

在这种情况下，可以在不会引起测量部的电路规模(面积)的不必要增大的前提下(即，在防止了测量部的面积增加的同时)，在计数器内实现数字CDS。因此，可以实现抑制成本增大。换言之，可以在抑制成本增大的同时，避免噪声成分的增加。因此，例如在图像传感器的情况下，抑制了所摄图像的图像质量的降低。

需要注意的是，所述测量部可以通过对预定时钟信号的时钟数进行计数来执行所述周期长度的所述测量，并且保持所获得的计数值作为测量值。换言之，所述测量部可以由对时钟数进行计数的计数器构成。当使用这个计数器时，容易获得作为数字值的周期长度。

此外，所述测量部可以多次执行第一信号的周期长度的测量，基于所保持的多个测量值之中的与不同于第一信号的第二信号的信号电平对应的一个测量值来设定初始值，并且通过使用所设定的初始值来执行不同于第一信号和第二信号的第三信号的周期长度的测量。

在这种情况下，所述第一信号可以是从单位像素读取的复位信号的信号电平与参考信号的信号电平之间的比较结果。

此外，所述参考信号可以针对所述第一信号的每次测量具有不同的斜坡斜度。

另外，所述第二信号可以是从单位像素读取的像素信号的信号电平与预定参考电压的信号电平之间的比较结果。

此外，所述第三信号可以是从单位像素读取的像素信号的信号电平与具有跟第二信号的信号电平对应的斜坡斜度的参考信号的信号电平之间的比较结果。

另外，所述测量部可以以二进制码的方式获得所述周期长度的所述测量的各个测量值的所有位。在这种情况下，所述测量部可以将表明二进制码的测量值中所包含的、且跟第二信号的信号电平对应的测量值的数据反转，并且所述测量部可以将反转后的该数据设定为所述第三信号的所述周期长度的所述测量的初始值。

需要注意的是，所述测量部可以执行第一测量，所述第一测量基于从单位像素读取的复位信号的信号电平与具有第一斜度的斜坡的第一参考信号的信号电平之间的比较结果来测量从开始到信号的值发生变化的周期长度。所述测量部可以保持通过所述第一测量获得的第一测量值。所述测量部可以执行第二测量，所述第二测量基于复位信号的信号电平与具有第二斜度的斜坡的第二参考信号的信号电平之间的比较结果来测量从开始到信号的值发生变化的周期长度。所述测量部可以保持通过所述第二测量获得的第二测量值。所述测量部可以根据从单位像素读取的像素信号与预定参考电压之间的比较结果且基于所述第一测量值或所述第二测量值来设定初始值。所述测量部可以执行第三测量，所述第三测量通过使用所设定的初始值且基于所述像素信号的信号电平与跟所述像素信号与所述参考电压之间的比较结果对应的所述第一参考信号或所述第二参考信号的信号电平之间的比较结果来测量从开始到信号的值发生变化的周期长度。所述测量部可以输出通过所述第三测量获得的第三测量值。

例如，当像素信号的信号电平低于参考电压时，所述测量部可以基于第一测量值来设定初始值，并且通过使用所设定的初始值且基于像素信号的信号电平与第一参考信号的信号电平之间的比较结果来执行第三测量。此外，例如，当像素信号的信号电平高于参考电压时，所述测量部可以基于第二测量值来设定初始值，并且通过使用所设定的初始值且基于像素信号的信号电平与第二参考信号的信号电平之间的比较结果来执行第三测量。

在这种情况下，所述测量部能够基于具有与像素信号的信号电平更合适的斜坡斜度的参考信号来执行第三测量。因此，通过使用如上所述配置而成的测量部，可以在抑制帧速率(frame rate)下降的同时实现更高动态范围的A/D转换。换言之，可以在抑制成本增大的同时，实现高速的和高动态范围的更准确A/D转换。

需要注意的是，所述测量部可以包括在数量上与各个测量值的位长度(bitlength)对应的触发器电路，并且这些触发器电路彼此串联连接，各个触发器电路保持多个值。

此外，还可以设置有比较部：其执行从单位像素读取的信号的信号电平与参考信号的信号电平的比较。在这种情况下，所述测量部基于表明由比较部执行的比较的结果的信号来执行所述测量。

另外，诸如触发器等信号处理装置可以包括：一个或多个第一锁存器，各个所述第一锁存器保持输入的信号并且输出所保持的信号；一个或多个第二锁存器，各个所述第二锁存器获得保持在所述一个或多个第一锁存器中的信号且保持所获得的信号，并且还将所保持的信号提供给所述第一锁存器以使所述第一锁存器能够保持提供过来的信号；以及传送控制部，其对信号在所述一个或多个第一锁存器与所述一个或多个第二锁存器之间的传送进行控制。在这种情况下，所述信号处理装置能够保持多个值、从所保持的值中选择一个期望值、并且输出所选择的值。

需要注意的是，所述信号处理装置还可以包括反转控制部，该反转控制部控制保持在所述一个或多个第一锁存器中的信号的数据反转。在这种情况下，所述信号处理装置能够输出所保持的值，并且能够输出数据反转之后的值。

图像传感器

图1图示了根据应用上述本发明的摄像元件的实施例的图像传感器的主要构造的示例。图1所示的图像传感器100是如下这样的器件：其对从被摄体接收的光执行光电转换，并且输出通过该光电转换而获得的图像数据。例如，图像传感器100构成了包括互补金属氧化物半导体(CMOS)的CMOS图像传感器或包括电荷耦合器件(CCD：charge coupled device)的CCD图像传感器等。

如图1所示，图像传感器100包括像素阵列101、列并行处理部102、传送部103、控制部111、行扫描部112和列扫描部113。

像素阵列101是如下的像素区域：在该像素区域中，像素构件(单位像素)以平坦形状或弯曲形状布置着，各个像素构件均包括诸如光电二极管等光电转换元件。在下文中进行如下假设：单位像素在像素阵列101上以M行N列(M、N：任意自然数)的阵列布置着。将在下面说明像素阵列101的详细构造。

从各个单位像素读取的各个模拟信号经由垂直信号线121-1至121-N中的任意一条相应垂直信号线而被传送至列并行处理部102。在下面的说明中，当在说明中不需要区分垂直信号线121-1至121-N时，各个垂直信号线121-1至121-N统称为垂直信号线121。

列并行处理部102针对各个单位像素列对从像素阵列101经由垂直信号线121中的一条垂直信号线传输过来的信号进行处理，这使得各个信号是针对各个单位像素列而被独立处理的。例如，列并行处理部102执行将从像素阵列101读取的各列的模拟信号(诸如复位信号和像素信号)转换成数字信号的A/D转换。列并行处理部102将所获得的各信号的处理结果(诸如通过各个信号的A/D转换而获得的各个数字数据)经由信号线122-1至122-N中的任意一条信号线输出至传送部103。在下面的说明中，当在说明中不需要区分信号线122-1至122-N时，各信号线122-1至122-N统称为信号线122。

传送部103将从列并行处理部102经由信号线122提供过来的数字数据经由信号线123传送至例如图像传感器100的外部。

控制部111通过经由控制线131提供控制信号来控制列并行处理部102。控制部111还通过经由控制线132提供控制信号来控制传送部103。控制部111还通过经由控制线133提供控制信号来控制行扫描部112。控制部111还通过经由控制线134提供控制信号来控制列扫描部113。因此，控制部111通过控制图像传感器100的各部件来控制图像传感器100的全体操作(各部件的操作)。

需要注意的是，尽管前述控制线131至134中的各者在图1中均由一条虚线(虚线箭头)表示，但是这些控制线中的各控制线可以由多条控制线构成。

行扫描部112在控制部111的控制下通过经由控制线125-1至125-M提供控制信号来控制像素阵列101的各个单位像素的晶体管的操作。需要注意的是，在下面的说明中，当在说明中不需要区分控制线125-1至125-M时，各控制线125-1至125-M统称为控制线125。

列扫描部113在控制部111的控制下通过经由控制线126-1至126-N提供控制信号从而针对各列来控制列并行处理部102的操作。需要注意的是，在下面的说明中，当在说明中不需要区分控制线126-1至126-N时，各控制线126-1至126-N统称为控制线126。

像素阵列

图2图示了像素阵列101的主要构造的示例。如上所述，多个单位像素在像素区域(像素阵列101)上以平面形状布置着。根据图2所示的示例，M×N个单位像素141(单位像素141-11至141-MN)以M行N列的矩阵形状(阵列形状)布置着。在下面的说明中，当在说明中不需要区分单位像141-11至141-MN时，各单位像素141-11至141-MN统称为单位像素141。单位像素141能够以任意的方式布置着。例如，单位像素141可以以不同于矩阵形状的方式布置着，例如被布置成所谓的蜂窝结构。

如图2所示，垂直信号线121中的各者(垂直信号线121-1至121-N)是针对单位像素141的列(在下文中，也称为单位像素列)中的相应一列设置的。在这种情况下，垂直信号线121中的各者被连接至与相应垂直信号线121相关的那列(单位像素列)的各单位像素，以便将从各单位像素读取的信号传送至列并行处理部102。此外，如图2所示，控制线125中的各者(控制线125-1至125-M)是针对单位像素141的行(在下文中，也称为单位像素行)中的相应一行设置的。在这种情况下，控制线125中的各者被连接至与相应控制线125相关的单位像素行的各单位像素，以便将从行扫描部112提供过来的控制信号传送至相应的各个单位像素。

因此，单位像素141中的各者被连接至已分配给相应单位像素141所属列(单位像素列)的垂直信号线121和已分配给相应单位像素141所属单位像素行的控制线125。单位像素141中的各者根据经由相应控制线125提供过来的控制信号而被驱动，并且将由相应单位像素141获得的电信号经由相应垂直信号线121提供给列并行处理部102。

需要注意的是，图2中的由单条线所示的各行中的各个控制线125可以由多条控制线构成。

单位像素的构造

图3是图示了各个单位像素141的主要电路构造的示例的图。如图3所示，单位像素141包括光电二极管(PD)151、传送晶体管152、复位晶体管153、放大晶体管154和选择晶体管155。

光电二极管(PD)151执行用于将所接收的光转换成与光量对应的光电荷(在这个示例中，光电子)的光电转换，并且积累这些光电荷。积累的光电荷以预定时序被读取。在光电二极管(PD)151的阴极电极经由传送晶体管152而被连接至浮动扩散部(FD：floatingdiffusion)时，光电二极管(PD)151的阳极电极被连接至像素区域的接地(像素接地)。毋庸置疑，在光电二极管(PD)151的阳极电极可以经由传送晶体管152而被连接至浮动扩散部(FD)时，光电二极管(PD)151的阴极电极可以被连接至像素区域的电源(像素电源)。在这个方式中，光电荷被读取为光空穴(photohole)。

传送晶体管152控制着来自光电二极管(PD)151的光电荷的读取。在传送晶体管152的源极电极被连接至光电二极管(PD)151的阴极电极时，传送晶体管152的漏极电极被连接至浮动扩散部。此外，用于传输从行扫描部112提供过来的传送控制信号的传送控制线(TRG)被连接至传送晶体管152的栅极电极。因此，传送控制线(TRG)被包括在图2所示的控制线125中。

当传送控制线(TRG)的信号(即，传送晶体管152的栅极电位)处于截止状态(off-state)时，光电荷不会从光电二极管(PD)151传送(光电荷被积累在光电二极管(PD)151中)。另一方面，当传送控制线(TRG)的信号处于导通状态(on-state)时，积累在光电二极管(PD)151中的光电荷被传送到浮动扩散部(FD)。

复位晶体管153使浮动扩散部(FD)的电位复位。在复位晶体管153的源极电极被连接至浮动扩散部(FD)时，复位晶体管153的漏极电极被连接至电源电位。此外，用于传输从行扫描部112提供过来的复位控制信号的复位控制线(RST)被连接至复位晶体管153的栅极电极。因此，复位控制线(RST)被包括在图2所示的控制线125中。

当复位控制线(RST)的信号(即，复位晶体管153的栅极电位)处于截止状态时，浮动扩散部(FD)与电源电位是隔离的。另一方面，当复位控制线(RST)的信号处于导通状态时，浮动扩散部(FD)的电荷被排出到电源电位，以使浮动扩散部(FD)复位。

放大晶体管154放大浮动扩散部(FD)的电位变化，并且将放大后的电位变化作为电信号(模拟信号)而输出。放大晶体管154的栅极电极被连接至浮动扩散部(FD)，放大晶体管154的漏极电极被连接至源极跟随器电源电压，并且放大晶体管154的源极电极被连接至选择晶体管155的漏极电极。

例如，放大晶体管154将通过复位晶体管153复位的浮动扩散部(FD)的电位作为复位信号(复位电平)而输出到选择晶体管155。此外，放大晶体管154将具有所接收到的从传送晶体管152传送过来的光电荷的浮动扩散部(FD)的电位作为光积累信号(信号电平)而输出到选择晶体管155。

选择晶体管155控制着从放大晶体管154接收到的电信号向垂直信号线(VSL)121(即，列并行处理部102)的输出。在选择晶体管155的源极电极被连接至垂直信号线121时，选择晶体管155的漏极电极被连接至放大晶体管154的源极电极。此外，用于传输从行扫描部112提供过来的选择控制信号的选择控制线(SEL)被连接至选择晶体管155的栅极电极。因此，选择控制线(SEL)被包括在图2所示的控制线125中。

当选择控制线(SEL)的信号(即，选择晶体管155的栅极电位)处于截止状态时，放大晶体管154和垂直信号线121是彼此电隔离的。因此，在这种状态下，复位信号或像素信号等不会从相应单位像素141输出。另一方面，当选择控制线(SEL)处于导通状态时，相应单位像素141进入选择状态。更具体地，放大晶体管154和垂直信号线121是电连接的，在这种情况下，从放大晶体管154输出的信号作为相应单位像素141的像素信号而被提供给垂直信号线121。换言之，复位信号或像素信号等从相应单位像素141被读取。

需要注意的是，单位像素141的构造不局限于图3所示的示例，而是可以是任意的构造。例如，可以采用五晶体管类型、浮动扩散部被共用类型或其他各种类型的构造。

列并行处理部

在下文中，将参照图4说明列并行处理部102(图1)的构造示例。如图4所示，列并行处理部102包括参考信号生成部171、参考信号生成部172和A/D转换部173。

参考信号生成部171生成与用于由A/D转换部173执行的A/D转换的基准信号对应的参考信号(也称为参考电压)。这个参考信号的波形可以是任意波形。例如，该参考信号可以是具有斜波(ramp wave)(锯齿波)的信号。下面讨论的参考信号是具有斜波(Ramp)的信号的示例。参考信号生成部171包括例如D/A转换部，以便通过使用该D/A转换部来生成参考信号(Ramp)。参考信号(Ramp)经由参考信号线171A且经由参考信号线171B-1至参考信号线171B-N中的一条参考信号线而被提供给A/D转换部173。在下面的说明中，当在说明中不需要区分参考信号线171B-1至171B-N，各参考信号线171B-1至171B-N统称为参考信号线171B。

参考信号生成部172是与参考信号生成部171相似的处理部，并且生成与用于由A/D转换部173执行的A/D转换的基准信号对应的参考信号(也称为参考电压)。由参考信号生成部172生成的参考信号(Ramp)经由参考信号线172A且经由参考信号线172B-1至参考信号线172B-N中的一条参考信号线而被提供给A/D转换部173。在下面的说明中，当在说明中不需要区分参考信号线172B-1至172B-N时，各参考信号线172B-1至172B-N统称为参考信号线172B。

由参考信号生成部171生成的参考信号(Ramp)的斜坡斜度不同于由参考信号生成部172生成的参考信号(Ramp)的斜坡斜度。参考信号生成部171生成的参考信号(Ramp)具有比由参考信号生成部172生成的参考信号(Ramp)的斜坡斜度小的斜坡斜度。

A/D转换部173基于由参考信号生成部171生成的参考信号(Ramp)或由参考信号生成部172生成的参考信号(Ramp)而对从像素阵列101经由一条垂直信号线121提供过来的模拟信号(复位信号或像素信号等)执行A/D转换。在这种情况下，A/D转换部173被准许执行数字CDS。此外，A/D转换部173在这个数字CDS的复位周期(在下文中，也称为P相)的期间内、针对由参考信号生成部171生成的参考信号(Ramp)和由参考信号生成部172生成的参考信号(Ramp)中的各者来执行复位信号的A/D转换，并且在这个数字CDS的信号读取周期(在下文中，也称为D相)的期间内、基于由参考信号生成部171生成的参考信号(Ramp)或由参考信号生成部172生成的参考信号(Ramp)之中的跟像素信号的信号电平对应的参考信号来执行像素信号的A/D转换。

因此，A/D转换部173能够基于具有与像素信号的信号电平更合适的斜坡斜度的参考信号来执行像素信号的A/D转换。换言之，A/D转换部173能够以高速且以高的动态范围实现更准确的A/D转换。

A/D转换部173将通过上述方式的A/D转换而获得的数字数据(该A/D转换的结果)经由信号线122输出到传送部103。

参考信号生成部171、参考信号生成部172和A/D转换部173中的各者根据从控制部111经由控制线131提供过来的控制信号(即，根据控制部111的控制)进行操作。此外，A/D转换部173基于从列扫描部113经由控制线126提供过来的控制信号(即，根据列扫描部113的控制)而针对各列执行上述的A/D转换。

如图4所示，A/D转换部173包括列A/D转换部181-1至181-N。在下面的说明中，当在说明中不需要区分列A/D转换部181-1至181-N时，各个列A/D转换部181-1至181-N统称为列A/D转换部181。列A/D转换部181中的各者是针对像素阵列101的列(单位像素列)中的相应一列设置的。

在这种情况下，如图4所示，列A/D转换部181中的各者(列A/D转换部181-1至181-N)被配置成与如下列中的垂直信号线121(垂直信号线121-1至121-N中的一条垂直信号线)、参考信号线171B和参考信号线172B连接：该列与相应的列A/D转换部181相关。列A/D转换部181中的各者基于从参考信号生成部171经由参考信号线171A和参考信号线171B提供过来的参考信号或从参考信号生成部172经由参考信号线172A和参考信号线172B提供过来的参考信号而对从与相应的列A/D转换部181相关的列中的单位像素141读取的、并经由相应列的垂直信号线121提供过来的信号(诸如复位信号和像素信号)执行A/D转换。

而且，如图4所示，列A/D转换部181中的各者被配置成与如下列中的信号线122(信号线122-1至122-N中的一条信号线)连接：该列与相应的列A/D转换部181相关。各个列A/D转换部181将由此获得的A/D转换的结果经由与相应的列A/D转换部181相关的信号线122提供给传送部103。

此外，列A/D转换部181中的各者(列A/D转换部181-1至181-N)被配置成与如下列中的控制线126(控制线126-1至126-N中的一条控制线)连接：该列与相应的列A/D转换部181相关。列A/D转换部181中的各者根据从列扫描部113经由相应控制线126提供过来的控制信号(即，根据列扫描部113的控制)而被驱动。需要注意的是，如图4所示的在各列中由单条线构成的控制线126各者可以由多条控制线构成。

根据上述示例，列A/D转换部181中的各者是针对像素阵列101的单位像素列中的相应一个单位像素列设置的。然而，A/D转换部173中所包括的列A/D转换部181的数量可以是任意数量，例如：与像素阵列101的单位像素列的数量相同的数量；或者比单位像素列的数量大或小的数量。例如，列A/D转换部181中的各者可以是针对多个单位像素列的集合而设置的。

列A/D转换部

在下文中，将参照图5说明列A/D转换部181(图4)的构造示例。如图5所示，列A/D转换部181包括选择器191、比较部192和计数器193。

双输入单输出的选择器191被配置成：选择器191的两个输入端子中的一个输入端子被连接至参考信号线171B、另一个输入端子被连接至参考信号线172B、并且选择器191的输出端子经由信号线201被连接至比较部192的两个输入端子中的一个输入端子。选择器191选择要被提供给比较部192的参考信号。

更具体地，选择器191根据从列扫描部113经由控制线126A提供过来的控制信号(即，根据列扫描部113的控制)来选择由参考信号生成部171生成的参考信号或由参考信号生成部172生成的参考信号。

双输入单输出的比较部192被配置成：比较部192的两个输入端子中的一个输入端子被连接至与该比较部192相关的列的垂直信号线121、另一个输入端子经由信号线201而被连接至选择器191的输出端子、并且比较部192的输出端子经由信号线202而被连接至计数器193的输入端子。比较部192比较被输入到它的两个输入端子的信号的信号电平。

更具体地，比较部192根据从列扫描部113经由控制线126B提供过来的控制信号(即，根据列扫描部113的控制)来比较经由垂直信号线121提供过来的输入信号(诸如从单位像素141读取的模拟信号)与经由信号线201提供过来的参考信号(对信号电平进行比较)，并且将由此获得的比较结果经由信号线202输出到计数器193。换言之，比较部192将表明输入信号和参考信号中哪一个具有较高信号电平的信号提供给计数器193。

例如，表明比较结果的信号由1位的数字数据构成。例如，当参考信号的信号电平高于输入信号的信号电平时，表明这个比较结果的信号的值变为“0”。另一方面，在相反的情况下，这个值变为“1”。毋庸置疑，这个信号的值可以以相反的方式来确定。此外，表明比较结果的信号的位长度可以是任意长度。该信号可以是由多位构成的信息。

计数器193被配置成：计数器193的输入端子经由信号线202而被连接至比较部192的输出端子、并且计数器193的输出端子被连接至与该计数器193相关的列的信号线122。计数器193从比较部192接收比较结果。计数器193根据从列扫描部113经由控制线126C提供过来的控制信号(即，根据列扫描部113的控制)来测量从计数开始直到比较结果发生反转(来自比较部192的输出信号的信号电平发生变化)的时间(例如，对预定时钟信号的时钟数进行计数)。随后，计数器193将直到比较结果发生反转的时间为止的计数值作为被输入到比较部192的输入信号的A/D转换结果(即，表明从单位像素141读取的信号的数字数据)而经由信号线122输出到传送部103。

上述的控制线126A至126C被包括在图4所示的控制线126中。

在CDS的P相内，例如，列扫描部113使得选择器191能够依次选择各参考信号，使得比较部192能够依次比较复位信号与所选择的参考信号，并且使得计数器193能够针对各个比较结果而测量从计数开始直到比较结果的值发生变化的时间。换言之，复位信号的A/D转换是基于各所述参考信号而被执行的。

而且，在CDS的D相内，例如，列扫描部113使得选择器191能够选择跟像素信号的信号电平对应的参考信号，使得比较部192能够比较像素信号与所选择的参考信号，并且使得计数器193能够针对各个比较结果而测量从计数开始直到比较结果的值发生变化的时间。换言之，像素信号的A/D转换是基于跟该像素信号的信号电平对应的参考信号(例如，具有跟像素信号的信号电平对应的斜坡斜度的参考信号)而被执行的。

因此，A/D转换部173能够在D相内基于与像素信号的信号电平更合适的参考信号(诸如具有更合适的斜坡斜度的参考信号)来执行像素信号的A/D转换。更具体地，A/D转换部173省去了在D相内基于不必要的参考信号而实施的A/D转换，从而以高速和高的动态范围实现了更准确的A/D转换。

计数器

例如，计数器193可以以二进制码的方式获得从计数开始到比较结果发生反转的时间的测量值(诸如时钟数的计数值)的所有位。换言之，计数器193可以仅由二进制计数器构成。

图6图示了由二进制计数器构成的计数器193的主要构造的示例。在这种情况下，计数器193包括如图6所示的示例中那样配置而成的与门(AND gate)211、D触发器212-1至212-L(L：任意自然数)以及标志锁存器213。D触发器212-1至212-L中的各者由具有相似构造的D触发器电路构成。在下面的说明中，当在说明中不需要区分D触发器212-1至212-L时，D触发器212-1至212-L统称为D触发器212。

在这种情况下，计数器193输出具有位长度L的计数值。更具体地，计数器193的D触发器212中的各个D触发器212包括在数量上与计数值的位数相同的、且串行连接的脉动计数器，以便通过使用这些脉动计数器来执行计数。

计算出输入时钟CLKIN和比较部192的输出CMOUT的逻辑积(AND)，以控制计数周期。此外，跟D相与参考电压之间的比较结果对应的标志信号(F)和共用的CMOUT一起被输入。标志锁存器213存储着标志信号(F)。保持在标志锁存器213中的标志信号(F)被用来控制各个D触发器212内的保存锁存器(save latch)的操作。

D触发器

图7图示了各个D触发器212的主要构造的示例。D触发器212包括如图7所示的示例中那样配置而成的非门(NOT gate)221、与非门(NAND gate)222、非门223、开关224、非门225、非门226、开关227、非门228和非门229。

如图7所示，非门225和非门226构成一个锁存器。相似地，非门228和非门229构成一个锁存器。由非门228和非门229构成的锁存器充当保存锁存器。开关227根据控制信号s1的值来控制向这个保存锁存器的信号输入和从这个保存锁存器的信号输出。

用于控制非门223和开关224的控制信号CLK以及用于控制非门221和非门226且与控制信号CLK的反转值对应的控制信号xCLK是通过使用由如图8中的A所示的与门231、或门(NOR gate)232和非门233构成的逻辑电路而从控制信号CKH、控制信号xCKL和Cin[n]生成的。

另一方面，用于控制开关227的控制信号s1和用于控制非门225的控制信号s3是通过使用由如图8中的B所示的与门234和与门235构成的逻辑电路而从控制信号SP1、控制信号FSP和控制信号SP3生成的。

图8中的C示出了各个控制信号的时序图的示例。

在D触发器212(图7)中，例如，通过根据控制信号s1使开关227进入导通状态(ON)而将保持在Cout[n]处的信号传送到保存锁存器(其是由非门228和非门229构成的锁存器)。另一方面，通过根据控制信号s1使开关227进入截止状态(OFF)而将新信号和保持在该保存锁存器中的先前信号一起保持在Cout[n]处。当开关227根据控制信号s1再次进入导通状态(ON)时，保持在该保存锁存器(其是由非门228和非门229构成的锁存器)中的信号被复原(restore)到Cout[n]中。

因此，D触发器212包括第一锁存器、第二锁存器和传送控制部，所述第一锁存器能够保持输入的信号并且输出保持在所述第一锁存器中的信号，所述第二锁存器能够获得保持在所述第一锁存器中的信号且保持所获得的信号，并且能够将保持在所述第二锁存器中的信号提供给所述第一锁存器以使得所述第一锁存器能够保持该信号，所述传送控制部用来控制信号在所述第一锁存器与所述第二锁存器之间的传送。

通过使用上述保存锁存器来保持信号的D触发器212能够保持多个信号，并且能够选择各信号中的一个期望信号且输出所选的该信号。

通过使用D触发器212而如图6的示例中那样实现的计数器193能够保持多个计数值(计数值的各个位)。因此，在数字CDS的期间内，计数器193既保持着基于由P相的参考信号生成部171生成的参考信号的比较结果的计数值、又保持着基于由P相的参考信号生成部172生成的参考信号的比较结果的计数值，并且在D相内选择这些计数值中的一个期望计数值且使用所选的计数值。例如，计数器193选择跟像素信号的信号电平对应的那个计数值并输出所选的计数值。因此，列A/D转换部181能够在数字CDS的D相中的计数操作期间内设定跟像素信号的信号电平对应的初始值。更具体地，列A/D转换部181设定了当在D相内基于跟像素信号的信号电平对应的参考信号而进行像素信号的A/D转换时的更合适的初始值。换言之，列A/D转换部181以上述方式更准确地执行高速和高动态范围的A/D转换。

此外，如图8中的C所示，通过将控制信号xCKL切换到L(低)并且在锁定D触发器212的同时将控制信号CKH切换到H(高)，来使Cout[n]的值反转。因此，允许D触发器212进一步包括反转控制部，该反转控制部用来控制保持在第一锁存器中的信号的数据反转。

计数器193内的数字CDS是通过将反转后的P相的值设定为D相计数的初始值来实现的。换言之，列A/D转换部181以上述方式更准确地执行高速和高动态范围的A/D转换。

此外，数字CDS只是通过在D触发器212中稍微添加了前述构造来实现的，因此计数器193的电路规模(安装所需的面积)不会增大。如果计数器193的电路规模增大，那么图像传感器100的电路规模也类似地增大。如果图像传感器100的安装所需的面积增加，那么在安装图像传感器100时所需的半导体基板的尺寸也类似地增大。在这种情况下，制造成本可能会增大。即使当允许在不增大半导体基板的情况下安装图像传感器100时，也可能需要更困难的设计。在这种情况下，开发成本可能增大。

包含了根据本发明的D触发器212(计数器193)的列A/D转换部181(即，A/D转换部173)能够抑制电路规模的增大。因此，能够在抑制成本增大的同时，更准确地实现高速和高动态范围的A/D转换。换言之，图像传感器100能够通过使用应用了本发明的列A/D转换部181(即，A/D转换部173)来抑制成本增大。

A/D转换处理的流程

将参照图9所示的流程图说明通过图像传感器100的列A/D转换部181实施的A/D转换处理的流程的示例。

响应于A/D转换处理的开始，在步骤S101中，列A/D转换部181使计数器193复位(初始化)并且为各个D触发器212设定预定的初始值(诸如“0”)。

在步骤S102中，列A/D转换部181在第一复位周期(第一P相)内基于第一斜坡参考信号(例如，具有平缓斜坡)对从单位像素141读取的复位信号执行A/D转换。计数器193获得与该A/D转换的结果(数字数据)对应的第一复位信号(P1)。

在步骤S103中，列A/D转换部181使计数器193的各个D触发器212的开关227进入导通状态，并且将第一复位信号(P1)传送到保存锁存器(由非门228和非门229构成的锁存器)，并且使该保存锁存器能够保持第一复位信号(P1)。

在步骤S104中，列A/D转换部181使计数器193的各个D触发器212的开关227进入截止状态。随后，列A/D转换部181使计数器193复位(初始化)，并且为各个D触发器212设定预定的初始值(诸如“0”)。

在步骤S105中，列A/D转换部181在第二复位周期(第二P相)内基于第二斜坡参考信号(例如，具有陡峭斜坡)对从单位像素141读取的复位信号执行A/D转换。计数器193获得与该A/D转换的结果(数字数据)对应的第二复位信号(P2)。

在这种状态下，计数器193既保持第一复位信号(P1)又保持第二复位信号(P2)。更具体地，各个D触发器212既保持着表明第一复位信号(P1)且与相应的D触发器212相关的位的值、又保持着表明第二复位信号(P2)且与相应的D触发器212相关的位的值。

在步骤S106中，列A/D转换部181的比较部192在判定周期内比较从单位像素141读取的像素信号与预定参考电压，并且获得该比较的结果作为标志信号(F)。

在步骤S107中，列A/D转换部181判定标志信号(F)的信号电平是否为L。当基于标志信号(F)的信号电平为L的判定而判定像素信号具有低照度时，处理前进到步骤S108。

在步骤S108中，列A/D转换部181使计数器193的各个D触发器212的开关227进入导通状态，以复原保持在保存锁存器中的第一复位信号(P1)。

在步骤S109中，通过将控制信号xCKL切换到L并且在锁定D触发器212的同时将控制信号CKH切换到H，列A/D转换部181的计数器193的各个D触发器212将表明复原后的第一复位信号(P1)的数据反转。更具体地，为计数器193(各个D触发器212)设定了初始值“-P1”。

在步骤S110中，列A/D转换部181在信号读取周期(D相)内通过使用该初始值“-P1”且基于第一斜坡参考信号(例如，具有平缓斜坡的参考信号)来对从单位像素141读取的像素信号执行A/D转换。

通过这个A/D转换而获得了数字数据的像素信号(D)。如上所述，初始值已被设定为“-P1”，因此计数器193获得经过数字CDS后的像素信号(D-P1)。

在步骤S111中，列A/D转换部181输出经过数字CDS后的像素信号(D-P1)。

在步骤S111中的处理完成之后，该A/D转换处理结束。

另一方面，当基于步骤S107中的标志信号(F)的信号电平为H的判定而判定像素信号具有高照度时，处理前进到步骤S112。

在步骤S112中，通过将控制信号xCKL切换到L并且在锁定D触发器212的同时将控制信号CKH切换到H，列A/D转换部181的计数器193的各个D触发器212将表明第二复位信号(P2)的数据反转。更具体地，为计数器193(各个D触发器212)设定了初始值“-P2”。

在步骤S113中，列A/D转换部181在信号读取周期(D相)内通过使用作为初始值的“-P2”且基于第二斜坡参考信号(例如，具有陡峭斜坡的参考信号)来对从单位像素141读取的像素信号执行A/D转换。

通过这个A/D转换而获得了数字数据的像素信号(D)。如上所述，初始值已被设定为“-P2”，因此计数器193获得经过数字CDS后的像素信号(D-P2)。

在步骤S114中，列A/D转换部181输出经过数字CDS后的像素信号(D-P2)。

在步骤S114中的处理完成之后，该A/D转换处理结束。

图10是示出了当基于上述A/D转换处理中的标志信号(F)的判定而判定D相内的低照度时的时序图的示例的图。在周期(RST)内使计数器193复位之后，在周期(第一P相)内获得第一复位信号(P1)。在随后的周期(保存)内，第一复位信号(P1)被传送到保存锁存器。在计数器193复位之后，在周期(第二P相)内获得第二复位信号(P2)。在随后的周期(判定)内，通过比较部192获得标志信号(F)，并且将标志信号(F)存储在计数器193的标志锁存器213中。标志信号(F)的信号电平被判定为L，因此在周期(复原)内，保存锁存器中的第一复位信号(P1)在控制信号SP1的时序下复原。将表明复原后的第一复位信号(P1)的数据反转，然后将该反转后的数据设定为D相的初始值。在随后的周期(D相)内，获得像素信号(D)，借此获得了经过数字CDS后的像素信号(D-P1)。

图11是示出了当基于上述A/D转换处理中的标志信号(F)的判定而判定D相内的高照度时的时序图的示例的图。在直到第二P相为止的期间内，图10所示的示例都适用于图11的示例。标志信号(F)的信号电平被判定为H。在这种情况下，在周期(复原)内，控制信号SP1和控制信号SP3被控制信号FSP屏蔽。不对第一复位信号(P1)执行复原操作。因此，将表明第二复位信号(P2)的数据反转，并且将该反转后的数据设定成D相内的初始值。在随后的周期(D相)内，获得像素信号(D)，借此获得了经过数字CDS后的像素信号(D-P2)。

每当与处理对象对应的单位像素改变时，各个列A/D转换部181就执行上述的A/D转换处理。

如上所述，实施A/D转换处理的各个列A/D转换部181(即，A/D转换部173)能够在抑制成本增大的同时更准确地执行高速和高动态范围的A/D转换。换言之，图像传感器100能够通过使用应用了本发明的列A/D转换部181(即，A/D转换部173)来抑制成本增大。

2.第二实施例

混合型计数器

需要注意的是，根据前述说明，测量部在测量从信号输入开始到信号的值发生变化的周期长度时以二进制码的方式获得测量值的所有位。然而，可以以除了二进制码以外的形式来获得测量值。例如，测量部可以在前述测量中以二进制码的方式获得测量值的高位，并且以格雷码的方式获得低位。换言之，测量部可以由如下的混合型计数器构成：该混合型计数器既包括以格雷码计数的格雷码计数器又包括以二进制码计数的二进制计数器。

在这种情况下，混合型计数器可以将跟第二信号的信号电平对应的测量值的低位格雷码转换成二进制码，将转换后的低位二进制码添加至高位二进制码，将表明所获得的测量值的所有位的二进制码的数据反转，并且将反转后的数据设定成初始值。

例如，混合型计数器可以将跟在P相内通过A/D转换而获得的标志信号(F)的信号电平对应的格雷码转换成二进制码以获得低位二进制码，将转换后的二进制码添加至高位二进制码，将表明所有位的二进制码的数据反转，并且将由此获得的值设定成在D相的A/D转换中的计数器的初始值。

而且，各个诸如锁存器等信号处理装置可以包括多个锁存器和控制部。所述多个锁存器彼此串联连接并且各个锁存器保持着信号。所述控制部控制着各个锁存器之间的信号传送，并且在输出所述信号的时候，所述控制部将保持在所期望的锁存器中的信号传送到终级锁存器、且使所述终级锁存器能够输出所述信号。在这种情况下，所述信号处理装置能够保持多个值、从所保持的值中选择期望值、并且输出所选择的值。

列并行处理部

图12图示了如此配置而成的列并行处理部102的主要构造的示例。如图12所示，如此配置而成的列并行处理部102包括A/D转换部241以代替在图4的示例中的A/D转换部173。

除了设置有列A/D转换部253-1至253-N以代替在图4的示例中的列A/D转换部181这一点以外，A/D转换部241是与A/D转换部173相似的处理部。在下面的说明中，当在说明中不需要区分列A/D转换部253-1至253-N时，各个列A/D转换部253-1至253-N统称为列A/D转换部253。

与列A/D转换部181相似地，各个列A/D转换部253基于由参考信号生成部171生成的参考信号和由参考信号生成部172生成的参考信号而对从与相应的列A/D转换部253相关的列的单位像素141读取的信号执行A/D转换。

如由虚线250-1至250-K(K：任意自然数)所示，A/D转换部241还包括针对所述多个列A/D转换部253中的每一者(即，针对多个列中的每一列)而设置的格雷码计数器(格雷码计数器252-1至252-K中的一者)。在下面的说明中，当在说明中不需要区分格雷码计数器252-1至252-K时，各个格雷码计数器252-1至252-K统称为格雷码计数器252。

A/D转换部241还包括基准时钟生成部251。基准时钟生成部251生成预定时钟信号(基准时钟)，并且将所生成的时钟信号提供给各个格雷码计数器252。各个格雷码计数器252根据基准时钟的时序而生成具有预定位数(1位或多位)的格雷码时钟，并且将所生成的格雷码时钟提供给各个列A/D转换部253。例如，格雷码计数器252生成5位的格雷码时钟，并且将所生成的该格雷码时钟提供给列A/D转换部253。

各个列A/D转换部253基于从相应的格雷码计数器252提供过来的格雷码时钟而生成A/D转换结果(计数值)的低位。此外，与列A/D转换部181相似地，各个列A/D转换部253基于二进制计数器来生成A/D转换结果(计数值)的高位。

列A/D转换部

图13图示了各个列A/D转换部253的主要构造的示例。如图13所示，列A/D转换部253包括选择器191、比较部192、低位格雷码锁存器261和高位二进制计数器262。

由格雷码计数器252生成的格雷码时钟(G[0]至G[4])被提供给低位格雷码锁存器261。低位格雷码锁存器261基于格雷码时钟(G[0]至G[4])生成格雷码，并且将该格雷码转换成二进制码以生成低5位的二进制码。低位格雷码锁存器261将所生成的该二进制码(低5位)经由信号线263提供给高位二进制计数器262。低位格雷码锁存器261还将与G[4]时钟同步的进位信号(carry signal)经由信号线263提供给高位二进制计数器262。需要注意的是，低位格雷码锁存器261是根据从列扫描部113经由控制线126D提供过来的控制信号(即，根据列扫描部113的控制)而被驱动的。

高位二进制计数器262具有与计数器193(图6)的构造相似的构造，并且基于从低位格雷码锁存器261提供过来的进位信号来执行与计数器193(图6)的处理相似的处理，从而生成剩余高位的二进制码。高位二进制计数器262计算所生成的高位二进制码和从低位格雷码锁存器261提供过来的低5位二进制码的和，并且生成和输出所有位的二进制码。需要注意的是，高位二进制计数器262是根据从列扫描部113经由控制线126E提供过来的控制信号(即，根据列扫描部113的控制)而被驱动的。

低位格雷码锁存器

图14图示了低位格雷码锁存器261的主要构造的示例。如图14所示，低位格雷码锁存器261包括锁存器271-1至271-5、格雷二进制转换部(gray binary conversion unit)272、选择器273、低位二进制加法部274、开关275、标志锁存器276和亚稳态对策锁存器277。

锁存器271-1至271-5中的各个锁存器由相似的处理部构成并且具有相似的构造。当在说明中不需要区分锁存器271-1至271-5时，各个锁存器271-1至271-5统称为锁存器271。从格雷码计数器252提供过来的格雷码时钟(G[0]至G[4])中的各位被提供给相应的锁存器271。因此，设置有与格雷码时钟的位数相同数量的锁存器271。各个锁存器271在来自比较部192的输出CMOUT发生反转的时候锁存格雷码。

需要注意的是，G[4]时钟被提供给亚稳态对策锁存器277。亚稳态对策锁存器277将进位信号以与亚稳态屏蔽周期同步的方式作为高位中的最低位的输入时钟经由开关275提供给高位二进制计数器262。进位信号需要针对位不一致性(亚稳态)的对策。在上下文中，位不一致性指的是：例如当进位信号的边缘和来自比较部192的输出的数据反转的时机彼此接近时，即使在格雷码侧上没有进位的状态下也会由二进制码侧上的BC[5]的进位而引起的32LSB的数据缺失。如上所述，位不一致性的产生可以通过设置亚稳态对策锁存器277从而确保边缘时机的屏蔽周期来得到避免。

在这种情况下，锁存在锁存器271中的格雷码的各个位被提供给格雷二进制转换部272。

如图14所示，格雷二进制转换部272包括异或门(XOR gate)281-1至281-4。当在说明中不需要区分异或门281-1至281-4时，各个异或门281-1至281-4统称为异或门281。格雷二进制转换部272通过使用如图14所示的由在数量上比格雷码的位数(诸如5位)少1的异或门281构成的逻辑电路，将从锁存器271提供过来的格雷码转换成与格雷码的位数(诸如5位)相同位数的二进制码(BC[0]至BC[4])。格雷二进制转换部272将转换后的二进制码(BC[0]至BC[4])经由选择器273提供给低位二进制加法部274。

选择器273以对应于输入进来的控制信号的时序将二进制码(BC[0]至BC[4])提供给低位二进制加法部274。

低位二进制加法部274对低位执行数字CDS。

另一方面，从比较部192提供过来的标志信号(F)被存储并保持在标志锁存器276中。保持在标志锁存器276中的标志信号(F)与标志使能周期进行“逻辑与”运算，并作为信号FSGP被提供给各锁存器271。此外，保持在标志锁存器276中的标志信号(F)作为信号FSP被提供给高位二进制计数器262。

锁存器

图15中的A是图示了锁存器271的主要构造的示例的图。如图15中的A所示，锁存器271包括如图15中的A所示那样配置而成的非门291至296。根据图15中的A的示例，非门292和293构成一个锁存器。相似地，非门295和296构成一个锁存器。因此，在锁存器271中有多个锁存器串联连接着(设置有多级锁存器)。

需要注意的是，用于控制非门294和非门296的控制信号GP是通过使用如图15中的B所示的由与门301构成的逻辑电路而从控制信号FSGP和控制信号GTP生成的。

提供给锁存器271的格雷码时钟(G[n])被输入到第一级锁存器(由非门292和293构成的锁存器)。第一级锁存器在用于控制非门291和293的控制信号CKEN的H的期间内切换，以便在控制信号CKEN反转到L的时候保持格雷码。当控制信号GP在预定时序下(例如，在获得第一复位信号(P1)之后)变为H时，保持在第一级锁存器中的格雷码(诸如第一复位信号(P1)的格雷码)被传送到第二级锁存器(由非门295和296构成的锁存器)。这个格雷码是通过使控制信号GP改变成L而被保持在第二级锁存器中的。

在格雷码(诸如第一复位信号(P1)的格雷码)如上所述地被保持在第二级锁存器中的状态下，新格雷码(诸如第二复位信号(P2)的格雷码)以类似的方式被保持在第一级锁存器中。

而且，当标志信号(F)是H(高照度判定)时，第二复位信号(P2)被设定成D相的初始值。因此，第二复位信号(P2)的格雷码从锁存器271输出。更具体地，当控制信号GP变为H时，保持在第一级锁存器中的格雷码(诸如第二复位信号(P2)的格雷码)被传送到第二级锁存器(第二复位信号(P2)的格雷码被覆写在第二级锁存器的值上)。然后，该格雷码从第二级锁存器输出到格雷二进制转换部272。

另一方面，当标志信号(F)是L(低照度判定)时，第一复位信号(P1)被设定成D相的初始值。在这种情况下，即使当控制信号GTP变为H时，也能够通过用控制信号FSGP屏蔽该控制信号GTP来省掉从第一级锁存器到第二级锁存器的传送。然后，保持在第二级锁存器中的格雷码(诸如第一复位信号(P1)的格雷码)被输出到格雷二进制转换部272。

标志锁存器

图16中的A图示了标志锁存器276的主要构造的示例。例如，标志锁存器276包括如图16中的A所示那样配置而成的非门311至313以及与非门314和315。非门312和313构成一个锁存器。标志信号(F)被存储并保持在这个锁存器中。

标志锁存器276根据标志提取脉冲(flag fetch pulse)或标志使能信号、通过使用这个逻辑电路来保持标志信号(F)，并且将所保持的标志信号(F)作为控制信号FSGP或控制信号FSP而输出。

图16中的B示出了标志使能、标志信号(F)、控制信号FSGP和控制信号FSP的对应表。

锁存器271通过基于由标志锁存器276生成的控制信号FSGP来驱动前述的多级锁存器271，由此保持多个值、从所保持的值中选择期望值、并且输出所选择的值。因此，在数字CDS时，包括上述锁存器271的低位格雷码锁存器261既保持着基于由P相的参考信号生成部171生成的参考信号的比较结果的计数值、又保持着基于由P相的参考信号生成部172生成的参考信号的比较结果的计数值，并且在D相内选择并使用这些值中的一个期望值。例如，低位格雷码锁存器261选择并输出跟像素信号的信号电平对应的值。

与上述计数器193相似地，高位二进制计数器262设定跟像素信号的信号电平对应的、用于在数字CDS的D相内进行计数操作的初始值。

因此，列A/D转换部253设定跟像素信号的信号电平对应的、用于在数字CDS的D相内进行计数操作的初始值。更具体地，列A/D转换部253设定了当在D相内基于跟像素信号的信号电平对应的参考信号而进行像素信号的A/D转换时的更合适的初始值。因此，列A/D转换部253能够以上述方式更准确地执行高速和高动态范围的A/D转换。

此外，上述A/D转换是通过锁存器271和标志锁存器276的轻微变化而实现的，因此可以避免列A/D转换部253的电路规模(安装所需面积)的增大。如果列A/D转换部253的电路规模增大，那么图像传感器100的电路规模相似地增大。具有前述构造的列A/D转换部253(即，A/D转换部241)抑制了电路规模的增大。在这种情况下，可以在抑制成本增大的同时更准确地实现高速和高动态范围的A/D转换。因此，即使当计数器由混合型计数器构成时，包括根据本发明的列A/D转换部253(即，A/D转换部241)的图像传感器100也能够实现抑制成本增大。

A/D转换处理的流程

现在，参照图17和图18所示的流程图说明由图像传感器100的具有前述构造的列A/D转换部253实施的A/D转换处理的流程的示例。

响应于A/D转换处理的开始，在图17的步骤S201中，列A/D转换部253使高位二进制计数器262复位(初始化)，并且为各个D触发器212设定预定初始值(诸如“0”)。

在步骤S202中，列A/D转换部253在第一复位周期(第一P相)内基于第一斜坡参考信号(例如，具有平缓斜坡)对从单位像素141读取的复位信号执行A/D转换。低位格雷码锁存器261和高位二进制计数器262中的各者获得与该A/D转换的结果(数字数据)对应的第一复位信号(P1)。在这种情况下，低位格雷码锁存器261以格雷码的方式获得第一复位信号(P1)的低位(5位)。另一方面，高位二进制计数器262以二进制码的方式获得第一复位信号(P1)的剩余高位。

列A/D转换部253使低位格雷码锁存器261的各个锁存器271中的第一级锁存器能够保持所获得的第一复位信号(P1)的低位(5位)的格雷码。另一方面，列A/D转换部253使高位二进制计数器262的锁存器能够保持所获得的第一复位信号(P1)的剩余高位的二进制码。

在步骤S203中，针对低位格雷码锁存器261的各个锁存器271，列A/D转换部253将保持在第一级锁存器中的第一复位信号(P1)的低位格雷码传送到第二级锁存器，并且使该第二级锁存器能够保持这些格雷码。

而且，在步骤S204中，列A/D转换部253使高位二进制计数器262的各个D触发器212的开关227进入导通状态、将保持在高位二进制计数器262的锁存器中的第一复位信号(P1)的高位二进制码传送到保存锁存器、并且使该保存锁存器能够保持这些二进制码。

在步骤S205中，列A/D转换部253使高位二进制计数器262的各个D触发器212的开关227进入截止状态。随后，列A/D转换部253使高位二进制计数器262复位(初始化)，并且为各个D触发器212设定预定初始值(诸如“0”)。

在步骤S206中，列A/D转换部253在第二复位周期(第二P相)内基于第二斜坡参考信号(例如，具有陡峭斜坡)对从单位像素141读取的复位信号执行A/D转换。高位二进制计数器262获得与该A/D转换的结果(数字数据)对应的第二复位信号(P2)的高位二进制码。

列A/D转换部253使低位格雷码锁存器261的各个锁存器271中的第一级锁存器能够保持所获得的第二复位信号(P2)的低位(5位)的格雷码。另一方面，列A/D转换部253使高位二进制计数器262的锁存器能够保持所获得的第二复位信号(P2)的剩余高位的二进制码。

在这种状态下，高位二进制计数器262既保持着第一复位信号(P1)又保持着第二复位信号(P2)(第一复位信号P1和第二复位信号P2二者的高位二进制码)。更具体地，各个D触发器212既保持着表明第一复位信号(P1)且与相应的D触发器212相关的位的值、又保持着表明第二复位信号(P2)且与相应的D触发器212相关的位的值。

相似地，在这种状态下，低位格雷码锁存器261既保持着第一复位信号(P1)又保持着第二复位信号(P2)(第一复位信号P1和第二复位信号P2二者的低位格雷码)。更具体地，低位格雷码锁存器261的各个锁存器271既保持着第一复位信号(P1)中的与相应的锁存器271相关的位的值、又保持着第二复位信号(P2)中的与相应的锁存器271相关的位的值。

在步骤S207中，列A/D转换部253的比较部192在判定周期内比较从单位像素141读取的像素信号与预定参考电压，并且获得比较结果作为标志信号(F)。

在步骤S207中的处理完成之后，处理前进到图18。

在图18的步骤S211中，列A/D转换部253判定标志信号(F)的信号电平是否为L。当基于标志信号(F)的信号电平为L的判定而判定像素信号具有低照度时，处理前进到步骤S212。

在步骤S212中，列A/D转换部253使高位二进制计数器262的各个D触发器212的开关227进入导通状态，以复原保持在保存锁存器中的第一复位信号(P1)的高位二进制码。

在步骤S213中，列A/D转换部253从锁存器271读取保持在第二级锁存器中的第一复位信号(P1)的低位格雷码。格雷二进制转换部272将这些格雷码转换成二进制码。

在步骤S214中，通过将控制信号xCKL切换到L并且在锁定D触发器212的同时将控制信号CKH切换到H，列A/D转换部253的高位二进制计数器262的各个D触发器212将表明复原后的第一复位信号(P1)的高位二进制码的数据反转。另一方面，列A/D转换部253的低位格雷码锁存器261的低位二进制加法部274将表明通过格雷-二进制转换而获得的第一复位信号(P1)的低位二进制码的数据反转。更具体地，为列A/D转换部253设定初始值“-P1”。

在步骤S215中，列A/D转换部253在信号读取周期(D相)内通过使用初始值“-P1”且基于第一斜坡参考信号(例如，具有平缓斜坡的参考信号)来对从单位像素141读取的像素信号执行A/D转换。

作为这个A/D转换的结果，低位格雷码锁存器261获得数字数据的像素信号(D)的低5位，而高位二进制计数器262获得像素信号(D)的剩余高位。

在步骤S216中，列A/D转换部253的格雷二进制转换部272对数字数据的像素信号(D)的低5位格雷码执行格雷-二进制转换，以获得数字数据的像素信号(D)的低5位二进制码。低位二进制加法部274将初始值“-P1”添加至所获得的数字数据的像素信号(D)的低5位二进制码，从而获得经过数字CDS后的像素信号(D-P1)的低5位二进制码。

另一方面，高位二进制计数器262将初始值“-P1”添加至像素信号(D)的剩余高位的二进制码，从而获得经过数字CDS后的像素信号(D-P1)的高位二进制码。列A/D转换部253计算经过数字CDS后的像素信号(D-P1)的低5位二进制码和经过数字CDS后的像素信号(D-P1)的高位二进制码的和，以获得经过数字CDS后的像素信号(D-P1)的所有位的二进制码。

在步骤S217中，列A/D转换部253输出经过数字CDS后的像素信号(D-P1)。

在步骤S217中的处理完成之后，A/D转换处理结束。

另一方面，当基于在图18的步骤S211中的标志信号(F)的信号电平为H的判定而判定像素信号具有高照度时，处理前进到步骤S221。

在步骤S221中，针对低位格雷码锁存器261的各个锁存器271，列A/D转换部253将保持在第一级锁存器中的第二复位信号(P2)的低位格雷码传送到第二级锁存器，并且使该第二级锁存器能够保持这些格雷码。

在步骤S222中，列A/D转换部253从锁存器271读取保持在第二级锁存器中的第二复位信号(P2)的低位格雷码。格雷二进制转换部272将这些格雷码转换成二进制码。

在步骤S223中，通过将控制信号xCKL切换到L并且在锁定D触发器212的同时将控制信号CKH切换到H，列A/D转换部253的高位二进制计数器262的各个D触发器212将表明第二复位信号(P2)的高位二进制码的数据反转。此外，列A/D转换部253的低位格雷码锁存器261的低位二进制加法部274将表明通过格雷-二进制转换而获得的第二复位信号(P2)的低位二进制码的数据反转。更具体地，为列A/D转换部253设定初始值“-P2”。

在步骤S224中，列A/D转换部253在信号读取周期(D相)内通过使用初始值“-P2”且基于第二斜坡参考信号(例如，具有陡峭斜坡的参考信号)来对从单位像素141读取的像素信号执行A/D转换。

作为这个A/D转换的结果，低位格雷码锁存器261获得数字数据的像素信号(D)的低5位，同时高位二进制计数器262获得像素信号(D)的剩余高位。

在步骤S225中，列A/D转换部253的格雷二进制转换部272对数字数据的像素信号(D)的低5位格雷码执行格雷-二进制转换，以获得数字数据的像素信号(D)的低5位二进制码。低位二进制加法部274将初始值“-P2”添加至所获得的数字数据的像素信号(D)的低5位二进制码，以获得经过数字CDS后的像素信号(D-P2)的低5位二进制码。

另一方面，高位二进制计数器262将初始值“-P2”添加至像素信号(D)的剩余高位的二进制码，以获得经过数字CDS后的像素信号(D-P2)的高位二进制码。列A/D转换部253计算经过数字CDS后的像素信号(D-P2)的低5位二进制码和经过数字CDS后的像素信号(D-P2)的高位二进制码的和，以获得经过数字CDS后的像素信号(D-P2)的所有位的二进制码。

在步骤S226中，列A/D转换部253输出经过数字CDS后的像素信号(D-P2)。

在步骤S226中的处理完成之后，A/D转换处理结束。

图19是示出了当在上述A/D转换处理中基于标志信号(F)的判定而判定D相内的低照度时的时序图的示例的图。在周期(RST)的期间内使高位二进制计数器262复位之后，在周期(第一P相)内获得第一复位信号(P1)。在随后的周期(保存)内，第一复位信号(P1)的高位二进制码被传送到D触发器212的保存锁存器。另一方面，低位格雷码被传送到锁存器271的第二级锁存器。在使高位二进制计数器262复位之后，在周期(第二P相)内获得第二复位信号(P2)的高位二进制码和低位格雷码。

在周期(判定)内，通过比较部192获得标志信号(F)，并且将标志信号(F)存储在高位二进制计数器262的标志锁存器213中。标志信号(F)的信号电平被判定为L。因此，在周期(复原)内，控制信号GTP被屏蔽，在这种情况下，执行保持在锁存器271的第二级锁存器中的第一复位信号(P1)的低位格雷码的格雷-二进制转换和数据反转。此外，D触发器212复原第一复位信号(P1)的高位二进制码，并且使数据反转。

更具体地，为D相设定初始值“-P1”。随后，在周期(D相)内，基于第一斜坡参考信号(例如，具有平缓斜坡的参考信号)对从单位像素141读取的像素信号执行A/D转换，以获得像素信号(D)。更具体地，获得经过数字CDS后的像素信号(D-P1)。

图20是示出了当在上述A/D转换处理中基于标志信号(F)的判定而判定D相内的高照度时的时序图的示例的图。在直到周期(第二P相)的周期内，图19所示的示例都适用于图20的示例。标志信号(F)的信号电平在周期(判定)内被判定为H，在这种情况下，保持在锁存器271的第一级锁存器中的第二复位信号(P2)的低位格雷码在周期(复原)内被传送到第二级锁存器并被保持在第二级锁存器中。执行所传送的格雷码的格雷-二进制转换和数据反转。此外，D触发器212将表明第二复位信号(P2)的高位二进制码的数据反转。

更具体地，为D相设定初始值“-P2”。随后，在周期(D相)内，基于第二斜坡参考信号(例如，具有陡峭斜坡的参考信号)对从单位像素141读取的像素信号执行A/D转换，以获得像素信号(D)。更具体地，获得经过数字CDS后的像素信号(D-P2)。

每当与处理对象对应的单位像素改变时，各个列A/D转换部253就实施上述的A/D转换处理。

实施A/D转换处理的列A/D转换部253(即，A/D转换部241)能够在抑制成本增大的同时更准确地执行高速和高动态范围的A/D转换。因此，包括应用了本发明的列A/D转换部253(即，A/D转换部241)的图像传感器100能够抑制成本增大。

3.第三实施例

格雷码计数器

需要注意的是，测量部可以在上述测量中以格雷码的方式获得测量值的所有位。在这种情况下，测量部可以将跟所获得的第二信号的信号电平对应的测量值的格雷码转换成二进制码，将表明所获得的测量值的二进制码的数据反转，并且将所得到的二进制码设定成初始值。

列A/D转换部253

如此配置而成的列并行处理部102具有与图12所示的示例的构造相似的构造。图21图示了如此配置而成的列A/D转换部253的主要构造的示例。

在这种情况下，如图21所示，列A/D转换部253包括格雷码锁存器321以代替图13的示例中所包括的低位格雷码锁存器261和高位二进制计数器262。

由(n+1)位构成并且由格雷码计数器252生成的格雷码时钟(G[0]至G[n])被提供给格雷码锁存器321。格雷码锁存器321从格雷码时钟(G[0]至G[n])生成格雷码，并且将所生成的格雷码转换成二进制码。格雷码锁存器321将所生成二进制码(诸如(n+1)位)经由信号线122提供给列A/D转换部253的外部(诸如传送部103)。需要注意的是，格雷码锁存器321是根据从列扫描部113经由控制线126F传输过来的控制信号(即，根据列扫描部113的控制)而被驱动的。

格雷码锁存器

图22图示了格雷码锁存器321的主要构造的示例。如图22所示，格雷码锁存器321具有与低位格雷码锁存器261的构造相似的基本构造。然而，格雷码锁存器321包括(n+1)个锁存器271(锁存器271-1至271-(n+1))。

此外，格雷码锁存器321包括格雷二进制转换部331以代替图14的示例中所包括的格雷二进制转换部272。如图22所示，格雷二进制转换部331包括n个异或门281(异或门281-1至281-n)。格雷二进制转换部331通过使用这个逻辑电路而将(n+1)位的格雷码(G[0]至G[n])转换成(n+1)位的二进制码(BC[0]至BC[n])。

格雷码锁存器321包括选择器332以代替图14的示例中所包括的选择器273。选择器332以对应于输入进来的控制信号的时序将二进制码(BC[0]至BC[n])提供给二进制加法部333。更具体地，格雷码锁存器321包括二进制加法部333以代替图14的示例中所包括的低位二进制加法部274。

二进制加法部333执行数字CDS。

格雷码锁存器321还包括标志锁存器334。与图14的标志锁存器276相似地，标志锁存器334存储并保持从比较部192提供过来的标志信号(F)。标志锁存器334可以具有与标志锁存器276的构造相似的构造。然而，标志锁存器334将标志信号(F)仅作为信号FSGP而不作为信号FSP提供给各个锁存器271。

而且，在图22所示的示例的情况下，省掉了高位二进制计数器262。因此，省掉了从格雷码锁存器321到高位二进制计数器262的进位信号的供给。更具体地，从格雷码锁存器321中省掉了被包括在图14的示例中的开关275和亚稳态对策锁存器277。

与图14的示例相似地，图22的示例中的格雷码锁存器321包括锁存器271，因此列A/D转换部253设定跟像素信号的信号电平对应的、用来在数字CDS的D相内进行计数操作的初始值。更具体地，列A/D转换部253设定了当在D相内基于跟像素信号的信号电平对应的参考信号而进行像素信号的A/D转换时的更合适的初始值。因此，列A/D转换部253能够以上述方式更准确地执行高速和高动态范围的A/D转换。

而且，根据这个示例，相似地，上述A/D转换可以通过锁存器271和标志锁存器334的轻微变化而实现，因此可以避免列A/D转换部253的电路规模(安装所需面积)的增大。如果列A/D转换部253的电路规模增大，那么图像传感器100的电路规模相似地增大。具有前述构造的列A/D转换部253(即，A/D转换部241)抑制了电路规模的增大。在这种情况下，可以在抑制成本增大的同时更准确地实现高速和高动态范围的A/D转换。因此，即使当计数器由格雷码计数器构成时，包括根据本发明的列A/D转换部253(即，A/D转换部241)的图像传感器100也能够实现抑制成本增大。

A/D转换处理的流程

现在，参照图23和图24所示的流程图说明由图像传感器100的具有前述构造的列A/D转换部253实施的A/D转换处理的流程的示例。

响应于A/D转换处理的开始，在图23的步骤S301中，列A/D转换部253使格雷码锁存器321复位(初始化)，并且为二进制加法部333设定预定初始值(诸如“0”)。

在步骤S302中，列A/D转换部253在第一复位周期(第一P相)内基于第一斜坡参考信号(例如，具有平缓斜坡)对从单位像素141读取的复位信号执行A/D转换。格雷码锁存器321获得与该A/D转换的结果(数字数据)对应的第一复位信号(P1)的格雷码。

列A/D转换部253使格雷码锁存器321的各个锁存器271中的第一级锁存器能够保持所获得的第一复位信号(P1)的格雷码。

在步骤S303中，列A/D转换部253的格雷码锁存器321的各个锁存器271将保持在第一级锁存器中的第一复位信号(P1)的格雷码传送到第二级锁存器，并且使第二级锁存器能够保持该格雷码。

而且，在步骤S304中，列A/D转换部253使格雷码锁存器321复位(初始化)，并且为二进制加法部333设定预定初始值(诸如“0”)。

在步骤S305中，列A/D转换部253在第二复位周期(第二P相)内基于第二斜坡参考信号(例如，具有陡峭斜坡)对从单位像素141读取的复位信号执行A/D转换，以便获得第二复位信号(P2)的格雷码。列A/D转换部253使格雷码锁存器321的各个锁存器271中的第一级锁存器能够保持所获得的第二复位信号(P2)的格雷码。

在这种状态下，格雷码锁存器321既保持着第一复位信号(P1)又保持着第二复位信号(P2)(这两者的格雷码)。更具体地，格雷码锁存器321的各个锁存器271既保持着第一复位信号(P1)中所包含的与相应的锁存器271相关的位的值、又保持着第二复位信号(P2)中所包含的与相应的锁存器271相关的位的值。

在步骤S306中，列A/D转换部253的比较部192比较从单位像素141读取的像素信号与预定参考电压，并且获得比较结果作为标志信号(F)。

在步骤S306中的处理完成之后，处理前进到图24。

在图24的步骤S311中，列A/D转换部253判定标志信号(F)的信号电平是否为L。当基于标志信号(F)的信号电平为L的判定而判定像素信号具有低照度时，处理前进到步骤S312。

在步骤S312中，列A/D转换部253从各个锁存器271读取保持在第二级锁存器中的第一复位信号(P1)的低位格雷码。格雷二进制转换部331将该格雷码转换成二进制码。

在步骤S313中，列A/D转换部253的格雷码锁存器321的二进制加法部333将表明通过格雷-二进制转换而获得的第一复位信号(P1)的二进制码的数据反转。更具体地，为列A/D转换部253设定初始值“-P1”。

在步骤S314中，列A/D转换部253在信号读取周期(D相)内通过使用初始值“-P1”且基于第一斜坡参考信号(例如，具有平缓斜坡的参考信号)来对从单位像素141读取的像素信号执行A/D转换。

格雷码锁存器321通过这个A/D转换而获得了数字数据的像素信号(D)的格雷码。

在步骤S315中，列A/D转换部253的格雷二进制转换部331对数字数据的像素信号(D)的格雷码执行格雷-二进制转换以获得数字数据的像素信号(D)的二进制码。二进制加法部333将初始值“-P1”添加至所获得的数字数据的像素信号(D)的二进制码，以获得经过数字CDS后的像素信号(D-P1)的二进制码。

在步骤S316中，列A/D转换部253输出经过数字CDS后的像素信号(D-P1)。

在步骤S316中的处理完成之后，A/D转换处理结束。

另一方面，当基于在图24的S311中的标志信号(F)的信号电平为H的判定而判定像素信号具有高照度时，处理前进到步骤S321。

在步骤S321中，列A/D转换部253将保持在格雷码锁存器321的各个锁存器271的第一级锁存器中的第二复位信号(P2)的格雷码传送到第二级锁存器，并且使第二级锁存器能够保持该格雷码。

在步骤S322中，列A/D转换部253从锁存器271读取保持在第二级锁存器中的第二复位信号(P2)的低位格雷码。格雷二进制转换部331将这些格雷码转换成二进制码。

在步骤S323中，列A/D转换部253的格雷码锁存器321的二进制加法部333将表明通过格雷-二进制转换而获得的第二复位信号(P2)的二进制码的数据反转。更具体地，为列A/D转换部253设定初始值“-P2”。

在步骤S324中，列A/D转换部253在信号读取周期(D相)内通过使用作为初始值的“-P2”且基于第二斜坡参考信号(例如，具有陡峭斜坡的参考信号)来对从单位像素141读取的像素信号执行A/D转换。格雷码锁存器321通过这个A/D转换而获得了数字数据的像素信号(D)。

在步骤S325中，列A/D转换部253的格雷二进制转换部331对数字数据的像素信号(D)的格雷码执行格雷-二进制转换以获得数字数据的像素信号(D)的二进制码。二进制加法部333将初始值“-P2”添加至所获得的数字数据的像素信号(D)的二进制码，以获得经过数字CDS后的像素信号(D-P2)的二进制码。

在步骤S326中，列A/D转换部253输出经过数字CDS后的像素信号(D-P2)。

在步骤S326中的处理完成之后，A/D转换处理结束。

图25是示出了当基于上述A/D转换处理中的标志信号(F)的判定而判定D相内的低照度时的时序图的示例的图。在周期(RST)的期间内使格雷码锁存器321复位之后，在周期(第一P相)内获得第一复位信号(P1)的格雷码。在周期(保存)内，第一复位信号(P1)的格雷码被传送到锁存器271的第二级锁存器。在使格雷码锁存器321复位之后，在周期(第二P相)内获得第二复位信号(P2)的格雷码。

在周期(判定)内，通过比较部192获得标志信号(F)。标志信号(F)的信号电平被判定为L。因此，在周期(复原)内，控制信号GTP被屏蔽，在这种情况下，对保持在锁存器271的第二级锁存器中的第一复位信号(P1)的格雷码执行格雷-二进制转换和数据反转。

更具体地，为D相设定初始值“-P1”。随后，在周期(D相)内，基于第一斜坡参考信号(例如，具有平缓斜坡的参考信号)对从单位像素141读取的像素信号执行A/D转换以获得像素信号(D)。更具体地，获得经过数字CDS后的像素信号(D-P1)。

图26是示出了当在上述A/D转换处理中基于标志信号(F)的判定而判定D相内的高照度时的时序图的示例的图。在直到第二P相的周期内，图25所示的示例都适用于图26的示例。在周期(判定)内，标志信号(F)的信号电平被判定为H。因此，在周期(复原)内，保持在锁存器271的第一级锁存器中的第二复位信号(P2)的格雷码被传送到第二级锁存器并保持在第二级锁存器中。随后，针对该格雷码执行格雷-二进制转换和数据反转。

更具体地，为D相设定初始值“-P2”。随后，在周期(D相)内，基于第二斜坡参考信号(例如，具有陡峭斜坡的参考信号)对从单位像素141读取的像素信号执行A/D转换以获得像素信号(D)。更具体地，获得经过数字CDS后的像素信号(D-P2)。

4.第四实施例

用于3组以上数据的锁存器

需要注意的是，诸如触发器等信号处理装置可以包括：第一锁存器，其保持输入信号并输出所保持的信号；多个第二锁存器，该多个第二锁存器中的各个第二锁存器获得保持在第一锁存器中的信号并保持所获得的信号，并且还将所保持的信号提供给第一锁存器以使第一锁存器能够保持提供过来的该信号；以及传送控制部，其控制信号在第一锁存器与第二锁存器之间的传送。如此配置而成的信号处理装置能够保持三个以上的值，从所保持的值中选择一个期望值，并且输出所选择的值。

此外，诸如锁存器等信号处理装置可以包括三个以上的锁存器，各个锁存器例如串联连接并且保持信号。在这种情况下，信号处理装置还可以包括控制部，该控制部将保持在所期望的锁存器中的信号传送到终极锁存器并且从该终极锁存器输出所述信号。如此配置而成的信号处理装置能够保持三个以上的值，从所保持的值中选择一个期望值，并且输出所选择的值。

D触发器

例如，在仅使用二进制计数器的情况下，如上所述，各个D触发器212可以被配置成保持三个以上的信号。图27图示了如此配置而成的D触发器212的主要构造的示例。如图27所示，如此配置而成的D触发器212包括：第一保存锁存器，其由非门342和343构成；开关341，其根据控制信号s11的值来控制通向第一保存锁存器的信号的传送；第二保存锁存器，其由非门345和346构成；以及开关344，其根据控制信号s21的值来控制通向第二保存锁存器的信号的传送。

用于控制非门223和开关224的控制信号CLK以及与控制信号CLK的反转值对应的并且用于控制非门221和226的控制信号xCLK是通过使用图28中的A所示的由与门231、或门(OR gate)232和非门233构成的逻辑电路而从控制信号CKH、控制信号xCKL和Cin[n]生成的。

另一方面，用于控制开关341的控制信号s11、用于控制开关344的控制信号s21和用于控制非门225的控制信号s3是通过图28中的B所示的由与门351和352、或门353以及与门354构成的逻辑电路而从控制信号SP11、控制信号FSP1、控制信号SP21、控制信号FSP2和控制信号SP3生成的。

例如，D触发器212(图27)在控制信号s11的控制下将保持在Cout[n]中的信号传送到第一保存锁存器(由非门342和343构成的锁存器)，并且使第一保存锁存器能够保持传送过来的该信号。相似地，例如，D触发器212(图27)在控制信号s21的控制下将保持在Cout[n]中的信号传送到第二保存锁存器(由非门345和346构成的锁存器)，并且使第二保存锁存器能够保持传送过来的该信号。

换言之，D触发器212(图27)保持三个信号，并因此D触发器212(图27)能够从这三个信号中选择任意的信号，并且从Cout[n]输出所选择的信号。

包括如此配置而成的D触发器212的计数器193允许保持三个以上的计数值(计数值的各个位)。因此，包括如此配置而成的计数器193的列A/D转换部181能够在D相内从三个以上的参考信号中选择跟像素信号的信号电平对应的参考信号，并且基于所选择的参考信号对像素信号执行A/D转换。此外，列A/D转换部181能够设定在A/D转换时的更合适的初始值。因此，列A/D转换部181能够以这种方式高速、更准确地执行高动态范围的A/D转换。

此外，相似地，如此配置而成的D触发器212能够将表明保持在第一锁存器中的信号的数据反转。因此，如此配置而成的列A/D转换部181能够高速、更准确地执行高动态范围的A/D转换。

另外，与上述示例相似地，在这个构造中仅需要对D触发器212的少量添加。因此，图像传感器100能够抑制成本增大。

锁存器

在使用格雷码计数器的情况下，如上所述，例如，各个锁存器271可以被配置成保持三个以上的信号。图29图示了如此配置而成的锁存器271的主要构造的示例。如图29中的A所示，如此配置而成的锁存器271包括如图29中的A所示那样配置而成的非门291至293以及非门361至366。

如上所述，图15所示的示例的锁存器271包括串联连接的两个锁存器。然而，图29中的A所示的示例的锁存器271包括串联连接的三个以上的锁存器。在图29的A中，图29中的A所示的示例的锁存器271包括由非门292和293构成的第一级锁存器、由非门362和363构成的第二级锁存器以及由非门365和366构成的第三级锁存器。

需要注意的是，用于控制非门361和363的控制信号GP1以及用于控制非门364和366的控制信号GP2是通过使用如图29中的B所示的由与门371和与门372构成的逻辑电路而从控制信号FSGP1、控制信号GTP1、控制信号FSGP2和控制信号GTP2生成的。

包括如此配置而成的锁存器271的低位格雷码锁存器261和格雷码锁存器321中的各者允许包括三个以上的计数值(计数值的各个位)。更具体地，包括如此配置而成的锁存器271的列A/D转换部253能够在D相内从三个以上的参考信号中选择跟像素信号的信号电平对应的参考信号，并且基于所选择的参考信号对像素信号执行A/D转换。此外，列A/D转换部253能够设定在A/D转换时的更合适的初始值。因此，列A/D转换部253能够以这种方式高速、更准确地执行高动态范围的A/D转换。

此外，上述A/D转换可以通过锁存器271和标志锁存器276的轻微变化而实现，因此可以避免列A/D转换部253的电路规模(安装所需面积)的增大。因此，图像传感器100能够抑制成本增大。

A/D转换处理的流程

现在，参照图30至图32所示的流程图说明由图像传感器100的如此配置而成的列A/D转换部253实施的A/D转换处理的流程的示例。

响应于A/D转换处理的开始，在图30的步骤S401中，列A/D转换部253使高位二进制计数器262等复位(初始化)，并且为各个D触发器212设定预定初始值(诸如“0”)。

在步骤S402中，列A/D转换部253在第一复位周期(第一P相)内基于第一斜坡参考信号(例如，具有平缓斜坡)对从单位像素141读取的复位信号执行A/D转换。低位格雷码锁存器261和高位二进制计数器262中的各者获得与该A/D转换的结果(数字数据)对应的第一复位信号(P1)。

在步骤S403中，列A/D转换部253的低位格雷码锁存器261的各个锁存器271将保持在第一级锁存器中的第一复位信号(P1)的低位格雷码传送到第三级锁存器，并且使第三级锁存器能够保持该格雷码。

而且，在步骤S404中，列A/D转换部253使高位二进制计数器262的各个D触发器212的开关341进入导通状态。随后，列A/D转换部253将保持在高位二进制计数器262的锁存器中的第一复位信号(P1)的高位二进制码传送到第一保存锁存器，并且使第一保存锁存器能够保持该二进制码。

在步骤S405中，列A/D转换部253使高位二进制计数器262复位(初始化)，并且为各个D触发器212设定预定初始值(诸如“0”)。

在步骤S406中，列A/D转换部253在第二复位周期(第二P相)内基于第二斜坡参考信号(例如，具有陡峭斜坡)对从单位像素141读取的复位信号执行A/D转换。低位格雷码锁存器261和高位二进制计数器262中的各者获得与该A/D转换的结果(数字数据)对应的第二复位信号(P2)。

在步骤S407中，列A/D转换部253的低位格雷码锁存器261的各个锁存器271将保持在第一级锁存器中的第二复位信号(P2)的低位格雷码传送到第二级锁存器，并且使第二级锁存器能够保持该格雷码。

而且，在步骤S408中，列A/D转换部253的高位二进制计数器262的各个D触发器212将保持在高位二进制计数器262的锁存器中的第二复位信号(P2)的高位二进制码传送到第二保存锁存器，并且使第二保存锁存器能够保持该二进制码。

在步骤S409中，列A/D转换部253使高位二进制计数器262等复位(初始化)，并且为各个触发器212设定预定初始值(诸如“0”)。

在步骤S410中，列A/D转换部253在第三复位周期(第三P相)内基于第三斜坡参考信号(例如，具有更陡峭的斜坡)对从单位像素141读取的复位信号执行A/D转换。低位格雷码锁存器261和高位二进制计数器262中的各者获得与该A/D转换的结果(数字数据)对应的第三复位信号(P3)。

列A/D转换部253使低位格雷码锁存器261的各个锁存器271中的第一级锁存器能够保持所获得的第三复位信号(P3)的低位(5位)的格雷码。列A/D转换部253还使高位二进制计数器262的锁存器能够保持所获得的第三复位信号(P3)的剩余高位的二进制码。

在这种状态下，高位二进制计数器262保持第一复位信号(P1)至第三复位信号(P3)(第一复位信号(P1)至第三复位信号(P3)这三者的高位二进制码)。更具体地，各个D触发器212保持着与第一复位信号(P1)对应的且与相应的D触发器212相关的位的值、与第二复位信号(P2)对应的且与相应的D触发器212相关的位的值、以及与第三复位信号(P3)对应的且与相应的D触发器212相关的位的值这三者。

相似地，在这种状态下，低位格雷码锁存器261保持第一复位信号(P1)至第三复位信号(P3)(第一复位信号(P1)至第三复位信号(P3)这三者的低位格雷码)。更具体地，低位格雷码锁存器261的各个锁存器271保持着与第一复位信号(P1)至第三复位信号(P3)对应的并且与相应的锁存器271相关的位的值这三者。

在步骤S411中，列A/D转换部253的比较部192比较从单位像素141读取的像素信号与预定参考电压，并且获得比较结果作为标志信号(F1)。

在步骤S411中的处理完成之后，处理前进到图31。

在图31的步骤S421中，列A/D转换部253判定标志信号(F1)的信号电平是否为L。当基于标志信号(F1)的信号电平为L的判定而判定像素信号具有低照度时，处理前进到步骤S422。

在步骤S422中，列A/D转换部253的高位二进制计数器262的各个D触发器212复原保持在第一保存锁存器中的第一复位信号(P1)的高位二进制码。

在步骤S423中，列A/D转换部253从锁存器271读取保持在第三级锁存器中的第一复位信号(P1)的低位格雷码。格雷二进制转换部272将该格雷码转换成二进制码。

在步骤S424中，列A/D转换部253的高位二进制计数器262的各个D触发器212将表明复原后的第一复位信号(P1)的高位二进制码的数据反转。另一方面，列A/D转换部253的低位格雷码锁存器261的低位二进制加法部274将表明通过格雷-二进制转换而获得的第一复位信号(P1)的低位二进制码的数据反转。更具体地，为列A/D转换部253设定初始值“-P1”。

在步骤S425中，列A/D转换部253在信号读取周期(D相)内通过使用初始值“-P1”且基于第一斜坡参考信号(例如，具有最平缓斜坡斜度的参考信号)来对从单位像素141读取的像素信号执行A/D转换。

在步骤S426中，列A/D转换部253的格雷二进制转换部272对数字数据的像素信号(D)的低5位格雷码执行格雷-二进制转换，以获得数字数据的像素信号(D)的低5位二进制码。低位二进制加法部274将初始值“-P1”添加至所获得的数字数据的像素信号(D)的低5位二进制码，以获得经过数字CDS后的像素信号(D-P1)的低5位二进制码。

另一方面，高位二进制计数器262将初始值“-P1”添加至像素信号(D)的剩余高位的二进制码，以获得经过数字CDS后的像素信号(D-P1)的高位二进制码。列A/D转换部253计算经过数字CDS后的像素信号(D-P1)的低5位二进制码与经过数字CDS后的像素信号(D-P1)的高位二进制码的和，以便获得经过数字CDS后的像素信号(D-P1)的所有位的二进制码。

在步骤S427中，列A/D转换部253输出经过数字CDS后的像素信号(D-P1)。

在步骤S427中的处理完成之后，A/D转换处理结束。

另一方面，当基于图31的步骤S421中的标志信号(F1)的信号电平为H的判定而判定像素信号不是低照度信号时，处理前进到步骤S431。

在步骤S431中，列A/D转换部253的比较部192比较从单位像素141读取的像素信号与预定参考信号，并且获得比较结果作为标志信号(F2)。

在步骤S431中的处理完成之后，处理前进到图32。

在图32的步骤S441中，列A/D转换部253判定标志信号(F2)的信号电平是否为L。当基于标志信号(F2)的信号电平为L的判定而判定像素信号是中等照度的信号时，处理前进到步骤S442。

在步骤S442中，列A/D转换部253的高位二进制计数器262的各个D触发器212复原保持在第二保存锁存器中的第二复位信号(P2)的高位二进制码。

在步骤S443中，列A/D转换部253将保持在锁存器271的第二级锁存器中的第二复位信号(P2)的低位格雷码传送到第三级锁存器，并且使锁存器271的第三级锁存器能够保持该格雷码。

在步骤S444中，列A/D转换部253从锁存器271读取保持在第三级锁存器中的第二复位信号(P2)的低位格雷码。格雷二进制转换部272将该格雷码转换成二进制码。

在步骤S445中，列A/D转换部253的高位二进制计数器262的各个D触发器212将表明复原后的第二复位信号(P2)的高位二进制码的数据反转。此外，列A/D转换部253的低位格雷码锁存器261的低位二进制加法部274将表明通过格雷-二进制转换而获得的第二复位信号(P2)的低位二进制码的数据反转。更具体地，为列A/D转换部253设定初始值“-P2”。

在步骤S446中，列A/D转换部253在信号读取周期(D相)内通过使用初始值“-P2”且基于第二斜坡参考信号(例如，具有中间斜坡斜度的参考信号)来对从单位像素141读取的像素信号执行A/D转换。

在步骤S447中，列A/D转换部253的格雷二进制转换部272对数字数据的像素信号(D)的低5位格雷码执行格雷-二进制转换，以获得数字数据的像素信号(D)的低5位二进制码。低位二进制加法部274将初始值“-P2”添加至所获得的数字数据的像素信号(D)的低5位二进制码，以获得经过数字CDS后的像素信号(D-P2)的低5位二进制码。

另一方面，高位二进制计数器262将初始值“-P2”添加至像素信号(D)的剩余高位的二进制码，以获得经过数字CDS后的像素信号(D-P2)的高位二进制码。列A/D转换部253计算经过数字CDS后的像素信号(D-P2)的低5位二进制码与经过数字CDS后的像素信号(D-P2)的高位二进制码的和，以便获得经过数字CDS后的像素信号(D-P2)的所有位的二进制码。

在步骤S448中，列A/D转换部253输出经过数字CDS后的像素信号(D-P2)。

在步骤S448中的处理完成之后，A/D转换处理结束。

另一方面，当基于图32的步骤S441中的标志信号(F2)的信号电平为H的判定而判定像素信号是高照度信号时，处理前进到步骤S451。

在步骤S451中，列A/D转换部253将保持在锁存器271的第一级锁存器中的第三复位信号(P3)的低位格雷码传送到对应锁存器271的第三级锁存器，并且使第三级锁存器能够保持该格雷码。

在步骤S452中，列A/D转换部253从各个锁存器271读取保持在第三级锁存器中的第三复位信号(P3)的低位格雷码。格雷二进制转换部272将该格雷码转换成二进制码。

在步骤S453中，列A/D转换部253的高位二进制计数器262的各个D触发器212将表明保持在锁存器中的第三复位信号(P3)的高位二进制码的数据反转。此外，列A/D转换部253的低位格雷码锁存器261的低位二进制加法部274将表明通过格雷-二进制转换而获得的第三复位信号(P3)的低位二进制码的数据反转。更具体地，为列A/D转换部253设定初始值“-P3”。

在步骤S454中，列A/D转换部253在信号读取周期(D相)内通过使用初始值“-P3”且基于第三斜坡参考信号(例如，具有最陡峭斜坡的参考信号)来对从单位像素141读取的像素信号执行A/D转换。

在步骤S455中，列A/D转换部253的格雷二进制转换部272对数字数据的像素信号(D)的低5位格雷码执行格雷-二进制转换，以获得数字数据的像素信号(D)的低5位二进制码。低位二进制加法部274将初始值“-P3”添加至所获得的数字数据的像素信号(D)的低5位二进制码，以获得经过数字CDS后的像素信号(D-P3)的低5位二进制码。

另一方面，高位二进制计数器262将初始值“-P3”添加至像素信号(D)的剩余高位的二进制码，以获得经过数字CDS后的像素信号(D-P3)的高位二进制码。列A/D转换部253计算经过数字CDS后的像素信号(D-P3)的低5位二进制码与经过数字CDS后的像素信号(D-P3)的高位二进制码的和，以便获得经过数字CDS后的像素信号(D-P3)的所有位的二进制码。

在步骤S456中，列A/D转换部253输出经过数字CDS后的像素信号(D-P3)。

在步骤S456中的处理完成之后，A/D转换处理结束。

图33是示出了当基于上述A/D转换处理中的标志信号(F)的判定而判定D相的低照度时的时序图的示例的图。图34是示出了当基于上述A/D转换处理中的标志信号(F)的判定而判定D相的中等照度时的时序图的示例的图。图35是示出了当基于上述A/D转换处理中的标志信号(F)的判定而判定D相的高照度时的时序图的示例的图。

在周期(RST)的期间内使高位二进制计数器262复位之后，在周期(第一P相)内获得第一复位信号(P1)。在随后的周期(保存1)内，在第一复位信号(P1)的低位格雷码被传送到锁存器271的第三级锁存器的同时，第一复位信号(P1)的高位二进制码被传送到D触发器212的第一保存锁存器。在使高位二进制计数器262复位之后，在周期(第二P相)内获得第二复位信号(P2)的高位二进制码和低位格雷码。在随后的周期(保存2)内，在第二复位信号(P2)的低位格雷码被传送到锁存器271的第二级锁存器的同时，第二复位信号(P2)的高位二进制码被传送到D触发器212的第二保存锁存器。在使高位二进制计数器262复位之后，在周期(第三P相)内获得第三复位信号(P3)的高位二进制码和低位格雷码。

当在周期(判定)内判定标志信号(F1)的信号电平是L时，在周期(复原)内对保持在锁存器271的第三级锁存器中的第一复位信号(P1)的低位格雷码执行格雷-二进制转换和数据反转。此外，D触发器212复原第一复位信号(P1)的高位二进制码，并且使数据反转。

更具体地，为D相设定初始值“-P1”。在随后的周期(D相)内，基于第一斜坡参考信号(例如，具有最平缓斜坡的参考信号)对从单位像素141读取的像素信号执行A/D转换以获得像素信号(D)。更具体地，获得经过数字CDS后的像素信号(D-P1)。

另一方面，当在周期(判定)内判定标志信号(F1)的信号电平是H并且标志信号(F2)的信号电平是L时，在周期(复原)内将保持在锁存器271的第二级锁存器中的第二复位信号(P2)的低位格雷码传送到第三级锁存器。随后，从第三级锁存器读取格雷码，并且使该格雷码经过格雷-二进制转换和数据反转。另一方面，D触发器212复原第二复位信号(P2)的高位二进制码，并且使数据反转。

更具体地，为D相设定初始值“-P2”。在随后的周期(D相)内，基于第二斜坡参考信号(具有中间斜坡斜度的参考信号)对从单位像素141读取的像素信号执行A/D转换以获得像素信号(D)。更具体地，获得经过数字CDS后的像素信号(D-P2)。

另一方面，当在周期(判定)内判定标志信号(F2)的信号电平是H时，在周期(复原)内将保持在锁存器271的第一级锁存器中的第三复位信号(P3)的低位格雷码传送到第三级锁存器。随后，从第三级锁存器读取格雷码，并且使该格雷码经过格雷-二进制转换和数据反转。另一方面，D触发器212将表明第三复位信号(P3)的高位二进制码的数据反转。

更具体地，为D相设定初始值“-P3”。在周期(D相)内，基于第三斜坡参考信号(具有陡峭斜坡斜度的参考信号)对从单位像素141读取的像素信号执行A/D转换以获得像素信号(D)。更具体地，获得经过数字CDS后的像素信号(D-P3)。

5.第五实施例

图像传感器的物理构造

需要注意的是，应用本发明的摄像元件可以以内部密封着半导体基板的封装件(芯片)、在电路基板上包括该封装件(芯片)的模块等的形式实现。当摄像元件以例如封装件(芯片)的形式实现时，该封装件(芯片)的摄像元件可以由单个半导体基板构成，或由彼此重叠的多个基板构成。

图36是图示了构成应用本发明的摄像元件的图像传感器100的物理构造的示例的图。

根据图36中的A所示的示例，参照图1等所说明的图像传感器100的所有电路构造被形成在单个半导体基板上。根据图36中的A所示的示例，输出部404-1至404-4以环绕像素及模拟处理部401、数字处理部402和帧存储器403的方式布置着。像素及模拟处理部401是形成有诸如像素阵列101和列并行处理部102等模拟构造的区域。数字处理部402是形成有诸如列并行处理部102、控制部111、行扫描部112和列扫描部113等数字构造的区域。帧存储器403是形成有存储部的区域。该存储部存储从像素阵列101读取的图像数据、经过信号处理和图像处理的图像数据以及用于信号处理和图像处理的各种类型的信息等。输出部404-1至404-4中的各者是布置有I/O(输入/输出)单元等构造的区域。

毋庸置疑，图36中的A所示的构造示例仅是通过示例的方式而呈现的。各处理部的构造的位置可以任意地确定。

根据图36中的B所示的示例，参照图1等所说明的图像传感器100的电路构造形成在彼此重叠的两个半导体基板(层叠基板(像素基板411和电路基板412))中的各基板中。

像素基板411是形成有像素及模拟处理部401、数字处理部402以及输出部404-1和404-2的区域。输出部404-1和404-2中的各者是布置有I/O单元等构造的区域。

另一方面，电路基板412是形成有帧存储器403的区域。

如上所述，彼此重叠的像素基板411和电路基板412构成一个多层结构(层叠结构)。形成在像素基板411上的像素及模拟处理部401和形成在电路基板412上的帧存储器403经由例如穿透通道(VIA)而彼此电连接，这些穿透通道(VIA)形成在通道区域(VIA)413-1和414-1上。相似地，形成在像素基板411上的数字处理部402和形成在电路基板412上的帧存储器403经由例如穿透通道(VIA)而彼此电连接，这些穿透通道(VIA)形成在通道区域(VIA)413-2和414-2上。

本发明还可以应用到具有这种层叠结构的图像传感器。需要注意的是，半导体基板(层叠芯片)的数量(层数)可以是任意数量，例如，如图36中的C所示的三层或更多层。

根据图36中的C所示的示例，图像传感器100包括半导体基板421、半导体基板422和半导体基板423。半导体基板421至423彼此重叠而构成一个多层结构(层叠结构)。半导体基板421包括像素及模拟处理部401。半导体基板422包括数字处理部402以及输出部404-1和404-2。半导体基板423包括帧存储器403。各个半导体基板上的各处理部经由例如穿透通道(VIA)而彼此电连接，该穿透通道(VIA)形成在通道区域(VIA)424-1、425-1和426-1以及通道区域(VIA)424-2、425-2和426-2上。

本发明还可以应用到具有这种层叠结构的图像传感器。毋庸置疑，形成在各个半导体基板上的处理部不局限于图36的示例中所包括的部件，而是可以是任意部件。

6.第六实施例

区域A/D转换部

根据上述示例，例如，各个A/D转换部(列A/D转换部181)是针对A/D转换部173的单位像素列中的相应一列设置的，这使得各个列A/D转换部181对从相应单位像素列的各个单位像素读取的信号执行A/D转换。然而，A/D转换部173的构造不局限于这种构造示例。

例如，如图37所示，像素单元500可以针对像素阵列101中的各预定数量的单位像素141设置。图37图示了像素阵列101中的单位像素141的阵列的布置。在该图中，单位像素141在水平方向上的布置表示行，同时在垂直方向上的布置表示列。

像素单元500构成单位像素组，该单位像素组包含以这种方式布置的多个单位像素(例如，Y行X列(X、Y：任意自然数))。更具体地，像素单元500构成形成在如下局部区域中的单位像素组：该局部区域对应于与像素阵列101对应的像素区域的多个分区中的一个分区。像素单元500的尺寸(像素单元500中所包含的单位像素141的数量)和像素单元500的形状可以任意地确定。需要注意的是，针对各个像素单元500，各个像素单元500的尺寸(单位像素141的数量)和形状不需要是相等的。

此外，图37所示的示例的像素单元500由4×4(4行4列)的单位像素141构成。然而，单位像素的行数和单位像素的列数可以是任意数量。例如，单位像素的布置可以是1行8列、2行2列、2行4列、4行2列、4行8列、8行4列、8行8列、8行1列或16行16列，或可以是其他布置示例。

而且，尽管在图37中仅图示了单个像素单元500，但是在实际情况下，在整个像素阵列101上都设置有像素单元500。因此，各个单位像素141属于像素单元500中的任意一个像素单元500。

并且，尽管在图37中各个单位像素141由具有相同尺寸的正方形表示，但是各个单位像素141的尺寸和形状可以任意地确定。各个单位像素141不需要具有正方形形状，或相同尺寸和形状。

如果像素阵列具有除了图37所示的构造以外的形状，那么列并行处理部中所包括的A/D转换部(区域A/D转换部)可以针对各个像素单元500设置，这种设置使得各个区域A/D转换部能够对从属于分配给相应区域A/D转换部的像素单元的各个单位像素读取的信号执行A/D转换。

图38图示了如此配置而成的图像传感器100的主要构造的示例。根据图38所示的示例，图像传感器100包括区域并行处理部502以代替图1的示例中所包括的列并行处理部102。此外，根据图38所示的示例的图像传感器100包括代替图1的示例中所包括的行扫描部112的区域扫描部512以及代替图1的示例中的列扫描部113的区域扫描部513。

区域扫描部512根据从控制部111经由控制线133提供过来的控制信号(即，根据控制部111的控制)而针对像素阵列101的各个像素单元500选择与处理对象对应的单位像素141，并且从所选择的单位像素141中的一个单位像素读取信号(复位信号或像素信号)。例如，当像素阵列101包括N个(N：任意自然数)像素单元500，区域扫描部512经由N条控制线125(125-1至125-N)将控制信号提供给各个像素单元500，每条控制线125被连接至彼此不同的像素单元500中的相应一个像素单元500。

像素阵列101中的各个像素单元500包括用来选择单位像素141的构造(诸如开关)。在这种情况下，各个像素单元500根据来自用来选择单位像素141的构造的控制信号(即，在区域扫描部512的控制下)而从属于相应像素单元500的单位像素组中选择与处理对象对应的单位像素141，从所选择的单位像素141读取信号(复位信号和像素信号)，并且经由垂直信号线121(垂直信号线121-1至121-N)将读取的信号传送到区域并行处理部502。

更具体地，信号从各个像素单元500被提供给区域并行处理部502。当信号从像素阵列101中的各个像素单元500被提供过来时，区域扫描部513根据从控制部111经由控制线134提供过来的控制信号(即，在控制部111的控制下)而使区域并行处理部502能够并行地处理信号。例如，区域扫描部513使区域并行处理部502能够对各信号执行A/D转换。当像素阵列101包括例如N个像素单元500时，区域扫描部513经由与相应的像素单元500相关的N条控制线126(控制线126-1至126-N)将控制信号提供给区域并行处理部502，该控制信号控制与相应的像素单元500相关的信号的处理。

区域并行处理部502根据前述的各控制信号(即，在区域扫描部513的控制下)而对从各个像素单元(属于像素单元的单位像素141)读取的信号(复位信号或像素信号)执行处理(诸如A/D转换)。区域并行处理部502根据各控制信号(即，在区域扫描部513的控制下)而经由信号线122将各个信号的处理结果(诸如数字数据)提供给传送部103。

当用于A/D转换的计数器与图4的示例相似地仅由二进制计数器构成时，如图39所示，区域并行处理部502包括例如区域A/D转换部541-1至541-N以代替图4所示的列A/D转换部181。在下面的说明中，当在说明中不需要区分区域A/D转换部541-1至541-N时，各个区域A/D转换部541-1至541-N统称为区域A/D转换部541。

与列A/D转换部181相似地，各个区域A/D转换部541对从与相应的区域A/D转换部541相关的像素单元500的单位像素141读取并经由相应的像素单元500的垂直信号线121中的一条相应垂直信号线121提供过来的信号执行A/D转换。各个区域A/D转换部541在区域扫描部513的控制下基于从参考信号生成部171经由参考信号线171A和171B或从参考信号生成部172经由参考信号线172A和172B提供过来的参考信号而对信号执行A/D转换。

区域A/D转换部541的内部构造和操作与上述列A/D转换部181的内部构造和操作相似。更具体地，除了与处理对象对应的信号的供给源不是列而是像素单元500这一点以外，各个区域A/D转换部541与列A/D转换部181相似。因此，不重复区域A/D转换部541的详细说明。

A/D转换部173中所包括的区域A/D转换部541的数量可以是任意数量。区域A/D转换部541的数量可以是与像素单元500的数量相等的数量(N)，或可以比像素单元500的数量大或小。当区域A/D转换部541的数量小于像素单元500的数量时，从多个像素单元500延伸的垂直信号线121可以与区域A/D转换部541的一部分或全部连接以对从像素单元500的单位像素141读取的信号执行A/D转换。

当用于A/D转换的计数器与图12的示例相似地仅由格雷码计数器构成时，如图40所示，区域并行处理部502包括例如区域A/D转换部561-1至561-N以代替图12所示的列A/D转换部253。在下面的说明中，当在说明中不需要区分区域A/D转换部561-1至561-N时，各个区域A/D转换部561-1至561-N统称为区域A/D转换部561。

与列A/D转换部253相似地，各个区域A/D转换部561对从与相应的区域A/D转换部561相关的像素单元500的单位像素141读取并经由相应的像素单元500的垂直信号线121中的一条相应垂直信号线121提供过来的信号执行A/D转换。各个区域A/D转换部561在区域扫描部513的控制下基于从参考信号生成部171经由参考信号线171A和171B或从参考信号生成部172经由参考信号线172A和172B提供过来的参考信号并且基于从格雷码计数器252提供过来的格雷码而对信号执行A/D转换。

区域A/D转换部561的内部构造和操作与上述列A/D转换部253的内部构造和操作相似。更具体地，除了与处理对象对应的信号的供给源不是列而是像素单元500这一点以外，各个区域A/D转换部561与列A/D转换部253相似。因此，不重复区域A/D转换部561的详细说明。

与图39所示的区域A/D转换部541相似地，A/D转换部241中所包括的区域A/D转换部561的数量可以是任意数量。

当针对如上所述的各个像素单元500处理信号时，像素单元500和区域A/D转换部可以形成在相同的半导体基板上。根据仅由二进制计数器构成用于A/D转换的计数器的示例，如图41的示例所示，像素单元500-1至500-3以及分别与像素单元500-1至500-3相关的区域A/D转换部541-1至541-3可以形成在相同的半导体基板上。毋庸置疑，像素单元500和区域A/D转换部541中的各者的数量可以是任意数量。

而且，图像传感器100的构造可以形成在多个半导体基板上。例如，如图42所示，图像传感器100可以包括彼此重叠的两个半导体基板(层叠芯片(像素基板581和电路基板582)。

根据仅由二进制计数器构成用于A/D转换的计数器的示例，如图42所示，可以采用如下构造：该构造将像素区域(即，像素阵列101)的N个像素单元500(像素单元500-1至500-N)安置在像素基板581上，并且将与像素单元500对应的区域A/D转换部541安置在电路基板582上的与相应的像素单元500重叠的位置处。例如，用来对从像素单元500-K的单位像素读取的信号执行A/D转换的区域A/D转换部541-K可以形成在电路基板582上的与像素基板581上的像素单元500-K的位置相同的位置(与像素单元500-K重叠的位置)处。

毋庸置疑，如此配置而成的图像传感器100的半导体基板的数量(层数)可以是任意数量，例如，三个或更多个。

7.第七实施例

摄像装置

需要注意的是，本发明具有除了摄像元件以外的应用范围。例如，本发明可以应用到包括摄像元件的装置(电子设备等)，例如摄像装置。图43是图示了作为应用本发明的电子设备而呈现的摄像装置的主要构造的示例的框图。图43所示的摄像装置600是对被摄体进行摄像并且将被摄体的图像作为电子信号输出的装置。

如图43所示，摄像装置600包括光学部611、CMOS图像传感器612、图像处理部613、显示部614、编解码处理部615、存储部616、输出部617、通信部618、控制部621、操作部622和驱动器623。

光学部611由镜头、光圈和快门等构成，所述镜头控制着被摄体的聚焦并且会聚来自聚焦位置的光，所述光圈用来控制曝光，所述快门用来控制摄像时序。光学部611传输来自被摄体的光(入射光)，并且将光提供给CMOS图像传感器612。

CMOS图像传感器612执行入射光的光电转换、由此获得的各像素的信号(像素信号)的A/D转换、以及诸如相关双采样(CDS)等用于信号的信号处理，并且在处理之后将所摄图像数据提供给图像处理部613。

图像处理部613处理通过CMOS图像传感器612摄取的图像数据。更具体地，图像处理部613对从CMOS图像传感器612提供过来的所摄图像数据执行各种类型的图像处理，例如，混色校正、黑电平校正、白平衡控制、去马赛克处理、矩阵处理、伽马校正和YC转换。图像处理部613将经过图像处理的所摄图像数据提供给显示部614。

显示部614由例如液晶显示器构成，并且显示从图像处理部613提供过来的所摄图像数据的图像(诸如被摄体图像)。

在必要时，图像处理部613还将经过图像处理的所摄图像数据提供给编解码处理部615。

编解码处理部615以预定方式对从图像处理部613提供过来的所摄图像数据执行编码，并且将所获得的编码数据提供给存储部616。编解码处理部615还读取记录在存储部616中的编码数据，对编码数据进行解码以产生解码图像数据，并且将解码图像数据提供给图像处理部613。

图像处理部613对从编解码处理部615提供过来的解码图像数据执行预定图像处理。图像处理部613将经过图像处理的该解码图像数据提供给显示部614。显示部614由例如液晶显示器构成，并且显示从图像处理部613提供过来的解码图像数据的图像。

此外，编解码处理部615可以将从图像处理部613提供过来的由所摄图像数据产生的编码数据或由从存储部616读取的所摄图像数据产生的编码数据提供给输出部617，以将提供过来的编码数据从输出部617输出至摄像装置600的外部。编解码处理部615还可以将编码前的所摄图像数据或由从存储部616读取的编码数据产生的解码图像数据提供给输出部617，以将所摄图像数据或解码图像数据从输出部617输出至摄像装置600的外部。

而且，编解码处理部615可以将所摄图像数据、由所摄图像数据产生的编码数据或解码图像数据经由通信部618传送到其他装置。此外，编解码处理部615可以经由通信部618获得所摄图像数据或由图像数据产生的编码数据。例如，编解码处理部615适当地对经由通信部618获得的所摄图像数据或由图像数据产生的编码数据执行编码和解码。如上所述，编解码处理部615可以将所获得的图像数据或编码数据提供给图像处理部613，或将所获得的图像数据或编码数据输出至存储部616、输出部617和通信部618。

存储部616存储从编解码处理部615提供过来的编码数据等。必要时，编解码处理部615读取存储在存储部616中的编码数据并对该编码数据进行解码。通过解码获得的所摄图像数据被提供给显示部614，以便显示与所摄图像数据对应的所摄图像。

输出部617包括诸如外部输出端子等外部输出接口，并且经由外部输出接口将经由编解码处理部615提供过来的各种类型的数据输出至摄像装置600的外部。

通信部618将诸如从编解码处理部615接收到的图像数据和编码数据等各种类型的信息提供给与预定通信(有线通信或无线通信)的通信伙伴对应的其他装置。通信部618还从与预定通信(有线通信或无线通信)的通信伙伴对应的其他装置获得诸如图像数据和编码数据等各种类型的信息，并且将所获得的信息提供给编解码处理部615。

控制部621控制摄像装置600的各处理部(虚线620内所示的处理部、操作部622和驱动器623)的操作。

操作部622由诸如Jog Dial(商标)、键、按钮和触摸面板等任意的输入器件构成。操作部622接收来自用户等的操作输入，并且将与接收到的操作输入对应的信号提供给控制部621。

驱动器623读取存储在可移除介质624中的信息，可移除介质624由磁盘、光盘、磁光盘或半导体存储器等构成并且连接至驱动器623。驱动器623从可移除介质624读取诸如程序和数据等各种类型的信息，并且将所读取的信息提供给控制部621。当可写可移除介质624连接至驱动器623时，驱动器623还将经由控制部621提供过来的诸如图像数据和编码数据等各种类型的信息存储在可移除介质624中。

各实施例中所说明的本发明可以应用到如上配置而成的摄像装置600的CMOS图像传感器612。换言之，CMOS图像传感器612由上述图像传感器100构成。在这种情况下，CMOS图像传感器612能够抑制成本增大。因此，摄像装置60实现了抑制成本增大。更具体地，CMOS图像传感器612能够在抑制半导体基板的面积增大的同时增大像素阵列101的面积或添加用于图像处理和信号处理的新电路。换言之，CMOS图像传感器612在抑制成本增大的同时防止所摄图像的图像质量下降。因此，摄像装置600能够通过对被摄体进行摄像而获得具有较高图像质量的所摄图像。

上述的一系列处理可以通过硬件或通过软件实施。当上述的一系列处理通过软件实施时，构成该软件的程序是从网络或记录介质安装的。

例如，这个记录介质由如图43所示的上面记录有程序的可移除介质624构成。可移除介质624与装置主体分离地设置着，并且配发给用户以递送程序。可移除介质624包括磁盘(诸如软盘)和光盘(诸如CD-ROM(只读光盘存储器)和DVD(数字多功能光盘))。可移除介质624还包括磁光盘(诸如迷你盘(MD：mini disc))和半导体存储器等。

在这种情况下，程序从连接至驱动器623的可移除介质624被安装到存储部616中。

可替代地，可以经由诸如局域网、因特网和数字卫星广播等有线或无线传输介质来提供程序。在这种情况下，程序通过通信部618接收，并且被安装到存储部616中。

或者，程序可以预先安装在只读存储器(ROM：read only memory)等中，只读存储器等设置在存储部616或控制部621内。

需要注意的是，由计算机实施的程序可以是如下程序：在该程序下，按照本说明书中所说明的顺序以时间序列实施处理，或并行地或在必要时序时(诸如在呼叫时)实施处理。

而且，说明记录在记录介质中的程序的步骤不仅包含按照在本文中讨论的顺序以时间序列实施的处理，而且包含并行地或单独地实施而不是以时间序列实施的处理。

此外，在上述各步骤中的处理可以由上述各装置实施，或可以由除了上述各装置以外的任意装置实施。在这种情况下，实施处理的装置被配置成执行实施处理所需的功能(功能块等)。实施处理的装置还被配置成接收处理所需的信息的传输。

另外，根据本说明书，系统指的是多个构件(诸如装置和模块(部件))的集合，并且包括两种情况：一种情况是所有的构件被容纳在同一壳体中，另一种情况是一些构件没有容纳在同一壳体中。因此，容纳在分离的壳体中并经由网络连接的多个装置以及包括容纳在一个壳体内的多个模块的一个装置都被视为系统。

根据前述说明，作为一个装置(或处理部)讨论的构造可以被划分成多个装置(或处理部)。相反，作为多个装置(或处理部)讨论的构造可以被组合成一个装置(或处理部)。毋庸置疑，在本文中没有讨论的构造可以被添加到各个装置(或各个处理部)的构造中。此外，当整个系统的构造和操作基本上相同时，特定装置(或处理部)的构造的一部分可以被并入到另一个装置(或另一个处理部)的构造中。

尽管已经参照附图详细说明了根据本发明的优选实施例，但是本发明的技术范围不局限于这些示例。显然，在权利要求所说明的技术实质的范围内，具有本发明技术领域中的普通知识的技术人员可以鉴于本发明而提出变化和修改的各种示例。因此，应当理解的是，这些变化和修改当然也落入本发明的技术范围中。

例如，本发明可以应用到云计算系统，在云计算系统中，一个功能由多个装置共用并且经由网络彼此协作处理。

而且，参照前述流程图讨论的各步骤可以由多个装置共同分担并实施，而不是由一个装置实施。

此外，当一个步骤中包含多个处理时，该一个步骤中所包含的所述多个处理可以由多个装置共同分担并且实施，而不是由一个装置实施。

另外，本发明可以通过安装在前述装置或用于构成前述系统的装置上的任何构造而被实施，所述构造例如是用作系统大规模集成电路(LSI：large scale integration)的处理器、包括多个处理器的模块、包括多个模块的单元、以及用于向单元中添加其他功能的组件(即，装置的一部分的构造)。

需要注意的是，本发明可以具有下列构造。

(1)一种信号处理装置，其包括测量部，所述测量部对从信号的输入开始到所述信号的值发生变化的周期长度多次执行测量，保持通过多次执行的所述测量而获得的测量值，基于所保持的多个所述测量值之中的任一个测量值来设定所述测量的初始值，并且通过使用所设定的所述初始值来执行所述测量。

(2)根据(1)所述的信号处理装置，其中，所述测量部通过对预定时钟信号的时钟数进行计数来执行所述周期长度的测量，并且将所获得的计数值保持为所述测量值。

(3)根据(1)或(2)所述的信号处理装置，其中，所述测量部多次执行第一信号的所述测量，基于所保持的多个所述测量值之中的与不同于所述第一信号的第二信号的信号电平对应的一个测量值来设定所述初始值，并且通过使用所设定的所述初始值来执行不同于所述第一信号和所述第二信号的第三信号的所述测量。

(4)根据(3)所述的信号处理装置，其中，所述第一信号是从单位像素读取的复位信号的信号电平与参考信号的信号电平之间的比较结果。

(5)根据(4)所述的信号处理装置，其中，所述参考信号针对每次测量具有不同的斜坡斜度。

(6)根据(3)至(5)中任一项所述的信号处理装置，其中，所述第二信号是从单位像素读取的像素信号的信号电平与预定参考电压的信号电平之间的比较结果。

(7)根据(3)至(6)中任一项所述的信号处理装置，其中，所述第三信号是从单位像素读取的像素信号的信号电平与具有跟所述第二信号的信号电平对应的斜坡斜度的参考信号的信号电平之间的比较结果。

(8)根据(1)至(7)中任一项所述的信号处理装置，其中

所述测量部以二进制码的方式获得所述测量的各个所述测量值的所有位，并且

所述测量部将表明与所述第二信号的信号电平对应的所述测量值的数据反转，并且将反转后的所述数据设定成所述初始值。

(9)根据(1)至(8)中任一项所述的信号处理装置，其中

所述测量部以二进制码的方式获得所述测量的各个所述测量值的高位，并且以格雷码的方式获得各个所述测量值的低位，并且

所述测量部将跟所述第二信号的信号电平对应的所述测量值的低位格雷码转换成二进制码，将转换后的低位二进制码添加至高位二进制码，将表明所获得的所述测量值的所有位的二进制码的数据反转，并且将反转后的所述数据设定成所述初始值。

(10)根据(1)至(9)中任一项所述的信号处理装置，其中

所述测量部以格雷码的方式获得所述测量的各个所述测量值的所有位，并且

所述测量部将跟所述第二信号的信号电平对应的所述测量值的所述格雷码转换成二进制码，将表明所获得的所述测量值的所述二进制码的数据反转，并且将反转后的所述数据设定成所述初始值。

(11)根据(1)至(10)中任一项所述的信号处理装置，其中

所述测量部执行第一测量，所述第一测量基于从单位像素读取的复位信号的信号电平与具有第一斜度的斜坡的第一参考信号的信号电平之间的比较结果来测量从开始到所述信号的值发生变化的周期长度，

所述测量部保持通过所述第一测量获得的第一测量值，

所述测量部执行第二测量，所述第二测量基于所述复位信号的信号电平与具有第二斜度的斜坡的第二参考信号的信号电平之间的比较结果来测量从开始到所述信号的值发生变化的周期长度，

所述测量部保持通过所述第二测量获得的第二测量值，

所述测量部根据从单位像素读取的像素信号与预定参考电压之间的比较结果且基于所述第一测量值或所述第二测量值来设定所述初始值，

所述测量部执行第三测量，所述第三测量通过使用所设定的所述初始值、且基于所述像素信号的信号电平与跟所述像素信号与所述参考电压之间的比较结果对应的所述第一参考信号或所述第二参考信号的信号电平之间的比较结果，来测量从开始到所述信号的值发生变化的周期长度，并且

所述测量部输出通过所述第三测量获得的第三测量值。

(12)根据(11)所述的信号处理装置，其中

当所述像素信号的信号电平低于所述参考电压时，所述测量部基于所述第一测量值来设定所述初始值，并且通过使用所设定的所述初始值且基于所述像素信号的信号电平与所述第一参考信号的信号电平之间的比较结果来执行所述第三测量，而且

当所述像素信号的信号电平高于所述参考电压时，所述测量部基于所述第二测量值来设定所述初始值，并且通过使用所设定的所述初始值且基于所述像素信号的信号电平与所述第二参考信号的信号电平之间的比较结果来执行所述第三测量。

(13)根据(1)至(12)中任一项所述的信号处理装置，其中，所述测量部包括在数量上与各个所述测量值的位长度对应的触发器电路，并且这些触发器电路彼此串联连接，各个所述触发器电路保持多个值。

(14)根据(1)至(13)中任一项所述的信号处理装置，其还包括比较部，所述比较部执行从单位像素读取的信号的信号电平与参考信号的信号电平的比较，其中，所述测量部基于表明由所述比较部执行的所述比较的结果的信号来执行所述测量。

(15)一种信号处理方法，其包括：

对从信号的输入开始到所述信号的值发生变化的周期长度多次执行测量；

保持通过多次执行的所述测量而获得的测量值；

基于所保持的多个所述测量值之中的任一个测量值来设定所述测量的初始值；以及

通过使用所设定的所述初始值来执行所述测量。

(16)一种摄像元件，其包括：

像素阵列，所述像素阵列包括以矩阵的方式布置的多个单位像素；以及

测量部，所述测量部执行以下操作：对从信号的输入开始到所述信号的值发生变化的周期长度多次执行测量，所述信号表明从所述像素阵列的所述单位像素读取的信号的信号电平与参考信号的信号电平之间的比较结果；保持通过多次执行的所述测量而获得的测量值；基于所保持的多个所述测量值之中的任一个测量值来设定所述测量的初始值；并且通过使用所设定的所述初始值来执行所述测量。

(17)一种电子设备，其包括：

摄像部，所述摄像部对被摄体进行摄像；以及

图像处理部，所述图像处理部对由所述摄像部摄取的图像数据执行图像处理，

其中所述摄像部包括：

(18)一种信号处理装置，其包括：

一个或多个第一锁存器，各个所述第一锁存器保持输入进来的信号并且输出所保持的信号；

一个或多个第二锁存器，各个所述第二锁存器获得保持在所述一个或多个第一锁存器中的信号并且保持所获得的信号，并且各个所述第二锁存器将所保持的信号提供给所述第一锁存器以使所述第一锁存器能够保持提供过来的所述信号；以及

传送控制部，所述传送控制部控制所述信号在所述一个或多个第一锁存器与所述一个或多个第二锁存器之间的传送。

(19)根据(18)所述的信号处理装置，其还包括反转控制部，所述反转控制部控制保持在所述一个或多个第一锁存器中的所述信号的数据反转。

(20)一种信号处理装置，其包括：

多个锁存器，所述多个锁存器彼此串联连接，并且各个所述锁存器保持信号；以及

控制部，所述控制部控制所述信号在所述锁存器之间的传送，并且在输出所述信号的时候，所述控制部将保持在所期望的锁存器中的所述信号传送到终极锁存器、且将所述信号从所述终极锁存器输出。

附图标记列表

100 图像传感器

101 像素阵列

102 列并行处理部

103 传送部

111 控制部

112 行扫描部

113 列扫描部

121 垂直信号线

122、123 信号线

125、126 控制线

131至134 控制线

141 单位像素

171、172 参考信号生成部

171A、172A、171B、172B 参考信号线

173 A/D转换部

181 列A/D转换部

191 选择器

192 比较部

193 计数器

211 与门

212 D触发器

213 标志锁存器

221 非门

222 与非门

223 非门

224 开关

225、226 非门

227 开关

228、229 非门

231 与门

232 或门

233 非门

234、235 与门

241 A/D转换部

251 基准时钟生成部

252 格雷码计数器

253 列A/D转换部

261 低位格雷码锁存器

262 高位二进制计数器

271 锁存器

272 格雷二进制转换部

273 选择器

274 低位二进制加法部

275 开关

276 标志锁存器

277 亚稳态对策锁存器

281 异或门

291至296 非门

301 与门

311至313 非门

314、315 与非门

321 格雷码锁存器

331 格雷二进制转换部

332 选择器

333 二进制加法部

334 标志锁存器

341 开关

342、343 非门

344 开关

345、346 非门

351、352 与门

353 或门

354 与门

361至366 非门

371、372 与门

401 像素及模拟处理部

402 数字处理部

403 帧存储器

404 输出部

411 像素基板

412 电路基板

421至423 半导体基板

500 像素单元

512、513 区域扫描部

541、561 区域A/D转换部

581 像素基板

582 电路基板

600 摄像装置

612 CMOS图像传感器

Claims

1.一种应用于摄像元件中的信号处理装置，其包括：

测量部，所述测量部对从信号的输入开始到所述信号的值发生变化的周期长度多次执行测量、保持通过多次执行的所述测量而获得的测量值、基于所保持的多个所述测量值之中的任一个测量值来设定所述测量的初始值、并且通过使用所设定的所述初始值来执行所述测量。

2.根据权利要求1所述的信号处理装置，其中，所述测量部通过对预定时钟信号的时钟数进行计数来执行所述周期长度的测量，并且将所获得的计数值保持为所述测量值。

3.根据权利要求1所述的信号处理装置，其中，所述测量部多次执行第一信号的所述测量、基于所保持的多个所述测量值之中的与不同于所述第一信号的第二信号的信号电平对应的一个测量值来设定所述初始值、并且通过使用所设定的所述初始值来执行不同于所述第一信号和所述第二信号的第三信号的所述测量。

4.根据权利要求3所述的信号处理装置，其中，所述第一信号是从单位像素读取的复位信号的信号电平与参考信号的信号电平之间的比较结果。

5.根据权利要求4所述的信号处理装置，其中，所述参考信号针对每次测量具有不同的斜坡斜度。

6.根据权利要求3所述的信号处理装置，其中，所述第二信号是从单位像素读取的像素信号的信号电平与预定参考电压的信号电平之间的比较结果。

7.根据权利要求3所述的信号处理装置，其中，所述第三信号是从单位像素读取的像素信号的信号电平与具有跟所述第二信号的信号电平对应的斜坡斜度的参考信号的信号电平之间的比较结果。

8.根据权利要求3所述的信号处理装置，其中

9.根据权利要求3所述的信号处理装置，其中

所述测量部以二进制码的方式获得所述测量的各个所述测量值的高位，且以格雷码的方式获得各个所述测量值的低位，并且

10.根据权利要求3所述的信号处理装置，其中

11.根据权利要求1所述的信号处理装置，其中

所述测量部保持通过所述第一测量获得的第一测量值，

所述测量部保持通过所述第二测量获得的第二测量值，

所述测量部根据从单位像素读取的像素信号与预定参考电压之间的比较结果、且基于所述第一测量值或所述第二测量值来设定所述初始值，

所述测量部输出通过所述第三测量获得的第三测量值。

12.根据权利要求11所述的信号处理装置，其中

13.根据权利要求1至12中任一项所述的信号处理装置，其中，所述测量部包括在数量上与各个所述测量值的位长度对应的触发器电路，并且这些触发器电路彼此串联连接，各个所述触发器电路保持多个值。

14.根据权利要求1至12中任一项所述的信号处理装置，其还包括比较部，所述比较部执行从单位像素读取的信号的信号电平与参考信号的信号电平的比较，

其中所述测量部基于表明由所述比较部执行的所述比较的结果的信号来执行所述测量。

15.一种应用于摄像元件中的信号处理方法，其包括：

保持通过多次执行的所述测量而获得的测量值；

通过使用所设定的所述初始值来执行所述测量。

16.一种摄像元件，其包括：

测量部，所述测量部进行以下操作：对从信号的输入开始到所述信号的值发生变化的周期长度多次执行测量，所述信号表明从所述像素阵列的所述单位像素读取的信号的信号电平与参考信号的信号电平之间的比较结果；保持通过多次执行的所述测量而获得的测量值；基于所保持的多个所述测量值之中的任一个测量值来设定所述测量的初始值；并且通过使用所设定的所述初始值来执行所述测量。

17.一种电子设备，其包括：

摄像部，所述摄像部对被摄体进行摄像；以及

其中所述摄像部包括：