KR100716736B1

KR100716736B1 - 서브 샘플링 모드에서 고 프레임 레이트를 지원하는 칼럼아날로그-디지털 변환 장치 및 그 방법

Info

Publication number: KR100716736B1
Application number: KR1020050041605A
Authority: KR
Inventors: 임수헌
Original assignee: 삼성전자주식회사
Priority date: 2005-05-18
Filing date: 2005-05-18
Publication date: 2007-05-14
Also published as: US20060262205A1; US7230558B2; CN100568736C; CN1866748A; KR20060119062A

Abstract

서브 샘플링 모드에서 고 프레임 레이트(High Frame Rate)를 지원하는 칼럼 아날로그-디지털 변환 장치 및 그 방법이 개시된다. 이러한 고 프레임 레이트 지원을 위해서, 램프(Ramp) 신호는 빠른 시간내에 소정의 전압 레벨로 천이한 후 점차적으로 전압레벨이 변화하는 두 번의 변환 과정을 갖는다. 또한, 최종적인 디지털 코드의 상위 비트 코드값은 램프 신호의 제1 변환 과정 동안 상호 연관 이중 샘플링(CDS, Correlated Double Sampling) 및 비교 회로의 비교 결과 신호에 의해 바로 결정되고, 나머지 하위 비트 코드 값은 램프 신호의 제2 변환 과정 동안 카운터로부터 제공되는 카운팅 값에 의해 결정된다.

따라서, 1-수평라인 시간(1-Horizontal Line Time) 감소를 통한 서브 샘플링 모드에서의 고 프레임 레이트 지원이 가능하다.

Description

서브 샘플링 모드에서 고 프레임 레이트를 지원하는 칼럼 아날로그-디지털 변환 장치 및 그 방법 {Apparatus and Method of column analog to digital conversion for supporting high frame rate in sub-sampling mode}

도 1은 일반적인 CDS구조를 갖는 칼럼 병렬(Column-parallel) 방식의 CMOS 이미지 센서의 블록도이다.

도 2는 본 발명의 일실시예에 따른 칼럼 병렬 방식의 아날로그-디지털 변환 장치를 포함하는 CMOS 이미지 센서의 블록도이다.

도 3은 베이어(Bayer) 패턴에 따른 픽셀 어레이를 보여주는 도면이다.

도 4는 픽셀 구조를 보여주는 회로도이다.

도 5a 및 5b는 본 발명의 일실시예에 따른 CDS 및 비교부를 나타내는 블록도 및 회로도이다.

도 6은 본 발명의 일실시예에 따른 데이터 버퍼를 나타내는 블록도이다.

도 7은 본 발명의 일실시예에 따른 칼럼 아날로그-디지털 변환 동작을설명하는 동작 타이밍도이다.

도 8a 내지 8d은 본 발명의 일실시예에 따른 상위 비트의 코드 값 결정을 위한 램프 신호의 전압 변화량과 CDS된 픽셀 출력 신호의 전압간의 전압 비교를 설명 하는 도면이다.

도 9는 본 발명의 일 실시예에 따른 서브 샘플링 모드의 칼럼 아날로그-디지털 변환 방법을 설명하는 순서도이다.

* 도면의 주요부분에 대한 부호의 설명 *

100 : 로우 드라이버 200 : APS 어레이

300 : CDS 및 비교부 400 : 데이터 버퍼

410 : 상위 비트 래치 420 : 먹스 회로

430 : 하위 비트 래치 500 : 카운터

600 : 스위치 제어회로

본 발명은 CMOS 이미지 센서 (CIS, CMOS Image Sensor)의 칼럼 아날로그-디지털 변환(Column Analog to Digital Conversion)에 관한 것으로, 더욱 상세하게는 서브 샘플링 모드에서 고 프레임 레이트(High Frame Rate)를 지원하는 칼럼 아날로그-디지털 변환 장치 및 그 방법에 관한 것이다.

CIS는 CCD(Charge Coupled Device)에 비해 저 전압 동작이 가능하고, 소비 전력이 작으며, 또한 표준 CMOS공정을 사용한 집적화에 유리한 장점으로 인해 현재 많은 분야에서 사용되고 있으며, 향후에도 계속해서 많은 분야에서 CCD를 대체할 것으로 여겨진다. CIS는 CCD와 달리 APS(Active Pixel Sensor) 어레이(Array) 에서 출력되는 아날로그 신호를 디지털 형태의 신호로 변환하는 동작이 필요한데, 이러한 디지털 신호로의 변환을 위해서 내부에 고해상도의 ADC(Analog to Digital Converter)를 사용한다.

CIS는 ADC의 구현 방식에 따라 싱글(Single) ADC를 사용하는 방식과 칼럼(Column) ADC를 사용하는 방식으로 나눠진다. 싱글 ADC방식은 고속으로 동작하는 하나의 ADC를 사용하여 소정의 정해진 시간내에 모든 칼럼들의 APS 아날로그 출력신호들을 디지털로 변환하는 방식으로, 칩 면적을 줄일 수 있는 장점이 있지만 고속으로 동작하여야 하므로 전력소모가 큰 단점이 있다. 이에 반해 칼럼 ADC방식은 간단한 구조의 ADC회로를 매 칼럼에 배치하여 구현되는 방식으로, 칩 면적은 크지만 전력소모가 작은 장점이 있다. 칼럼 ADC방식은 APS 아날로그 출력전압에 상호 연관 이중 샘플링(CDS, Correlated Double Sampling)을 수행하고 그 결과 전압을 저장하는 비교 회로(Comparator)로 구성되며, 또한 램프(Ramp) 발생기에서 생성된 램프전압은 CDS동작에서 저장된 전압이 비교회로에서 비교될 수 있도록 비교회로로 제공된다.

최근 고해상도 화상에 대한 요구가 커짐에 따라 많은 회사에서 고해상도 CIS를 개발 중인데, 고해상도 CIS의 경우 동영상 촬영시에는 높은 프레임 레이트를 지원하기 위해 서브 샘플링(Sub-sampling)기법을 사용한다. 즉 서브 샘플링 기법을 사용하여 해상도를 낮추어 화면에 표시함으로써 높은 프레임 레이트를 지원한다.

싱글 ADC구조를 갖는 CIS의 경우에는 서브 샘플링 모드 동작시 아날로그에서 디지털로(A-to-D, Analog to Digital) 변환되는 픽셀의 개수가 로우(Row) 및 칼럼(Column) 각각의 방향으로 서브 샘플링 비율(Ratio)만큼 감소하므로, 풀 해상도 모드(Full Resolution Mode)와 동일한 속도로 CIS가 동작 한다면, 서브 샘플링 모드 동작시 로우 및 칼럼 방향으로 각각 서브 샘플링 비율에 비례하여 프레임 레이트가 증가하게 된다. 그러나 칼럼 ADC구조에서는 서브 샘플링 모드 동작시 구조의 특성상 X-방향(도 3 참조)으로는 시간이 감소되지 못하므로, 즉 A-to-D 변환에 필요한 1-H Line 시간이 감소하지 못하므로, Y-방향으로의 서브 샘플링 비율만큼만 프레임 레이트가 증가하게 된다.

도 1을 참조하면, 일반적인 CDS구조를 갖는 칼럼 병렬(Column-parallel) 방식의 CMOS 이미지 센서는 로우 드라이버(10, Row Driver), APS 어레이(20), CDS 및 비교부(30) 및 디지털 코드 출력부(40)를 포함한다.

CDS 및 비교부(30)는 각각의 APS 칼럼에 대해 독립적인 CDS를 수행하고 수행결과를 비교하기 위한 커패시터들 및 앰프(Amplifier)들로 구성된다.

서브 샘플링 모드에서는 서브 샘플링 비율을 따라 이웃한 동일 색상의 여러 픽셀들 중 1개의 신호만을 선택하여 출력하는데, 램프 신호(Vramp)와 카운터를 이용하여 픽셀 출력 신호(APS_OUT)를 디지털 코드로 변환한다. 하나의 픽셀 출력 신호에 대한 디지털 코드 값은 카운터로부터 제공되는 카운팅 값에 의해 최상위 비트로부터 최하위 비트까지의 모든 값이 결정되는데, 하나의 픽셀 출력 신호가 10-bit 의 해상도를 갖는다면, 가장 밝은 포화 상태의 신호를 디지털 변환하기 위해서는 1024의 클럭 사이클이 필요하게 된다.

이처럼, 기존의 칼럼 ADC방식 구조를 갖는 CIS는 각각의 칼럼 마다 독립적인 ADC 회로를 사용하는 구조적인 특성상으로 인해, 서브 샘플링 모드에서1-H 라인 타임을 줄이지 못하며, 따라서 프레임 레이트를 증가 시키는데 효율적으로 대처하지 못하는 문제점이 있다.

상기와 같은 문제점을 해결하기 위한 본 발명의 목적은 1-수평라인 시간(1-Horizontal Line Time) 감소를 통한 서브 샘플링 모드에서의 고 프레임 레이트를 지원 할 수 있는 칼럼 아날로그-디지털 변환 장치 및 그 방법을 제공하는데 있다.

상기 목적을 달성하기 위한 본 발명의 일 특징에 의하면, 제 1 픽셀 출력 신호 및 램프 신호에 응답해서 제 1 비교 결과 신호를 생성하는 제 1 CDS 및 비교회로; 서브 샘플링 모드에서 상기 제 1 픽셀 출력 신호 및 상기 램프 신호에 응답해서 제 2 비교 결과 신호를 생성하는 제 2 CDS 및 비교회로; 및 상기 제 2 비교 결과 신호에 기초하여 최상위 비트값을 결정하고, 카운터로부터 제공되는 카운팅 값에 기초하여 나머지 하위 비트의 코드 값을 결정함으로써 상기 최상위 비트 및 나머지 하위 비트로 이루어지는 디지털 코드를 생성하는 데이터 버퍼를 구비하는 것을 특징으로 하는 칼럼 아날로그-디지털 변환 장치가 제공된다.

상기 목적을 달성하기 위한 본 발명의 또 다른 특징에 의하면, 제 1 픽셀 출 력 신호 및 램프 신호에 응답해서 제 1 비교 결과 신호를 생성하는 제 1 CDS 및 비교회로; 서브 샘플링 모드에서 상기 제 1 픽셀 출력 신호 및 상기 램프 신호에 응답해서 복수개의 제 2 비교 결과 신호들을 생성하는 복수개의 제 2 CDS 및 비교회로들; 및 상기 복수개의 제 2 비교 결과 신호들에 기초하여 최상위 비트를 포함하는 상위 비트의 코드 값을 결정하고, 카운터로부터 제공되는 카운팅 값에 기초하여 나머지 하위 비트의 코드 값을 결정함으로써 상기 최상위 비트 및 상기 나머지 하위 비트를 포함하는 디지털 코드를 생성하는 데이터 버퍼를 구비하는 것을 특징으로 하는 칼럼 아날로그-디지털 변환 장치가 제공된다.

상기 목적을 달성하기 위한 본 발명의 또 다른 특징에 의하면, 하나의 픽셀 출력 신호에 응답하여 각각 제1 및 제2 상호 연관 이중 샘플링 동작을 수행하는 제 1 및 제 2 CDS 단계; 적어도 하나의 소정의 전압 레벨로 램프 신호를 변환 하는 제 1 램프 변환 단계; 상기 제 1 램프 변환 단계의 상기 램프 신호에 응답하여 상기 제2 상호 연관 이중 샘플링 동작 결과와 상기 적어도 하나의 소정의 전압 레벨로의 변환에 의한 상기 램프 신호의 전압 변화량과 비교하여 적어도 하나의 제 1 비교 결과 신호를 생성하는 제 1 비교 단계; 상기 적어도 하나의 제 1 비교 결과 신호에 근거하여 상위 비트의 코드 값을 결정 하는 상위 비트 결정 단계; 상기 제 1 램프 변환 단계 후 상기 램프 신호를 점차적으로 변환하는 제 2 램프 변환 단계; 및 상기 제 2 램프 변환 단계의 상기 램프 신호에 응답하여 카운터로부터 제공되는 카운팅 값에 기초하여 하위 비트의 코드 값을 결정하는 하위 비트 결정 단계를 구비하는 것을 특징으로 하는 서브 샘플링 모드의 칼럼 아날로그-디지털 변환 방법이 제 공된다.

이하, 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명한다.

도 2를 참조하면, 본 발명에 따른 CMOS 이미지 센서는 로우 드라이버(100), APS 어레이(200), CDS 및 비교부(300), 데이터 버퍼(400), 카운터(500) 및 스위치 제어회로(600)로 구성된다.

로우 드라이버(100)는 APS 어레이(200)내의 픽셀들을 제어하기 위한 여러 제어 신호들(RX, TX, SEL)을 생성하며, APS 어레이(200)는 각각의 칼럼으로부터 해당하는 픽셀 출력 신호(APS_OUT)를 출력한다.

CDS 및 비교부(300)는 각 칼럼으로 부터의 픽셀 출력 신호(APS_OUT)에 대해 먼저 CDS동작을 수행하며, 다음으로 CDS 수행결과에 대해 램프 전압(Vramp)을 이용하여 비교동작을 수행한 후, 각 칼럼에 해당하는 비교 결과 신호(ADC_OUT)를 출력한다.

상관된 이중 샘플링(CDS; Correlated Double Sampling) 은 픽셀 출력 신호(APS_OUT)의 리셋 신호를 샘플링한 다음, 이미지 신호를 샘플링하는 동작을 포함한다. 이때 상관된 이중 샘플링 수행 결과 출력은 리셋 신호와 이미지 신호의 전압차(△V)이다.

데이터 버퍼(400)는 CDS 및 비교부(300)로 부터의 비교 결과 신호(ADC_OUT) 에 근거하여 각 칼럼 별로 최종적인 디지털 코드(DS)를 출력하며, 또한 디지털 코드(DS)의 상위 비트 코드 값에 근거하여 생성된 상위 비트 신호(MSB_S)를 출력한다.

카운터(500)는 동작 모드 신호(OM) 및 카운터 인에이블 신호(CE)에 응답해서 카운팅 값(CO)을 생성하며, 카운팅 값(CO)은 데이터 버퍼(400)로 전달된다. 여기서, 카운터 인에이블 신호(CE)는 램프 신호(Vramp)가 CDS 동작을 위해서 점차적으로 전압이 변화하기 시작하는 시작점에서 활성화되는 신호로, 카운터 인에이블 신호(CE)의 활성화에 의해 카운터(500)는 카운팅 동작을 시작한다. 동작 모드 신호(OM)는 정상 모드와 서브 샘플링 모드를 지정하는 신호로, 예를 들어, 10-비트 카운터라 가정하면, 정상 모드에서는 10-비트 카운터로 동작하고 서브 샘플링 모드에서는 최상위 비트를 제외한 9-비트 카운터로 동작 가능케 한다. 이는 서브 샘플링 동작 모드에서는 디지털 코드(DS)의 하위 비트 코드 값만이 카운터(500)에 의해 결정되기 때문이다.

스위치 제어 회로(600)는 상위 비트 신호(MSB_S) 및 동작 모드 신호(OM)에 응답해서 스위치 제어 신호(SC)를 생성하여 데이터 버퍼(400)로 출력한다. 스위치 제어 신호(SC)는 동작 모드 및 하위 비트의 코드 값 결정에 앞서 결정된 상기 디지털 코드의 상위 비트의 코드값에 근거하여 데이터 버퍼(400)의 데이터 경로를 스위칭하기 위한 제어 신호로 사용된다.

도 3을 참조하면, 베이어 패턴에 따라 각 픽셀에는 RGB 색상중 어느 하나가 할당되어 있는데, 첫 번째 로우(Row)의 홀수 번째 칼럼들(R11, R13,...)이 레드(Red) 색상을 갖는 동색의 픽셀들이며, 이러한 동색의 픽셀들 내에서 서브 샘플링 비율에 따라 X-방향으로 서브 샘플링 된다. 예를 들어 서브 샘플링 비율이 1/2이라 가정하면, 첫 번째 로우의 경우 R11과 R13중에 하나, R15(미도시)와 R17(미도시)중 하나를 선택하는 방식으로 서브 샘플링 동작이 수행된다. Y-방향으로의 서브 샘플링 또한 동일한 방식으로 수행된다.

도 4는 픽셀 구조를 보여주는 회로도이다.

도 4를 참조하면, 전형적인 4-TR 구조의 픽셀을 개시하고 있으며, 하나의 픽셀은 포토 다이오드(PD), 전달 게이트(Ttx), 리셋 트랜지스터(Trx), 소스 팔로워(Tamp) 및 로우 선택 트랜지스터(Tsel)로 구성된다.

상기 픽셀이 다수 배치되어 CMOS 이미지 센서를 이룬다. 또한, 로우 선택 트랜지스터(Tsel)의 출력은 각각의 칼럼라인에 구비된 바이어스 트랜지스터(미도시)를 출력로드로 이용하여 상관된 이중 샘플링(correlated double sampling) 회로로 입력된다. 상관된 이중 샘플링 회로는 각각의 칼럼라인에 하나씩 구비되며, 픽셀의 출력신호인 리셋 전압과 이미지 전압을 샘플링하고, 리셋 전압과 이미지 전압의 차이를 출력한다. 리셋 전압은 리셋 트랜지스터(Trx)가 턴-온(turn on) 상태일 때의 픽셀의 출력전압이며, 이미지 전압은 전달 게이트(Ttx)가 턴-온 상태일 때의 픽셀의 출력전압이다.

도 5a를 참조하면, 도 2의 CDS 및 비교부(300)는 CDS 및 비교회로들(310, 320, 330, 340) 및 전달 스위치들(S1_O)로 구성된다. 도 5(a)에는 설명의 편의상 4개의 칼럼에 해당하는 구조만이 도시되어 있다.

전달 스위치(S1_0)는 서브 샘플링 모드에서 하나의 동일한 픽셀 출력 신호를 동색의 이웃 칼럼의 CDS 및 비교회로로 전달하기 위해 사용된다. 또한, 도 5a 및 5b는 서브 샘플링 비율이 1/2 일 때의 구조를 나타내며, R색상의 첫 번째와 세 번째 칼럼간에 또한 G색상의 두 번째와 네 번째 칼럼간에 서브 샘플링 동작이 수행된다. 만약 서브 샘플링 비율이 1/4 이라면 동색의 이웃하는 4개의 칼럼간에 서브 샘플링 동작이 수행된다.

도 5b를 참조하면, 각각의 CDS 및 비교회로(310, 330)는 램프 스위치(S2), 픽셀 출력 스위치(S1_E/S1_N), 앰프 스위치들(S3, S4), 커패시터들(C1, C2, C3) 및 증폭기들(A1, A2)을 포함한다. 도 5b에서는 설명의 편의상 첫 번째 및 세 번째의 칼럼에 해당하는 구조만이 도시되어 있다.

증폭기(A1, A2)는 인버터(Inverter) 혹은 기준 전압(Reference Voltage) 입력을 갖는 비교기(Comparator)로 구성될 수 있다. 전달 스위치(S1_O)는 세 번째 칼럼의 CDS 및 비교회로(330)내에 커패시터(C2)의 일단에 연결되어 있다.

도 6을 참조하면, 데이터 버퍼(400)는 상위 비트 래치(410), 먹스(MUX)회로(420) 및 하위 비트 래치(430)로 구성된다. 먹스 회로(420)는 스위치 제어 신호(SC)에 의해 제어되는 먹스 스위치들(MS1, MS2)을 포함한다. 도 6에는 설명의 편의 상 카운터(500) 및 스위치 제어부(600)가 함께 도시되어 있으며, 또한 1/2 서브 샘플링 모드에서 첫 번째 및 세 번째 컬럼의 서브샘플링 동작을 설명하기 위한 구조로 도시되어 있다.

도 7은 본 발명의 일실시예에 따른 칼럼 아날로그-디지털 변환 동작을설명하는 동작 타이밍도이고, 도 8은 본 발명의 일실시예에 따른 디지털 코드의 상위 비트의 코드 값 결정을 위한 램프 신호의 전압 변화량과 CDS된 픽셀 출력 신호의 전압간의 전압 비교를 설명하는 도면이다.

이하, 도 5a, 5b, 6, 7 및 8a 내지 8d을 참조하여 본 발명의 일실예에 따른 서브 샘플링 동작 과정을 보다 자세히 설명한다.

도 7을 참조하면, 로우 선택 신호(SEL1)에 의해 선택된 하나의 로우(Row)에 해당하는 첫 번째 및 세 번째 픽셀간에 1/2 비율의 서브 샘플링 동작이 설명된다. 1/2 서브 샘플링 동작 모드이므로 두 픽셀들중 어느 하나-예를 들어 첫 번째 칼럼으로부터의 제 1 픽셀 출력 신호(APS_OUT1)-만이 최종적인 디지털 코드로 출력된다.

먼저, 구간 (1) 및 (2)에서 제 1 픽셀 출력 신호(APS_OUT1)의 리셋 신호 및 이미지 신호가 상호 연관 이중 샘플링(CDS)된다. 세 번째 칼럼의 제 2 CDS 및 비교회로(330)의 픽셀 출력 스위치(S1_N)는 오프 상태 이고, 전달 스위치(S1_O)는 구간 (1) 및 (2)에서 온 상태이므로, 세 번째 칼럼의 제 2 픽셀 출력 신호(APS_OUT3)는 무시되고, 상기 상호 연관 이중 샘플링(CDS) 결과, 즉 리셋 신호 및 이미지 신호의 전압차는 첫 번째 및 세 번째 칼럼의 제 1 및 2 CDS 및 비교회로들(310, 330)의 커 패시터들(C1, C2)에 각각 동시에 저장된다.

다음으로, 구간 (3)에서 제 1 픽셀 출력 신호(APS_OUT1)의 최상위 비트 코드 값을 결정하기 위한 비교 동작이 제 2 CDS 및 비교회로(330)에서 수행된다. 즉 최상위 비트 코드 값의 결정이 서브 샘플링 모드시 동작 필요성이 없는동색의 이웃하는 CDS 및 비교회로-예를 들어 여기서는 제 2 CDS 및 비교회로(330)-에서 수행된다. T1 시점에서 램프 신호(Vramp)가 제 1 픽셀 출력 신호(APS_OUT1)의 포화 전압(Vsat)의 1/2 만큼 증가하면, 이에 따라 제 2 CDS 및 비교회로(330)의 노드(in1O) 전압도 Vsat/2 만큼 증가하게 된다. 여기서, 포화전압(Vsat)은 픽셀에 입력되는 빛이 가장 밝을 때의 전압을 나타낸다. 도 8a에서 보여지는 바와 같이, 만약 CDS 결과 전압 즉, 제 1 픽셀 출력 신호(APS_OUT1)의 리셋 신호와 이미지 신호의 전압차(△V)가 램프신호(Vramp)의 전압 변화량(Vsat/2)보다 클 경우에는 노드(in1O)의 전압이 증폭기(A1)의 로직 문턱(Logic threshold) 전압인 비교 전압(VDD/2)보다 낮으므로 제 2 CDS 및 비교회로(330)의 출력인 제 2 비교 결과 신호(ADC_OUT3)는 로우(Low) 레벨 상태를 유지한다. 이러한 전압차(△V)와 Vsat/2 전압과의 비교 결과는 최상위 비트의 코드 값을 알려주므로, 로우(Low)레벨의 제 2 비교 결과 신호(ADC_OUT3)로부터 최상위 비트의 코드 값을 1로 결정할 수 있으며, 로우 레벨의 제 2 비교 결과 신호(ADC_OUT3)는 반전되어 상위 비트 래치(420)의 해당하는 칼럼의 래치에 저장된다. 즉, 상위 비트 래치(420)의 해당하는 칼럼의 래치에는 최상위 비트의 코드 값 1이 저장된다. 이때 즉, 구간 (3)동안 첫 번째 칼럼의 제 1 CDS 및 비교회로(310)의 픽셀 출력 스위치(S1_E)는 온 상태 이므로, 도 8b에서 보여지는 바와 같이, 제 1 CDS 및 비교회로(310)의 노드(in1E)의 전압은 CDS후의 전압을 그대로 유지한다.

도 8c에서 보여지는 바와 같이, T1시점에서 만약 CDS 결과 전압 즉, 제 1 픽셀 출력 신호(APS_OUT1)의 리셋 신호와 이미지 신호의 전압차(△V)가 램프신호(Vramp)의 전압 변화량(Vsat/2)보다 작을 경우에는 노드(in1O)의 전압이 증폭기(A1)의 비교 전압(VDD/2)보다 높으므로 제 2 CDS 및 비교회로(330)의 출력인 제 2 비교 결과 신호(ADC_OUT3)는 하이(High) 레벨 상태로 천이한다. 따라서, 하이 레벨의 제 2 비교 결과 신호(ADC_OUT3)로부터 최상위 비트의 코드 값을 0으로 결정할 수 있으며, 하이 레벨의 제 2 비교 결과 신호(ADC_OUT3)는 반전되어 상위 비트 래치(420)의 해당하는 칼럼의 래치에 저장된다. 즉, 상위 비트 래치(420)의 해당하는 칼럼의 래치에는 최상위 비트의 코드 값 0이 저장된다.

다음으로, 구간 (4)에서 제 1 픽셀 출력 신호(APS_OUT1)의 나머지 하위비트 코드 값을 결정하기 위한 동작이 수행되는데, 나머지 하위 비트의 코드 값은 기존의 방법과 유사하게 점차적으로 전압레벨이 증가하는 램프신호(Vramp)와 카운터(500)를 이용하여 수행된다. 즉 디지털 코드 생성을 위해 램프 신호(Vramp)는 빠른 시간내에 소정의 전압 레벨로 천이한 후 점차적으로 전압레벨이 변화하는 두 번의 변환 과정을 갖는다. 이러한 변환과정은 기존의 램프 전압 발생기인 R-C 적분기(Integrator)의 스위치를 이용하여 구조적인 변경없이 쉽게 구현 가능하다.

T2 시점에서 램프 신호(Vramp)는 점차적으로 전압 레벨이 증가하기 시작하며, 이때부터 카운터(500)는 나머지 하위 비트 코드 값을 결정하기 위한 카운팅 동작을 시작한다. 카운터(500)로부터의 카운팅 값은 하위 비트 래치(430)에 저장되며, 래치 출력 제어 신호(LC)가 래치 동작 중지 신호로써 제공되는 제 1 및 2 CDS 및 비교회로들(310, 330)로부터의 제 1 및 2 비교 결과 신호들(ADC_OUT1, ADC_OUT3)에 응답해서 변화되는 카운팅 값의 저장 동작을 중지한다.

도 7에서 보여지는 바와 같이, 제 1 픽셀 출력 신호(APS_OUT1)의 리셋 신호와 이미지 신호의 전압차(△V)가 램프신호(Vramp)의 전압 변화량(Vsat/2)보다 클 경우에는 제 2 비교 결과 신호(ADC_OUT3)가 래치 동작 중지 신호(LC)로 이용되며, 제 1 픽셀 출력 신호(APS_OUT1)의 리셋 신호와 이미지 신호의 전압차(△V)가 램프신호(Vramp)의 전압 변화량(Vsat/2)보다 작을 경우에는 제 1 비교 결과 신호(ADC_OUT1)가 래치 동작 중지 신호로 이용된다.

이러한 제 1 비교 결과 신호(ADC_OUT1) 혹은 제 2 비교 결과 신호(ADC_OUT3)의 하위 비트 래치(430)로의 전달은 먹스 회로(420)의 먹스 스위치들(MS1, MS2)에 의해 수행된다. 세 번째 칼럼의 먹스 스위치(MS2)가 오프인 상태에서, 첫 번째 칼럼의 먹스 스위치(MS1)는 미리 결정된 최상위 비트 코드 값에 따라 (A) 혹은 (B)위치로 연결된다. 또한 정상 모드에서는 세 번째 칼럼의 먹스 스위치(MS2)는 온 상태, 첫 번째 칼럼의 먹스 스위치(MS1)는 (A)위치에 연결되어 각 칼럼별로 독립적인 ADC동작이 가능케 한다.

이후, 상기 결정된 래치 출력 제어 신호(LC)- 제 1 또는 2 비교 결과 신호(ADC_OUT1, ADC_OUT3)-에 응답해서 제 1 비교 결과 신호(ADC_OUT1) 혹은 제 2 비교 결과 신호(ADC_OUT3)에 의해 결정된 하위 비트 코드 값은 상위 비트 코드 값과 합쳐 져서 서브 샘플링 모드에서의 제 1 픽셀 출력 신호(APS_OUT1)의 최종적인 디지 털 코드(DS1, 예를 들면, 10-비트 데이터)로써 동시에 출력된다. 이후 다른 칼럼들에서 서브 샘플링된 디지털 코드들이 칼럼 별로 순차적으로 출력된다.

서브 샘플링 동작 모드에서 1-수평라인 시간(1-Horizontal Line Time)은 상호 연관 이중 샘플링(CDS) 구간 및 아날로그-디지털 변환(ADC) 구간으로 이루어진다.

예를 들어, 본 실시예에서는 서브 샘플링 모드에서의 픽셀 출력 신호를 상호 연관 이중 샘플링 및 아날로그-디지털 변환하여 10 비트의 디지털 코드를 생성 할 경우, 램프신호의 전압 레벨을 2번의 변환 과정을 거쳐 변환시키고, 10 비트 중 최상위 비트를 구간(3)에서 먼저 결정하고, 나머지 하위 9 비트를 구간(4)에서 결정한다. 따라서, 10 비트 디지털 코드 생성시 종래 T2 시점부터 10비트에 상당하는 1024 클럭만큼의 시간 동안 아날로그-디지털 변환을 수행하였지만, 본 실시예에 의하면, T2부터 9 비트에 상당하는 512 클럭만큼의 시간동안 아날로그-디지털 변환을 수행하므로 서브 샘플링 동작 모드에서 1-수평라인 시간(1H)을 줄일 수 있다.

이상의 설명에서, 1/2 서브 샘플링 동작을 중심으로 설명하였지만 본 발명의 사상은 다양한 서브 샘플링 비율에도 적용 가능하다. 즉 서브 샘플링 비율이 1/2n (n:자연수) 이라면, 2n -1개의 동색의 이웃하는 CDS 및 비교회로들을 이용하여 최상위 비트를 포함하는 2n -1개의 상위 비트의 코드 값을 아날로그 영역에서 결정 할 수 있다. 이 경우 램프 신호는 제1 변환과정 동안에 포화 전압의 1/2K (1≤k≤2n -1, n, k:자연수) 배수의 전압 변화량을 갖고, 2n -1번 순차적으로 천이된다. 이후, 램프 신호는 하위 비트 코드 값 결정을 위해 제2 변환과정에서 전압 레벨이 점차적으로 변화된다. 이러한 램프 신호 변화에 따른 상위 비트 코드 값의 결정 및 상위 비트 코드 값 결정에 의한 비교 결과 신호들의 제어는 해당 기술 분야의 숙련된 당업자가 쉽게 구현 가능함으로 자세한 설명은 편의상 생략한다.

본 발명의 일 실시예에 따른 서브 샘플링 모드의 칼럼 아날로그-디지털 변환 방법은 하나의 픽셀 출력 신호에 응답하여 각각 제1 및 제2 상호 연관 이중 샘플링 동작을 수행하는 제 1 및 제 2 CDS 단계(S901), 적어도 하나의 소정의 전압 레벨로 램프 신호를 변환 하는 제 1 램프 변환 단계(S901), 상기 제 1 램프 변환 단계의 상기 램프 신호에 응답하여 상기 제2 상호 연관 이중 샘플링 동작 결과와 상기 적어도 하나의 소정의 전압 레벨로의 변환에 의한 상기 램프 신호의 전압 변화량과 비교하여 적어도 하나의 제 1 비교 결과 신호를 생성하는 제 1 비교 단계(S905), 상기 적어도 하나의 제 1 비교 결과 신호에 근거하여 상위 비트의 코드 값을 결정 하는 상위 비트 결정 단계(S907), 상기 제 1 램프 변환 단계 후 상기 램프 신호를 점차적으로 변환하는 제 2 램프 변환 단계(S909), 상기 제 2 램프 변환 단계의 상기 램프 신호에 응답하여 카운터로부터 제공되는 카운팅 값에 기초하여 하위 비트의 코드 값을 결정하는 하위 비트 결정 단계(S910)를 포함한다. 여기서, 상기 제 1 램프 변환 단계에 의한 상기 램프 신호의 전압 변화량은 상기 하나의 픽셀 출력 신호의 포화 전압의 약 1/2n 배수 (n:자연수)가 될 수 있다. 상기 서브 샘플링 모드의 상기 칼럼 아날로그-디지털 변환 방법은 상기 제 2 램프 변환 단계의 상기 램프 신호에 응답하여 상기 제 1 상호 연관 이중 샘플링 동작 결과 신호를 소정의 비교 전압과 비교하여 제 2 비교 결과 신호를 생성하는 제 2 비교 단계를 더 포함할 수 있다. 상기 하위 비트 결정 단계의 상기 카운팅 값은 상기 적어도 하나의 제 1 비교 결과 신호 혹은 상기 제 2 비교 결과 신호에 의해 제어될 수 있다.

이러한 단계들의 자세한 동작은 도 2 내지 8에서 설명한 실시예의 동작과 동일하며, 따라서 편의상 자세한 설명은 생략하기로 한다.

상기와 같은 본 발명에 따르면, 서브 샘플링 동작 모드에서 1-수평라인 시간(1-Horizontal Line Time)을 줄일 수 있으므로, 동영상 촬영시 높은 프레임 레이트 지원이 가능하다.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims

제 1 픽셀 출력 신호 및 램프 신호에 응답해서 제 1 비교 결과 신호를 생성하는 제 1 CDS 및 비교회로;

서브 샘플링 모드에서 상기 제 1 픽셀 출력 신호 및 상기 램프 신호에 응답해서 제 2 비교 결과 신호를 생성하는 제 2 CDS 및 비교회로; 및

상기 제 2 비교 결과 신호에 기초하여 최상위 비트값을 결정하고, 카운터로부터 제공되는 카운팅 값에 기초하여 나머지 하위 비트의 코드 값을 결정함으로써 상기 최상위 비트 및 나머지 하위 비트로 이루어지는 디지털 코드를 생성하는 데이터 버퍼를 구비하는 것을 특징으로 하는 칼럼 아날로그-디지털 변환 장치.
제 1항에 있어서, 상기 램프 신호는 상기 디지털 코드 생성을 위해 소정의 전압 레벨로 천이하는 제1 변환 과정 및 상기 소정의 전압 레벨로 천이한후 점차적으로 전압 레벨이 변화하는 제2 변환 과정을 갖는 것을 특징으로 하는 칼럼 아날로그-디지털 변환 장치.
제 2항에 있어서, 상기 최상위 비트의 상기 코드 값은 상기 램프 신호의 상기 제1 변환 과정 동안 결정되고, 상기 나머지 하위 비트의 상기 코드 값은 상기 램프 신호의 상기 제2 변환 과정 동안 결정되는 것을 특징으로 하는 칼럼 아날로그-디지털 변환 장치.
제 3항에 있어서, 상기 제1 변환 과정시 상기 램프 신호의 전압 변화량은 상기 제 1 픽셀 출력 신호의 포화 전압의 1/2인 것을 특징으로 하는 칼럼 아날로그-디지털 변환 장치.
제 3항에 있어서, 상기 칼럼 아날로그-디지털 변환 장치는 상기 서브 샘플링 모드에서 상기 제 1 픽셀 출력 신호를 상기 제 2 CDS 및 비교회로로 전달하기 위한 전달 스위치를 더 포함하고, 상기 제 1 CDS 및 비교회로는 상기 램프 신호와 상기 제 1 픽셀 출력 신호를 각각 전달하기 위한 제 1 램프 스위치 및 제 1 픽셀 출력 스위치를 포함하고, 상기 제 2 CDS 및 비교회로는 상기 램프 신호와 제 2 픽셀 출력 신호를 각각 전달하기 위한 제 2 램프 스위치 및 제 2 픽셀 출력 스위치를 포함하는 것을 특징으로 하는 칼럼 아날로그-디지털 변환 장치.
제 5 항에 있어서, 상기 램프 신호의 상기 제1 변환 과정은 상기 제 1 픽셀 출력 신호의 리셋 신호 및 이미지 신호가 샘플링된 후에 상기 제 1 픽셀 출력 스위치는 온 상태이고 상기 전달 스위치는 오프 상태에서 수행되는 것을 특징으로 하는 칼럼 아날로그-디지털 변환 장치.
제 2항에 있어서, 상기 데이터 버퍼는 서로 직렬 연결된 최상위 비트 래치, 먹스 회로 및 하위 비트 래치를 포함하는 것을 특징으로 하는 칼럼 아날로그-디지 털 변환 장치.
제 7항에 있어서, 상기 칼럼 아날로그-디지털 변환 장치는 상기 최상위 비트 래치로 부터 제공 되는 최상위 비트 신호 및 동작 모드 신호에 응답해서 상기 먹스 회로의 스위치들을 제어하기 위한 스위치 제어 신호를 생성하는 스위치 제어 회로를 더 포함하는 것을 특징으로 하는 칼럼 아날로그-디지털 변환 장치.
제 8항에 있어서, 상기 서브 샘플링 모드에서 상기 제 1 픽셀 출력 신호로부터 제공되는 리셋 신호와 이미지 신호간의 전압차가 상기 램프 신호의 상기 소정의 전압 레벨로 천이에 의한 전압 변화량 보다 클 경우에는 상기 스위치 제어 신호는 상기 제 2 비교 결과 신호를 래치 동작 중지 신호로써 상기 하위 비트 래치로 전달하고, 상기 제 1 픽셀 출력 신호로부터 제공되는 상기 리셋 신호와 상기 이미지 신호의 상기 전압차가 상기 램프 신호의 상기 소정의 전압 레벨로 천이에 의한 상기 전압 변화량 보다 작을 경우에는 상기 스위치 제어 신호는 상기 제 1 비교 결과 신호를 상기 래치 동작 중지 신호로써 상기 하위 비트 래치로 전달하는 것을 특징으로 하는 칼럼 아날로그-디지털 변환 장치.
제 7항에 있어서, 상기 카운터는 동작 모드 신호 및 카운터 인에이블 신호에 응답해서 상기 서브 샘플링 모드에서 상기 카운팅 값을 상기 하위 비트 래치로 전달하며, 상기 카운터 인에이블 신호는 상기 서브 샘플링 모드에서 상기 램프 신호 의 제2 변환 과정의 시작과 함께 활성화되는 것을 특징으로 하는 칼럼 아날로그-디지털 변환 장치.
제 1 픽셀 출력 신호 및 램프 신호에 응답해서 제 1 비교 결과 신호를 생성하는 제 1 CDS 및 비교회로;

서브 샘플링 모드에서 상기 제 1 픽셀 출력 신호 및 상기 램프 신호에 응답해서 복수개의 제 2 비교 결과 신호들을 생성하는 복수개의 제 2 CDS 및 비교회로들; 및

상기 복수개의 제 2 비교 결과 신호들에 기초하여 최상위 비트를 포함하는 상위 비트의 코드 값을 결정하고, 카운터로부터 제공되는 카운팅 값에 기초하여 나머지 하위 비트의 코드 값을 결정함으로써 상기 최상위 비트 및 상기 나머지 하위 비트를 포함하는 디지털 코드를 생성하는 데이터 버퍼를 구비하는 것을 특징으로 하는 칼럼 아날로그-디지털 변환 장치.
제 11항에 있어서, 상기 램프 신호는 상기 디지털 코드 생성을 위해 복수개의 소정의 전압 레벨들로 천이하는 제1 변환 과정과, 상기 복수개의 소정의 전압 레벨들로 천이한 후 점차적으로 전압 레벨이 변화하는 제2 변환 과정을 갖는 것을 특징으로 하는 칼럼 아날로그-디지털 변환 장치.
제 12항에 있어서, 상기 상위 비트의 상기 코드 값은 상기 램프 신호의 제1 변환 과정 동안 결정되고, 상기 나머지 하위 비트의 상기 코드 값은 상기 램프 신호의 제2 변환 과정 동안 결정되는 것을 특징으로 하는 칼럼 아날로그-디지털 변환 장치.
제 13항에 있어서, 상기 제1 변환 과정에 의한 상기 램프 신호의 전압 변화량들은 상기 제 1 픽셀 출력 신호의 포화 전압의 1/2n 배수 (n:자연수)인 것을 특징으로 하는 칼럼 아날로그-디지털 변환 장치.
제 13항에 있어서, 상기 칼럼 아날로그-디지털 변환 장치는 상기 서브 샘플링 모드에서 상기 제 1 픽셀 출력 신호를 상기 복수개의 제 2 CDS 및 비교회로들로 전달하기 위한 복수개의 전달 스위치들을 더 포함하고, 상기 제 1 CDS 및 비교회로는 상기 램프 신호와 상기 제 1 픽셀 출력 신호를 각각 전달하기 위한 제 1 램프 스위치 및 제 1 픽셀 출력 스위치를 포함하고, 상기 복수개의 제 2 CDS 및 비교회로들 각각은 상기 램프 신호와 정상 모드 동작시에 해당 픽셀 출력 신호를 전달하기 위한 제 2 램프 스위치 및 제 2 픽셀 출력 스위치를 포함하는 것을 특징으로 하는 칼럼 아날로그-디지털 변환 장치.
제 15 항에 있어서, 상기 램프 신호의 상기 제1 변환 과정은 상기 제 1 픽셀 출력 신호의 리셋 신호 및 이미지 신호가 샘플링된 후에 상기 제 1 픽셀 출력 스위치는 온 상태이고 상기 전달 스위치들 중 하나는 오프인 상태에서 수행되는 것을 특징으로 하는 칼럼 아날로그-디지털 변환 장치.
제 12항에 있어서, 상기 데이터 버퍼는 서로 직렬 연결된 상위 비트 래치, 먹스 회로 및 하위 비트 래치를 포함하는 것을 특징으로 하는 칼럼 아날로그-디지털 변환 장치.
제 17항에 있어서, 상기 칼럼 아날로그-디지털 변환 장치는 상기 상위 비트 래치로 부터 제공 되는 상위 비트 신호 및 동작 모드 신호에 응답해서 상기 먹스 회로의 스위치들을 제어하기 위한 스위치 제어 신호를 생성하는 스위치 제어 회로를 더 포함하는 것을 특징으로 하는 칼럼 아날로그-디지털 변환 장치.
제 18항에 있어서, 상기 상위 비트 신호 및 상기 상위 비트의 상기 코드값을 결정하는 상기 복수개의 제 2 비교 결과 신호들의 논리 상태들은 상기 서브 샘플링 모드에서 상기 제 1 픽셀 출력 신호로부터 제공되는 리셋 신호와 이미지 신호의 전압차를 상기 램프 신호의 상기 복수개의 소정의 전압 레벨들로 천이에 의한 전압 변화량들과 비교함으로써 결정되며, 상기 스위치 제어신호는 상기 제 1 비교 결과 신호 및 상기 복수개의 제 2 비교 결과 신호들 중의 하나를 래치 동작 중지 신호로써 상기 하위 비트 래치로 전달하는 것을 특징으로 하는 칼럼 아날로그-디지털 변환 장치.
제 17항에 있어서, 상기 카운터는 동작 모드 신호 및 카운터 인에이블 신호에 응답해서 상기 서브 샘플링 모드에서 상기 카운팅 값을 상기 하위 비트 래치로 전달하며, 상기 카운터 인에이블 신호는 상기 서브 샘플링 모드에서 상기 램프 신호의 제2 변환 과정의 시작과 함께 활성화되는 것을 특징으로 하는 칼럼 아날로그-디지털 변환 장치.
하나의 픽셀 출력 신호에 응답하여 각각 제1 및 제2 상호 연관 이중 샘플링 동작을 수행하는 제 1 및 제 2 CDS 단계;

적어도 하나의 소정의 전압 레벨로 램프 신호를 변환 하는 제 1 램프 변환 단계;

상기 제 1 램프 변환 단계의 상기 램프 신호에 응답하여 상기 제2 상호 연관 이중 샘플링 동작 결과와 상기 적어도 하나의 소정의 전압 레벨로의 변환에 의한 상기 램프 신호의 전압 변화량과 비교하여 적어도 하나의 제 1 비교 결과 신호를 생성하는 제 1 비교 단계;

상기 적어도 하나의 제 1 비교 결과 신호에 근거하여 상위 비트의 코드 값을 결정 하는 상위 비트 결정 단계;

상기 제 1 램프 변환 단계 후 상기 램프 신호를 점차적으로 변환하는 제 2 램프 변환 단계; 및

상기 제 2 램프 변환 단계의 상기 램프 신호에 응답하여 카운터로부터 제공되는 카운팅 값에 기초하여 하위 비트의 코드 값을 결정하는 하위 비트 결정 단계 를 구비하는 것을 특징으로 하는 서브 샘플링 모드의 칼럼 아날로그-디지털 변환 방법.
제 21항에 있어서, 상기 제 1 램프 변환 단계에 의한 상기 램프 신호의 전압 변화량은 상기 하나의 픽셀 출력 신호의 포화 전압의 1/2n 배수 (n:자연수)인 것을 특징으로 하는 서브 샘플링 모드의 칼럼 아날로그-디지털 변환 방법.
제 22항에 있어서, 상기 서브 샘플링 모드의 상기 칼럼 아날로그-디지털 변환 방법은 상기 제 2 램프 변환 단계의 상기 램프 신호에 응답하여 상기 제 1 상호 연관 이중 샘플링 동작 결과 신호를 소정의 비교 전압과 비교하여 제 2 비교 결과 신호를 생성하는 제 2 비교 단계를 더 포함하고, 상기 하위 비트 결정 단계의 상기 카운팅 값은 상기 적어도 하나의 제 1 비교 결과 신호 혹은 상기 제 2 비교 결과 신호에 의해 제어되는 것을 특징으로 하는 서브 샘플링 모드의 칼럼 아날로그-디지털 변환 방법