JP5426220B2 - 電源ノイズ除去回路 - Google Patents

Description

本発明は電源ノイズ除去回路に関し、特に、ＣＭＯＳイメージセンサの画素出力信号に重畳される電源ノイズを除去する方法に適用して好適なものである。

ＣＭＯＳイメージセンサでは、各画素からの信号は、垂直信号線を介してサンプルホールド信号変換回路に送られ、ＣＤＳ（相関２重サンプリング）にて信号成分の検出が行われている。

ここで、リセットレベルのサンプリング電圧をＶｃ、読み出しレベルのサンプリング電圧をＶｓとすると、ＣＤＳにて検出される信号成分はＶｃ−Ｖｓで与えることができる。

一方、各画素からの信号に電源ノイズが重畳されると、ＣＤＳにて検出される信号成分は以下の（１）式で与えることができる。
（Ｖｃ＋ΔＶｃ）−（Ｖｓ＋ΔＶｓ）＝（Ｖｃ−Ｖｓ）＋（ΔＶｃ−ΔＶｓ）
・・・（１）
ただし、ΔＶｃは、リセットレベルのサンプリング時の電源ノイズ、ΔＶｓは、読み出しレベルのサンプリング時の電源ノイズである。

ここで、電源ノイズΔＶｃ、ΔＶｓが互いに同じ値であれば、電源ノイズΔＶｃ、ΔＶｓは互いにキャンセルされ、電源ノイズΔＶｃ、ΔＶｓによる画質の劣化は現れることはないが、電源ノイズΔＶｃ、ΔＶｓはランダムに発生するため、電源ノイズΔＶｃ、ΔＶｓの値は互いに異なるのが一般的である。

また、例えば、特許文献１には、撮像素子のリセット時と露光後との電位差を複数回繰り返してＡＤ変換して得られた複数のデジタルコード値に対して加算平均化処理を施すことにより、ノイズの低減を図る方法が開示されている。

しかしながら、特許文献１に開示された方法では、ノイズの低減を図るために、撮像素子のリセット時と露光後との電位差が加算平均化処理される。このため、読み出しレベルのサンプリング時の実際の信号成分を取り出せなくなり、分解能の劣化を招くとともに、同一の画素の信号を何度もサンプリングする必要があり、処理に時間がかかるという問題があった。

特開２００８−１１２８４号公報

本発明の目的は、信号成分の加算平均化処理を行うことなく、信号成分に重畳される電源ノイズを除去することが可能な電源ノイズ除去回路を提供することである。

本発明の一態様によれば、撮像素子の各画素に電源を供給する電源線と、基準電圧を生成する基準電圧生成回路と、前記電源線に重畳された電源ノイズを前記基準電圧に加算する電源ノイズ加算回路と、前記撮像素子の各画素から読み出された読み出し信号と、前記読み出し時における電源ノイズが加算された基準電圧との差分を増幅する差動増幅器とを備えることを特徴とする電源ノイズ除去回路を提供する。

本発明の一態様によれば、撮像素子の各画素に電源を供給する電源線と、基準電圧を生成する基準電圧生成回路と、前記電源線に重畳された電源ノイズを前記基準電圧に加算する電源ノイズ加算回路と、前記撮像素子の各画素から読み出され、第１のサンプリング時刻にサンプリングされたサンプリング信号と、前記第１のサンプリング時刻における電源ノイズが加算された基準電圧との差分を増幅する差動増幅器とを備えることを特徴とする電源ノイズ除去回路を提供する。

本発明の一態様によれば、撮像素子の各画素に電源を供給する電源線と、基準電圧を生成する基準電圧生成回路と、前記電源線に重畳された電源ノイズを前記基準電圧に加算する電源ノイズ加算回路と、前記撮像素子の各画素から読み出され、第１のサンプリング時刻にサンプリングされた第１のサンプリング信号と、前記第１のサンプリング時刻における電源ノイズが加算された基準電圧との差分を保持するコンデンサと、前記撮像素子の各画素から読み出され、第２のサンプリング時刻にサンプリングされた第２のサンプリング信号から前記コンデンサに保持されている信号を引いた値と、前記第２のサンプリング時刻における電源ノイズが加算された基準電圧との差分を増幅する差動増幅器とを備えることを特徴とする電源ノイズ除去回路を提供する。

本発明の一態様によれば、撮像素子の各画素に電源を供給する電源線と、ランプ波信号を発生するランプ波発生回路と、前記電源線に重畳された電源ノイズを前記ランプ波信号に加算する電源ノイズ加算回路と、前記撮像素子の各画素から読み出された読み出し信号と、前記電源ノイズが加算されたランプ波信号との差分を増幅する差動増幅器とを備えることを特徴とする電源ノイズ除去回路を提供する。

本発明によれば、信号成分の加算平均化処理を行うことなく、信号成分に重畳される電源ノイズを除去することが可能となる。

図１は、本発明の第１実施形態に係る電源ノイズ除去回路が適用されるＣＭＯＳイメージセンサの概略構成を示すブロック図。 図２は、図１の画素の回路構成の一例を示す図。 図３は、図１のサンプルホールド信号変換回路に適用された電源ノイズ除去回路の概略構成を示すブロック図。 図４は、図３のサンプルホールド信号変換回路の各部の信号波形を示すタイミングチャート。 図５は、本発明の第２実施形態に係るサンプルホールド信号変換回路に適用された電源ノイズ除去回路の概略構成を示すブロック図。 図６は、図５の電源ノイズ加算回路の回路構成の一例を示す図。 図７は、レジスタによる可変コンデンサの容量制御方法を示す図。 図８は、本発明の第３実施形態に係るサンプルホールド信号変換回路に適用された電源ノイズ除去回路の概略構成を示すブロック図。 図９は、図８の電源ノイズ加算回路の回路構成の一例を示す図。 図１０は、本発明の第４実施形態に係る信号変換回路に適用された電源ノイズ除去回路の概略構成を示すブロック図。 図１１は、図１０の信号変換回路の各部の信号波形を示すタイミングチャート。 図１２は、本発明の第５実施形態に係る信号変換回路に適用された電源ノイズ除去回路の概略構成を示すブロック図。 図１３は、図１２の電源ノイズ加算回路の回路構成の一例を示す図。 図１４は、本発明の第６実施形態に係る信号変換回路に適用された電源ノイズ除去回路の概略構成を示すブロック図。 図１５は、図１４の電源ノイズ加算回路の回路構成の一例を示す図。 図１６は、本発明の第７実施形態に係る信号変換回路に適用された電源ノイズ除去回路の概略構成を示すブロック図。 図１７は、図１６の信号変換回路の各部の信号波形を示すタイミングチャート。 図１８は、本発明の第８実施形態に係る信号変換回路に適用された電源ノイズ除去回路の概略構成を示すブロック図。 図１９は、図１８の電源ノイズ加算回路の回路構成の一例を示す図。 図２０は、本発明の第９実施形態に係る信号変換回路に適用された電源ノイズ除去回路の概略構成を示すブロック図。 図２１は、図２０の電源ノイズ加算回路の回路構成の一例を示す図。

以下、本発明の実施形態に係る電源ノイズ除去回路について図面を参照しながら説明する。なお、以下の説明では、電源ノイズ除去回路をＣＭＯＳイメージセンサに適用した場合を例にとる。

（第１実施形態）
図１は、本発明の第１実施形態に係る電源ノイズ除去回路が適用されるＣＭＯＳイメージセンサの概略構成を示すブロック図である。
図１において、ＣＭＯＳイメージセンサには、画素アレイ１１、行選択回路１２、サンプルホールド信号変換回路群１３および列選択回路１４が設けられている。ここで、画素アレイ１１には、光電変換を行う画素１５がｍ行ｎ列（ｍ、ｎは１以上の整数）に渡って配置されている。行選択回路１２は、読み出し対象となる画素１５が配列された行を選択することができる。列選択回路１４は、読み出し対象となる画素１５が配列された列を選択することができる。サンプルホールド信号変換回路群１３には、画素１５が配列された列ごとに、サンプルホールド信号変換回路１６が設けられている。ここで、サンプルホールド信号変換回路１６は、垂直信号線ＮＳＩＧを介して各画素１５に列ごとに接続されている。そして、サンプルホールド信号変換回路１６は、各画素１５から信号が読み出された場合、ＣＤＳにて信号成分を検出することができる。

図２は、図１の画素の回路構成の一例を示す図である。
図２において、図１の画素１５には、フォトダイオードＰＤ、読み出しトランジスタＭ１、リセットトランジスタＭ２、行選択トランジスタＭ３および転送トランジスタＭ４が設けられている。

そして、読み出しトランジスタＭ１のソースは、フォトダイオードＰＤに接続され、読み出しトランジスタＭ１のゲートは、読み出し信号線ＲＤに接続されている。また、リセットトランジスタＭ２のソースは、読み出しトランジスタＭ１のドレインに接続され、リセットトランジスタＭ２のゲートは、リセット信号線ＲＳに接続され、リセットトランジスタＭ２のドレインは、電源線ＤＬに接続されている。また、選択トランジスタＭ３のゲートは、行選択線ＡＤＲに接続され、選択トランジスタＭ３のドレインは、電源線ＤＬに接続されている。また、転送トランジスタＭ４のソースは、垂直信号線ＮＳＩＧを介して電流源１７およびサンプルホールド信号変換回路１６に接続され、転送トランジスタＭ４のゲートは、読み出しトランジスタＭ１のドレインに接続され、転送トランジスタＭ４のドレインは、選択トランジスタＭ３のソースに接続されている。

ここで、転送トランジスタＭ４のゲートと電源線ＤＬとの間には寄生容量ＣＦ１が接続され、転送トランジスタＭ４のゲートとグランドとの間には寄生容量ＣＦ２が接続されている。

図３は、図１のサンプルホールド信号変換回路に適用された電源ノイズ除去回路の概略構成を示すブロック図である。
図３において、この電源ノイズ除去回路には、サンプルホールド信号変換回路１６、スイッチング制御回路２１、ランプ波発生回路２２、電源ノイズ加算回路２３および基準電圧生成回路２４が設けられている。なお、スイッチング制御回路２１、ランプ波発生回路２２、電源ノイズ加算回路２３および基準電圧生成回路２４は、サンプルホールド信号変換回路群１３に含まれる全てのサンプルホールド信号変換回路１６に共通に用いることができる。

ここで、サンプルホールド信号変換回路１６には、スイッチＳ１〜Ｓ３、コンデンサＣＡＰ１、ＣＡＰ２、差動増幅器ＡＭＰ１およびＴ／Ｄ変換器２５が設けられている。なお、Ｔ／Ｄ変換器２５は、所定の期間内のカウント値をデジタル値に変換することができる。そして、コンデンサＣＡＰ１の一端は、スイッチＳ２を介してランプ波信号線ＮＲＥＦ１に接続されている。また、コンデンサＣＡＰ２の一端は、コンデンサＣＡＰ１の他端に接続されるとともに、スイッチＳ１を介して読み出し制御線ＮＳ１に接続されている。また、コンデンサＣＡＰ２の他端は、差動増幅器ＡＭＰ１の反転入力端子に接続されている。また、差動増幅器ＡＭＰ１の非反転入力端子は、アンプ基準電圧線ＮＢＩＡＳに接続され、差動増幅器ＡＭＰ１の出力端子は、スイッチＳ３を介して差動増幅器ＡＭＰ１の反転入力端子に接続されている。また、Ｔ／Ｄ変換器２５の入力端子は、差動増幅器ＡＭＰ１の出力端子に接続されている。

また、ランプ波発生回路２２は、ランプ波信号を発生し、ランプ波信号線ＮＲＥＦ１に出力することができる。基準電圧生成回路２４は、基準電圧を生成し、アンプ基準電圧線ＮＢＩＡＳに出力することができる。電源ノイズ加算回路２３は、電源に重畳された電源ノイズを、基準電圧生成回路２４にて生成された基準電圧に加算することができる。ここで、電源ノイズ加算回路２３の出力端子は、スイッチＳ４を介してアンプ基準電圧線ＮＢＩＡＳに接続されている。なお、電源ノイズ加算回路２３としては、例えば、電源に接続された可変容量を用いることができ、この可変容量の値を図２の寄生容量ＣＦ１、ＣＦ２の値に調整して用いることができる。あるいは、可変容量の代わりに固定容量を用いるようにしてもよい。ここで、電源ノイズ加算回路２３として固定容量を用いた場合、トリミングなどの方法を用いることにより、固定容量の値を図２の寄生容量ＣＦ１、ＣＦ２の値に調整するようにしてもよい。

スイッチング制御回路２１は、読み出し制御線ＮＳ１を介してスイッチＳ１をオン／オフ制御したり、ランプ波制御線ＮＳ２を介してスイッチＳ２をオン／オフ制御したり、リセット制御線ＮＳ３を介してスイッチＳ３をオン／オフ制御したり、電源ノイズ制御線ＮＳ４を介してスイッチＳ４をオン／オフ制御したりすることができる。

図４は、図３のサンプルホールド信号変換回路の各部の信号波形を示すタイミングチャートである。
図４において、図３の画素１５から信号が読み出される場合、垂直信号線ＮＳＩＧが電源線ＤＬに接続されることで、垂直信号線ＮＳＩＧの電位がリセットレベルに移行される。

ここで、垂直信号線ＮＳＩＧの電位がリセットレベルに移行される場合、図３のスイッチング制御回路２１にてスイッチＳ１〜Ｓ４はオフされ、垂直信号線ＮＳＩＧはサンプルホールド信号変換回路１６と切り離される。

そして、サンプルホールド信号変換回路１６にてリセットレベルのサンプリングが行われる場合、スイッチング制御回路２１にてスイッチＳ１、Ｓ３、Ｓ４がオンされる（時刻Ｔ０）。ここで、スイッチＳ１がオンされると、垂直信号線ＮＳＩＧはサンプルホールド信号変換回路１６と接続され、ＮＡ１電圧は垂直信号線ＮＳＩＧの電圧になる（時刻Ｔ１）。また、スイッチＳ３がオンされると、差動増幅器ＡＭＰ１の出力端子が非反転入力端子と短絡され、差動増幅器ＡＭＰ１に負帰還がかかることから、ＮＢ１電圧およびＮＣ１電圧はアンプ基準電圧線ＮＢＩＡＳの電圧になる（時刻Ｔ１）。ここで、時刻Ｔ１では、スイッチＳ４がオンされているため、アンプ基準電圧線ＮＢＩＡＳの電圧は、基準電圧生成回路２４にて生成される基準電圧に電源ノイズが加算された値になる。

次に、スイッチング制御回路２１にてスイッチＳ３がオフされると（時刻Ｔ２）、コンデンサＣＡＰ２は、差動増幅器ＡＭＰ１の出力端子と切り離され、コンデンサＣＡＰ２には、ＮＡ１電圧とＮＢ１電圧との差電圧に対応した電荷が保持される。

ここで、垂直信号線ＮＳＩＧのリセットレベルをＶｒｓｔ、垂直信号線ＮＳＩＧに重畳される電源ノイズをΔＶｎ１とすると、ＮＡ１電圧Ｖｒｓｔ_ｎは、以下の（２）式で与えることができる。
Ｖｒｓｔ_ｎ＝Ｖｒｓｔ＋ΔＶｎ１ ・・・（２）

一方、基準電圧生成回路２４にて生成される基準電圧をＶｂｉａｓ、電源ノイズ加算回路２３から出力される電源ノイズをΔＶｎ１´とすると、ＮＢ１電圧Ｖｂｉａｓ_ｎ１は、以下の（３）式で与えることができる。
Ｖｂｉａｓ_ｎ１＝Ｖｂｉａｓ＋ΔＶｎ１´ ・・・（３）

ここで、画素アレイ１１および電源ノイズ加算回路２３には、同一の電源線ＤＬから電源が供給されているものとすると、時刻Ｔ２において、垂直信号線ＮＳＩＧに重畳される電源ノイズΔＶｎ１と、電源ノイズ加算回路２３から出力される電源ノイズΔＶｎ１´とを一致させることができる。

このため、時刻Ｔ２においてコンデンサＣＡＰ２にかかる差電圧は、電源ノイズΔＶｎ１、ΔＶｎ１´が互いにキャンセルされ、コンデンサＣＡＰ２の容量をＣｐ２とすると、コンデンサＣＡＰ２に保持される電荷Ｑ２は、以下の（４）式で与えることができる。
Ｑ２＝Ｃｐ２（Ｖｒｓｔ_ｎ−Ｖｂｉａｓ_ｎ１）＝（Ｖｒｓｔ−Ｖｂｉａｓ）
・・・（４）

次に、読み出し信号線ＲＤに読み出しパルスが出力されると（時刻Ｔ３）、読み出しトランジスタＭ１がオンする。そして、読み出しトランジスタＭ１がオンすると、フォトダイオードＰＤに蓄積された電荷量に応じた電圧が転送トランジスタＭ４のゲートにかかる。ここで、転送トランジスタＭ４と電流源１７とでソースフォロアが構成されているので、フォトダイオードＰＤに蓄積された電荷量に応じた電圧が転送トランジスタＭ４のゲートにかかると、その電圧に垂直信号線ＮＳＩＧの電圧が追従し、垂直信号線ＮＳＩＧの電圧およびＮＡ１電圧が読み出しレベルに移行される。

そして、垂直信号線ＮＳＩＧの電位が読み出しレベルに移行されると、スイッチング制御回路２１にてスイッチＳ２がオンされる（時刻Ｔ４）。そして、スイッチＳ２がオンされると、コンデンサＣＡＰ１はランプ波信号線ＮＲＥＦ１に接続され、ＮＶ１電圧はランプ波信号線ＮＲＥＦ１のクランプ電圧Ｖｃｌｍｐになる（時刻Ｔ５）。

次に、サンプルホールド信号変換回路１６にて読み出しレベルのサンプリングが行われる場合、スイッチング制御回路２１にてスイッチＳ１、Ｓ４がオフされる（時刻Ｔ６）。そして、スイッチＳ１がオフされると、コンデンサＣＡＰ１、ＣＡＰ２は垂直信号線ＮＳＩＧと切り離される。そして、コンデンサＣＡＰ１が垂直信号線ＮＳＩＧと切り離されると、コンデンサＣＡＰ１には、ＮＲＥＦ１電圧とＮＡ１電圧との差電圧に対応した電荷が保持される。

ここで、垂直信号線ＮＳＩＧの読み出しレベルをＶｒｄ、垂直信号線ＮＳＩＧに重畳される電源ノイズをΔＶｎ２とすると、ＮＡ１電圧Ｖｒｄ_ｎは、以下の（５）式で与えることができる。
Ｖｒｄ_ｎ＝Ｖｒｄ＋ΔＶｎ２ ・・・（５）

この結果、コンデンサＣＡＰ１の容量をＣｐ１とすると、コンデンサＣＡＰ１に保持される電荷Ｑ１は、以下の（６）式で与えることができる。
Ｑ１＝Ｃｐ１（Ｖｃｌｍｐ−Ｖｒｄ_ｎ） ・・・（６）

一方、時刻Ｔ２〜Ｔ６の間に、ＮＡ１電圧は、（Ｖｒｓｔ_ｎ−Ｖｒｄ_ｎ）だけ変化するが、電荷保存則によりコンデンサＣＡＰ２の電荷量は変化しない。この結果、ＮＢ１電圧Ｖｎｂは、ＮＡ１電圧の変化分と同じ値だけ変化し、以下の（８）式で与えることができる。
Ｖｎｂ＝Ｖｂｉａｓ_ｎ１−（Ｖｒｓｔ_ｎ−Ｖｒｄ_ｎ） ・・・（８）

一方、この時に電源ノイズ加算回路２３から出力される電源ノイズをΔＶｎ２´とすると、この時のアンプ基準電圧線ＮＢＩＡＳの電圧Ｖｂｉａｓ_ｎ２は、以下の（９）式で与えることができる。
Ｖｂｉａｓ_ｎ２＝Ｖｂｉａｓ＋ΔＶｎ２´ ・・・（９）

そして、ＮＢ１電圧Ｖｎｂが差動増幅器ＡＭＰ１の反転入力端子に入力され、アンプ基準電圧線ＮＢＩＡＳの電圧Ｖｂｉａｓ_ｎ２が差動増幅器ＡＭＰ１の非反転入力端子に入力されると、これらの電圧の差分が差動増幅器ＡＭＰ１にて増幅され、差動増幅器ＡＭＰ１から出力される。

ここで、差動増幅器ＡＭＰ１から出力されたＮＣ１電圧Ｖｎｃ１は、クリップしていなければ、以下の（１０）式で与えることができる。
Ｖｎｃ１＝Ａ（Ｖｂｉａｓ_ｎ２−（Ｖｂｉａｓ_ｎ１）−（Ｖｒｓｔ_ｎ−Ｖｒｄ_ｎ）
・・・（１０）
ただし、Ａは差動増幅器ＡＭＰ１のゲインである。

ここで、画素アレイ１１および電源ノイズ加算回路２３には、同一の電源線ＤＬから電源が供給されているものとすると、時刻Ｔ６において、垂直信号線ＮＳＩＧに重畳される電源ノイズΔＶｎ２と、電源ノイズ加算回路２３から出力される電源ノイズΔＶｎ２´とを一致させることができる。

このため、時刻Ｔ６において差動増幅器ＡＭＰ１から出力されたＮＣ１電圧Ｖｎｃ１の変化量は、電源ノイズΔＶｎ２、ΔＶｎ２´が互いにキャンセルされ、以下の（１１）式で与えることができる。
Ｖｎｃ１＝Ａ（Ｖｒｓｔ−Ｖｒｄ） ・・・（１１）

ここで、時刻Ｔ６において差動増幅器ＡＭＰ１から出力されたＮＣ１電圧Ｖｎｃ１には、垂直信号線ＮＳＩＧのリセットレベルＶｒｓｔと読み出しレベルＶｒｄは含まれているが、リセットレベルにおける電源ノイズΔＶｎ１と読み出しレベルにおける電源ノイズΔＶｎ２は含まれていない。

次に、サンプルホールド信号変換回路１６による読み出しレベルのサンプリングが終わると、ランプ波発生回路２２にてランプ波信号線ＮＲＥＦ１の電位が一旦降下される（時刻Ｔ７）。ここで、ランプ波信号線ＮＲＥＦ１の電位が降下されると、それに伴なってＮＡ１電圧およびＮＢ１電圧も降下される。

次に、ランプ波発生回路２２にてランプ波信号線ＮＲＥＦ１の電位が一旦降下させた後、ランプ波信号線ＮＲＥＦ１の電位を一定の割合で上昇させる（時刻Ｔ８）。そして、ランプ波信号線ＮＲＥＦ１の電位を一定の割合で上昇させると、ランプ波信号線ＮＲＥＦ１の電位がクランプ電圧に等しくなる（時刻Ｔ９）。この時、ＮＢ１電圧Ｖｎｂは、以下の（１２）式で与えることができる。
Ｖｎｂ＝Ｖｂｉａｓ_ｎ−（Ｖｒｓｔ_ｎ−Ｖｒｄ_ｎ） ・・・（１２）

そして、ランプ波信号線ＮＲＥＦ１の電位を一定の割合でさらに上昇させ、ＮＢ１電圧Ｖｎｂが、アンプ基準電圧線ＮＢＩＡＳの電圧Ｖｂｉａｓ_ｎ２に等しくなると、ＮＣ１電圧が反転する（時刻Ｔ１０）。この時、電荷保存則によりコンデンサＣＡＰ２の電荷量は変化しないため、ランプ波信号線ＮＲＥＦ１の電圧Ｖｒｅｆ_ｔ１０は、以下の（１３）式で与えることができる。
Ｖｒｅｆ_ｔ１０＝Ｖｃｌｍｐ＋Ｖｂｉａｓ_ｎ２
−（Ｖｂｉａｓ_ｎ１−（Ｖｒｓｔ_ｎ−Ｖｒｄ_ｎ））
＝Ｖｃｌｍｐ＋（Ｖｒｓｔ_ｎ−Ｖｒｄ_ｎ） ・・・（１３）

ここで、Ｔ／Ｄ変換器２５において、時刻Ｔ９〜時刻Ｔ１０までのクロックがカウントされ、（Ｖｒｓｔ_ｎ−Ｖｒｄ）の値がデジタルデータに変換される。

これにより、リセットレベルのサンプリングおよび読み出しレベルのサンプリングをサンプルホールド信号変換回路１６にて行わせつつ、信号成分に重畳される電源ノイズΔＶｎ１、ΔＶｎ２を除去することが可能となる。

このため、差動増幅器ＡＭＰ１から出力された信号成分の加算平均化処理を行うことなく、信号成分に重畳される電源ノイズΔＶｎ１、ΔＶｎ２を除去することが可能となり、処理にかかる時間を抑制しつつ、画質を向上させることができる。

（第２実施形態）
図５は、本発明の第２実施形態に係るサンプルホールド信号変換回路に適用された電源ノイズ除去回路の概略構成を示すブロック図である。
図５において、この電源ノイズ除去回路には、図３の電源ノイズ加算回路２３の代わりに電源ノイズ加算回路２３´が設けられるとともに、レジスタ２６が別途設けられている。ここで、電源ノイズ加算回路２３´には、可変容量ＣＨ１、ＣＨ２が設けられている。そして、可変容量ＣＨ１の一端は電源に接続されるとともに、可変容量ＣＨ２の一端はグランドに接続されている。また、可変容量ＣＨ１の他端は、スイッチＳ４を介してアンプ基準電圧線ＮＢＩＡＳに接続され、可変容量ＣＨ２の他端は、アンプ基準電圧線ＮＢＩＡＳに接続されている。

また、レジスタ２６は、容量選択線ＮＲ１〈ｋ−１：０〉を介して可変容量ＣＨ１の値を選択するとともに、容量選択線ＮＲ２〈ｋ−１：０〉を介して可変容量ＣＨ２の値を選択することができる。

図６は、図５の電源ノイズ加算回路の回路構成の一例を示す図、図７は、レジスタによる可変コンデンサの容量制御方法を示す図である。
図６において、可変容量ＣＨ１には、コンデンサＣ_０〜Ｃ_ｋ−１が設けられ、可変容量ＣＨ２には、コンデンサＣ_０´〜Ｃ_ｋ−１´が設けられている。そして、コンデンサＣ_０〜Ｃ_ｋ−１の一端は電源に接続されるとともに、コンデンサＣ_０´〜Ｃ_ｋ−１´の一端はグランドに接続されている。また、コンデンサＣ_０〜Ｃ_ｋ−１の他端は、スイッチＳＷ_０〜ＳＷ_ｋ−１をそれぞれ介した上で、さらにスイッチＳ４を介してアンプ基準電圧線ＮＢＩＡＳに接続され、コンデンサＣ_０´〜Ｃ_ｋ−１´の他端は、スイッチＳＷ_０´〜ＳＷ_ｋ−１´をそれぞれ介してアンプ基準電圧線ＮＢＩＡＳに接続されている。

また、レジスタ２６には、０〜２^ｋ−１のいずれかの値を設定することができる。そして、図７に示すように、レジスタ２６に設定された値に応じて、スイッチＳＷ_０〜ＳＷ_ｋ−１、ＳＷ_０´〜ＳＷ_ｋ−１´がそれぞれオンまたはオフされることで、コンデンサＣ_０〜Ｃ_ｋ−１、Ｃ_０´〜Ｃ_ｋ−１´がアンプ基準電圧線ＮＢＩＡＳに接続され、アンプ基準電圧線ＮＢＩＡＳに付加される容量を変化させることができる。ここで、レジスタ２６の値は、可変容量ＣＨ１、ＣＨ２の値が、図２の寄生容量ＣＦ１、ＣＦ２に一致するように設定することが好ましい。

なお、図５の電源ノイズ除去回路は、図４のタイミングチャートに従って動作することができる。ここで、画素１５のゲインをａとすると、垂直信号線ＮＳＩＧに出力される電源ノイズは、リセットレベルのサンプリング時はα＊ΔＶｎ１、電荷読出しレベルのサンプリング時はα＊ΔＶｎ２となる。

一方、同時刻でのアンプ基準電圧線ＮＢＩＡＳの電源ノイズは、電源ノイズ加算回路２３´のゲインをβとすると、β＊ΔＶｎ１、β＊ΔＶｎ２となる。

この結果、図４の時刻Ｔ１０でのランプ波信号線ＮＲＥＦ１の電圧Ｖｒｅｆ＿ｔ１０は、以下の（１４）式で与えることができる。
Ｖｒｅｆ＿ｔ１０＝Ｖｃｌｍｐ＋Ｖｂｉａｓ_２
−（Ｖｂｉａｓ_ｎ１−（Ｖｒｓｔ_ｎ−Ｖｒｄ_ｎ））
＝Ｖｃｌａｍｐ＋（Ｖｒｓｔ−Ｖｒｄ）＋（β−α）＊ΔＶｎ２−（β−α）＊ΔＶｎ１
・・・（１４）

そして、β＝αとなるように電源ノイズ加算回路２３´のゲインβを設定すると、ランプ波信号線ＮＲＥＦ１の電圧Ｖｒｅｆ＿ｔ１０は、以下の（１５）式で与えることができ、電源ノイズΔＶｎ１、ΔＶｎ２を除去することができる。
Ｖｒｅｆ＿ｔ１０＝Ｖｃｌｍｐ＋（Ｖｒｓｔ−Ｖｒｄ） ・・・（１５）

ここで、レジスタ２６の値を変えることで、可変容量ＣＨ１、ＣＨ２の値を変化させることができる。このため、図２の寄生容量ＣＦ１、ＣＦ２がばらつく場合においても、リセットレベルのサンプリングおよび読み出しレベルのサンプリングをサンプルホールド信号変換回路１６にて行わせつつ、信号成分に重畳される電源ノイズΔＶｎ１、ΔＶｎ２を除去することが可能となる。

（第３実施形態）
図８は、本発明の第３実施形態に係るサンプルホールド信号変換回路に適用された電源ノイズ除去回路の概略構成を示すブロック図である。
図８において、この電源ノイズ除去回路には、図５の電源ノイズ加算回路２３´の代わりに電源ノイズ加算回路２３´´が設けられている。ここで、電源ノイズ加算回路２３´´には、電源ノイズ加算回路２３´の構成に加え、バッファ２７が別途設けられている。そして、バッファ２７は、可変容量ＣＨ２と差動増幅器ＡＭＰ１との間に挿入されている。

図９は、図８の電源ノイズ加算回路の回路構成の一例を示す図である。
図９において、図８の電源ノイズ加算回路２３´´には、図６の構成に加えバッファ２７が設けられている。そして、バッファ２７は、スイッチＳＷ_ｋ−１´と図８の差動増幅器ＡＭＰ１との間に挿入されている。

なお、図８の電源ノイズ除去回路は、図４のタイミングチャートに従って動作することができる。そして、画素１５のゲインをα、電源ノイズ加算回路２３´´のゲインをβとし、β＝αとなるように、ゲインβを設定すると、図４の時刻Ｔ１０のランプ波信号線ＮＲＥＦ１の電圧Ｖｒｅｆ＿ｔ１０は、（１５）式で与えることができ、電源ノイズΔＶｎ１、ΔＶｎ２を除去することができる。

ここで、可変容量ＣＨ２と差動増幅器ＡＭＰ１との間にバッファ２７を挿入することにより、電源ノイズ加算回路２３´´がアンプ基準電圧線ＮＢＩＡＳの寄生容量の影響を受けないようにすることができる。このため、アンプ基準電圧線ＮＢＩＡＳに多数の差動増幅器ＡＭＰ１が並列に接続されている場合においても、電源ノイズ加算回路２３´´から出力される電源ノイズの精度を一定に保つことができる。

（第４実施形態）
図１０は、本発明の第４実施形態に係る信号変換回路に適用された電源ノイズ除去回路の概略構成を示すブロック図である。
図１０において、このＣＭＯＳイメージセンサには、図１のサンプルホールド信号変換回路群１３の代わりに信号変換回路群３１が設けられている。そして、信号変換回路群３１には、画素１５が配列された列ごとに、信号変換回路３２が設けられている。ここで、信号変換回路３２は、垂直信号線ＮＳＩＧを介して各画素１５に列ごとに接続されている。そして、信号変換回路３２は、各画素１５から読み出された信号の検出処理を行うことができる。

そして、電源ノイズ除去回路には、信号変換回路３２、スイッチング制御回路３５、電源ノイズ加算回路３３および基準電圧生成回路３４が設けられている。なお、スイッチング制御回路３５、電源ノイズ加算回路３３および基準電圧生成回路３４は、信号変換回路群３１に含まれる全ての信号変換回路３２に共通に用いることができる。

ここで、信号変換回路３２には、スイッチＳ１１、コンデンサＣＡＰ１１、ＣＡＰ１２および差動増幅器ＡＭＰ１１が設けられている。そして、コンデンサＣＡＰ１１の一端は、垂直信号線ＮＳＩＧに接続されている。また、コンデンサＣＡＰ１１の他端は、差動増幅器ＡＭＰ１１の反転入力端子に接続されている。また、差動増幅器ＡＭＰ１１の非反転入力端子は、アンプ基準電圧線ＮＢＩＡＳに接続され、差動増幅器ＡＭＰ１１の出力端子は、コンデンサＣＡＰ１２を介して差動増幅器ＡＭＰ１１の反転入力端子に接続されている。また、コンデンサＣＡＰ１２には、スイッチＳ１１が並列に接続されている。

また、基準電圧生成回路３４は、基準電圧を生成し、アンプ基準電圧線ＮＢＩＡＳに出力することができる。電源ノイズ加算回路３３は、電源に重畳された電源ノイズを、基準電圧生成回路３４にて生成された基準電圧に加算することができる。ここで、電源ノイズ加算回路３３の出力端子は、アンプ基準電圧線ＮＢＩＡＳに接続されている。なお、電源ノイズ加算回路３３としては、例えば、電源に接続された可変容量を用いることができ、この可変容量の値を図２の寄生容量ＣＦ１、ＣＦ２の値に調整して用いることができる。あるいは、可変容量の代わりに固定容量を用いるようにしてもよい。スイッチング制御回路３５は、リセット制御線ＮＳ１３を介してスイッチＳ１１をオン／オフ制御することができる。

図１１は、図１０の信号変換回路の各部の信号波形を示すタイミングチャートである。
図１１において、図１０の画素１５から信号が読み出される場合、垂直信号線ＮＳＩＧが電源線ＤＬに接続されることで、垂直信号線ＮＳＩＧの電位がリセットレベルに移行される。ここで、垂直信号線ＮＳＩＧの電位がリセットレベルに移行される場合、図１０のスイッチング制御回路３５にてスイッチＳ１１はオフされる。

そして、垂直信号線ＮＳＩＧの電位がリセットレベルに移行されると、スイッチング制御回路３５にてスイッチＳ１１はオンされる。ここで、スイッチＳ１１がオンされると、差動増幅器ＡＭＰ１１の出力端子が非反転入力端子と短絡され、差動増幅器ＡＭＰ１１に負帰還がかかることから、ＮＢ２電圧およびＮＣ２電圧はアンプ基準電圧線ＮＢＩＡＳの電圧になる（時刻Ｔ１１）。そして、アンプ基準電圧線ＮＢＩＡＳには電源ノイズ加算回路３３が接続されているため、アンプ基準電圧線ＮＢＩＡＳの電圧は、基準電圧生成回路３４にて生成される基準電圧に電源ノイズが加算された値になる。

次に、スイッチング制御回路３５にてスイッチＳ１１がオフされると（時刻Ｔ１２）、差動増幅器ＡＭＰ１１の出力端子がコンデンサＣＡＰ１２を介して非反転入力端子と接続され、この時のアンプ基準電圧線ＮＢＩＡＳの電圧とＮＢ２電圧との差分に応じた電圧が差動増幅器ＡＭＰ１１から出力される。

ここで、時刻Ｔ１２おいて、垂直信号線ＮＳＩＧのリセットレベルをＶｒｓｔ、垂直信号線ＮＳＩＧに重畳される電源ノイズをΔＶｎ１とすると、垂直信号線ＮＳＩＧの電圧Ｖｒｓｔ_ｎは、以下の（１６）式で与えることができる。
Ｖｒｓｔ_ｎ＝Ｖｒｓｔ＋ΔＶｎ１ ・・・（１６）

一方、時刻Ｔ１２おいて、基準電圧生成回路３４にて生成される基準電圧をＶｂｉａｓ、電源ノイズ加算回路３３から出力される電源ノイズをａΔＶｎ１とすると、アンプ基準電圧線ＮＢＩＡＳの電圧Ｖｂｉａｓ_ｎ１は、以下の（１７）式で与えることができる。
Ｖｂｉａｓ_ｎ１＝Ｖｂｉａｓ＋ａΔＶｎ１ ・・・（１７）

一方、差動増幅器ＡＭＰ１１は、コンデンサＣＡＰ１２を介して負帰還がかかっているため、ＮＢ２電圧Ｖｎｂは、アンプ基準電圧線ＮＢＩＡＳの電圧Ｖｂｉａｓ_ｎ１に等しくなる。

この時、差動増幅器ＡＭＰ１１から出力されるＮＣ２電圧をＶｎｃ１、コンデンサＣＡＰ１１、ＣＡＰ１２の容量をそれぞれＣｐ１、Ｃｐ２とすると、電荷保存則により以下の（１８）式が成り立つ。
Ｃｐ１（Ｖｒｓｔ_ｎ−Ｖｂｉａｓ_ｎ１）＝Ｃｐ２（Ｖｂｉａｓ_ｎ１−Ｖｎｃ１）
・・・（１８）

この結果、時刻Ｔ１２おいて、差動増幅器ＡＭＰ１１から出力されるＮＣ２電圧Ｖｎｃ１は、以下の（１９）式で与えることができる。
Ｖｎｃ１＝Ｖｂｉａｓ＋Ｃｐ１／Ｃｐ２＊（Ｖｂｉａｓ−Ｖｒｓｔ）
＋｛ａ＋Ｃｐ１／Ｃｐ２＊（ａ−１）｝＊ΔＶｎ１ ・・・（１９）

ここで、以下の（２０）式または（２１）式を満たすようにゲインａを設定することにより、リセットレベルにおける電源ノイズΔＶｎ１を除去することができる。
ａ＋Ｃｐ１／Ｃｐ２＊（ａ−１）＝０ ・・・（２０）
ａ＝Ｃｐ１／（Ｃｐ１＋Ｃｐ２） ・・・（２１）

次に、読み出し信号線ＲＤに読み出しパルスが出力されると（時刻Ｔ１３）、図２の読み出しトランジスタＭ１がオンする。そして、読み出しトランジスタＭ１がオンすると、フォトダイオードＰＤに蓄積された電荷量に応じた電圧が転送トランジスタＭ４のゲートにかかる。ここで、転送トランジスタＭ４と電流源１７とでソースフォロアが構成されているので、フォトダイオードＰＤに蓄積された電荷量に応じた電圧が転送トランジスタＭ４のゲートにかかると、その電圧に垂直信号線ＮＳＩＧの電圧が追従し、垂直信号線ＮＳＩＧの電圧が読み出しレベルに移行される（時刻Ｔ１４）。

そして、垂直信号線ＮＳＩＧの電位が読み出しレベルに移行されると、この時のアンプ基準電圧線ＮＢＩＡＳの電圧とＮＢ２電圧との差分に応じた電圧が差動増幅器ＡＭＰ１１から出力される。

ここで、時刻Ｔ１４おいて、垂直信号線ＮＳＩＧの読み出しレベルをＶｒｄ、垂直信号線ＮＳＩＧに重畳される電源ノイズをΔＶｎ２とすると、垂直信号線ＮＳＩＧの電圧Ｖｒｄ_ｎは、以下の（２２）式で与えることができる。
Ｖｒｓｔ_ｎ＝Ｖｒｓｔ＋ΔＶｎ１ ・・・（２２）

一方、時刻Ｔ１４おいて、基準電圧生成回路３４にて生成される基準電圧をＶｂｉａｓ、電源ノイズ加算回路３３から出力される電源ノイズをａΔＶｎ２とすると、アンプ基準電圧線ＮＢＩＡＳの電圧Ｖｂｉａｓ_ｎ２は、以下の（２３）式で与えることができる。
Ｖｂｉａｓ_ｎ１＝Ｖｂｉａｓ＋ａΔＶｎ１ ・・・（２３）

一方、差動増幅器ＡＭＰ１１は、コンデンサＣＡＰ１２を介して負帰還がかかっているため、ＮＢ２電圧Ｖｎｂは、アンプ基準電圧線ＮＢＩＡＳの電圧Ｖｂｉａｓ_ｎ２に等しくなる。

この結果、時刻Ｔ１４おいて、差動増幅器ＡＭＰ１１から出力されるＮＣ２電圧Ｖｎｃ２は、以下の（２４）式で与えることができる。
Ｖｎｃ２＝Ｖｂｉａｓ＋Ｃｐ１／Ｃｐ２＊（Ｖｂｉａｓ−Ｖｒｓｔ）
＋｛ａ＋Ｃｐ１／Ｃｐ２＊（ａ−１）｝＊ΔＶｎ２ ・・・（２４）

ここで、上記の（２１）式を満たすようにゲインａを設定すると、読み出しレベルにおける電源ノイズΔＶｎ２を除去することができる。

これにより、リセットレベルのサンプリングおよび読み出しレベルのサンプリングを信号変換回路３２にて行わせることなく、信号成分に重畳される電源ノイズΔＶｎ１、ΔＶｎ２を除去することが可能となり、処理にかかる時間を抑制しつつ、画質を向上させることができる。

（第５実施形態）
図１２は、本発明の第５実施形態に係る信号変換回路に適用された電源ノイズ除去回路の概略構成を示すブロック図である。
図１２において、この電源ノイズ除去回路には、図１０の電源ノイズ加算回路３３の代わりに電源ノイズ加算回路３３´が設けられるとともに、レジスタ３６が別途設けられている。ここで、電源ノイズ加算回路３３´には、可変容量ＣＨ１１、ＣＨ１２が設けられている。そして、可変容量ＣＨ１１の一端は電源に接続されるとともに、可変容量ＣＨ１２の一端はグランドに接続されている。また、可変容量ＣＨ１１の他端および可変容量ＣＨ１２の他端は、アンプ基準電圧線ＮＢＩＡＳに接続されている。

また、レジスタ３６は、容量選択線ＮＲ１〈ｋ−１：０〉を介して可変容量ＣＨ１１の値を選択するとともに、容量選択線ＮＲ２〈ｋ−１：０〉を介して可変容量ＣＨ１２の値を選択することができる。

図１３は、図１２の電源ノイズ加算回路の回路構成の一例を示す図である。
図１３において、可変容量ＣＨ１１には、コンデンサＣ_０〜Ｃ_ｋ−１が設けられ、可変容量ＣＨ１２には、コンデンサＣ_０´〜Ｃ_ｋ−１´が設けられている。そして、コンデンサＣ_０〜Ｃ_ｋ−１の一端は電源に接続されるとともに、コンデンサＣ_０´〜Ｃ_ｋ−１´の一端はグランドに接続されている。また、コンデンサＣ_０〜Ｃ_ｋ−１の他端は、スイッチＳＷ_０〜ＳＷ_ｋ−１をそれぞれ介してアンプ基準電圧線ＮＢＩＡＳに接続され、コンデンサＣ_０´〜Ｃ_ｋ−１´の他端は、スイッチＳＷ_０´〜ＳＷ_ｋ−１´をそれぞれ介してアンプ基準電圧線ＮＢＩＡＳに接続されている。

また、レジスタ３６には、０〜２^ｋ−１のいずれかの値を設定することができる。そして、図７に示すように、レジスタ３６に設定された値に応じて、スイッチＳＷ_０〜ＳＷ_ｋ−１、ＳＷ_０´〜ＳＷ_ｋ−１´がそれぞれオンまたはオフされることで、コンデンサＣ_０〜Ｃ_ｋ−１、Ｃ_０´〜Ｃ_ｋ−１´がアンプ基準電圧線ＮＢＩＡＳに接続され、アンプ基準電圧線ＮＢＩＡＳに付加される容量を変化させることができる。なお、レジスタ３６の値は、可変容量ＣＨ１１、ＣＨ１２の値が、図２の寄生容量ＣＦ１、ＣＦ２に一致するように設定することが好ましい。

なお、図１２の電源ノイズ除去回路は、図１１のタイミングチャートに従って動作することができる。ここで、図１１の時刻Ｔ１２において、垂直信号線ＮＳＩＧに出力されるリセットレベルをＶｒｓｔ、電源ノイズへの画素１５のゲインをα、電源ノイズをα＊ΔＶｎ１とすると、垂直信号線ＮＳＩＧの電圧Ｖｒｓｔ＿ｎは、以下の（２５）式で与えることができる。
Ｖｒｓｔ＿ｎ＝Ｖｒｓｔ＋α＊ΔＶｎ１ ・・・（２５）

また、アンプ基準電圧線ＮＢＩＡＳには、電源ノイズΔＶｎ１のβ倍が電源ノイズ加算回路３３´から出力される。ただし、βは、電源ノイズ加算回路３３´のゲインである。このため、基準電圧生成回路３４にて生成された基準電圧をＶｂｉａｓとすると、アンプ基準電圧線ＮＢＩＡＳの電圧Ｖｂｉａｓ＿ｎ１は、以下の（２６）式で与えることができる。
Ｖｂｉａｓ＿ｎ１＝Ｖｂｉａｓ＋β＊ΔＶｎ１ ・・・（２６）

また、差動増幅器ＡＭＰ１１は、コンデンサＣＡＰ１２を介して負帰還がかかるため、ＮＢ２電圧Ｖｎｂは、アンプ基準電圧線ＮＢＩＡＳの電圧Ｖｂｉａｓ＿ｎ１と等しくなる。

この時、ＮＣ２電圧をＶｎｃ１、コンデンサＣＡＰ１１、ＣＡＰ１２の容量をそれぞれＣｐ１、Ｃｐ２とすると、電荷保存則より電荷保存則により以下の（２７）式が成り立つ。
Ｃｐ１（Ｖｒｓｔ_ｎ−Ｖｂｉａｓ_ｎ１）＝Ｃｐ２（Ｖｂｉａｓ_ｎ１−Ｖｎｃ１）

この結果、時刻Ｔ１２おいて、ＮＣ２電圧Ｖｎｃ１は、以下の（２７）式で与えることができる。
Ｖｎｃ１＝Ｖｂｉａｓ＋Ｃｐ１／Ｃｐ２＊（Ｖｂｉａｓ−Ｖｒｓｔ）
＋｛β＋Ｃｐ１／Ｃｐ２＊（β−α）｝＊ΔＶｎ１ ・・・（２７）

ここで、以下の（２８）式または（２９）式を満たすようにゲインβを設定することにより、（２７）式は（３０）式に変形することができ、リセットレベルにおける電源ノイズΔＶｎ１を除去することができる。
β＋Ｃｐ１／Ｃｐ２＊（β−α）＝０ ・・・（２８）
β＝Ｃｐ１／（Ｃｐ１＋Ｃｐ２）＊α ・・・（２９）
Ｖｎｃ１＝Ｖｂｉａｓ＋Ｃｐ１／Ｃｐ２＊（Ｖｂｉａｓ−Ｖｒｓｔ） ・・・（３０）

次に、図１１の時刻Ｔ４において、垂直信号線ＮＳＩＧに出力される読み出しレベルをＶｒｄ、電源ノイズをα＊ΔＶｎ２とすると、ＮＣ２電圧Ｖｎｃ２は、以下の（３１）式で与えることができる。
Ｖｎｃ２＝Ｖｂｉａｓ＋Ｃｐ１／Ｃｐ２＊（Ｖｂｉａｓ−Ｖｒｄ）
＋｛β＋Ｃｐ１／Ｃｐ２＊（β−α）｝＊ΔＶｎ２ ・・・（３１）

ここで、（２８）式を満たすようにゲインβを設定することにより、（３１）式は（３２）式に変形することができ、読み出しレベルにおける電源ノイズΔＶｎ２を除去することができる。
Ｖｎｃ２＝Ｖｂｉａｓ＋Ｃｐ１／Ｃｐ２＊Ｖｂｉａｓ−Ｖｒｄ） ・・・（３２）

ここで、レジスタ３６の値を変えることで、可変容量ＣＨ１１、ＣＨ１２の値を変化させることができる。このため、図２の寄生容量ＣＦ１、ＣＦ２がばらつく場合においても、リセットレベルのサンプリングおよび読み出しレベルのサンプリングを信号変換回路３２に行わせることなく、信号成分に重畳される電源ノイズΔＶｎ１、ΔＶｎ２を除去することが可能となる。

（第６実施形態）
図１４は、本発明の第６実施形態に係る信号変換回路に適用された電源ノイズ除去回路の概略構成を示すブロック図である。
図１４において、この電源ノイズ除去回路には、図１２の電源ノイズ加算回路３３´の代わりに電源ノイズ加算回路３３´´が設けられている。ここで、電源ノイズ加算回路３３´´には、電源ノイズ加算回路３３´の構成に加え、バッファ３７が別途設けられている。そして、バッファ３７は、可変容量ＣＨ１２と差動増幅器ＡＭＰ１１との間に挿入されている。

図１５は、図１４の電源ノイズ加算回路の回路構成の一例を示す図である。
図１５において、図１４の電源ノイズ加算回路３３´´には、図１３の構成に加えバッファ３７が設けられている。そして、バッファ３７は、スイッチＳＷ_ｋ−１´と図１４の差動増幅器ＡＭＰ１１との間に挿入されている。

なお、図１４の電源ノイズ除去回路は、図１１のタイミングチャートに従って動作することができる。そして、電源ノイズへの画素１５のゲインをα、電源ノイズ加算回路３３´´のゲインをβとする。また、図１１の時刻Ｔ１２において、垂直信号線ＮＳＩＧに出力されるリセットレベルをＶｒｓｔ、電源ノイズをα＊ΔＶｎ１、アンプ基準電圧線ＮＢＩＡＳの電圧をＶｂｉａｓ＋β＊ΔＶｎ１、コンデンサＣＡＰ１１、ＣＡＰ１２の容量をそれぞれＣｐ１、Ｃｐ２とすると、ＮＣ２電圧Ｖｎｃ１は、（２７）式で与えることができる。

ここで、（２８）式を満たすようにゲインβを設定することにより、（２７）式は（３０）式に変形することができ、リセットレベルにおける電源ノイズΔＶｎ２を除去することができる。

次に、図１１の時刻Ｔ４において、垂直信号線ＮＳＩＧに出力される読み出しレベルをＶｒｄ、電源ノイズをα＊ΔＶｎ２とすると、ＮＣ２電圧Ｖｎｃ２は、（３１）式で与えることができる。

そして、（２８）式を満たすようにゲインβを設定することにより、（３１）式は（３２）式に変形することができ、読み出しレベルにおける電源ノイズΔＶｎ２を除去することができる。

ここで、可変容量ＣＨ２２と差動増幅器ＡＭＰ１１との間にバッファ３７を挿入することにより、電源ノイズ加算回路３３´´がアンプ基準電圧線ＮＢＩＡＳの寄生容量の影響を受けないようにすることができる。このため、アンプ基準電圧線ＮＢＩＡＳに多数の差動増幅器ＡＭＰ１１が並列に接続されている場合においても、電源ノイズ加算回路３３´´から出力される電源ノイズの精度を一定に保つことができる。

（第７実施形態）
図１６は、本発明の第７実施形態に係るサンプルホールド信号変換回路に適用された電源ノイズ除去回路の概略構成を示すブロック図である。
図１６において、このＣＭＯＳイメージセンサには、図１のサンプルホールド信号変換回路群１３の代わりに信号変換回路群４１が設けられている。そして、信号変換回路群４１には、画素１５が配列された列ごとに、信号変換回路４２が設けられている。ここで、信号変換回路４２は、垂直信号線ＮＳＩＧを介して各画素１５に列ごとに接続されている。そして、信号変換回路４２は、各画素１５から読み出された信号の検出処理を行うことができる。

そして、電源ノイズ除去回路には、信号変換回路４２、スイッチング制御回路４５、ランプ波発生回路４４および電源ノイズ加算回路４３が設けられている。なお、スイッチング制御回路４５、ランプ波発生回路４４および電源ノイズ加算回路４３は、信号変換回路群４１に含まれる全ての信号変換回路４２に共通に用いることができる。

ここで、信号変換回路４２には、スイッチＳ２１、Ｓ２２、コンデンサＣＡＰ２１、ＣＡＰ２２、差動増幅器ＡＭＰ２１、インバータＩＮＶおよびカウンタＣＮが設けられている。なお、カウンタＣＮとしては、例えば、アップダウンカウンタを用いることができる。

そして、コンデンサＣＡＰ２１の一端は、垂直信号線ＮＳＩＧに接続されている。また、コンデンサＣＡＰ２１の他端は、差動増幅器ＡＭＰ２１の反転入力端子に接続されている。また、差動増幅器ＡＭＰ２１の非反転入力端子は、ランプ波信号線ＮＲＥＦ３に接続されている。また、差動増幅器ＡＭＰ２１の出力端子は、コンデンサＣＡＰ２２およびインバータＩＮＶを順次介してカウンタＣＮに接続されている。また、差動増幅器ＡＭＰ２１の出力端子は、スイッチＳ２１を介して差動増幅器ＡＭＰ２１の反転入力端子に接続されている。インバータＩＮＶの出力端子は、スイッチＳ２２を介してインバータＩＮＶの入力端子に接続されている。

また、ランプ波発生回路４４は、ランプ波信号を発生し、ランプ波信号線ＮＲＥＦ３に出力することができる。電源ノイズ加算回路４３は、電源に重畳された電源ノイズを、ランプ波発生回路４４にて発生されたランプ波信号に加算することができる。なお、電源ノイズ加算回路４３としては、例えば、電源に接続された可変容量を用いることができ、この可変容量の値を図２の寄生容量ＣＦ１、ＣＦ２の値に調整して用いることができる。なお、可変容量の代わりに固定容量を用いるようにしてもよい。

スイッチング制御回路４５は、リセット制御線ＮＳ２１を介してスイッチＳ２１をオン／オフ制御し、リセット制御線ＮＳ２２を介してスイッチＳ２２をオン／オフ制御することができる。

図１７は、図１６の信号変換回路の各部の信号波形を示すタイミングチャートである。
図１７において、図１６の画素１５から信号が読み出される場合、垂直信号線ＮＳＩＧが電源線ＤＬに接続されることで、垂直信号線ＮＳＩＧの電位がリセットレベルに移行される。ここで、垂直信号線ＮＳＩＧの電位がリセットレベルに移行される場合、図１６のスイッチング制御回路４５にてスイッチＳ２１、Ｓ２２はオフされる。

そして、垂直信号線ＮＳＩＧの電位がリセットレベルに移行されると、スイッチング制御回路４５にてスイッチＳ２１、Ｓ２２はオンされる。ここで、スイッチＳ２１がオンされると、差動増幅器ＡＭＰ２１の出力端子が非反転入力端子と短絡され、差動増幅器ＡＭＰ２１に負帰還がかかることから、ＮＡ３電圧およびＮＢ３電圧はランプ波信号線ＮＲＥＦ３の電圧になる（時刻Ｔ２１）。

また、コンデンサＣＡＰ２１には、ＮＡ３電圧と垂直信号線ＮＳＩＧの電圧との差電圧に対応した電荷が保持される。ここで、時刻Ｔ２１においては、ＮＡ３電圧は、ランプ波信号線ＮＲＥＦ３の電圧と等しい。このため、時刻Ｔ２１におけるランプ波信号線ＮＲＥＦ３のクランプ電圧をＶｃｌｍｐ、垂直信号線ＮＳＩＧのリセットレベルをＶｒｓｔ、コンデンサＣＡＰ２１の容量をＣｐ１とすると、コンデンサＣＡＰ２１に保持される電荷Ｑ３は、以下の（３３）式で与えることができる。
Ｑ３＝Ｃｐ１（Ｖｒｓｔ−Ｖｃｌｍｐ） ・・・（３３）

また、スイッチＳ２２がオンされると、インバータＩＮＶの出力端子は入力端子と短絡され、ＮＣ３電圧およびＮＤ３電圧は回路閾値Ｖｔ１になる。
次に、スイッチング制御回路４５にてスイッチＳ２１、Ｓ２２がオフされるとともに（時刻Ｔ２２）、ランプ波発生回路４４にてランプ波信号線ＮＲＥＦ３の電圧がクランプ電圧Ｖｃｌｍｐから基準電圧に持ち上げられる。そして、スイッチング制御回路４５にてスイッチＳ２１がオフされると、ランプ波信号線ＮＲＥＦ３の電圧とＮＡ３電圧との差分に応じた電圧が差動増幅器ＡＭＰ２１から出力される。

そして、信号変換回路４２にてリセットレベルのデジタルサンプリングが行われる場合、時間に比例して電圧が小さくなるランプ波信号がランプ波発生回路４４からランプ波信号線ＮＲＥＦ３に出力される（時刻Ｔ２３〜Ｔ２５）。ここで、ランプ波発生回路４４には電源ノイズ加算回路４３が接続されているため、ランプ波信号線ＮＲＥＦ３の電圧は、ランプ波発生回路４４にて発生されるランプ波信号に電源ノイズが加算された値になる。

ここで、時刻Ｔ２３〜Ｔ２５おいて、ランプ波発生回路４４にて発生されるランプ波信号の電圧をＶｒｅｆ１、ランプ波信号に重畳される電源ノイズをΔＶｎ１とすると、ランプ波信号線ＮＲＥＦ３の電圧は、Ｖｒｅｆ１＋ΔＶｎ１となる。一方、電荷保存則によりＮＡ３電圧は、Ｖｃｌｍｐ＋ΔＶｎ１となる。

この結果、差動増幅器ＡＭＰ２１から出力されるＮＢ３電圧Ｖｎｂ１は、差動増幅器ＡＭＰ２１のゲインをＡとすると、以下の（３４）式で与えることができ、リセットレベルにおける電源ノイズΔＶｎ１を除去することができる。
Ｖｎｂ１＝Ａ＊｛Ｖｒｅｆ１＋ΔＶｎ１−（Ｖｃｌｍｐ＋ΔＶｎ１）｝
＝Ａ＊（Ｖｒｅｆ１−Ｖｃｌｍｐ） ・・・（３４）

そして、差動増幅器ＡＭＰ２１から出力されたＮＢ３電圧Ｖｎｂ１は、インバータＩＮＶを介してカウンタＣＮに入力され、カウンタＣＮにてカウントダウンされることにより、リセットレベルのデジタルサンプリングが行われる。ここで、Ｖｒｅｆ１＜Ｖｃｌｍｐになると、差動増幅器ＡＭＰ２１から出力されるＮＢ３電圧Ｖｎｂ１が反転し（時刻Ｔ２４）、カウンタＣＮにてカウントダウンが停止される。なお、ＮＣ３電圧およびＮＤ３電圧には電源ノイズの影響はないため、カウンタＣＮによりカウント値に電源ノイズΔＶｎ１の影響が及ぶことはない。

そして、リセットレベルのデジタルサンプリングが完了すると、ランプ波発生回路４４にてランプ波信号線ＮＲＥＦ３の電圧が基準電圧に持ち上げられる（時刻Ｔ２５）。

次に、読み出し信号線ＲＤに読み出しパルスが出力されると（時刻Ｔ２６）、図２の読み出しトランジスタＭ１がオンする。そして、読み出しトランジスタＭ１がオンすると、フォトダイオードＰＤに蓄積された電荷量に応じた電圧が転送トランジスタＭ４のゲートにかかる。ここで、転送トランジスタＭ４と電流源１７とでソースフォロアが構成されているので、フォトダイオードＰＤに蓄積された電荷量に応じた電圧が転送トランジスタＭ４のゲートにかかると、その電圧に垂直信号線ＮＳＩＧの電圧が追従し、垂直信号線ＮＳＩＧの電圧が読み出しレベルに移行される（時刻Ｔ２７）。

そして、信号変換回路４２にて読み出しレベルのデジタルサンプリングが行われる場合、時間に比例して電圧が小さくなるランプ波信号がランプ波発生回路４４からランプ波信号線ＮＲＥＦ３に再び出力される（時刻Ｔ２８〜Ｔ３０）。

ここで、時刻Ｔ２８〜Ｔ３０おいて、ランプ波発生回路４４にて発生されるランプ波信号の電圧をＶｒｅｆ２、ランプ波信号に重畳される電源ノイズをΔＶｎ２とすると、ランプ波信号線ＮＲＥＦ３の電圧は、Ｖｒｅｆ２＋ΔＶｎ２となる。

一方、読み出しレベルをＶｒｄとすると、この時のＮＡ３電圧Ｖｎａ２は、以下の（３５）式が成り立つことから、以下の（３６）式で与えることができる。
Ｃｐ１＊（Ｖｒｓｔ−Ｖｃｌｍｐ）＝Ｃｐ１＊（Ｖｒｄ＋ΔＶｎ２−Ｖｎａ２）
・・・（３５）
Ｖｎａ２＝Ｖｃｌｍｐ−｛Ｖｒｓｔ−（Ｖｒｄ＋ΔＶｎ２）｝ ・・・（３６）

この結果、差動増幅器ＡＭＰ２１から出力されるＮＢ３電圧Ｖｎｂ２は、差動増幅器ＡＭＰ２１のゲインをＡとすると、以下の（３７）式で与えることができ、読み出しレベルにおける電源ノイズΔＶｎ２を除去することができる。
Ｖｎｂ２＝Ａ＊（Ｖｒｅｆ２＋ΔＶｎ２−Ｖｎａ２）
＝Ａ＊｛Ｖｒｅｆ２−｛Ｖｃｌｍｐ−（Ｖｒｓｔ−Ｖｒｄ）｝｝
・・・（３７）

そして、差動増幅器ＡＭＰ２１から出力されたＮＢ３電圧Ｖｎｂ２は、インバータＩＮＶを介してカウンタＣＮに入力され、カウンタＣＮにてカウントアップされることにより、読み出しレベルのデジタルサンプリングが行われる。ここで、Ｖｒｅｆ２＜Ｖｃｌｍｐ−（Ｖｒｓｔ−Ｖｒｄ）になると、差動増幅器ＡＭＰ２１から出力されるＮＢ３電圧Ｖｎｂ２が反転し（時刻Ｔ２９）、カウンタＣＮにてカウントアップが停止される。なお、ＮＣ３電圧およびＮＤ３電圧には電源ノイズの影響はないため、カウンタＣＮによりカウント値に電源ノイズΔＶｎ２の影響が及ぶことはない。

そして、読み出しレベルのデジタルサンプリングが完了すると、ランプ波発生回路４４にてランプ波信号線ＮＲＥＦ３の電圧が基準電圧に持ち上げられる（時刻Ｔ３０）。

これにより、図３の基準電圧生成回路２４を設けることなく、信号成分に重畳される電源ノイズΔＶｎ１、ΔＶｎ２を除去することが可能となり、処理にかかる時間を抑制しつつ、画質を向上させることが可能となる。

なお、上述した第７実施形態では、差動増幅器ＡＭＰ２１の後段にインバータＩＮＶを設ける方法について説明したが、インバータＩＮＶ、スイッチＳ２２およびコンデンサＣＡＰ２２はなくてもよい。

また、上述した第７実施形態では、信号変換回路４２内にカウンタＣＮを設ける方法について説明したが、信号変換回路４２とは別個にカウンタＣＮを設けるようにしてもよい。

（第８実施形態）
図１８は、本発明の第８実施形態に係る信号変換回路に適用された電源ノイズ除去回路の概略構成を示すブロック図である。
図１８において、この電源ノイズ除去回路には、図１６の電源ノイズ加算回路４３の代わりに電源ノイズ加算回路４３´が設けられるとともに、レジスタ４６が別途設けられている。ここで、電源ノイズ加算回路４３´には、可変容量ＣＨ２１、ＣＨ２２が設けられている。そして、可変容量ＣＨ２１の一端は電源に接続されるとともに、可変容量ＣＨ２２の一端はグランドに接続されている。また、可変容量ＣＨ２１の他端および可変容量ＣＨ２２の他端は、ランプ波発生回路４４に接続されている。

また、レジスタ４６は、容量選択線ＮＲ１〈ｋ−１：０〉を介して可変容量ＣＨ２１の値を選択するとともに、容量選択線ＮＲ２〈ｋ−１：０〉を介して可変容量ＣＨ２２の値を選択することができる。

図１９は、図１８の電源ノイズ加算回路の回路構成の一例を示す図である。
図１９において、可変容量ＣＨ２１には、コンデンサＣ_０〜Ｃ_ｋ−１が設けられ、可変容量ＣＨ２２には、コンデンサＣ_０´〜Ｃ_ｋ−１´が設けられている。そして、コンデンサＣ_０〜Ｃ_ｋ−１の一端は電源に接続されるとともに、コンデンサＣ_０´〜Ｃ_ｋ−１´の一端はグランドに接続されている。また、コンデンサＣ_０〜Ｃ_ｋ−１の他端は、スイッチＳＷ_０〜ＳＷ_ｋ−１をそれぞれ介してランプ波発生回路４４に接続され、コンデンサＣ_０´〜Ｃ_ｋ−１´の他端は、スイッチＳＷ_０´〜ＳＷ_ｋ−１´をそれぞれ介してランプ波発生回路４４に接続されている。

また、レジスタ４６には、０〜２^ｋ−１のいずれかの値を設定することができる。そして、図７に示すように、レジスタ４６に設定された値に応じて、スイッチＳＷ_０〜ＳＷ_ｋ−１、ＳＷ_０´〜ＳＷ_ｋ−１´がそれぞれオンまたはオフされることで、コンデンサＣ_０〜Ｃ_ｋ−１、Ｃ_０´〜Ｃ_ｋ−１´がランプ波発生回路４４に接続され、ランプ波発生回路４４に付加される容量を変化させることができる。なお、レジスタ４６の値は、可変容量ＣＨ２１、ＣＨ２２の値が、図２の寄生容量ＣＦ１、ＣＦ２に一致するように設定することが好ましい。

なお、図１８の電源ノイズ除去回路は、図１７のタイミングチャートに従って動作することができる。ここで、図１７の時刻Ｔ２１において、垂直信号線ＮＳＩＧのリセットレベルをＶｒｔ、ランプ波信号線ＮＲＥＦ３の電圧をＶｃｌｍｐ、コンデンサＣＡＰ２１の容量をＣｐ１とすると、コンデンサＣＡＰ２１には、Ｃｐ１＊（Ｖｒｓｔ−Ｖｃｌｍｐ）の電荷が充電される。

また、時刻Ｔ２３でのランプ波信号の電圧をＶｒｅｆ１、電源ノイズをβ＊ΔＶｎ１とする。ただし、βは、電源ノイズ加算回路４３´のゲインである。また、画素１５のゲインをαとすると、垂直信号線ＮＳＩＧに出力される電源ノイズはα＊ΔＶｎ１となる。

この時、差動増幅器ＡＭＰ２１のゲインをＡとすると、ＮＢ３電圧Ｖｎｂ１は、以下の（３８）式で与えることができる。
Ｖｎｂ１＝Ａ＊｛Ｖｒｅｆ１＋β＊ΔＶｎ１−（Ｖｃｌｍｐ＋α＊ΔＶｎ１）｝
＝Ａ＊（Ｖｒｅｆ１−Ｖｃｌｍｐ）＋（β−α）＊ΔＶｎ１ ・・・（３８）

ここで、β＝αとなるように電源ノイズ加算回路４３´のゲインβを調整することにより、電源ノイズΔＶｎ１を除去することができる。

また、時刻Ｔ２８において、ランプ波信号線ＮＲＥＦ３に出力されるランプ波電圧をＶｒｅｆ２、電源ノイズをβ＊ΔＶｎ２、垂直信号線ＮＳＩＧに出力される読み出しレベルの電圧をＶｒｄ、電源ノイズをα＊ΔＶｎ２とすると、ＮＡ３電圧Ｖｎａ２は、以下の（３９）式で与えることができる。
Ｖｎａ２＝Ｖｃｌｍｐ−｛Ｖｒｓｔ−（Ｖｒｄ＋α＊ΔＶｎ２）｝ ・・・（３９）

この結果、ＮＢ３電圧Ｖｎｂ２は、以下の（４０）式で与えることができる。
Ｖｎｂ２＝Ａ＊｛Ｖｒｅｆ２−｛Ｖｃｌｍｐ−（Ｖｒｓｔ−Ｖｒｄ）
＋（β−α）＊ΔＶｎ２｝｝ ・・・（４０）

ここで、β＝αとなるように電源ノイズ加算回路４３´のゲインβを調整することにより、電源ノイズΔＶｎ２を除去することができる。

ここで、レジスタ４６の値を変えることで、可変容量ＣＨ２１、ＣＨ２２の値を変化させることができる。このため、図２の寄生容量ＣＦ１、ＣＦ２がばらつく場合においても、図３の基準電圧生成回路２４を設けることなく、信号成分に重畳される電源ノイズΔＶｎ１、ΔＶｎ２を除去することが可能となる。

（第９実施形態）
図２０は、本発明の第９実施形態に係る信号変換回路に適用された電源ノイズ除去回路の概略構成を示すブロック図である。
図２０において、この電源ノイズ除去回路には、図１８の電源ノイズ加算回路４３´の代わりに電源ノイズ加算回路４３´´が設けられている。ここで、電源ノイズ加算回路４３´´には、電源ノイズ加算回路４３´の構成に加え、バッファ４７が別途設けられている。そして、バッファ４７は、可変容量ＣＨ２２とランプ波発生回路４４との間に挿入されている。

図２１は、図２０の電源ノイズ加算回路の回路構成の一例を示す図である。
図２１において、図８の電源ノイズ加算回路４３´´には、図１９の構成に加えバッファ４７が設けられている。そして、バッファ４７は、スイッチＳＷ_０´と図２０のランプ波発生回路４４との間に挿入されている。

なお、図２０の電源ノイズ除去回路は、図１７のタイミングチャートに従って動作することができる。ここで、時刻Ｔ２１において、垂直信号線ＮＳＩＧのリセットレベルをＶｒｔ、ランプ波信号線ＮＲＥＦ３の電圧をＶｃｌｍｐ、コンデンサＣＡＰ２１の容量をＣｐ１とすると、コンデンサＣＡＰ２１には、Ｃｐ１＊（Ｖｒｓｔ-Ｖｃｌｍｐ）の電荷が充電される。

また、時刻Ｔ２３において、ランプ波信号の電圧をＶｒｅｆ１、電源ノイズをβ＊ΔＶｎ１とする。ただし、βは電源ノイズ加算回路４３´´のゲインである。また、画素１５のゲインをαとすると、垂直信号線ＮＳＩＧに出力される電源ノイズはα＊ΔＶｎ１となる。

この時、差動増幅器ＡＭＰ２１のゲインをＡとすると、ＮＢ３電圧Ｖｎｂ１は、（３８）式で与えることができる。ここで、β＝αとなるように電源ノイズ加算回路４３´´のゲインβを調整することにより、電源ノイズΔＶｎ１を除去することができる。

また、時刻Ｔ２８において、ランプ波信号線ＮＲＥＦ３に出力されるランプ波電圧をＶｒｅｆ２、電源ノイズをβ＊ΔＶｎ２、垂直信号線ＮＳＩＧに出力される読み出しレベルの電圧をＶｒｄ、電源ノイズをα＊ΔＶｎ２とすると、ＮＢ３電圧Ｖｎｂ２は、（４０）式で与えることができる。ここで、β＝αとなるように電源ノイズ加算回路４３´´のゲインβを調整することにより、電源ノイズΔＶｎ２を除去することができる。

ここで、可変容量ＣＨ２２とランプ波発生回路４４との間にバッファ４７を挿入することにより、電源ノイズ加算回路４３´´がランプ波信号線ＮＲＥＦ３の寄生容量の影響を受けないようにすることができ、電源ノイズ加算回路４３´´から出力される電源ノイズの精度を一定に保つことができる。

１１ 画素アレイ、１２ 行選択回路、１３、４１ サンプルホールド信号変換回路群、１４ 列選択回路、１５ 画素、１６、４２ サンプルホールド信号変換回路、１７ 電流源、ＰＤ フォトダイオード、ＣＦ１、ＣＦ２ 寄生容量、Ｍ１ 読み出しトランジスタ、Ｍ２ リセットトランジスタ、Ｍ３ 選択トランジスタ、Ｍ４ 転送トランジスタ、ＲＳ リセット信号線、ＡＤＲ 行選択線、ＲＤ 読み出し信号線、ＤＬ 電源線、ＮＳＩＧ 垂直信号線、２１、３５、４５ スイッチング制御回路、２２、４４ ランプ波発生回路、２３、２３´、２３´´、３３、３３´、３３´´、４３、４３´、４３´´ 電源ノイズ加算回路、２４、３４ 基準電圧生成回路、２５ Ｔ／Ｄ変換器、Ｓ１〜Ｓ３、ＳＷ_０〜ＳＷ_ｋ、ＳＷ_０´〜ＳＷ_ｋ−１´、Ｓ１１、Ｓ２１、Ｓ２２ スイッチ、ＣＡＰ１、ＣＡＰ２、Ｃ_０〜Ｃ_ｋ−１、Ｃ_０´〜Ｃ_ｋ−１´、ＣＡＰ１１、ＣＡＰ１２、ＣＡＰ２１、ＣＡＰ２２ コンデンサ、ＡＭＰ１、ＡＭＰ１１、ＡＭＰ２１ 差動増幅器、ＮＲＥＦ１、ＮＲＥＦ３ ランプ波信号線、ＮＢＩＡＳ アンプ基準電圧線、ＮＳ１ 読み出し制御線、ＮＳ２ ランプ波制御線、ＮＳ３、ＮＳ１３、ＮＳ２１、ＮＳ２２ リセット制御線、ＮＳ４ 電源ノイズ制御線、２６、３６、４６ レジスタ、ＣＨ１、ＣＨ２、ＣＨ１１、ＣＨ１２、ＣＨ２１、ＣＨ２２ 可変容量、ＮＲ１〈ｋ−１：０〉、ＮＲ２〈ｋ−１：０〉 容量選択線、２７、３７、４７ バッファ、３１ 信号変換回路群、３２ 信号変換回路、ＣＮ カウンタ、ＩＮＶ インバータ

Claims (5)

1. 撮像素子の各画素に電源を供給する電源線と、
   基準電圧を生成する基準電圧生成回路と、
   前記電源線に重畳された電源ノイズを前記基準電圧に加算する電源ノイズ加算回路と、
   前記撮像素子の各画素から読み出された読み出し信号と、前記読み出し時における電源ノイズが加算された基準電圧との差分を増幅する差動増幅器とを備えることを特徴とする電源ノイズ除去回路。
2. 撮像素子の各画素に電源を供給する電源線と、
   基準電圧を生成する基準電圧生成回路と、
   前記電源線に重畳された電源ノイズを前記基準電圧に加算する電源ノイズ加算回路と、
   前記撮像素子の各画素から読み出され、第１のサンプリング時刻にサンプリングされたサンプリング信号と、前記第１のサンプリング時刻における電源ノイズが加算された基準電圧との差分を増幅する差動増幅器とを備えることを特徴とする電源ノイズ除去回路。
3. 撮像素子の各画素に電源を供給する電源線と、
   基準電圧を生成する基準電圧生成回路と、
   前記電源線に重畳された電源ノイズを前記基準電圧に加算する電源ノイズ加算回路と、
   前記撮像素子の各画素から読み出され、第１のサンプリング時刻にサンプリングされた第１のサンプリング信号と、前記第１のサンプリング時刻における電源ノイズが加算された基準電圧との差分を保持するコンデンサと、
   前記撮像素子の各画素から読み出され、第２のサンプリング時刻にサンプリングされた第２のサンプリング信号から前記コンデンサに保持されている信号を引いた値と、前記第２のサンプリング時刻における電源ノイズが加算された基準電圧との差分を増幅する差動増幅器とを備えることを特徴とする電源ノイズ除去回路。
4. 撮像素子の各画素に電源を供給する電源線と、
   ランプ波信号を発生するランプ波発生回路と、
   前記電源線に重畳された電源ノイズを前記ランプ波信号に加算する電源ノイズ加算回路と、
   前記撮像素子の各画素から読み出された読み出し信号と、前記電源ノイズが加算されたランプ波信号との差分を増幅する差動増幅器とを備えることを特徴とする電源ノイズ除去回路。
5. 前記電源ノイズ加算回路は、前記電源に接続された可変容量であることを特徴とする請求項１から４のいずれか１項に記載の電源ノイズ除去回路。

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