KR102551492B1

KR102551492B1 - 이미지 센서

Info

Publication number: KR102551492B1
Application number: KR1020160071116A
Authority: KR
Inventors: 조규익; 김지용; 박재정
Original assignee: 삼성전자주식회사
Priority date: 2016-06-08
Filing date: 2016-06-08
Publication date: 2023-07-04
Also published as: US11272079B2; KR20170138812A; US20170359492A1; US20190394359A1; US10447898B2

Abstract

이미지 센서가 제공된다. 이미지 센서는 컬럼 라인과 연결되고, 픽셀 노드로 출력 전압을 출력하는 액티브 픽셀 및 상기 픽셀 노드와 접지 단자 사이에 연결된 바이어스 회로로, 상기 픽셀 노드와 접속된 제1 라인으로 제1 전류가 흐르는 바이어스 회로를 포함하되, 상기 바이어스 회로는, 전원 전압과 연결된 제1 가변 커패시터, 및 상기 접지 단자와 연결된 제2 가변 커패시터를 포함하고, 상기 제1 가변 커패시터와 상기 제2 가변 커패시터의 커패시턴스 비율에 기초하여 상기 제1 전류의 크기를 변화시켜 상기 출력 전압을 조정한다.

Description

이미지 센서{IMAGE SENSOR}

본 발명은 이미지 센서에 관한 것이다.

이미지 센서(image sensor)는 광학 영상을 전기 신호로 변환시키는 소자이다. 최근 들어, 컴퓨터 산업과 통신 산업의 발달에 따라 디지털 카메라, 캠코더, PCS(Personal Communication System), 게임 기기, 경비용 카메라, 의료용 마이크로 카메라, 로보트 등 다양한 분야에서 성능이 향상된 이미지 센서의 수요가 증대되고 있다.

본 발명이 해결하고자 하는 기술적 과제는 이미지 센서에 공급되는 전원 전압에 포함된 잡음을 보상하여 출력할 수 있는 회로를 포함하는 이미지 센서를 제공하는 것이다.

본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.

상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 이미지 센서는 컬럼 라인과 연결되고, 픽셀 노드로 출력 전압을 출력하는 액티브 픽셀, 및 상기 픽셀 노드와 접지 단자 사이에 연결된 바이어스 회로로, 상기 픽셀 노드와 접속된 제1 라인으로 제1 전류가 흐르는 바이어스 회로를 포함하되, 상기 바이어스 회로는, 전원 전압과 연결된 제1 가변 커패시터, 및 상기 접지 단자와 연결된 제2 가변 커패시터를 포함하고, 상기 제1 가변 커패시터와 상기 제2 가변 커패시터의 커패시턴스 비율에 기초하여 상기 제1 전류의 크기를 변화시켜 상기 출력 전압을 조정한다.

본 발명의 몇몇 실시예에서, 상기 바이어스 회로는, 상기 컬럼 라인으로부터 상기 제1 전류를 공급받는 제1 전류 미러를 포함하되, 상기 제1 전류 미러는, 상기 컬럼 라인과 연결되는 제1 트랜지스터, 및 상기 제1 트랜지스터와 제1 바이어스 노드를 통해 연결된 제2 트랜지스터를 포함할 수 있다.

본 발명의 몇몇 실시예에서, 상기 제1 가변 커패시터는 상기 전원 전압과 상기 제1 바이어스 노드와 연결되고, 상기 제2 가변 커패시터는 상기 접지 단자와 상기 제1 바이어스 노드와 연결될 수 있다.

본 발명의 몇몇 실시예에서, 제1 전류 미러는 상기 제1 바이어스 노드와 상기 제2 트랜지스터 사이에 연결된 샘플링 스위치를 더 포함하고, 상기 스위치는 폐쇄되어 상기 제1 가변 커패시터와 상기 제2 가변 커패시터를 충전시키고, 개방되어 상기 제1 바이어스 노드와 상기 제2 트랜지스터의 연결을 끊을 수 있다.

본 발명의 몇몇 실시예에서, 상기 제2 트랜지스터로 제2 전류를 제공하는 제2 전류 미러를 더 포함하되, 상기 제2 전류 미러는, 상기 제2 트랜지스터와 연결되는 제3 트랜지스터, 및 상기 제3 트랜지스터와 제2 바이어스 노드로 연결되는 제4 트랜지스터를 포함할 수 있다.

본 발명의 몇몇 실시예에서, 상기 제2 전류 미러는 상기 제2 바이어스 노드와 상기 제4 트랜지스터 사이에 연결된 스위치를 더 포함하고, 상기 제1 가변 커패시터는 상기 제2 바이어스 노드와 상기 전원 전압과 연결되고, 상기 제2 가변 커패시터는 상기 제2 바이어스 노드와 상기 접지 단자와 연결되고, 상기 스위치는 폐쇄되어 상기 제1 가변 커패시터와 상기 제2 가변 커패시터를 충전시키고, 개방되어 상기 제1 바이어스 노드와 상기 제2 트랜지스터의 연결을 끊을 수 있다.

본 발명의 몇몇 실시예에서, 상기 제2 전류 미러로 제3 전류를 제공하는 제3 전류 미러를 더 포함하되, 상기 제3 전류 미러는 상기 제4 트랜지스터와 연결되는 제5 트랜지스터, 상기 제5 트랜지스터와 제3 바이어스 노드로 연결되는 제6 트랜지스터를 포함하되, 상기 제1 가변 커패시터는 상기 제3 바이어스 노드와 상기 전원 전압과 연결되고, 상기 제2 가변 커패시터는 상기 제3 바이어스 노드와 상기 접지 단자와 연결될 수 있다.

본 발명의 몇몇 실시예에서, 상기 제2 전류 미러로 제3 전류를 제공하는 제3 전류 미러를 더 포함하되, 상기 제3 전류 미러는, 상기 제4 트랜지스터와 연결되는 제5 트랜지스터, 상기 제5 트랜지스터와 제3 바이어스 노드로 연결되는 제6 트랜지스터, 및 상기 제3 바이어스 노드와 상기 제6 트랜지스터 사이에 연결된 스위치를 포함하되, 상기 제1 가변 커패시터는 상기 제3 바이어스 노드와 상기 전원 전압과 연결되고, 상기 제2 가변 커패시터는 상기 제3 바이어스 노드와 상기 접지 단자와 연결되고, 상기 스위치는 폐쇄되어 상기 제1 가변 커패시터와 상기 제2 가변 커패시터를 충전시키고, 개방되어 상기 제1 바이어스 노드와 상기 제2 트랜지스터의 연결을 끊을 수 있다.

본 발명의 몇몇 실시예에서, 상기 제1 트랜지스터와 상기 제2 트랜지스터는 N형 MOSFET일 수 있다.

본 발명의 몇몇 실시예에서, 상기 제1 가변 커패시터의 커패시턴스와 상기 제2 가변 커패시터의 커패시턴스는, 상기 전원 전압의 리플 전압에 대한 상기 픽셀 노드의 출력 전압의 응답의 변화량으로 결정될 수 있다.

상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 이미지 센서는 복수의 액티브 픽셀의 출력 노드와 접속된 컬럼 라인, 상기 복수의 액티브 픽셀에 각각 연결된 바이어스 회로를 포함하되, 상기 바이어스 회로는, 서로 연결된 제1 가변 커패시터와 제2 가변 커패시터로, 상기 제1 및 제2 커패시터의 다른 한쪽은 각각 상기 제1 전압과 제2 전압과 연결되는 제1 및 제2 가변 커패시터를 포함하고, 상기 전원 전압의 리플 전압을 보상하는 보상 전압을 생성하여 상기 출력 노드로 공급한다.

본 발명의 몇몇 실시예에서, 상기 제1 전압은 전원 전압이고, 상기 제2 전압은 접지 전압일 수 있다.

본 발명의 몇몇 실시예에서, 상기 바이어스 회로는, 상기 출력 노드와 연결되는 전류 미러를 포함하되, 상기 전류 미러는 상기 출력 노드와 연결되는 제1 트랜지스터와, 상기 제1 트랜지스터와 바이어스 노드를 통해 연결되는 제2 트랜지스터를 포함할 수 있다.

본 발명의 몇몇 실시예에서, 상기 제1 가변 커패시터는, 상기 바이어스 노드와 전원 전압과 연결되고, 상기 제2 가변 커패시터는, 상기 바이어스 노드와 접지 전압과 연결될 수 있다.

본 발명의 몇몇 실시예에서, 상기 제1 가변 커패시터의 커패시턴스에 대한 상기 제2 가변 커패시터의 커패시터의 커패시턴스의 비율에 기초하여 상기 보상 전압의 크기가 결정되고, 상기 보상 전압의 페이즈는 상기 전원 전압의 리플 전압의 페이즈와 반대일 수 있다.

기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.

도 1은 본 발명의 몇몇 실시예에 따른 이미지 센서를 설명하기 위한 블록도이다.
도 2는 도 1의 픽셀 어레이와 레퍼런스 생성기 및 ADC를 설명하기 위한 회로도이다.
도 3은 도 2의 액티브 픽셀과 픽셀 바이어스 회로를 설명하기 위한 회로도이다.
도 4a 및 도 4b는 본 발명의 이미지 센서에 포함될 수 있는 액티브 픽셀의 다른 예를 설명하기 위한 회로도이다.
도 5는 본 발명의 일 실시예에 따른 이미지 센서의 동작을 설명하기 위한 타이밍도이다.
도 6은 본 발명의 다른 실시예에 따른 이미지 센서를 설명하기 위한 회로도이다.
도 7은 본 발명의 다른 실시예에 따른 이미지 센서의 동작을 설명하기 위한 타이밍도이다.
도 8은 본 발명의 또 다른 실시예에 따른 이미지 센서를 설명하기 위한 회로도이다.
도 9는 본 발명의 또 다른 실시예에 다른 이미지 센서의 동작을 설명하기 위한 타이밍도이다.
도 10은 본 발명의 또 다른 실시예에 따른 이미지 센서를 설명하기 위한 회로도이다.
도 11은 본 발명의 몇몇 실시예에 따른 이미지 센서를 포함하는 디지털 카메라의 블록도이다.
도 12는 본 발명의 몇몇 실시예에 따른 이미지 센서를 포함하는 컴퓨팅 시스템의 블록도이다.
도 13은 도 12의 컴퓨팅 시스템에 사용되는 인터페이스의 일 예를 나타내는 블록도이다.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 표시된 구성요소의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭하며, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.

소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.

공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.

본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소 외에 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.

비록 제1, 제2 등이 다양한 소자나 구성요소들을 서술하기 위해서 사용되나, 이들 소자나 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자나 구성요소를 다른 소자나 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자나 구성요소는 본 발명의 기술적 사상 내에서 제2 소자나 구성요소 일 수도 있음은 물론이다.

다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.

도 1은 본 발명의 몇몇 실시예에 따른 이미지 센서를 설명하기 위한 블록도이고, 도 2는 도 1의 픽셀 어레이 회로를 설명하기 위한 회로도이다.

도 1 및 도 2를 참조하면, 본 발명의 실시예에 따른 이미지 센서(10)은 픽셀 어레이(100), 타이밍 컨트롤 회로(110), 로우 드라이버(120), 기준 전압 생성기(130), 아날로그-디지털 변환기(140) 및 컬럼 드라이버(150)를 포함한다.

픽셀 어레이(100)는 다수의 픽셀 회로(100_1~100_3)를 포함할 수 있다. 설명의 편의 상, 픽셀 어레이(100)는 도 2에 도시된 것과 같이, 제1 내지 제3 픽셀 회로(100_1~100_3)를 포함하는 것으로 나타내었으나 본 발명이 이에 제한되는 것은 아니다. 픽셀 어레이(100)에는 다수의 픽셀 회로가 매트릭스(matrix) 형태로 배치될 수 있다.

픽셀 어레이(100)에 다수의 픽셀 회로가 매트릭스 형태로 배치되는 경우, 픽셀 어레이(100)는 다수의 로우(row)와 컬럼(column)을 포함할 수 있다. 각각의 로우마다 로우 선택 라인(row selection line)이 배선되고, 각각의 컬럼마다 컬럼 선택 라인(column selection line)이 배선될 수 있다. 예를 들어, 픽셀 어레이(100)가 M * N 개(M, N은 2 이상의 정수)의 픽셀을 포함하는 경우, 픽셀 어레이(100)에는 M개의 로우 선택 라인 및 N개의 컬럼 선택 라인이 배선될 수 있다.

픽셀 어레이(100)의 로우 어드레스(row address) 및 로우 주사(row scan)는 로우 드라이버(120)에 의하여 로우 선택 라인을 통해 제어되고, 픽셀 어레이(100)의 컬럼 어드레스(column address) 및 컬럼 주사(column scan)는 컬럼 드라이버(150)에 의하여 컬럼 선택 라인을 통해 제어될 수 있다.

한편, 이미지 센서(10)가 베이어 패턴(Bayer pattern) 기술을 채용하는 경우, 액티브 픽셀 어레이(100) 내의 픽셀은 각각 적색(R)광, 녹색(G)광 및 청색(B)광을 수광하도록 배치될 수 있다. 이와는 달리, 픽셀은 마젠타(Mg)광, 옐로우(Y)광, 사이언(Cy)광 및/또는 화이트(W)광을 수광하도록 배치될 수도 있다.

픽셀 회로(100_1~100_3)는 각각 액티브 픽셀(200_1~200_3)와 바이어스 회로(210_1~210_3)를 포함할 수 있다. 각각의 액티브 픽셀(200_1~200_3)은 광 신호를 감지하여 전기 신호로 변환한 후, 픽셀 노드(PN)를 통해 아날로그-디지털 변환기(140)에 출력 전압을 제공할 수 있다.

각각의 바이어스 회로(210_1~210_3)는 액티브 픽셀들(200_1~200_3)과 접지 단자 사이에 연결될 수 있다. 구체적으로, 각각의 바이어스 회로(210_1~210_3)는 액티브 픽셀들(200_1~200_3)의 출력이 제공되는 픽셀 노드(PN)와 접지 단자 사이에 연결될 수 있다.

각각의 액티브 픽셀(200_1~200_3)과 연결된 바이어스 회로(210_1~210_3)는 액티브 픽셀(200_1~200_3)을 구동하기 위한 전류를 생성하고, 뒤에서 설명하는 것과 같이 전원 전압(VDD)에 발생하는 잡음, 즉 리플 전압으로 인한 액티브 픽셀(200_1~200_3)의 픽셀 노드(PN)를 통해 출력되는 출력 전압의 흔들림을 보상할 수 있다.

기준 신호 생성기(130)는 기준신호(VRAMP)를 생성하여 아날로그-디지털 변환기(140)에 제공한다. 기준 신호(VRAMP)는 램프(ramp) 형태로 증가 또는 감소하는 전압 신호일 수 있다.

아날로그-디지털 변환기(140)는 기준 신호(VRAMP)를 이용하여 픽셀 어레이(100)로부터의 출력에 대하여 아날로그-디지털 변환을 수행하여 디지털 신호를 생성할 수 있다. 아날로그-디지털 변환기는 예를 들어, 싱글 슬로프(single slope) 아날로그-디지털 변환기일 수 있으나 본 발명이 이에 제한되는 것은 아니다.

아날로그-디지털 변환기(140)는 타이밍 컨트롤 회로(110)에 의해 제어될 수 있고, 아날로그-디지털 변환기(140)의 동작은 로우 드라이버(120)가 픽셀 어레이(100)의 로우 선택 회로를 구동하는 동작과 동일한 주기로 수행될 수 있다.

아날로드-디지털 변환기(140)는 각각의 픽셀 회로들(100_1~100_3)에 각각 연결된 다수의 비교기들(141_1~141_3)과, 카운터(142)를 포함할 수 있다.

비교기(141_1~141_3)는 기준 신호 생성기(130)로부터 램프 신호(VRAMP)를 제공받고, 이를 픽셀 회로(100_1~100_3)로부터 출력된 픽셀 노드(PN)의 전압 신호와 비교하여, 결과를 출력할 수 있다. 카운터(142)는 비교기(141_1~141_3)로부터 출력된 결과를 이용하여 디지털 신호를 생성할 수 있다.

로우 드라이버(120)는 타이밍 컨트롤 회로(110)로부터 제어 신호들을 수신하여 픽셀 어레이(100)의 로우 어드레스와 로우 주사를 제어할 수 있다. 이때, 로우 드라이버(120)는 활성화하고자 하는 로우 선택 라인을 선택하기 위하여 해당 로우 선택 라인의 활성화 신호를 픽셀 어레이(100)로 인가한다. 로우 드라이버(120)가 픽셀 어레이(100)로 제공하는 제어 신호들은 예를 들어, 로우 선택 신호(SEL), 리셋 제어 신호(RG) 및 전달 제어 신호(TG) 등을 포함할 수 있으나 본 발명이 이에 제한되는 것은 아니다.

컬럼 드라이버(150)는 타이밍 컨트롤 회로(110)로부터 제어 신호들을 수신하여 픽셀 어레이(100)의 컬럼 어드레스 및 컬럼 주사를 제어할 수 있다. 이때, 컬럼 드라이버(150)는 아날로그-디지털 변환기(140)에서 출력되는 디지털 출력 신호를 DSP(Digital Signal Processor), ISP(Image Signal Processor), 또는 외부의 호스트로 출력할 수 있다.

도 3은 도 2의 액티브 픽셀과 바이어스 회로를 설명하기 위한 회로도이다.

도 3을 참조하면, 액티브 픽셀(200_1)은 포토 다이오드(PD), 전송 트랜지스터(TX), 리셋 트랜지스터(RX), 드라이브 트랜지스터(MN4) 및 선택 트랜지스터(SX)를 포함하고, 컬럼 라인(CL)을 통해 연결된 픽셀 노드(PN)에 출력 전압을 출력할 수 있다.

포토 다이오드(PD)는 외부로부터 제공된 광 신호를 흡수하여 광량에 대응하는 전하를 축적한다. 포토 다이오드(PD)는 축적된 전하를 플로팅 디퓨전 노드(FD)로 전송하는 전송 트랜지스터(TX)와 커플링된다. 전송 트랜지스터(TX)는 로우 드라이버(도 1의 120)로부터 제공된 전송 신호(TG)에 의해 포토 다이오드(PD)가 생성한 전하를 플로팅 디퓨전 노드(FD)에 제공한다.

플로팅 디퓨전 노드(FD)는 기생 커패시턴스를 가지며, 전송 트랜지스터(TX)로부터 제공받은 전하를 누적적으로 저장하여 전압으로 변환한다. 드라이브 트랜지스터(MN4)는 플로팅 디퓨전 노드(FD)의 전압 레벨에 비례하여 소오스-드레인 전류를 발생시킨다. 드라이브 트랜지스터(MN4)는 소오스 팔로워 증폭기의 구성을 가질 수 있다.

리셋 트랜지스터(RX)는 로우 드라이버(120)로부터 주기적으로 제공된 리셋 신호(RG)에 의하여 플로팅 디퓨전 노드(FD)를 리셋시킨다. 리셋 신호(RG)에 의하여 리셋 트랜지스터(RX)가 턴 온되면 리셋 트랜지스터(RX)의 드레인에 제공되는 전원 전압(VDD)이 플로팅 디퓨전 노드(FD)로 전달된다.

선택 트랜지스터(SX)는 로우 드라이버(120)로부터 제공된 로우 선택 신호(SEL)에 의해 드라이브 트랜지스터(MN4)로부터 생성한 전류를 컬럼 라인(CL)을 통해 픽셀 노드(PN)에 제공한다.

도 3에 도시된 액티브 픽셀(200_1)은, 포토 다이오드(PD)와 전송 트랜지스터(TX), 리셋 트랜지스터(RX), 드라이브 트랜지스터(MN4) 및 선택 트랜지스터(SX)의 4개의 트랜지스터를 포함하는 구조로 설명되었으나 본 발명이 이에 제한되는 것은 아니다. 이하 도 4a 및 도 4b를 이용하여 다른 구조를 갖는 액티브 픽셀을 설명한다.

도 4a 및 도 4b는 본 발명의 이미지 센서에 포함될 수 있는 액티브 픽셀의 다른 예를 설명하기 위한 회로도이다.

도 4a을 참조하면, 액티브 픽셀(201_1)은, 앞서 설명한 실시예의 액티브 픽셀(도 3의 200_1)과는 달리 리셋 트랜지스터(RX), 드라이브 트랜지스터(MN4), 선택 트랜지스터(SX)의 3개의 트랜지스터와, 포토 다이오드(PD)를 포함하는 3T 구조일 수 있다.

포토 다이오드(PD)로부터 발생한 전하는 플로팅 디퓨전 노드(FD)에 바로 충전되고, 드라이브 트랜지스터(MN4)는 플로팅 디퓨전 노드(FD)의 전압 레벨에 비례하여 소오스-드레인 전류를 발생시킨다.

한편, 도 4b를 참조하면, 액티브 픽셀(202_1)은 포토 다이오드(PD), 전송 트랜지스터(TX), 리셋 트랜지스터(RX), 드라이브 트랜지스터(MN4), 선택 트랜지스터(SX) 외의 하나의 트랜지스터(GX)를 더 포함하는 5T 구조일 수 있다. 이와 같이, 픽셀 어레이(도 1의 100)가 포함하는 액티브 픽셀의 구조는 3T, 4T 또는 5T일 수 있으며, 본 명세서에서 기술되지 않은 또 다른 구조를 가질 수도 있다.

다시 도 3을 참조하면, 바이어스 회로(210_1)는 제1 전류 미러(211)를 포함하고, 제1 전류 미러(211)는 제1 내지 제3 트랜지스터(MN1~3), 스위치(S1)와, 제1 및 제2 커패시터(C1, C2)를 포함할 수 있다.

도시된 것과 같이, 제1 전류 미러(211)는 제1 트랜지스터(MN1)와 제2 트랜지스터(MN2)를 포함하고, 제1 전류(I)과 제2 전류(I_R)가 흐르는 전류 미러일 수 있다. 제1 전류 미러(211)는 제1 라인(L1)을 통해 제2 전류(I_R)를 제공받을 수 있다. 제2 전류(I_R)는 제1 전류 미러(211)에 의하여 복사되어, 제1 트랜지스터(MN1)에 흐르는 제1 전류(I)로 나타날 수 있다.

제1 트랜지스터(MN1)의 게이트와 제2 트랜지스터(MN2)의 게이트는 제1 바이어스 노드(BN)를 통해 서로 연결될 수 있다. 제1 바이어스 노드(BN)에는 제1 커패시터(C1)와 제2 커패시터(C2)가 각각 연결될 수 있다. 제1 커패시터(C1)의 일단은 전원 전압(VDD)과 연결되고, 다른 일단은 제1 바이어스 노드(BN)와 연결될 수 있다. 제2 커패시터(C2)의 일단은 접지 전압과 연결되고, 다른 일단은 제1 바이어스 노드(BN)와 연결될 수 있다. 제1 커패시터(C1)와 제2 커패시터(C2)는 커패시턴스가 조절될 수 있는 가변 커패시터일 수 있다.

제2 트랜지스터(MN2)와 제1 바이어스 노드(BN) 사이에, 스위치(S1)가 연결될 수 있다. 스위치(S1)는 턴온(turn on)된 경우, 제1 바이어스 노드(BN)과 제2 트랜지스터(MN2)가 연결되고, 제1 커패시터(C1)과 제2 커패시터(C2)에 전하가 충전될 수 있다. 스위치(S1)가 턴 오프(turn off)되는 경우, 제1 바이어스 노드(BN)과 제2 트랜지스터(MN2)의 연결이 끊어지고, 제1 커패시터(C1)과 제2 커패시터(C2)에 충전된 전압이 유지될 수 있다.

일반적으로 액티브 픽셀(200_1)에 전원을 공급하는 전원 전압(VDD)의 레벨이 잡음에 의하여 흔들리는 경우, 액티브 픽셀(200_1)로부터 출력되는 픽셀 노드(PN)의 출력 전압의 레벨 또한 전원 전압(VDD)에 영향을 받아 흔들릴 수 있다. 이 때, 하나의 로우 선택 라인에 연결된 액티브 픽셀들은 모두 전원 전압(VDD)의 흔들림에 의해 동일한 영향을 받으므로, 이미지 센서에 의하여 획득된 이미지에 가로줄 잡음이 나타날 수 있다.

본 발명의 실시예에 따른 이미지 센서는, 바이어스 회로(210_1) 또는 전류 미러(211)에 포함되고, 각각 일단이 전원 전압(VDD)과 접지 전압에 연결된 제1 커패시터(C1)와 제2 커패시터(C2)에 의하여, 전원 전압(VDD)의 레벨의 흔들림을 보상하여 픽셀 노드(PN)로 출력할 수 있다.

이하 도 5와 함께, 본 발명의 실시예에 따른 이미지 센서의 전원 잡음 보상 방법을 기술한다.

도 5는 본 발명의 일 실시예에 따른 이미지 센서의 동작을 설명하기 위한 타이밍도이다.

제1 시간(T1)에서, 전원 전압(VDD)에 리플 전압으로 인한 전압 변동(VDD)이 발생한다. 리플 전압으로 인한 전원 전압의 변동(VDD)으로 인해, 제2 시간(T2)에서 전원 전압(VDD)과 커플링된 플로팅 디퓨전 노드의 전압(VFD) 또한 변화할 수 있다. 여기서, 플로팅 디퓨전 노드의 전압(VFD)의 변화로 인한 픽셀 노드의 전압의 변화는 VPIX1로 나타난다. 전원 전압의 변화(VDD)로 인한 플로팅 디퓨전 노드의 전압(VFD)의 변화량과, 플로팅 디퓨전 노드 전압(VFD)의 변화로 인한 픽셀 노드 전압(VPIX1)의 변화량의 크기는, 플로팅 디퓨전 노드(FD)와 전원 전압(VDD) 및 접지 전압 간의 기생 커패시턴스에 따라 결정될 수 있다.

리플 전압으로 인한 전원 전압(VDD), 플로팅 디퓨전 노드 전압(VFD) 및 이로 인한 픽셀 노드의 전압(VPIX1)의 변화는 모두 유사한 페이즈로 변화할 수 있다.

한편, 전원 전압(VDD)에 커플링된 제1 커패시터(C1)와, 접지 전압에 커플링된 제2 커패시터(C2)로 인해 제1 바이어스 노드의 전압(VBN) 또한 전원 전압(VDD)과 유사한 페이즈로 변화할 수 있다. 즉, 전원 전압(VDD)의 증가로 인하여 제1 바이어스 노드의 전압(VBN)은 증가할 수 있다.

제1 바이어스 노드의 전압(VBN)이 증가함에 따라, 제1 트랜지스터(MN1)의 게이트-소오스 간 전압은 증가하여, 제1 전류(I)가 증가할 수 있다.

한편, 변화된 제1 전류(I)에 의하여 생성되는 출력 전압을 VPIX2라 하면, VPIX2는 제1 전류(I)가 변화하는 페이즈와 반대일 수 있다. 이는, 픽셀 회로(200_1)에 포함된 드라이브 트랜지스터(MN4)가, 부하로 연결된 바이어스 회로(210_1)와 소오스 팔로워 증폭기의 구성을 갖기 때문이다. 즉, 소오스 팔로워 증폭기의 출력 전압인 픽셀 노드(PN)의 전압의 변화는, 소오스 팔로워 증폭기의 전류인 제1 전류(I)의 페이즈와 반대로 변화할 수 있다.

결과적으로, 바이어스 회로(210_1)가 생성하는 보상 전압(VPIX2)의 변화량은 다음 식과 같이 계산될 수 있다.

[수학식 1]

여기서 C1, C2는 제1 커패시터(C1)와 제2 커패시터(C2)의 커패시턴스이고, gmn1은 제1 트랜지스터(MN1)의 트랜스 컨덕턴스, gmn4는 드라이브 트랜지스터(MN4)의 트랜스 컨덕턴스이다.

상술한 것과 같이, 전원 전압(VDD)의 변화로 인한 픽셀 노드(PN)의 출력 전압(VPIX1)의 변화량은, 바이어스 회로(210_1)가 생성하는 보상 전압(VPIX2) 변화량의 크기와 동일할 필요가 있다. 따라서 제1 커패시터의 커패시턴스 C1과 제2 커패시터의 커패시턴스 C2를 조절하여, 바이어스 회로(210_1)가 생성하는 보상 전압 변화량의 크기를 조절할 수 있다.

도 6은 본 발명의 다른 실시예에 따른 이미지 센서를 설명하기 위한 회로도이다. 본 실시예에서는 앞서 실시예와 중복되는 점의 설명은 생략하고 차이점을 중심으로 설명한다.

도 6을 참조하면, 본 발명의 다른 실시예에 따른 이미지 센서는 제2 전류 미러(212)를 더 포함할 수 있다.

제2 전류 미러(212)는, 제4 트랜지스터(MP2)와 제5 트랜지스터(MP1)를 포함하고, 각각의 트랜지스터(MP1, MP2)들과 제2 바이어스 노드(BP)를 통해 연결되는 제1 커패시터(C1)와, 제2 커패시터(C2)를 포함할 수 있다.

제4 트랜지스터(MP2)는, 제2 트랜지스터(MN2)와 연결되고, 제1 커패시터(C1)와 제2 커패시터(C2)의 비율에 따라 출력 전류를 제1 전류 미러(211)에 제공할 수 있다.

제5 트랜지스터(MP1)는 스위치(S1)의 턴 온 동작에 의해, 제4 트랜지스터(MP2)와 제2 바이어스 노드(BP)를 통해 연결될 수 있다.

제2 바이어스 노드(BP)에는 제1 커패시터(C1)과 제2 커패시터(C2)가 각각 연결될 수 있다. 제1 커패시터(C1)의 일단은 전원 전압(VDD)와 연결되고, 다른 일단은 제2 바이어스 노드(BP)와 연결될 수 있다. 제2 커패시터(C2)의 일단은 접지 전압과 연결되고, 다른 일단은 제2 바이어스 노드(BP)와 연결될 수 있다.

제2 전류 미러(212)의 스위치(S1)가 턴 온된 경우, 제2 바이어스 노드(BP)과 제5 트랜지스터(MP1)가 연결되고, 제1 커패시터(C1)와 제2 커패시터(C2)에 전하가 충전될 수 있다. 스위치(S1)가 턴 오프(turn off)되는 경우, 제2 바이어스 노드(BP)과 제5 트랜지스터(MP1)의 연결이 끊어지고, 제1 커패시터(C1)와 제2 커패시터(C2)에 충전된 전압이 유지될 수 있다.

도 7은 도 6의 이미지 센서의 동작을 설명하기 위한 타이밍도이다.

도 7을 참조하면, 제1 시간(T1)에서, 전원 전압(VDD)에 리플 전압으로 인한 전압 변동(VDD)과, 플로팅 디퓨전 노드의 전압(VFD)의 변화에 따라, 픽셀 노드의 전압의 변화는 VPIX1로 나타난다.

한편, 전원 전압(VDD)에 커플링된 제1 커패시터(C1)와, 접지 전압에 커플링된 제2 커패시터(C2)로 인해 제2 바이어스 노드의 전압(VBP) 또한 전원 전압(VDD)과 유사한 페이즈로 변화한다. 제2 바이어스 노드 전압(VBP)의 변화에 따라 제2 전류 미러(212)로부터 제1 전류 미러(211)로 제공되는 전류의 레벨이 변화하고, 이 전류 레벨의 변화는 제1 전류 미러(211)에 의해 복사되어 제1 전류(I) 레벨의 변화로 나타난다. 제1 전류(I) 레벨의 변화로 인하여, 앞서 설명한 실시예와 동일하게, 바이어스 회로(210_1)가 생성하는 보상 전압(VPIX2)은 제1 전류(I)와 반대의 페이즈를 갖도록 변화한다.

[수학식 2]

여기서 gmn2는 제2 트랜지스터(MN2)의 트랜스 컨덕턴스이고, gmp2는 제4 트랜지스터(MP2)의 트랜스 컨덕턴스이다.

도 8은 본 발명의 또 다른 실시예에 따른 이미지 센서를 설명하기 위한 회로도이다.

도 8을 참조하면, 본 발명의 또 다른 실시예에 따른 이미지 센서는 제3 전류 미러(213)를 더 포함할 수 있다.

제3 전류 미러(213)는, 제6 트랜지스터(MN6)와 제7 트랜지스터(MN5)를 포함하고, 각각의 트랜지스터(MN5, MN6)들과 제3 바이어스 노드(BN2)를 통해 연결되는 제1 커패시터(C1)와, 제2 커패시터(C2)를 포함할 수 있다.

제6 트랜지스터(MN6)는, 제5 트랜지스터(MP1)와 연결되고, 제2 전류(I_R)를 미러링하여 제2 라인(L2)에 흐르게 할 수 있다.제7 트랜지스터(MN5)는 스위치(S1)의 턴 온 동작에 의해, 제6 트랜지스터(MN6)와 제3 바이어스 노드(BN2)를 통해 연결될 수 있다.

제3 바이어스 노드(BN2)에는 제1 커패시터(C1)과 제2 커패시터(C2)가 각각 연결될 수 있다. 제1 커패시터(C1)의 일단은 전원 전압(VDD)와 연결되고, 다른 일단은 제3 바이어스 노드(BN2)와 연결될 수 있다. 제2 커패시터(C2)의 일단은 접지 전압과 연결되고, 다른 일단은 제3 바이어스 노드(BN2)와 연결될 수 있다.

도 9는 도 8의 이미지 센서의 동작을 설명하기 위한 타이밍도이다.

도 9를 참조하면, 제1 시간(T1)에서, 전원 전압(VDD)에 리플 전압으로 인한 전압 변동(VDD)과, 플로팅 디퓨전 노드의 전압(VFD)의 변화에 따라, 픽셀 노드의 전압의 변화는 VPIX1로 나타난다.

한편, 전원 전압(VDD)에 커플링된 제1 커패시터(C1)와, 접지 전압에 커플링된 제2 커패시터(C2)로 인해 제3 바이어스 노드의 전압(VBN2) 또한 전원 전압(VDD)과 유사한 페이즈로 변화한다. 제3 바이어스 노드 전압(VBN2)의 변화에 따라 제2 전류 미러(212)가 제3 전류 미러(213)로부터 제공받는 전류의 레벨이 변화하고, 이 전류 레벨의 변화는 제2 전류 미러(212) 및 제1 전류 미러(211)에 의해 복사되어 제1 전류(I) 레벨의 변화로 나타난다. 제1 전류(I) 레벨의 변화로 인하여, 앞서 설명한 실시예와 동일하게, 바이어스 회로(210_1)가 생성하는 보상 전압(VPIX2)은 제1 전류(I)와 반대의 페이즈를 갖도록 변화한다.

[수학식 3]

여기서 gmn6는 제6 트랜지스터(MN6)의 트랜스 컨덕턴스이고, gmp1는 제5 트랜지스터(MP1)의 트랜스 컨덕턴스이다.

도 10은 본 발명의 또 다른 실시예에 따른 이미지 센서의 회로도이다.

본 발명의 또 다른 실시예에 따른 이미지 센서는, 앞서 도 6과 관련된 이미지 센서와 유사하나, 제1 전류 미러(211) 내에 제3 커패시터(C3) 및 제4 커패시터(C4)를 더 포함할 수 있다.

제3 커패시터(C3)과 제4 커패시터(C4)가 제1 바이어스 노드(BN)에 각각 연결될 수 있다. 제3 커패시터(C3)의 일단은 전원 전압(VDD)과 연결되고, 다른 일단은 제1 바이어스 노드(BN)와 연결될 수 있다. 제4 커패시터(C4)의 일단은 접지 전압과 연결되고, 다른 일단은 제1 바이어스 노드(BN)와 연결될 수 있다. 제3 커패시터(C3)와 제4 커패시터(C4)는 커패시턴스가 조절될 수 있는 가변 커패시터일 수 있다.

제1 커패시터(C1)와 제2 커패시터(C2)의 비율에 따라, 전원 전압(VDD)의 변화에 의한 제2 바이어스 노드의 전압(VBP)의 변화량이 조절되는 것은, 도 6과 관련하여 설명된 이미지 센서의 동작과 동일하다.

한편, 제1 전류 미러(211)의 제1 바이어스 노드(BN)에 연결된 제3 커패시터(C3) 및 제4 커패시터(C4)에 의하여, 제1 바이어스 노드의 전압(VBN)의 페이즈가 변화할 수 있다.

즉, 제3 커패시터(C3)와 제4 커패시터(C4)의 비율에 따라 제1 바이어스 노드의 전압(VBN)의 변화량의 페이즈가 늦어지거나 빨라질 수 있다. 따라서, 제1 전류 미러(211)로 제공되는 제1 전류(I)의 페이즈 또한 제1 바이어스 노드의 전압(VBN)의 변화량과 동일하게 늦어지거나 빨라질 수 있다.

결과적으로, 변화된 제1 전류(I)에 의하여 생성되는 바이어스 회로(210_1)가 생성하는 보상 전압(VPIX2)의 페이즈는 제3 커패시터(C3)와 제4 커패시터(C4)의 비율에 따라 변화하여, 전원 전압(VDD)에 포함된 잡음을 효과적으로 보상할 수 있다.

도 11은 본 발명의 몇몇 실시예에 따른 이미지 센서를 포함하는 디지털 카메라의 블록도이다.

도 11을 참조하면, 디지털 카메라(800)는 렌즈(810), 이미지 센서(820), 모터부(830), 및 엔진부(840)를 포함할 수 있다. 이미지 센서(820)는 전술한 오프셋 보상된 기준 전압을 ADC 변환 시 기준 전압으로 사용하는 이미지 센서를 포함한다.

렌즈(810)는 이미지 센서(820)의 수광 영역으로 입사광을 집광시킨다. 이미지 센서(820)는 렌즈(810)를 통하여 입사된 광에 기초하여 베이어 패턴(Bayer pattern)의 RGB 데이터(RGB)를 생성할 수 있다. 이미지 센서(820)는 클럭 신호 (CLK)에 기초하여 RGB 데이터(RGB)를 제공할 수 있다.

실시예에 따라, 이미지 센서(820)는 MIPI(Mobile Industry Processor Interface) 및/또는 CSI(Camera Serial Interface)를 통하여 엔진부(840)와 인터페이싱할 수 있다.

모터부(830)는 엔진부(840)로부터 수신된 제어 신호(CTRL)에 응답하여 렌즈 (810)의 포커스를 조절하거나, 셔터링(Shuttering)을 수행할 수 있다. 엔진부(840)는 이미지 센서(820) 및 모터부(830)를 제어한다. 또한, 엔진부(840)는 이미지 센서(820)로부터 수신된 RGB 데이터(RGB)에 기초하여 휘도 성분, 상기 휘도 성분과 청색성분의 차, 및 상기 휘도 성분과 적색 성분의 차를 포함하는 YUV 데이터(YUV)를 생성하거나, 압축 데이터, 예를 들어 JPEG(Joint Photography Experts Group) 데이터를 생성할 수 있다.

엔진부(840)는 호스트/어플리케이션(850)에 연결될 수 있으며, 엔진부(840)는 마스터 클럭(MCLK)에 기초하여YUV 데이터(YUV) 또는 JPEG 데이터를 호스트/어플리케이션(850)에 제공할 수 있다. 또한, 엔진부(840)는 SPI(Serial Peripheral Interface) 및/또는 I2C(Inter Integrated Circuit)를 통하여 호스트/어플리케이션(850)과 인터페이싱할 수 있다.

도 12는 본 발명의 몇몇 실시예에 따른 이미지 센서를 포함하는 컴퓨팅 시스템의 블록도이다.

도 12를 참조하면, 컴퓨팅 시스템(1000)은 프로세서(1010), 메모리 장치 (1020), 저장 장치(1030), 입출력 장치(1040), 파워 서플라이(1050), 및 이미지 센서(1060)를 포함한다.

이미지 센서(1060)는 전술한 오프셋 보상된 기준 전압을 ADC 변환 시 기준 전압으로 사용하는 이미지 센서를 포함한다. 한편, 도 11에는 도시되지 않았지만, 컴퓨팅 시스템(1000)은 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하거나, 또는 다른 전자 기기들과 통신할 수 있는 포트(port)들을 더 포함할 수 있다.

프로세서(1010)는 특정 계산들 또는 태스크(task)들을 수행할 수 있다. 실시예에 따라, 프로세서(1010)는 마이크로프로세서(micro-processor), 중앙 처리 장치(Central Processing Unit; CPU)일 수 있다.

프로세서(1010)는 어드레스 버스(address bus), 제어 버스(control bus) 및 데이터 버스(data bus)를 통하여 메모리 장치(1020), 저장 장치(1030) 및 입출력 장치(1040)와 통신을 수행할 수 있다.

실시예에 따라, 프로세서(1010)는 주변 구성요소 상호 연결(Peripheral Component Interconnect; PCI) 버스와 같은 확장 버스에도 연결될 수 있다. 메모리 장치(1020)는 컴퓨팅 시스템(1000)의 동작에 필요한 데이터를 저장할 수 있다.

예를 들어, 메모리 장치(1020)는 DRAM, 모바일 DRAM, SRAM, PRAM, FRAM, RRAM 및/또는 MRAM으로 구현될 수 있다. 저장 장치(1030)는 솔리드 스테이트 드라이브(Solid State Drive(SSD)), 하드 디스크 드라이브(Hard Disk Drive(HDD)), CD-ROM 등을 포함할 수 있다.

입출력 장치(1040)는 키보드, 키패드, 마우스 등과 같은 입력 수단, 및 프린터와 디스플레이 등과 같은 출력수단을 포함할 수 있다. 파워 서플라이(1050)는 전자 기기(1000)의 동작에 필요한 동작 전압을 공급할 수 있다.

이미지 센서(1060)는 버스들 또는 다른 통신 링크를 통해서 프로세서(1010)와 연결되어 통신을 수행할 수 있다. 상술한 바와 같이, 이미지 센서(1060)는 기준 전압에 대해 오프셋을 보상함으로써 정밀한 이미지 데이터를 생성할 수 있다. 이미지 센서(1060)는 프로세서(1010)와 함께 하나의 칩에 집적될 수도 있고, 서로 다른칩에 각각 집적될 수도 있다.

한편, 컴퓨팅 시스템(1000)은 이미지 센서를 이용하는 모든 컴퓨팅 시스템으로 해석되어야 할 것이다. 예를 들어, 컴퓨팅 시스템(1000)은 디지털 카메라, 이동 전화기, PDA(Personal Digital Assistants), PMP(Portable Multimedia Player), 스마트폰(Smart Phone), 태블릿 PC 등을 포함할 수 있다.

도 13는 도 12의 컴퓨팅 시스템에 사용되는 인터페이스의 일 예를 나타내는 블록도이다.

도 13을 참조하면, 컴퓨팅 시스템(1100)은 MIPI 인터페이스를 사용 또는 지원할 수 있는 데이터 처리 장치로 구현될 수 있고, 어플리케이션 프로세서(1110), 이미지 센서(1140) 및 디스플레이(1150) 등을 포함할 수 있다.

어플리케이션 프로세서(1110)의 CSI 호스트(1112)는 카메라 시리얼 인터페이스(Camera Serial Interface; CSI)를 통하여 이미지 센서(1140)의 CSI 장치(1141)와 시리얼 통신을 수행할 수 있다.

일 실시예에서, CSI 호스트(1112)는 디시리얼라이저(DES)를 포함할 수 있고, CSI 장치(1141)는 시리얼라이저(SER)를 포함할 수 있다. 어플리케이션 프로세서 (1110)의 DSI 호스트(1111)는 디스플레이 시리얼 인터페이스(Display Serial Interface; DSI)를 통하여 디스플레이(1150)의 DSI 장치(1151)와 시리얼 통신을 수행할 수 있다. 일 실시예에서, DSI 호스트(1111)는 시리얼라이저(SER)를 포함할 수 있고, DSI 장치(1151)는 디시리얼라이저(DES)를 포함할 수 있다. 나아가, 컴퓨팅 시스템 (1100)은 어플리케이션 프로세서(1110)와 통신을 수행할 수 있는 알에프(Radio Frequency; RF) 칩(1160)을 더 포함할 수 있다. 컴퓨팅 시스템(1100)의 PHY(1113)와 RF 칩(1160)의 PHY(1161)는 MIPI(Mobile Industry Processor Interface) DigRF에 따라 데이터 송수신을 수행할 수 있다.

또한, 어플리케이션 프로세서(1110)는 PHY(1161)의 MIPI DigRF에 따른 데이터 송수신을 제어하는 DigRF MASTER(1114)를 더 포함할 수 있다. 한편, 컴퓨팅 시스템(1100)은 지피에스(Global Positioning System; GPS)(1120), 스토리지(1170), 마이크(1180), 디램(Dynamic Random Access Memory; DRAM)(1185) 및 스피커(1190)를 포함할 수 있다. 또한, 컴퓨팅 시스템(1100)은 초광대역(Ultra WideBand; UWB)(1210), 무선 랜(Wireless Local Area Network; WLAN)(1220) 및 와이맥스(Worldwide Interoperability for Microwave Access; WIMAX)(1230) 등을 이용하여 통신을 수행할 수 있다. 다만, 컴퓨팅 시스템(1100)의 구조 및 인터페이스는 하나의 예시로서 이에 한정되는 것이 아니다.

10: 이미지 센서 100: 픽셀 어레이
110: 타이밍 제어 회로 120: 로우 드라이버
130: 기준 전압 생성기 140: 아날로그-디지털 변환기
150: 컬럼 드라이버

Claims

컬럼 라인과 연결되고, 픽셀 노드로 출력 전압을 출력하는 액티브 픽셀; 및
상기 픽셀 노드와 접지 단자 사이에 연결된 바이어스 회로로, 상기 픽셀 노드와 접속된 제1 라인으로 제1 전류가 흐르는 바이어스 회로를 포함하되,
상기 바이어스 회로는,
상기 컬럼 라인으로부터 상기 제1 전류를 공급받는 제1 전류 미러로서, 상기 컬럼 라인과 연결되는 제1 트랜지스터와, 상기 제1 트랜지스터와 제1 바이어스 노드를 통해 연결된 제2 트랜지스터를 포함하는 제1 전류 미러와,
상기 제2 트랜지스터로 제2 전류를 제공하는 제2 전류 미러로서, 상기 제2 트랜지스터와 연결되는 제3 트랜지스터와, 상기 제3 트랜지스터와 제2 바이어스 노드로 연결되는 제4 트랜지스터를 포함하는 제2 전류 미러를 포함하고,
상기 제1 전류 미러는,
전원 전압과 연결된 제1 커패시터와, 상기 접지 단자와 연결된 제2 커패시터를 포함하고,
상기 제2 전류 미러는,
상기 전원 전압과 연결된 제1 가변 커패시터와, 상기 접지 단자와 연결된 제2 가변 커패시터를 포함하고,상기 제1 전류의 크기는 상기 제1 가변 커패시터와 상기 제2 가변 커패시터의 커패시턴스 비율에 기초하여 변화되고,
상기 출력 전압은 상기 제1 전류의 크기에 기초하여 조정되는 이미지 센서.
제 1항에 있어서,
상기 제1 가변 커패시터는 상기 전원 전압과 상기 제2 바이어스 노드와 연결되고,
상기 제2 가변 커패시터는 상기 접지 단자와 상기 제2 바이어스 노드와 연결되는 이미지 센서.
제 2항에 있어서,
상기 제1 커패시터는 제3 가변 캐패시터를 포함하고,
상기 제2 커패시터는 제4 가변 캐패시터를 포함하는 이미지 센서.
제 3항에 있어서,
상기 제3 가변 커패시터는 상기 전원 전압과 상기 제1 바이어스 노드와 연결되고,
상기 제4 가변 커패시터는 상기 접지 단자와 상기 제1 바이어스 노드와 연결되는 이미지 센서.
제 1항에 있어서,
상기 제2 전류 미러는 상기 제2 바이어스 노드와 상기 제4 트랜지스터 사이에 연결된 스위치를 더 포함하고,
상기 스위치는 폐쇄되어 상기 제1 가변 커패시터와 상기 제2 가변 커패시터를 충전시키고, 개방되어 상기 제2 바이어스 노드와 상기 제4 트랜지스터의 연결을 끊는 이미지 센서.
제 5항에 있어서,
상기 제1 커패시터는 상기 전원 전압과 상기 제1 바이어스 노드와 연결되는 제3 가변 캐패시터를 포함하고,
상기 제2 커패시터는 상기 접지 단자와 상기 제1 바이어스 노드와 연결되는 제4 가변 캐패시터를 포함하는 이미지 센서.
컬럼 라인과 연결되고, 픽셀 노드로 출력 전압을 출력하는 액티브 픽셀; 및
상기 픽셀 노드와 접지 단자 사이에 연결된 바이어스 회로로, 상기 픽셀 노드와 접속된 제1 라인으로 제1 전류가 흐르는 바이어스 회로를 포함하되,
상기 바이어스 회로는,
상기 컬럼 라인으로부터 상기 제1 전류를 공급받는 제1 전류 미러로서, 상기 컬럼 라인과 연결되는 제1 트랜지스터와, 상기 제1 트랜지스터와 제1 바이어스 노드를 통해 연결된 제2 트랜지스터를 포함하는 제1 전류 미러와,
상기 제2 트랜지스터로 제2 전류를 제공하는 제2 전류 미러로서, 상기 제2 트랜지스터와 연결되는 제3 트랜지스터와, 상기 제3 트랜지스터와 제2 바이어스 노드로 연결되는 제4 트랜지스터를 포함하는 제2 전류 미러를 포함하고,
상기 제2 전류 미러로 제3 전류를 제공하는 제3 전류 미러로서, 상기 제4 트랜지스터와 연결되는 제5 트랜지스터와, 상기 제5 트랜지스터와 제3 바이어스 노드로 연결되는 제6 트랜지스터와, 전원 전압과 연결되는 제1 가변 커패시터와, 상기 접지 단자와 연결되는 제2 가변 커패시터를 포함하는 제3 전류 미러를 포함하고,
상기 제1 전류의 크기는 상기 제1 가변 커패시터와 상기 제2 가변 커패시터의 커패시턴스 비율에 기초하여 변화되고,
상기 출력 전압은 상기 제1 전류의 크기에 기초하여 조정되는 이미지 센서.
제 7항에 있어서,
상기 제3 전류 미러는,
상기 제3 바이어스 노드와 상기 제6 트랜지스터 사이에 연결된 스위치를 포함하고,
상기 제1 가변 커패시터는 상기 제3 바이어스 노드와 상기 전원 전압과 연결되고,
상기 제2 가변 커패시터는 상기 제3 바이어스 노드와 상기 접지 단자와 연결되고,
상기 스위치는 폐쇄되어 상기 제1 가변 커패시터와 상기 제2 가변 커패시터를 충전시키고, 개방되어 상기 제3 바이어스 노드와 상기 제6 트랜지스터의 연결을 끊는 이미지 센서.
복수의 액티브 픽셀의 출력 노드와 접속된 컬럼 라인; 및
상기 컬럼 라인에 연결된 바이어스 회로를 포함하되,
상기 바이어스 회로는,
서로 연결된 제1 가변 커패시터와 제2 가변 커패시터로, 상기 제1 및 제2 가변 커패시터의 다른 한쪽은 각각 제1 전압과 제2 전압과 연결되는 제1 및 제2 가변 커패시터와,
상기 출력 노드에 접속된 제1 전류 미러와,
상기 제1 전류 미러에 접속된 제2 전류 미러와,
상기 제2 전류 미러에 접속된 제3 전류 미러를 포함하고,
상기 바이어스 회로는,
전원 전압의 리플 전압을 보상하는 보상 전압을 생성하여 상기 출력 노드로 공급하고,
상기 제1 전류 미러는,
상기 출력 노드와 접속된 제1 트랜지스터와,
제1 바이어스 노드를 통해 상기 제1 트랜지스터와 접속된 제2 트랜지스터를 포함하고,
상기 제2 전류 미러는,
상기 제2 트랜지스터와 접속된 제3 트랜지스터와,
제2 바이어스 노드를 통해 상기 제3 트랜지스터와 접속된 제4 트랜지스터를 포함하고,
상기 제3 전류 미러는,
상기 제4 트랜지스터와 접속된 제5 트랜지스터와,
제3 바이어스 노드를 통해 상기 제5 트랜지스터와, 상기 제1 가변 캐패시터와, 상기 제2 가변 캐패시터에 접속된 제6 트랜지스터를 포함하는 이미지 센서.
제 9항에 있어서,
상기 제1 가변 커패시터의 커패시턴스에 대한 상기 제2 가변 커패시터의 커패시터의 커패시턴스의 비율에 기초하여 상기 보상 전압의 크기가 결정되고,
상기 보상 전압의 페이즈는 상기 전원 전압의 리플 전압의 페이즈와 반대인 이미지 센서.