KR20200098024A - 이미지 센서의 펄스 생성기 및 이의 구동 방법 - Google Patents

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Abstract

이미지 센서의 펄스 생성기는 전원 전압과 그라운드 사이에 직렬로 배열된 복수의 트랜지스터를 포함한다. 상기 복수의 트랜지스터 중에서 첫 번째에 배치된 제1 트랜지스터의 제1 단자에는 전원 전압이 공급되고, 상기 제1 트랜지스터의 게이트 단자는 제1 노드와 연결된다. 상기 복수의 트랜지스터 중에서 마지막에 배치된 제n 트랜지스터의 게이트 단자에는 입력 전압이 공급되고, 상기 제n 트랜지스터의 제1 단자에는 그라운드 전압이 공급된다. 이미지 센서의 펄스 생성기는 상기 제1 노드와 상기 제1 트랜지스터의 제1 단자 사이에 접속된 안정화 커패시터, 및 기준 전압 입력단자와 상기 제1 노드 사이에 배치되고, 입력되는 바이어스 제어신호에 의해 온(on)되어 기준 전압을 상기 제1 노드에 공급하는 안정화 스위치를 포함하는 딜레이 셀을 포함한다. 이미지 센서의 펄스 생성기는 비교기에서 입력되는 비교 신호의 천이를 기준으로 펄스 신호를 카운터로 출력한다.

Description

이미지 센서의 펄스 생성기 및 이의 구동 방법{PULSE GENERATOR OF IMAGE SENSOR AND METHOD OF DRIVING THE SAME}
본 발명은 전원 상태 변화에 영향을 받지 않는 딜레이 셀(delay cell)을 포함하는 이미지 센서(Image Sensor)의 펄스 생성기 및 이의 구동 방법에 관한 것이다.
이미지 센서의 화소가 증가함에 따라서 아날로그-디지털 컨버터(ADC)가 고속으로 동작하게 된다. 아날로그-디지털 컨버터(ADC)의 고속 동작으로 인해 카운터(counter)의 주파수가 증가하게 되고, 카운터의 주파수에 비례하여 소비 전력이 증가하게 된다. 카운팅(counting) 구간 동안의 전력 소모를 줄이기 위해서, 펄스 생성기(pulse generator) 방식을 적용할 수 있다. 펄스 생성기 방식은 CDS(Correlated Double Sampling) 회로의 출력이 발생하는 순간부터 짧은 시간에 펄스(pulse)를 생성하고, 펄스가 생성되는 구간에서만 데이터(data)를 저장한다. 일반적인 펄스 생성기 방식은 전원 전압 변화에 의해 생성되는 펄스의 폭이 달라져 노이즈가 발생하는 문제가 있다.
본 개시에 따른 실시 예들의 과제는 PSRR(Power Supply Ripple rejection Ratio) 특성을 고려하여 전원 상태 변화에 영향을 받지 않는 이미지 센서(Image Sensor)의 펄스 생성기 및 상기 이의 구동 방법을 제공하는 데 있다.
본 개시에 따른 실시 예들의 과제는 전원 전압 변화로 인해서 발생하는 수평 노이즈(horizontal noise), 랜덤 노이즈(random noise), 열 고정 패턴 노이즈(column fixed pattern noise), 코드 선형성 에러(code linearity error)에 영향을 받지 않는 딜레이 셀(delay cell)을 제안하고, 상기 딜레이 셀을 포함하는 이미지 센서(Image Sensor)의 펄스 생성기 및 상기 이의 구동 방법을 제공하는 데 있다.
본 개시의 이미지 센서의 펄스 생성기는 전원 전압과 그라운드 사이에 직렬로 배열된 복수의 트랜지스터, 안정화 커패시터, 및 안정화 스위치를 포함하는 딜레이 셀을 포함한다. 상기 복수의 트랜지스터 중에서 첫 번째에 배치된 제1 트랜지스터의 제1 단자에는 전원 전압이 공급되고, 상기 제1 트랜지스터의 게이트 단자는 제1 노드와 연결된다. 상기 복수의 트랜지스터 중에서 마지막에 배치된 제n 트랜지스터의 게이트 단자에는 입력 전압이 공급되고, 상기 제n 트랜지스터의 제1 단자에는 그라운드 전압이 공급된다. 안정화 커패시터는 상기 제1 노드와 상기 제1 트랜지스터의 제1 단자 사이에 접속된다. 안정화 스위치는 기준 전압 입력단자와 상기 제1 노드 사이에 배치되고, 입력되는 바이어스 제어신호에 의해 온(on)되어 기준 전압을 상기 제1 노드에 공급한다. 이미지 센서의 펄스 생성기는 비교기에서 입력되는 비교 신호의 천이를 기준으로 펄스 신호를 카운터로 출력한다.
본 개시의 이미지 센서의 펄스 생성기는 전원 전압과 그라운드 사이에 직렬로 배열된 복수의 트랜지스터, 안정화 커패시터, 및 안정화 스위치를 포함하는 딜레이 셀을 포함한다. 상기 복수의 트랜지스터 중에서 첫 번째에 배치된 제1 트랜지스터의 제1 단자에는 전원 전압이 공급되고, 상기 제1 트랜지스터의 게이트 단자에는 입력 전압이 공급된다. 상기 복수의 트랜지스터 중에서 마지막에 배치된 제n 트랜지스터의 제1 단자에는 상기 그라운드 전압이 공급되고, 상기 제n 트랜지스터의 게이트 단자는 제1 노드와 연결된다. 안정화 커패시터는 상기 제1 노드와 상기 제n 트랜지스터의 상기 제1 단자 사이에 접속된다. 안정화 스위치는 기준 전압 입력단자와 상기 제1 노드 사이에 배치되고, 입력되는 바이어스 제어신호에 의해 온(on)되어 기준 전압을 상기 제1 노드에 공급한다. 이미지 센서의 펄스 생성기는 비교기에서 입력되는 비교 신호의 천이를 기준으로 펄스 신호를 카운터로 출력한다.
본 개시의 이미지 센서의 펄스 생성기는 전원 전압과 그라운드 사이에 직렬로 배열된 복수의 트랜지스터, 제1 안정화 커패시터, 제2 안정화 커패시터, 제1 안정화 스위치, 및 제2 안정화 스위치를 포함하는 딜레이 셀을 포함한다. 상기 복수의 트랜지스터 중에서 첫 번째에 배치된 제1 트랜지스터의 제1 단자에는 전원 전압이 공급되고, 상기 제1 트랜지스터의 게이트 단자는 제1 노드와 연결된다. 상기 복수의 트랜지스터 중에서 마지막에 배치된 제n 트랜지스터의 제1 단자는 상기 그라운드 전압이 공급되고, 상기 제n 트랜지스터의 게이트 단자는 제2 노드와 연결된다. 제1 안정화 커패시터는 상기 제1 노드와 상기 제1 트랜지스터의 제1 단자 사이에 접속된다. 제1 안정화 스위치는 제1 기준 전압 입력단자와 상기 제1 노드 사이에 배치되고, 입력되는 바이어스 제어신호에 의해 온(on)되어 제1 기준 전압을 상기 제1 노드에 공급한다. 제2 안정화 커패시터는 상기 제2 노드와 상기 제4 트랜지스터의 제2 단자 사이에 접속된다. 제2 안정화 스위치는 제2 기준 전압 입력단자와 상기 제2 노드 사이에 배치되고, 상기 바이어스 제어신호에 의해 온(on)되어 제2 기준 전압을 상기 제2 노드에 공급한다. 이미지 센서의 펄스 생성기는 비교기에서 입력되는 비교 신호의 천이를 기준으로 펄스 신호를 카운터로 출력한다.
본 개시의 이미지 센서의 펄스 생성기는 전원 전압과 그라운드 사이에 직렬로 배열된 복수의 트랜지스터 및 제1 트랜지스터의 게이트 단자와 연결된 바이어스 회로를 포함하는 딜레이 셀을 포함한다. 상기 복수의 트랜지스터 중에서 첫 번째에 배치된 제1 트랜지스터의 제1 단자에는 전원 전압이 공급되고, 상기 제1 트랜지스터의 게이트 단자는 제1 노드와 연결된다. 상기 복수의 트랜지스터 중에서 마지막에 배치된 제n 트랜지스터의 게이트 단자에는 입력 전압이 공급되고, 상기 제n 트랜지스터의 제1 단자에는 그라운드 전압이 공급된다. 상기 바이어스 회로는 바이어스 트랜지스터 및 오피 앰프를 포함한다. 상기 바이어스 트랜지스터의 제1 단자에 상기 전원 전압이 공급되고, 제2 단자가 그라운드에 연결되고, 게이트 단자는 상기 제1 트랜지스터와 연결된다. 상기 오피 앰프의 포지티브 단자는 상기 바이어스 트랜지스터의 제2 단자와 연결되고, 네거티브 단자에는 기준 전압이 인가된다. 이미지 센서의 펄스 생성기는 상기 제1 트랜지스터의 Vgs 또는 Vsg를 일정하게 유지시킨다.
본 개시의 이미지 센서의 펄스 생성기는 전원 전압과 그라운드 사이에 직렬로 배열된 복수의 트랜지스터, 및 제n 트랜지스터의 게이트 단자와 연결된 바이어스 회로를 포함하는 딜레이 셀을 포함한다. 상기 복수의 트랜지스터 중에서 첫 번째에 배치된 제1 트랜지스터의 제1 단자에는 전원 전압이 공급되고, 상기 제1 트랜지스터의 게이트 단자에는 입력 전압이 공급된다. 상기 복수의 트랜지스터 중에서 마지막에 배치된 제n 트랜지스터의 제1 단자는 그라운드 전압이 공급되고, 상기 제n 트랜지스터의 게이트 단자는 제1 노드와 연결된다. 상기 바이어스 회로는 바이어스 트랜지스터 및 오피 앰프를 포함한다. 상기 바이어스 트랜지스터의 제1 단자에 상기 전원 전압이 공급되고, 제2 단자가 그라운드에 연결되고, 게이트 단자는 상기 제n 트랜지스터와 연결된다. 상기 오피 앰프의 포지티브 단자는 상기 바이어스 트랜지스터의 제1 단자와 연결되고, 네거티브 단자에는 기준 전압이 인가된다. 이미지 센서의 펄스 생성기는 상기 제n 트랜지스터의 Vgs 또는 Vsg를 일정하게 유지시킨다.
본 개시의 이미지 센서의 펄스 생성기는 전원 전압과 그라운드 사이에 직렬로 배열된 복수의 트랜지스터, 제1 트랜지스터의 게이트 단자와 연결된 제1 바이어스 회로, 및 제n 트랜지스터의 게이트 단자와 연결된 제2 바이어스 회로를 포함하는 딜레이 셀을 포함한다. 상기 복수의 트랜지스터 중에서 첫 번째에 배치된 제1 트랜지스터의 제1 단자에는 전원 전압이 공급되고, 상기 제1 트랜지스터의 게이트 단자는 제1 노드와 연결된다. 상기 복수의 트랜지스터 중에서 마지막에 배치된 제n 트랜지스터의 제1 단자에는 그라운드 전압이 공급되고, 상기 제n 트랜지스터의 게이트 단자는 제2 노드와 연결된다. 상기 제1 바이어스 회로는 제1 바이어스 트랜지스터 및 제1 오피 앰프를 포함한다. 상기 제1 바이어스 트랜지스터의 제1 단자에 상기 전원 전압이 공급되고, 제2 단자에 상기 그라운드 전압이 공급되고, 게이트 단자는 상기 제1 오피 앰프의 출력 단자 및 상기 제1 트랜지스터의 게이트 단자와 연결된다. 상기 제1 오피 앰프의 포지티브 단자는 상기 제5 트랜지스터의 제2 단자와 연결되고, 네거티브 단자에는 기준 전압이 인가된다. 상기 제2 바이어스 회로는 제2 바이어스 트랜지스터 및 제2 오피 앰프를 포함하는 딜레이 셀을 포함한다. 상기 제2 바이어스 트랜지스터의 제1 단자에 상기 전원 전압이 공급되고, 제2 단자에 그라운드 전압이 공급되고, 게이트 단자는 상기 제2 오피 앰프의 출력단자 및 상기 제4 트랜지스터의 게이트 단자와 연결된다. 상기 제2 오피 앰프의 포지티브 단자는 상기 제2 바이어스 트랜지스터의 제1 단자와 연결되고, 네거티브 단자에는 기준 전압이 인가된다. 이미지 센서의 펄스 생성기는 상기 제1 트랜지스터 및 상기 제n 트랜지스터의 Vgs 또는 Vsg를 일정하게 유지시킨다.
본 개시에 따른 실시 예의 펄스 생성기는 P타입 딜레이 셀에서 전원 전압(VDD)이 공급되는 제1 트랜지스터의 Vgs 또는 Vsg를 일정하게 유지시켜 일정한 전류의 충전/방전(current charge/discharge)을 확보할 수 있다. P타입 딜레이 셀을 포함하는 펄스 생성기는 딜레이 차이가 작은 펄스 신호(PULSE_OUT)를 생성하여 출력할 수 있다.
본 개시에 따른 실시 예의 펄스 생성기는 N타입 딜레이 셀에서 그라운드(GND) 단자와 연결된 제4 트랜지스터의 Vgs 또는 Vsg를 일정하게 유지시켜 일정한 전류의 충전/방전(current charge/discharge)을 확보할 수 있다. N타입 딜레이 셀을 포함하는 펄스 생성기는 딜레이 차이가 작은 펄스 신호(PULSE_OUT)를 생성하여 출력할 수 있다.
본 개시에 따른 실시 예의 펄스 생성기는 PN타입 딜레이 셀에서 전원 전압(VDD)와 연결된 제1 트랜지스터 및 그라운드(GND) 단자와 연결된 제4 트랜지스터의 Vgs 또는 Vsg를 일정하게 유지시켜 일정한 전류의 충전/방전(current charge/discharge)을 확보할 수 있다. PN타입 딜레이 셀을 포함하는 펄스 생성기는 딜레이 차이가 작은 펄스 신호(PULSE_OUT)를 생성하여 출력할 수 있다.
도 1은 본 개시에 따른 이미지 센서를 포함하는 이미지 처리 시스템의 블록도를 나타내는 도면이다.
도 2는 도 1에 도시된 이미지 센서를 나타내는 도면이다.
도 3은 도 1에 도시된 픽셀 어레이 및 리드아웃 회로를 나타내는 도면이다.
도 4는 도 3에 도시된 ADC를 나타내는 도면이다.
도 5는 도 4에 도시된 펄스 생성기를 나타내는 도면이다.
도 6은 CDS의 출력 전환(output transition)이 발생하는 순간을 기준으로 딜레이를 갖는 신호를 생성하는 것을 나타내는 도면이다.
도 7a는 본 발명의 일 실시 예에 따른 딜레이 셀(delay cell)을 나타내는 것으로, P타입 딜레이 셀을 나타내는 도면이다.
도 7b는 본 발명의 일 실시 예에 따른 딜레이 셀을 나타내는 것으로, P타입 딜레이 셀을 나타내는 도면이다.
도 7c는 본 발명의 일 실시 예에 따른 딜레이 셀을 나타내는 것으로, P타입 딜레이 셀을 나타내는 도면이다.
도 8a는 듀얼(dual) CDS(Correlated Double Sampling)를 수행하는 ADC의 동작 타이밍에서 펄스 생성기의 구동 방법을 나타내는 도면이다.
도 8b는 펄스 생성기의 출력 펄스를 나타내는 도면이다.
도 9a는 본 발명의 일 실시 예에 따른 딜레이 셀(delay cell)을 나타내는 것으로, N타입 딜레이 셀을 나타내는 도면이다.
도 9b는 본 발명의 일 실시 예에 따른 딜레이 셀을 나타내는 것으로, N타입 딜레이 셀을 나타내는 도면이다.
도 9c는 본 발명의 일 실시 예에 따른 딜레이 셀을 나타내는 것으로, N타입 딜레이 셀을 나타내는 도면이다.
도 10은 본 발명의 일 실시 예에 따른 딜레이 셀(delay cell)을 나타내는 것으로, PN타입 딜레이 셀을 나타내는 도면이다.
도 11a 내지 도 11d는 본 발명의 일 실시 예에 따른 멀티 스테이지 딜레이 셀(delay cell)을 나타내는 도면이다.
도 12는 본 발명의 일 실시 예에 따른 딜레이 셀(delay cell)을 나타내는 것으로, P타입 딜레이 셀을 나타내는 도면이다.
도 13은 본 발명의 일 실시 예에 따른 딜레이 셀(delay cell)을 나타내는 것으로, N타입 딜레이 셀을 나타내는 도면이다.
도 14는 본 발명의 일 실시 예에 따른 딜레이 셀(delay cell)을 나타내는 것으로, PN타입 딜레이 셀을 나타내는 도면이다.
일반적인 펄스 생성기(pulse generator)는 채널 폭이 긴 트랜지스터(Long length Tr)를 적용하여 전류 드라이빙(current driving) 능력을 낮추는 딜레이 셀을 포함한다. 이러한, 일반적인 딜레이 셀의 딜레이 시간은 출력 노드(node)의 충전/방전(charge/discharge) 시간에 비례하게 된다. 일반적인 딜레이 셀은 전원의 변화에 따라서 출력 신호의 딜레이에 차이가 발생하게 된다. 이러한 출력 신호의 딜레이 차이는 펄스 폭 및 종료(pulse width/end)의 차이를 발생시켜 이미지 신호를 정상적으로 리드아웃 할 수 없게 된다.
일 예로서, 이미지 센서에서는 노이즈 특성을 개선하기 위해서 듀얼 CDS 방식을 사용하고 있다. 듀얼 CDS 방식을 구현하기 위해서는 리셋(reset) 및 시그널 카운팅(signal counting)을 2번 진행하야 한다. 2번의 시그널 카운팅을 진행함에 있어서, 리셋 카운팅(reset counting) 시점에서의 전원 전압 상황과, 시그널 카운팅(signal counting)에서의 전원 전압 상황이 다르게 될 수 있다. 이러한 경우에, 펄스 생성기의 딜레이 시간이 달라지게 되고, 이에 따라서 듀얼 CDS가 정상적으로 동작할 수 없게 되는 문제가 있다. 특히, 이미지를 처리하는 row-by-row마다 전원 전압 상황이 변하게 된다면 수평 노이즈(horizontal noise)가 증가하게 된다.
이하, 첨부된 도면을 참고로 하여 본 개시에 따른 실시 예들의 이미지 센서의 펄스 생성기 및 이의 구동 방법을 설명하면 다음과 같다.
도 1은 본 개시에 따른 이미지 센서를 포함하는 이미지 처리 시스템의 블록도를 나타내는 도면이다. 도 2는 도 1에 도시된 이미지 센서를 나타내는 도면이다.
도 1 및 도 2를 참조하면, 이미지 처리 시스템은 이미지 센서(10) 및 디지털 신호 프로세서(20, DSP: digital signal processor)를 포함한다. 이미지 센서(10)와 디지털 신호 프로세서(20, DSP)는 각각 칩(chip)으로 구현되거나, 또는 이미지 센서(10)와 디지털 신호 프로세서(20)가 하나의 칩으로 구현될 수 있다.
이미지 센서(10)는 광학 렌즈를 통해서 입력된 피사체에 대한 디지털 픽셀 신호를 생성할 수 있다. 이미지 센서(10)는 픽셀 어레이(100), 리드아웃 회로(200), 로우 드라이버(300), 타이밍 생성기(400), 및 램프신호 생성기(500)를 포함할 수 있다.
픽셀 어레이(100)는 매트릭스(matrix) 형태로 배열된 복수의 픽셀(110)을 포함할 수 있다. 일 예로서, 픽셀 어레이(100)는 각각이 복수의 로우(row) 라인들 및 복수의 컬럼(column) 라인들과 접속되는, 매트릭스(matrix) 형태로 배열된 복수의 픽셀들(110) 포함할 수 있다. 복수의 픽셀(110)은 APS(active pixel sensor)가 적용될 수 있다.
픽셀(110)은 레드(red) 파장 영역의 빛을 통과시키는 레드 필터, 그린(green) 파장 영역의 빛을 통과시키는 그린 필터, 및 블루(blue) 파장 영역의 빛을 통과시키는 블루 필터를 포함할 수 있다. 이에 한정되지 않고, 픽셀(110)은 다른 색상의 파장 영역의 빛을 투과시키는 컬러 필터 또는 투명한 필터를 포함할 수 있다.
일 예로서, 픽셀(110)은 화이트(white) 컬러 필터, 사이언(cyan) 컬러 필터, 마젠타(magenta) 컬러 필터, 및/또는 옐로우(yellow) 컬러 필터를 포함할 수 있다. 픽셀(110)은 복수의 트랜지스터들 및 포토 다이오드를 포함할 수 있다. 복수의 픽셀들(110) 각각은 포토 다이오드를 이용하여 빛을 감지하고, 감지된 빛을 전기적 신호로 변환하여 이미지 신호를 생성할 수 있다. 복수의 픽셀들(110)로 하나의 픽셀 어레이(100)를 구성하며, 복수의 픽셀들(110) 각각을 단위 픽셀(unit pixel)로 정의할 수 있다.
로우 드라이버(300)는 타이밍 생성기(400)로부터 수신한 복수의 로우 드라이버 제어 신호들(RCS)에 기초하여 복수의 로우 제어 신호들(CS1~CSj)을 생성할 수 있다. 로우 드라이버(300)는 타이밍 생성기(400)의 제어에 기초하여 복수의 픽셀들(110) 각각의 동작을 제어하기 위한 복수의 로우 제어 신호들(CS1~CSj)을 픽셀 어레이(100)로 전송할 수 있다. 복수의 로우 제어 신호들(CS1~CSj)은 픽셀 어레이(100)의 j개의 로우들 각각에 대응하므로, 픽셀 어레이(100)는 로우 별로 제어될 수 있다. 복수의 로우 제어 신호들(CS1~CSj)은 오버플로우 제어 신호, 저장 제어 신호, 전송 제어 신호, 리셋 제어 신호, 및 선택제어 신호를 포함할 수 있다. 픽셀 어레이(100)는 로우 드라이버(300)로부터 제공된 로우 제어 신호들(CS1~CSj)에 응답하여, 선택된 하나 이상의 로우(row)로부터 리셋 신호와 이미지 신호를 리드아웃 회로(200)로 출력할 수 있다.
타이밍 생성기(400)는 제어 레지스터 블록(410, control register block)을 포함할 수 있다. 제어 레지스터 블록(410)은 디지털 신호 프로세서(20, DSP)의 제어에 따라, 타이밍 생성기(400), 램프신호 생성기(500), 및 리드아웃 회로(200)의 구동을 제어할 수 있다. 타이밍 생성기(400)는 동작 모드에 따라, 이미지 센서(10)가 글로벌 셔터 또는 롤링 셔터 모드로 동작하도록 로우 드라이버 제어 신호들(RCS)을 생성할 수 있다. 타이밍 생성기(400)에서 생성된 로우 드라이버 제어 신호들(RCS)은 로우 드라이버(300)로 입력될 수 있다. 타이밍 생성기(400)에서 리드아웃 회로(200)의 ADC 블록(210)으로 클럭 신호(CNT_CLK)가 입력될 수 있다. 클럭 신호(CNT_CLK)는 타이밍 생성기(400)의 내부에 배치된 카운터 컨트롤러에서 발생될 수 있다.
램프신호 생성기(500)는 타이밍 생성기(400)에서 발생된 제어 신호에 기초하여 구동되며, 램프 신호(Ramp) 신호를 생성하여 리드아웃 회로(200)의 ADC 블록(210)에 공급할 수 있다.
디지털 신호 프로세서(20, DSP)는 이미지 신호 프로세서(22), 센서 컨트롤러(24), 및 인터페이스(26)를 포함할 수 있다. 이미지 신호 프로세서(22)는 제어 레지스터 블록(410)을 제어하는 센서 컨트롤러(24)와, 인터페이스(210)를 제어할 수 있다.
일 예로서, 이미지 센서(10)와 디지털 신호 프로세서(20, DSP) 각각은 칩으로 구현되고, 하나의 패키지, 예컨대 멀티-칩 패키지(multi-chip package)로 구현될 수 있다.
일 예로서, 이미지 센서(10)와 이미지 신호 프로세서(22) 각각은 칩으로 구현되고 하나의 패키지, 예컨대 멀티-칩 패키지로 구현될 수 있다.
일 예로서, 이미지 센서(10)와 이미지 신호 프로세서(22)는 하나의 칩으로 구현될 수도 있다.
이미지 신호 프로세서(22)는 버퍼 회로(220)로부터 전송된 디지털 픽셀 신호들을 처리하고, 처리된 이미지 데이터를 인터페이스(26)로 전송할 수 있다.
센서 컨트롤러(24)는 이미지 신호 프로세서(22)의 제어에 기초하여 로우 드라이버(300), 타이밍 생성기(400), 리드아웃 회로(200), 및 램프신호 생성기(500)를 제어하기 위한 다양한 제어 신호들을 생성할 수 있다.
인터페이스(26)는 이미지 신호 프로세서(22)에서 처리된 이미지 데이터를 외부로 출력할 수 있다. 일 예로서, 인터페이스(26)는 이미지 신호 프로세서(22)에서 처리된 이미지 데이터(IDATA)를 디스플레이로 출력할 수 있다.
일 예로서, 디스플레이는 TFT-LCD(thin film transistor-liq0id crystal display), LED(light emitting diode) 디스플레이, OLED(organic LED) 디스플레이, 또는 AMOLED(active-matrix OLED) 디스플레이로 구현될 수 있다.
이미지 처리 시스템은 휴대용 전자 장치로 구현될 수 있다. 상기 휴대용 전자 장치는 랩탑 컴퓨터(laptop computer), 이동 전화기, 스마트 폰(smart phone), 태블릿(tablet) PC, PDA(personal digital assistant), EDA (enterprise digital assistant), 디지털 스틸 카메라(digital still camera), 디지털 비디오 카메라(digital video camera), PMP(portable multimedia player), 모바일 인터넷 장치(mobile internet device(MID), 웨어러블 컴퓨터, 사물 인터넷 (internet of things(IoT)) 장치, 또는 만물 인터넷(internet of everything(IoE)) 장치로 구현될 수 있다.
도 3은 도 1에 도시된 픽셀 어레이 및 리드아웃 회로를 나타내는 도면이다. 도 4는 도 3에 도시된 ADC를 나타내는 도면이다.
도 1 내지 도 4를 참조하면, 리드아웃 회로(200)는 ADC 블록(210) 및 버퍼 회로(220)를 포함할 수 있다.
ADC 블록(210)은 복수의 상관 이중 샘플링 회로(correlated double sampling circuits, 이하 'CDS 회로'라 명칭 함) 및 카운터 블록(216)를 포함할 수 있다. CDS 회로는 복수의 비교기(212a)를 포함하는 비교기 블록(212) 및 복수의 펄스 생성기(214a)를 포함하는 펄스 생성기 블록(214)을 포함할 수 있다. 비교기 블록(212)은 아날로그 CDS 회로이고, 펄스 생성기 블록(214)은 디지털 CDS 회로로 정의할 수 있다.
비교기 블록(212)은 픽셀 어레이(100)에 배치된 복수의 컬럼 라인과 대응되도록 배치된 복수의 비교기(212a)를 포함할 수 있다. 복수의 비교기(212a)는 칼럼 단위로 단위 픽셀들(210) 및 램프 신호 생성기(500)와 연결될 수 있다. 복수의 비교기(212a)의 출력 단자는 복수의 펄스 생성기(214a)와 연결될 수 있다.
복수의 비교기(212a)는 픽셀 어레이(110)에 배치된 복수의 컬럼 라인 각각에서 출력된 픽셀 신호(P1~Pk; k는 자연수)에 대해 상관 이중 샘플링을 수행할 수 있다. 복수의 비교기(212a)는 상관 이중 샘플링된 픽셀 신호와 램프신호 생성기(500)로부터 출력된 램프 신호(Ramp)를 서로 비교(예컨대, 전압 레벨을 비교)할 수 있다. 복수의 비교기(212a)는 상관 이중 샘플링된 픽셀 신호와 램프 신호(Ramp)의 비교 결과에 기초하여 비교 신호(CDS_OUT)를 출력할 수 있다.
일 예로서, 복수의 비교기(212a)는 이미지 신호와 리셋 신호의 차이를 출력하기 위해서, 램프 신호(Ramp)를 이용하여 이미지 신호와 리셋 신호의 차이를 픽업(pick-up)할 수 있다. 또한, 복수의 비교기(212a)는 램프 신호(Ramp)의 기울기에 따라 비교 신호(CDS_OUT)를 생성할 수 있다. 복수의 비교기(212a)는 비교 신호(CDS_OUT)를 복수의 펄스 생성기(214a)로 출력할 수 있다.
일 예로서, 복수의 비교기(212a)는 단위 픽셀(110)의 출력인 픽셀 전압과 램프 신호(Ramp)를 입력 받고, 픽셀 전압과 램프 신호를 서로 비교하여 비교 신호(CDS_OUT)를 출력할 수 있다.
도 5는 도 4에 도시된 펄스 생성기를 나타내는 도면이다. 도 6은 CDS의 출력 전환(output transition)이 발생하는 순간을 기준으로 딜레이를 갖는 신호를 생성하는 것을 나타내는 도면이다.
도 5 및 도 6을 참조하면, 복수의 펄스 생성기(214a)는 딜레이 셀(2000)을 포함할 수 있다. 딜레이 셀(2000)의 입력단은 비교기(212a)의 출력단과 연결된다.
복수의 펄스 생성기(214a)는 래치 타입 카운터(latch type counter) 구조에서 복수의 비교기(212a)의 비교 신호(CDS_OUT)가 출력되는 순간(즉, 비교 신호의 천이(transition)가 발생되는 순간)을 기준으로 소정 시간 딜레이 되는 딜레이 신호를 생성할 수 있다.
복수의 펄스 생성기(214a)는 비교 신호(CDS_OUT)를 입력 받아 펄스 신호(PULSE_OUT)를 출력할 수 있다. 딜레이 셀(2000)은 비교 신호(CDS_OUT)를 반전 및 지연시켜 펄스 신호(PULSE_OUT)를 출력할 수 있다. 복수의 펄스 생성기(214a)는 생성된 지연 신호를 래치 구동 시킴으로써 펄스가 생성되지 전까지 래치를 대기(latch standby)시킬 수 있다. 복수의 펄스 생성기(214a)는 비교 신호(CDS_OUT)가 입력된 이후에 일정 시간의 폭(width)를 갖는 펄스 생성하여 버퍼 회로(220)의 래치단에서 카운팅 값을 저장할 수 있도록 한다.
복수의 카운터(216a)가 고속으로 동작하기 위해서는 빠른 속도의 클럭이 필요하게 되고, 이로 인해서 비교기(212a), 펄스 생성기(214a), 카운터(216a), 및 버퍼 회로(220)의 전력 소모가 증가하게 된다. 본 개시의 펄스 생성기(214a)는 펄스가 생성되는 구간에서만 래치가 구동되도록 하여 입력된 값을 버퍼 회로(220)의 래치단에서 저장할 수 있도록 한다. 이를 통해, 래치 시 리드아웃 회로(200)에서 소모되는 전력(power)를 줄일 수 있다.
도 4에 도시된 바와 같이, 카운터 블록(216)은 복수의 카운터(216a)를 포함할 수 있다. 복수의 카운터(216a)의 입력단은 복수의 펄스 생성기(214a)의 출력단과 연결될 수 있다. 복수의 카운터(216a)는 타이밍 생성기(400)에서 입력되는 클럭 신호(CNT_CLK)에 따라 복수의 비교기(212a)에서 출력되는 비교 신호(CDS_OUT)를 카운팅할 수 있다. 복수의 카운터(216a)는 비교 신호(CDS_OUT)를 카운팅하여 카운팅 신호(디지털 신호)를 생성하고, 생성된 카운팅 신호(디지털 신호)를 출력할 수 있다. 즉, ADC 블록(210)은 픽셀 어레이(100)에서 수신된 아날로그 신호를 디지털 신호로 변환하여 출력할 수 있다.
도 3에 도시된 바와 같이, 버퍼 회로(220)는 컬럼 라인들과 각각 연결된 복수의 래치 회로들 예컨대, SRAM(static random access memory)들을 포함할 수 있다. 버퍼 회로(220)는 ADC 블록(210)의 출력 신호를 래치하고 증폭하여 디지털 픽셀 신호(각 픽셀의 센서 출력 신호)를 생성할 수 있다. 버퍼 회로(220)는 디지털 픽셀 신호(이미지 데이터)를 디지털 신호 프로세서(20, DSP)로 출력할 수 있다.
일 예로서, 버퍼 회로(220)의 래치 회로들은 비교 신호(CDS_OUT)의 천이(transition)에 응답하여 복수의 카운터(216a)에서 출력되는 카운팅 신호를 각 컬럼마다 래치할 수 있다. 버퍼 회로(220)의 래치 회로들은 래치된 카운팅 신호를 디지털 픽셀 신호(이미지 데이터)로 출력할 수 있다.
버퍼 회로(220)는 ADC 블록(210)의 출력 신호를 보정하는 출력 보정회로를 포함할 수 있다. 출력 보정회는 ADC 블록(210)의 출력 신호 중에서, 출력 데이터 중에서, 광신호가 있는 로우 라인에 대응하는 신호와 광신호가 없는 로우 라인에 대응하는 신호를 사용하여 출력 데이터를 보정할 수 있다.
도 7a는 본 발명의 일 실시 예에 따른 딜레이 셀(delay cell)을 나타내는 것으로, P타입 딜레이 셀을 나타내는 도면이다. 도 8a는 듀얼(dual) CDS(Correlated Double Sampling)를 수행하는 ADC의 동작 타이밍에서 펄스 생성기의 구동 방법을 나타내는 도면이다. 도 8b는 펄스 생성기의 출력 펄스를 나타내는 도면이다.
도 7a 내지 도 8b를 참조하면, 복수의 펄스 생성기(214a)는 P타입 딜레이 셀(2000)을 포함할 수 있다. P타입 딜레이 셀(2000)은 복수의 트랜지스터(T1~T4), 복수의 커패시터(CB, CL), 및 안정화 스위치(2100)를 포함할 수 있다. 도 7a에서는 P타입 딜레이 셀(2000)이 4개의 트랜지스터(T1~T4)를 포함하는 것으로 도시하고 있으나, 이에 한정되지 않고 트랜지스터의 개수는 달라질 수 있다.
복수의 트랜지스터(T1~T4)는 직렬로 연결될 수 있다. 일 예로서, 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 및 제4 트랜지스터(T4)가 직렬로 연결될 수 있다. 일 예로서, 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)는 P타입의 모스 트랜지스터(P-MOS)가 적용될 수 있다. 일 예로서, 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)는 N타입의 모스 트랜지스터(N-MOS)가 적용될 수 있다.
제1 노드(N1)에는 안정화 커패시터(CB)의 제1 단자(CB1), 제1 트랜지스터(T1)의 게이트 단자 및 안정화 스위치(2100, SB)의 제2 단자(SB2)가 연결될 수 있다.
제1 트랜지스터(T1)의 제1 단자에 전원 전압(VDD)이 입력되고, 제2 단자는 제2 트랜지스터(T2)와 연결될 수 있다. 제1 트랜지스터(T1)의 게이트 단자와 제1 단자 사이에는 안정화 커패시터(CB)가 배치될 수 있다. 제1 트랜지스터(T1)의 게이트 단자는 안정화 스위치(2100, SB)의 제2 단자(SB2) 및 안정화 커패시터(CB)의 제1 단자(CB1)와 연결될 수 있다.
안정화 커패시터(CB)의 제1 단자(CB1)는 제1 트랜지스터(T1)의 게이트 단자 및 안정화 스위치(2100, SB)의 제2 단자와 연결될 수 있다. 안정화 커패시터(CB)의 제2 단자(CB2)는 전원 전압(VDD) 단자 및 제1 트랜지스터(T1)의 제1 단자와 연결될 수 있다.
안정화 스위치(2100, SB)의 제1 단자(SB1)는 기준 전압 입력단자(RV)와 연결될 수 있다. 안정화 스위치(2100, SB)의 제1 단자(SB1)에 기준 전압(예로서, 바이어스 회로 입력 전압)이 입력될 수 있다. 안정화 스위치(2100, SB)의 제2 단자(SB2)는 제1 트랜지스터(T1)의 게이트 단자와 연결될 수 있다.
안정화 스위치(2100, SB)는 입력되는 바이어스 제어신호(BIAS_IN(SB)에 기초하여 온(on)/오프(off) 상태를 유지할 수 있다.
일 예로서, 안정화 스위치(2100, SB)는 바이어스 제어신호(BIAS_IN(SB)가 입력될 때 온(on) 구동될 수 있다. 안정화 스위치(2100, SB)는 바이어스 제어신호(BIAS_IN(SB)가 입력되지 않으면 오프(off) 구동될 수 있다.
일 예로서, 안정화 스위치(2100, SB)는 바이어스 제어신호(BIAS_IN(SB)가 입력될 때 오프(off) 구동될 수 있다. 안정화 스위치(2100, SB)는 바이어스 제어신호(BIAS_IN(SB)가 입력되지 않으면 온(on) 구동될 수 있다.
제1 트랜지스터(T1)의 게이트 단자와, 안정화 커패시터(CB)의 제1 단자(CB1)와, 안정화 스위치(2100, SB)의 제2 단자(SB2)는 제1 노드(N1)에서 연결될 수 있다.
제2 트랜지스터(T2)의 제1 단자는 제1 트랜지스터(T1)의 제2 단자와 연결될 수 있다. 제2 트랜지스터(T2)의 제2 단자는 제3 트랜지스터(T3)의 제1 단자 및 샘플링 커패시터(CL)와 연결될 수 있다. 제2 트랜지스터(T2)의 게이트 단자에는 입력 전압(Vin)이 인가될 수 있다.
제3 트랜지스터(T3)의 제1 단자는 제4 트랜지스터의 제2 단자와 연결될 수 있다. 제3 트랜지스터(T3)의 제2단자는 제2 트랜지스터의 제2 단자 및 샘플링 커패시터(CL)와 연결될 수 있다. 제3 트랜지스터(T3)의 게이트 단자에는 입력 전압(Vin)이 인가될 수 있다.
샘플링 커패시터(CL)의 제1 단자(CL1)는 제2 트랜지스터(T2)의 제2 단자 및 제3 트랜지스터(T3)의 제2 단자와 연결될 수 있다. 샘플링 커패시터(CL)의 제2 단자(CL2)는 그라운드(GND) 단자와 연결될 수 있다.
제4 트랜지스터(T4)의 제1 단자는 그라운드(GND) 단자와 연결될 수 있다. 제4 트랜지스터(T4)의 제2 단자는 제3 트랜지스터의 제2 단자와 연결될 수 있다. 제4 트랜지스터의 게이트 단자에는 입력 전압(Vin)이 인가될 수 있다.
일 예로서, 제1 트랜지스터(T1)는 제1 임피던스 값을 가질 수 있다. 제2 트랜지스터(T2)는 제1 트랜지스터(T1)보다 낮은 제2 임피던스를 가질 수 있다.
일 예로서, 제3 트랜지스터(T3)는 제1 임피던스 값을 가질 수 있다. 제2 트랜지스터(T2)는 제3 트랜지스터(T3)보다 낮은 제2 임피던스를 가질 수 있다.
안정화 스위치(2100, SB)가 온(on)되면 기준 전압(예로서, 바이어스 회로 입력 전압)이 제1 노드(N1)에 공급될 수 있다.
안정화 스위치(2100, SB)는 리셋 신호가 출력되기 전에 온(on) 상태를 유지하여 기준 전압(예로서, 바이어스 회로 입력 전압)이 제1 노드(N1)에 공급될 수 있다. 안정화 스위치(2100, SB)는 리셋 신호가 출력되는 기간에는 오프(off) 상태를 유지할 수 있다.
안정화 스위치(2100, SB)는 펄스 신호(PULSE_OUT)가 출력되기 전에 온(on) 상태를 유지하여 기준 전압(예로서, 바이어스 회로 입력 전압)이 제1 노드(N1)에 공급될 수 있다. 안정화 스위치(2100, SB)는 펄스 신호(PULSE_OUT)가 출력되는 기간에는 오프(off) 상태를 유지할 수 있다.
이를 통해, 제1 노드(N1)에 연결된 제1 트랜지스터(T1)의 Vgs 또는 Vsg를 일정하게 유지시켜, 전원 전압(VDD) 및 그라운드(GND)의 변동에 상관없이 일정한 전류가 흐르도록 할 수 있다. P타입 딜레이 셀(2000)에서 일정한 전류의 충전/방전(current charge/discharge)을 확보할 수 있다. 복수의 펄스 생성기(214a)는 딜레이 차이가 작은 펄스 신호(PULSE_OUT)를 생성하여 출력할 수 있다.
도 8b에서, 전원 전압(VDD)의 변화에 따른 펄스 종료(pulse end)의 차이를 'delay diff'로 정의할 수 있다. 전원 전압(VDD) 및 그라운드(GND)의 변화에 따라 딜레이 셀(2000)에 배치된 트랜지스터들(T1~T4)의 저항이 달라져 펄스가 생성되는 시점의 차이가 생길 수 있다. 이러한, 펄스가 생성되는 시점의 차이를 'offset delay'로 정의할 수 있다. 본 개시의 딜레이 셀(2000)을 포함하는 펄스 생성기(214a)는 delay diff 값을 50%~80% 개선하여 딜레이가 작은 펄스 신호(PULSE_OUT)를 출력할 수 있다.
도 7b는 본 발명의 일 실시 예에 따른 딜레이 셀을 나타내는 것으로, P타입 딜레이 셀을 나타내는 도면이다. 도 7b에 도시된 딜레이 셀(2000a)을 설명함에 있어서 도 7a을 참조하여 설명한 딜레이 셀(2000)과 동일한 구성에 대한 설명은 생략할 수 있다.
도 7b를 참조하면, 복수의 펄스 생성기(214a)는 P타입 딜레이 셀(2000a)을 포함할 수 있다. P타입 딜레이 셀(2000a)은 복수의 트랜지스터(T1~Tn), 복수의 커패시터(CB, CL), 및 안정화 스위치(2100)를 포함할 수 있다. 도 7b에서는 P타입 딜레이 셀(2000a)이 n개의 트랜지스터(T1~Tn)를 포함하는 것으로 도시하고 있으나, 이에 한정되지 않고 트랜지스터의 개수는 달라질 수 있다.
도 7a에서는 제1 노드(N1)에 하나의 트랜지스터, 즉, 제1 트랜지스터(T1)가 연결되는 P타입 딜레이 셀(2000)을 도시하였다. 도 7b에서는 제1 노드(N1)에 복수의 트랜지스터(T1~Tk)가 연결되는 P타입 딜레이 셀(2000a)을 도시하였다.
복수의 트랜지스터(T1~Tn)는 직렬로 연결될 수 있다. 일 예로서, 제1 트랜지스터(T1)부터 제n 트랜지스터(Tn)가 직렬로 연결될 수 있다. 일 예로서, 제1 트랜지스터(T1) 내지 제l 트랜지스터(Tl)는 P타입의 모스 트랜지스터(P-MOS)가 적용될 수 있다. 일 예로서, 제m 트랜지스터(Tm) 및 제n 트랜지스터(Tn)는 N타입의 모스 트랜지스터(N-MOS)가 적용될 수 있다.
제1 노드(N1)에는 안정화 커패시터(CB)의 제1 단자(CB1), 안정화 스위치(2100, SB)의 제2 단자(SB2), 제1 트랜지스터(T1) 내지 제k 트랜지스터(Tk)의 게이트 단자들이 연결될 수 있다. 즉, 제1 노드(N1)에는 복수의 트랜지스터(T1~Tk)의 게이트 단자들이 연결될 수 있다.
안정화 스위치(2100, SB)가 온(on)되면 기준 전압(예로서, 바이어스 회로 입력 전압)이 제1 노드(N1)에 공급될 수 있다.
안정화 스위치(2100, SB)는 리셋 신호가 출력되기 전에 온(on) 상태를 유지하여 기준 전압(예로서, 바이어스 회로 입력 전압)이 제1 노드(N1)에 공급될 수 있다. 안정화 스위치(2100, SB)는 리셋 신호가 출력되는 기간에는 오프(off) 상태를 유지할 수 있다.
안정화 스위치(2100, SB)는 펄스 신호(PULSE_OUT)가 출력되기 전에 온(on) 상태를 유지하여 기준 전압(예로서, 바이어스 회로 입력 전압)이 제1 노드(N1)에 공급될 수 있다. 안정화 스위치(2100, SB)는 펄스 신호(PULSE_OUT)가 출력되는 기간에는 오프(off) 상태를 유지할 수 있다.
제1 노드(N1)에 연결된 복수의 트랜지스터(T1~Tk)의 Vgs 또는 Vsg를 일정하게 유지시킬 수 있다. 즉, 제1 트랜지스터(T1) 내지 제k 트랜지스터(Tk)의 Vgs 또는 Vsg를 일정하게 유지시킬 수 있다. 이를 통해, 전원 전압(VDD) 및 그라운드(GND)의 변동에 상관없이 일정한 전류가 흐르도록 할 수 있다. P타입 딜레이 셀(2000a)에서 일정한 전류의 충전/방전(current charge/discharge)을 확보할 수 있다. 복수의 펄스 생성기(214a)는 딜레이 차이가 작은 펄스 신호(PULSE_OUT)를 생성하여 출력할 수 있다.
도 7c는 본 발명의 일 실시 예에 따른 딜레이 셀을 나타내는 것으로, P타입 딜레이 셀을 나타내는 도면이다. 도 7c에 도시된 딜레이 셀(2000b)을 설명함에 있어서 도 7a을 참조하여 설명한 딜레이 셀(2000)과 동일한 구성에 대한 설명은 생략할 수 있다.
도 7c를 참조하면, 복수의 펄스 생성기(214a)는 P타입 딜레이 셀(2000b)을 포함할 수 있다. P타입 딜레이 셀(2000b)은 복수의 트랜지스터(T1~Tn), 복수의 커패시터(CB, CL), 및 안정화 스위치(2100)를 포함할 수 있다. 도 7c에서는 P타입 딜레이 셀(2000b)이 n개의 트랜지스터(T1~Tn)를 포함하는 것으로 도시하고 있으나, 이에 한정되지 않고 트랜지스터의 개수는 달라질 수 있다.
도 7a에서는 제1 노드(N1)에 하나의 트랜지스터, 즉, 제1 트랜지스터(T1)가 연결되는 P타입 딜레이 셀(2000)을 도시하였다. 도 7c에서는 제1 노드(N1)에 복수의 트랜지스터(T1~Tl)가 연결되는 P타입 딜레이 셀(2000a)을 도시하였다.
복수의 트랜지스터(T1~Tn)는 직렬로 연결될 수 있다. 일 예로서, 제1 트랜지스터(T1)부터 제n 트랜지스터(Tn)가 직렬로 연결될 수 있다. 일 예로서, 제1 트랜지스터(T1) 내지 제l 트랜지스터(Tl)는 P타입의 모스 트랜지스터(P-MOS)가 적용될 수 있다. 일 예로서, 제m 트랜지스터(Tm) 및 제n 트랜지스터(Tn)는 N타입의 모스 트랜지스터(N-MOS)가 적용될 수 있다.
제1 노드(N1)에는 안정화 커패시터(CB)의 제1 단자(CB1), 안정화 스위치(2100, SB)의 제2 단자(SB2), 제2 트랜지스터(T2) 내지 제l 트랜지스터(Tl)의 게이트 단자들이 연결될 수 있다. 즉, 제1 노드(N1)에는 복수의 트랜지스터(T1~Tl)의 게이트 단자들이 연결될 수 있다.
P타입 트랜지스터들 중에서 첫번째에 배치된 제1 트랜지스터(T1)의 게이트 단자는 제1 노드(N1)와 연결되지 않는다(disconnection). 제1 트랜지스터(T1)의 게이트 단자는 제m 트랜지스터(Tm)의 게이트 단자 및 제n 트랜지스터(Tn)의 게이트 단자와 연결될 수 있다. 제1 트랜지스터(T1)의 게이트 단자에는 입력 전압(Vin)이 인가될 수 있다. 제1 트랜지스터(T1)의 제1 단자에 전원 전압(VDD)이 입력되고, 제2 단자는 제2 트랜지스터(T2)와 연결될 수 있다.
제l 트랜지스터(Tl)의 제2 단자는 제m 트랜지스터(Tm)이 제1 단자 및 샘플링 커패시터(CL)의 제1 단자(CL1)와 연결될 수 있다. 제l 트랜지스터(Tl)의 게이트 단자는 제1 노드(N)와 연결될 수 있다.
제m 트랜지스터(Tm)의 제1 단자는 제l 트랜지스터(Tl)의 제2 단자 및 샘플링 커패시터(CL)의 제1 단자(CL1)와 연결될 수 있다. 제m 트랜지스터(Tm)의 제2 단자는 제n 트랜지스터(Tn)의 제1 단자와 연결될 수 있다. 제m 트랜지스터(Tm)의 게이트 단자에는 입력 전압(Vin)이 인가될 수 있다.
안정화 커패시터(CB)의 제1 단자(CB1)는 제2 트랜지스터(T2) 내지 제l 트랜지스터(Tl)의 게이트 단자들과 연결될 수 있다. 안정화 커패시터(CB)의 제1 단자(CB1)는 안정화 스위치(2100, SB)의 제2 단자와 연결될 수 있다.
안정화 커패시터(CB)의 제2 단자(CB2)는 전원 전압(VDD) 단자 및 제1 트랜지스터(T1)의 제1 단자와 연결될 수 있다.
제2 트랜지스터(T2) 내지 제l 트랜지스터(Tl)의 게이트 단자들은 안정화 스위치(2100, SB)의 제2 단자(SB2) 및 안정화 커패시터(CB)의 제1 단자(CB1)와 연결될 수 있다. 즉, 제2 트랜지스터(T2) 내지 제l 트랜지스터(Tl)의 게이트 단자들은 제1 노드에 연결될 수 있다.
제m 트랜지스터(Tm) 및 제n 트랜지스터(Tn)의 게이트 단자들에는 입력 전압(Vin)이 인가될 수 있다.
안정화 스위치(2100, SB)가 온(on)되면 기준 전압(예로서, 바이어스 회로 입력 전압)이 제1 노드(N1)에 공급될 수 있다.
안정화 스위치(2100, SB)는 리셋 신호가 출력되기 전에 온(on) 상태를 유지하여 기준 전압(예로서, 바이어스 회로 입력 전압)이 제1 노드(N1)에 공급될 수 있다. 안정화 스위치(2100, SB)는 리셋 신호가 출력되는 기간에는 오프(off) 상태를 유지할 수 있다.
안정화 스위치(2100, SB)는 펄스 신호(PULSE_OUT)가 출력되기 전에 온(on) 상태를 유지하여 기준 전압(예로서, 바이어스 회로 입력 전압)이 제1 노드(N1)에 공급될 수 있다. 안정화 스위치(2100, SB)는 펄스 신호(PULSE_OUT)가 출력되는 기간에는 오프(off) 상태를 유지할 수 있다.
제1 노드(N1)에 연결된 복수의 트랜지스터(T2~Tl)의 Vgs 또는 Vsg를 일정하게 유지시킬 수 있다. 즉, 제2 트랜지스터(T2) 내지 제l 트랜지스터(Tl)의 Vgs 또는 Vsg를 일정하게 유지시킬 수 있다. 이를 통해, 전원 전압(VDD) 및 그라운드(GND)의 변동에 상관없이 일정한 전류가 흐르도록 할 수 있다. P타입 딜레이 셀(2000b)에서 일정한 전류의 충전/방전(current charge/discharge)을 확보할 수 있다. 복수의 펄스 생성기(214a)는 딜레이 차이가 작은 펄스 신호(PULSE_OUT)를 생성하여 출력할 수 있다.
도 9a는 본 발명의 일 실시 예에 따른 딜레이 셀(delay cell)을 나타내는 것으로, N타입 딜레이 셀을 나타내는 도면이다.
도 8a 내지 도 9a를 참조하면, 복수의 펄스 생성기(214a)는 N타입 딜레이 셀(2000c)을 포함할 수 있다. N타입 딜레이 셀(2000c)은 복수의 트랜지스터(T1~T4), 복수의 커패시터(CB, CL), 및 안정화 스위치(2100a, SB)를 포함할 수 있다. 도 9a에서는 P타입 딜레이 셀(2000c)이 4개의 트랜지스터(T1~T4)를 포함하는 것으로 도시하고 있으나, 이에 한정되지 않고 트랜지스터의 개수는 달라질 수 있다.
복수의 트랜지스터(T1~T4)는 직렬로 연결될 수 있다. 일 예로서, 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 및 제4 트랜지스터(T4)가 직렬로 연결될 수 있다. 일 예로서, 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)는 P타입의 모스 트랜지스터(P-MOS)가 적용될 수 있다. 일 예로서, 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)는 N타입의 모스 트랜지스터(N-MOS)가 적용될 수 있다.
제1 노드(N1)에는 안정화 커패시터(CB)의 제1 단자(CB1), 제4 트랜지스터(T4)의 게이트 단자 및 안정화 스위치(2100, SB)의 제2 단자(SB2)가 연결될 수 있다.
제1 트랜지스터(T1)의 제1 단자에 전원 전압(VDD)이 입력되고, 제2 단자는 제2 트랜지스터(T2)와 연결될 수 있다. 제1 트랜지스터(T1)의 게이트 단자에는 입력 전압(Vin)이 인가될 수 있다.
제2 트랜지스터(T2)의 제1 단자는 제1 트랜지스터(T1)의 제2 단자와 연결될 수 있다. 제2 트랜지스터(T2)의 제2 단자는 제3 트랜지스터(T3)의 제2 단자 및 샘플링 커패시터(CL)와 연결될 수 있다. 제2 트랜지스터(T2)의 게이트 단자에는 입력 전압(Vin)이 인가될 수 있다.
제3 트랜지스터(T3)의 제1 단자는 제4 트랜지스터의 제2 단자와 연결될 수 있다. 제3 트랜지스터(T3)의 제2 단자는 제2 트랜지스터의 제2 단자 및 샘플링 커패시터(CL)와 연결될 수 있다. 제3 트랜지스터(T3)의 게이트 단자에는 입력 전압(Vin)이 인가될 수 있다.
샘플링 커패시터(CL)의 제1 단자(CL1)는 제2 트랜지스터(T2)의 제2 단자 및 제3 트랜지스터(T3)의 제2 단자와 연결될 수 있다. 샘플링 커패시터(CL)의 제2 단자(CL2)는 그라운드(GND) 단자와 연결될 수 있다.
제4 트랜지스터(T4)의 제1 단자는 그라운드(GND) 단자와 연결될 수 있다. 제4 트랜지스터(T4)의 제2 단자는 제3 트랜지스터의 제1 단자와 연결될 수 있다. 제4 트랜지스터(T4)의 게이트 단자와 제1 단자 사이에는 안정화 커패시터(CB)가 배치될 수 있다. 제4 트랜지스터(T4)의 게이트 단자는 안정화 스위치(2100, SB)의 제2 단자(SB2) 및 안정화 커패시터(CB)의 제1 단자(CB1)와 연결될 수 있다.
안정화 커패시터(CB)의 제1 단자(CB1)는 제4 트랜지스터(T1)의 게이트 단자 및 안정화 스위치(2100a, SB)의 제2 단자(SB2)와 연결될 수 있다. 안정화 커패시터(CB)의 제2 단자(CB2)는 그라운드 단자 및 제4 트랜지스터(T4)의 제2 단자와 연결될 수 있다.
제4 트랜지스터(T4)의 게이트 단자는 안정화 스위치(2100a, SB)와 연결될 수 있다. 안정화 스위치(2100a, SB)의 제1 단자(SB1)는 기준 전압 입력단자(RV)와 연결될 수 있다. 안정화 스위치(2100a, SB)의 제1 단자(SB1)에 기준 전압(예로서, 바이어스 회로 입력 전압)이 입력될 수 있다. 안정화 스위치(2100a, SB)의 제2 단자(SB2)는 제4 트랜지스터(T4)의 게이트 단자와 연결될 수 있다.
일 예로서, 제1 트랜지스터(T1)는 제1 임피던스 값을 가질 수 있다. 제2 트랜지스터(T2)는 제1 트랜지스터(T1)보다 낮은 제2 임피던스를 가질 수 있다.
일 예로서, 제3 트랜지스터(T3)는 제1 임피던스 값을 가질 수 있다. 제2 트랜지스터(T2)는 제3 트랜지스터(T3)보다 낮은 제2 임피던스를 가질 수 있다.
안정화 스위치(2100a, SB)는 입력되는 바이어스 제어신호(BIAS_IN(SB)에 기초하여 온(on)/오프(off) 상태를 유지할 수 있다.
일 예로서, 안정화 스위치(2100a, SB)는 바이어스 제어신호(BIAS_IN(SB)가 입력될 때 온(on) 구동될 수 있다. 안정화 스위치(2100a, SB)는 바이어스 제어신호(BIAS_IN(SB)가 입력되지 않으면 오프(off) 구동될 수 있다.
일 예로서, 안정화 스위치(2100a, SB)는 바이어스 제어신호(BIAS_IN(SB)가 입력될 때 오프(off) 구동될 수 있다. 안정화 스위치(2100a, SB)는 바이어스 제어신호(BIAS_IN(SB)가 입력되지 않으면 온(on) 구동될 수 있다.
제4 트랜지스터(T4)의 게이트 단자와, 안정화 커패시터(CB)의 제1 단자와, 안정화 스위치(2100a, SB)의 제2 단자는 제1 노드(N1)에서 연결될 수 있다.
안정화 스위치(2100a, SB)가 온(on)되면 기준 전압(예로서, 바이어스 회로 입력 전압)이 제1 노드(N1)에 공급될 수 있다. 안정화 스위치(2100a, SB)는 리셋 신호가 출력되기 전에 온(on) 상태를 유지하여 기준 전압(예로서, 바이어스 회로 입력 전압)이 제1 노드(N1)에 공급될 수 있다. 안정화 스위치(2100a, SB)는 리셋 신호가 출력되는 기간에는 오프(off) 상태를 유지할 수 있다.
안정화 스위치(2100a, SB)는 펄스 신호(PULSE_OUT)가 출력되기 전에 온(on) 상태를 유지하여 기준 전압(예로서, 바이어스 회로 입력 전압)이 제1 노드(N1)에 공급될 수 있다. 안정화 스위치(2100a, SB)는 펄스 신호(PULSE_OUT)가 출력되는 기간에는 오프(off) 상태를 유지할 수 있다.
이를 통해, 제1 노드(N1)에 연결된 제4 트랜지스터(T4)의 Vgs 또는 Vsg를 일정하게 유지시켜, 전원 전압(VDD) 및 그라운드(GND)의 변동에 상관없이 일정한 전류가 흐르도록 할 수 있다. N타입 딜레이 셀(2000c)에서 일정한 전류의 충전/방전(current charge/discharge)을 확보하여, 딜레이 차이가 작은 펄스 신호(PULSE_OUT)를 생성하여 출력할 수 있다.
도 9b는 본 발명의 일 실시 예에 따른 딜레이 셀을 나타내는 것으로, N타입 딜레이 셀을 나타내는 도면이다. 도 9b에 도시된 딜레이 셀(2000d)을 설명함에 있어서 도 9a을 참조하여 설명한 딜레이 셀(2000c)과 동일한 구성에 대한 설명은 생략할 수 있다.
도 9b를 참조하면, 복수의 펄스 생성기(214a)는 N타입 딜레이 셀(2000d)을 포함할 수 있다. N타입 딜레이 셀(2000d)은 복수의 트랜지스터(T1~Tn), 복수의 커패시터(CB, CL), 및 안정화 스위치(2100a, SB)를 포함할 수 있다. 도 9b에서는 N타입 딜레이 셀(2000a)이 n개의 트랜지스터(T1~Tn)를 포함하는 것으로 도시하고 있으나, 이에 한정되지 않고 트랜지스터의 개수는 달라질 수 있다.
도 9a에서는 제1 노드(N1)에 하나의 트랜지스터, 즉, 제4 트랜지스터(T4)가 연결되는 N타입 딜레이 셀(2000c)을 도시하였다. 도 9b에서는 제1 노드(N1)에 복수의 트랜지스터(T4~Tn)가 연결되는 N타입 딜레이 셀(2000d)을 도시하였다.
복수의 트랜지스터(T1~Tn)는 직렬로 연결될 수 있다. 일 예로서, 제1 트랜지스터(T1)부터 제n 트랜지스터(Tn)가 직렬로 연결될 수 있다. 일 예로서, 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)는 P타입의 모스 트랜지스터(P-MOS)가 적용될 수 있다. 일 예로서, 제3 내지 제n 트랜지스터(T3~Tn)는 N타입의 모스 트랜지스터(N-MOS)가 적용될 수 있다.
제1 노드(N1)에는 안정화 커패시터(CB)의 제1 단자(CB1), 안정화 스위치(2100a, SB)의 제2 단자(SB2), 제4 트랜지스터(T4) 내지 제n 트랜지스터(Tn)의 게이트 단자들이 연결될 수 있다. 즉, 제1 노드(N1)에는 복수의 트랜지스터(T4~Tn)의 게이트 단자들이 연결될 수 있다.
안정화 스위치(2100a, SB)가 온(on)되면 기준 전압(예로서, 바이어스 회로 입력 전압)이 제1 노드(N1)에 공급될 수 있다.
안정화 스위치(2100a, SB)는 리셋 신호가 출력되기 전에 온(on) 상태를 유지하여 기준 전압(예로서, 바이어스 회로 입력 전압)이 제1 노드(N1)에 공급될 수 있다. 안정화 스위치(2100a, SB)는 리셋 신호가 출력되는 기간에는 오프(off) 상태를 유지할 수 있다.
안정화 스위치(2100a, SB)는 펄스 신호(PULSE_OUT)가 출력되기 전에 온(on) 상태를 유지하여 기준 전압(예로서, 바이어스 회로 입력 전압)이 제1 노드(N1)에 공급될 수 있다. 안정화 스위치(2100a, SB)는 펄스 신호(PULSE_OUT)가 출력되는 기간에는 오프(off) 상태를 유지할 수 있다.
제1 노드(N1)에 연결된 복수의 트랜지스터(T4~Tn)의 Vgs 또는 Vsg를 일정하게 유지시킬 수 있다. 즉, 제4 트랜지스터(T4) 내지 제n 트랜지스터(Tn)의 Vgs 또는 Vsg를 일정하게 유지시킬 수 있다. 이를 통해, 전원 전압(VDD) 및 그라운드(GND)의 변동에 상관없이 일정한 전류가 흐르도록 할 수 있다. N타입 딜레이 셀(2000d)에서 일정한 전류의 충전/방전(current charge/discharge)을 확보할 수 있다. 복수의 펄스 생성기(214a)는 딜레이 차이가 작은 펄스 신호(PULSE_OUT)를 생성하여 출력할 수 있다.
도 9c는 본 발명의 일 실시 예에 따른 딜레이 셀을 나타내는 것으로, N타입 딜레이 셀을 나타내는 도면이다. 도 9c에 도시된 딜레이 셀(2000e)을 설명함에 있어서 도 9a을 참조하여 설명한 딜레이 셀(2000d)과 동일한 구성에 대한 설명은 생략할 수 있다.
도 9c를 참조하면, 복수의 펄스 생성기(214a)는 N타입 딜레이 셀(2000e)을 포함할 수 있다. N타입 딜레이 셀(2000e)은 복수의 트랜지스터(T1~Tn), 복수의 커패시터(CB, CL), 및 안정화 스위치(2100a)를 포함할 수 있다. 도 9c에서는 N타입 딜레이 셀(2000e)이 n개의 트랜지스터(T1~Tn)를 포함하는 것으로 도시하고 있으나, 이에 한정되지 않고 트랜지스터의 개수는 달라질 수 있다.
도 9a에서는 제1 노드(N1)에 하나의 트랜지스터, 즉, 제4 트랜지스터(T4)가 연결되는 N타입 딜레이 셀(2000c)을 도시하였다. 도 9c에서는 제1 노드(N1)에 복수의 트랜지스터(T3~Tn)가 연결되는 n타입 딜레이 셀(2000e)을 도시하였다.
복수의 트랜지스터(T1~Tn)는 직렬로 연결될 수 있다. 일 예로서, 제1 트랜지스터(T1)부터 제n 트랜지스터(Tn)가 직렬로 연결될 수 있다. 일 예로서, 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)는 P타입의 모스 트랜지스터(P-MOS)가 적용될 수 있다. 일 예로서, 제3 트랜지스터(T3) 내지 제n 트랜지스터(Tn)은 N타입의 모스 트랜지스터(N-MOS)가 적용될 수 있다.
제1 노드(N1)에는 안정화 커패시터(CB)의 제1 단자(CB1), 안정화 스위치(2100a, SB)의 제2 단자(SB2), 제3 트랜지스터(T3) 내지 제m 트랜지스터(Tm)의 게이트 단자들이 연결될 수 있다. 즉, 제1 노드(N1)에는 복수의 트랜지스터(T1~Tl)의 게이트 단자들이 연결될 수 있다.
N타입 트랜지스터들 중에서 마지막(끝단)에 배치된 제n 트랜지스터(Tn)의 게이트 단자는 제1 트랜지스터(T1)의 게이트 단자 및 제2 트랜지스터(T2)의 게이트 단자와 연결될 수 있다. N타입 트랜지스터들 중에서 마지막(끝단)에 배치된 제n 트랜지스터(Tn)의 게이트 단자는 제1 노드(N1)와 연결되지 않는다(disconnection). 제n 트랜지스터(Tn)의 게이트 단자에는 입력 전압(Vin)이 인가될 수 있다.
제n 트랜지스터(Tn)의 제1 단자는 안정화 커패시터(CB)의 제2 단자(CB2) 및 그라운드(GND) 단자와 연결될 수 있다. 제n 트랜지스터(Tn)의 제2 단자는 제m 트랜지스터의 제1 단자와 연결될 수 있다.
제1 트랜지스터(T1)의 제1 단자에 전원 전압(VDD)이 입력되고, 제2 단자는 제2 트랜지스터(T2)와 연결될 수 있다. 제1 트랜지스터(T1)의 게이트 단자에는 입력 전압(Vin)이 인가될 수 있다.
제2 트랜지스터(T2)의 제1 단자는 제1 트랜지스터(T1)의 제2 단자와 연결될 수 있다. 제2 트랜지스터(T2)의 제2 단자는 제3 트랜지스터(T3)이 제1 단자 및 샘플링 커패시터(CL)의 제1 단자(CL1)와 연결될 수 있다. 제2 트랜지스터(T2)의 게이트 단자에는 입력 전압(Vin)이 인가될 수 있다.
안정화 커패시터(CB)의 제1 단자(CB1)는 제3 트랜지스터(T3) 내지 제n 트랜지스터(Tn)의 게이트 단자들과 연결될 수 있다. 안정화 커패시터(CB)의 제1 단자(CB1)는 안정화 스위치(2100, SB)의 제2 단자와 연결될 수 있다. 안정화 커패시터(CB)의 제2 단자(CB2)는 그라운드(GND) 단자 및 제n 트랜지스터의 제1 단자와 연결될 수 있다.
제2 트랜지스터(T3) 내지 제m 트랜지스터(Tm)의 게이트 단자들은 안정화 스위치(2100a, SB)의 제2 단자(SB2) 및 안정화 커패시터(CB)의 제1 단자(CB1)와 연결될 수 있다. 즉, 제3 트랜지스터(T3) 내지 제m 트랜지스터(Tn)의 게이트 단자들은 제1 노드에 연결될 수 있다.
제1 트랜지스터(T1), 제2 트랜지스터(T2) 및 제n 트랜지스터(Tm)의 게이트 단자들에는 입력 전압(Vin)이 인가될 수 있다.
안정화 스위치(2100a, SB)가 온(on)되면 기준 전압(예로서, 바이어스 회로 입력 전압)이 제1 노드(N1)에 공급될 수 있다.
안정화 스위치(2100a, SB)는 리셋 신호가 출력되기 전에 온(on) 상태를 유지하여 기준 전압(예로서, 바이어스 회로 입력 전압)이 제1 노드(N1)에 공급될 수 있다. 안정화 스위치(2100, SB)는 리셋 신호가 출력되는 기간에는 오프(off) 상태를 유지할 수 있다.
안정화 스위치(2100a, SB)는 펄스 신호(PULSE_OUT)가 출력되기 전에 온(on) 상태를 유지하여 기준 전압(예로서, 바이어스 회로 입력 전압)이 제1 노드(N1)에 공급될 수 있다. 안정화 스위치(2100a, SB)는 펄스 신호(PULSE_OUT)가 출력되는 기간에는 오프(off) 상태를 유지할 수 있다.
제1 노드(N1)에 연결된 복수의 트랜지스터(T3~Tm)의 Vgs 또는 Vsg를 일정하게 유지시킬 수 있다. 즉, 제3 트랜지스터(T3) 내지 제m 트랜지스터(Tm)의 Vgs 또는 Vsg를 일정하게 유지시킬 수 있다. 이를 통해, 전원 전압(VDD) 및 그라운드(GND)의 변동에 상관없이 일정한 전류가 흐르도록 할 수 있다. N타입 딜레이 셀(2000e)에서 일정한 전류의 충전/방전(current charge/discharge)을 확보할 수 있다. 복수의 펄스 생성기(214a)는 딜레이 차이가 작은 펄스 신호(PULSE_OUT)를 생성하여 출력할 수 있다.
도 10은 본 발명의 일 실시 예에 따른 딜레이 셀(delay cell)을 나타내는 것으로, PN타입 딜레이 셀을 나타내는 도면이다.
도 8a, 도 8b 및 도 10을 참조하면, 도 7a에 도시된 P타입 딜레이 셀(2000)과 도 9a에 도시된 N타입 딜레이 셀(2000c)을 결합하여 PN타입 딜레이 셀(2000f)을 구성할 수 있다.
복수의 펄스 생성기(214a)는 PN타입 딜레이 셀(2000f)을 포함할 수 있다. PN타입 딜레이 셀(2000f)은 복수의 트랜지스터(T1~T4), 복수의 커패시터(CB, CL), 및 복수의 안정화 스위치(2100b, 2200b)를 포함할 수 있다. 도 10에서는 PN타입 딜레이 셀(2000f)이 4개의 트랜지스터(T1~T4)를 포함하는 것으로 도시하고 있으나, 이에 한정되지 않고 트랜지스터의 개수는 달라질 수 있다.
복수의 트랜지스터(T1~T4)는 직렬로 연결될 수 있다. 일 예로서, 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 및 제4 트랜지스터(T4)가 직렬로 연결될 수 있다. 일 예로서, 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)는 P타입의 모스 트랜지스터(P-MOS)가 적용될 수 있다. 일 예로서, 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)는 N타입의 모스 트랜지스터(N-MOS)가 적용될 수 있다.
제1 트랜지스터(T1)의 제1 단자에 전원 전압(VDD)이 입력되고, 제2 단자는 제2 트랜지스터(T2)와 연결될 수 있다. 제1 트랜지스터(T1)의 게이트 단자와 제1 단자 사이에는 제1 안정화 커패시터(CB1)가 배치될 수 있다. 제1 안정화 커패시터(CB1)의 제1 단자는 제1 트랜지스터(T1)의 게이트 단자 및 제1 안정화 스위치(2100b, SB)의 제2 단자와 연결될 수 있다. 제1 안정화 커패시터(CB1)의 제2 단자는 전원 전압(VDD) 단자 및 제1 트랜지스터(T1)의 제1 단자와 연결될 수 있다.
제1 트랜지스터(T1)의 게이트 단자는 제1 안정화 스위치(2100b, SB)와 연결될 수 있다. 제1 안정화 스위치(2100b, SB)의 제1 단자는 제1 기준 전압 입력단자(RV1)와 연결될 수 있다. 제1 안정화 스위치(2100b, SB)의 제1 단자에 제1 기준 전압(예로서, 바이어스 회로 입력 전압)이 입력될 수 있다. 제1 안정화 스위치(2100b, SB)의 제2 단자는 제1 트랜지스터(T1)의 게이트 단자와 연결될 수 있다.
제1 안정화 스위치(2100b, SB)는 입력되는 바이어스 제어신호(BIAS_IN(SB)에 기초하여 온(on)/오프(off) 상태를 유지할 수 있다.
일 예로서, 제1 안정화 스위치(2100b, SB)는 바이어스 제어신호(BIAS_IN(SB)가 입력될 때 온(on) 구동될 수 있다. 제1 안정화 스위치(2100b, SB)는 바이어스 제어신호(BIAS_IN(SB)가 입력되지 않으면 오프(off) 구동될 수 있다.
일 예로서, 제1 안정화 스위치(2100b, SB)는 바이어스 제어신호(BIAS_IN(SB)가 입력될 때 오프(off) 구동될 수 있다. 제1 안정화 스위치(2100b, SB)는 바이어스 제어신호(BIAS_IN(SB)가 입력되지 않으면 온(on) 구동될 수 있다.
제1 트랜지스터(T1)의 게이트 단자와, 제1 안정화 커패시터(CB1)의 제1 단자와, 제1 안정화 스위치(2100b, SB)의 제2 단자는 제1 노드(N1)에서 연결될 수 있다.
제1 안정화 스위치(2100b, SB)가 온(on)되면 제1 기준 전압(예로서, 바이어스 회로 입력 전압)이 제1 노드(N1)에 공급될 수 있다. 제1 안정화 스위치(2100b, SB)는 리셋 신호가 출력되기 전에 온(on) 상태를 유지하여 제1 기준 전압(예로서, 바이어스 회로 입력 전압)이 제1 노드(N1)에 공급될 수 있다. 제1 안정화 스위치(2100b, SB)는 리셋 신호가 출력되는 기간에는 오프(off) 상태를 유지할 수 있다.
제1 안정화 스위치(2100b, SB)는 펄스 신호(PULSE_OUT)가 출력되기 전에 온(on) 상태를 유지하여 제1 기준 전압(예로서, 바이어스 회로 입력 전압)이 제1 노드(N1)에 공급될 수 있다. 제1 안정화 스위치(2100b, SB)는 펄스 신호(PULSE_OUT)가 출력되는 기간에는 오프(off) 상태를 유지할 수 있다.
이를 통해, 제1 노드(N1)에 연결된 제1 트랜지스터(T1)의 Vgs 또는 Vsg를 일정하게 유지시켜, 전원 전압(VDD) 및 그라운드(GND)의 변동에 상관없이 일정한 전류가 흐르도록 할 수 있다.
제2 트랜지스터(T2)의 제1 단자는 제1 트랜지스터(T1)의 제2 단자와 연결될 수 있다. 제2 트랜지스터(T2)의 제2 단자는 제3 트랜지스터(T3)의 제1 단자 및 샘플링 커패시터(CL)와 연결될 수 있다. 제2 트랜지스터(T2)의 게이트 단자에는 입력 전압(Vin)이 인가될 수 있다.
제3 트랜지스터(T3)의 제1 단자는 제2 트랜지스터의 제2 단자 및 샘플링 커패시터(CL)와 연결될 수 있다. 제3 트랜지스터(T3)의 제2 단자는 제4 트랜지스터의 제1 단자와 연결될 수 있다. 제3 트랜지스터(T3)의 게이트 단자에는 입력 전압(Vin)이 인가될 수 있다.
샘플링 커패시터(CL)의 제1 단자는 제2 트랜지스터(T2)의 제2 단자 및 제3 트랜지스터(T3)의 제1 단자와 연결될 수 있다. 샘플링 커패시터(CL)의 제2 단자는 그라운드(GND) 단자와 연결될 수 있다.
제4 트랜지스터(T4)의 제1 단자는 제3 트랜지스터의 제2 단자와 연결될 수 있다. 제4 트랜지스터(T4)의 제2 단자는 그라운드(GND) 단자와 연결될 수 있다. 제4 트랜지스터(T4)의 게이트 단자와 제2 단자 사이에는 제2 안정화 커패시터(CB2)가 배치될 수 있다.
제2 안정화 커패시터(CB2)의 제1 단자는 제4 트랜지스터(T1)의 게이트 단자 및 제2 안정화 스위치(2200b, SB)의 제2 단자와 연결될 수 있다. 제2 안정화 커패시터(CB2)의 제2 단자는 그라운드 단자 및 제4 트랜지스터(T4)의 제2 단자와 연결될 수 있다.
제4 트랜지스터(T4)의 게이트 단자는 제2 안정화 스위치(2200b, SB)와 연결될 수 있다. 제2 안정화 스위치(2200b, SB)의 제1 단자는 제2 기준 전압 입력 단자(RV2)와 연결될 수 있다. 제2 안정화 스위치(2200b, SB)의 제1 단자에 제2 기준 전압(예로서, 바이어스 회로 입력 전압)이 입력될 수 있다. 제2 안정화 스위치(2200b, SB)의 제2 단자는 제4 트랜지스터(T4)의 게이트 단자와 연결될 수 있다.
일 예로서, 제1 트랜지스터(T1)는 제1 임피던스 값을 가질 수 있다. 제2 트랜지스터(T2는 제1 트랜지스터(T1)보다 낮은 제2 임피던스를 가질 수 있다.
일 예로서, 제3 트랜지스터(T3)는 제1 임피던스 값을 가질 수 있다. 제2 트랜지스터(T2)는 제3 트랜지스터(T3)보다 낮은 제2 임피던스를 가질 수 있다.
제2 안정화 스위치(2200b, SB)는 입력되는 바이어스 제어신호(BIAS_IN(SB)에 기초하여 온(on)/오프(off) 상태를 유지할 수 있다.
일 예로서, 제2 안정화 스위치(2200b, SB)는 바이어스 제어신호(BIAS_IN(SB)가 입력될 때 온(on) 구동될 수 있다. 제2 안정화 스위치(2200b, SB)는 바이어스 제어신호(BIAS_IN(SB)가 입력되지 않으면 오프(off) 구동될 수 있다.
일 예로서, 제2 안정화 스위치(2200b, SB)는 바이어스 제어신호(BIAS_IN(SB)가 입력될 때 오프(off) 구동될 수 있다. 제2 안정화 스위치(2200b, SB)는 바이어스 제어신호(BIAS_IN(SB)가 입력되지 않으면 온(on) 구동될 수 있다.
제4 트랜지스터(T4)의 게이트 단자와, 제2 안정화 커패시터(CB2)의 제1 단자와, 제2 안정화 스위치(2200b, SB)의 제2 단자는 제2 노드(N2)에서 연결될 수 있다.
제2 안정화 스위치(2200b, SB)가 온(on)되면 제2 기준 전압(예로서, 바이어스 회로 입력 전압)이 제2 노드(N2)에 공급될 수 있다. 제2 안정화 스위치(2200b, SB)는 리셋 신호가 출력되기 전에 온(on) 상태를 유지하여 제2 기준 전압(예로서, 바이어스 회로 입력 전압)이 제2 노드(N2)에 공급될 수 있다. 제2 안정화 스위치(2200b, SB)는 리셋 신호가 출력되는 기간에는 오프(off) 상태를 유지할 수 있다.
제2 안정화 스위치(2200b, SB)는 펄스 신호(PULSE_OUT)가 출력되기 전에 온(on) 상태를 유지하여 제2 기준 전압(예로서, 바이어스 회로 입력 전압)이 제2 노드(N2)에 공급될 수 있다. 제2 안정화 스위치(2200b, SB)는 펄스 신호(PULSE_OUT)가 출력되는 기간에는 오프(off) 상태를 유지할 수 있다.
이를 통해, 제2 노드(N2)에 연결된 제4 트랜지스터(T4)의 Vgs 또는 Vsg를 일정하게 유지시켜, 전원 전압(VDD) 및 그라운드(GND)의 변동에 상관없이 일정한 전류가 흐르도록 할 수 있다.PN타입 딜레이 셀(2000b)에 배치된 복수의 트랜지스터들 중에서 첫 번째에 배치된 제1 트랜지스터(T1, 제1 노드(N1)와 연결된 트랜지스터) 및 마지막에 배치된 제4 트랜지스터(T4, 제2 노드(N2)와 연결된 트랜지스터)의 Vgs 또는 Vsg를 일정하게 유지시켜 일정한 전류의 충전/방전(current charge/discharge)을 확보할 수 있다. PN타입 딜레이 셀(2000f)을 포함하는 펄스 생성기(214a)는 딜레이 차이가 작은 펄스 신호(PULSE_OUT)를 생성하여 출력할 수 있다.
일 예로서, 제1 기준 전압과 제2 기준전압은 동일한 시간에 공급될 수 있다.
일 예로서, 제1 기준 전압과 제2 기준전압은 서로 다른 시간에 공급될 수 있다.
일 예로서, 제1 기준 전압 입력 단자(RV1)와 제2 기준 전압 입력 단자(RV2)는 하나로 통합될 수 있다.
일 예로서, 제1 기준 전압과 제2 기준전압은 동일한 전압 값을 가질 수 있다.
일 예로서, 제1 기준 전압과 제2 기준전압은 상이한 전압 값을 가질 수 있다.
일 예로서, 도 7b에 도시된 P타입 딜레이 셀(2000a)과 도 9b에 도시된 N타입 딜레이 셀(2000d)을 결합하여 PN타입 딜레이 셀을 구성할 수 있다.
일 예로서, 도 7c에 도시된 P타입 딜레이 셀(2000b)과 도 9c에 도시된 N타입 딜레이 셀(2000e)을 결합하여 PN타입 딜레이 셀을 구성할 수 있다.
도 11a 내지 도 11d는 본 발명의 일 실시 예에 따른 멀티 스테이지 딜레이 셀(delay cell)을 나타내는 도면이다.
도 11a에 도시된 바와 같이, 복수의 P타입 딜레이 셀과 복수의 N타입 딜레이 셀을 교번적으로 직렬로 연결하여 펄스 생성기(214a)를 구성할 수 있다. 복수의 P타입 딜레이 셀 및 복수의 N타입 딜레이 셀을 교번적으로 직렬로 연결하여 펄스 신호(PULSE_OUT)의 딜레이 시간을 조절할 수 있다.
도 11b에 도시된 바와 같이, 복수의 P타입 딜레이 셀과 복수의 PN타입 딜레이 셀을 교번적으로 직렬로 연결하여 펄스 생성기(214a)를 구성할 수 있다. 복수의 P타입 딜레이 셀 및 복수의 PN 타입 딜레이 셀을 직렬로 연결하여 펄스 신호(PULSE_OUT)의 딜레이 시간을 조절할 수 있다.
도 11c에 도시된 바와 같이, 복수의 N타입 딜레이 셀과 복수의 PN타입 딜레이 셀을 교번적으로 직렬로 연결하여 펄스 생성기(214a)를 구성할 수 있다. 복수의 N타입 딜레이 셀 및 복수의 PN 타입 딜레이 셀을 직렬로 연결하여 펄스 신호(PULSE_OUT)의 딜레이 시간을 조절할 수 있다.
도 11d에 도시된 바와 같이, 복수의 P타입 딜레이 셀, 복수의 N타입 딜레이 셀, 및 복수의 PN타입 딜레이 셀을 교번적으로 직렬로 연결하여 펄스 생성기(214a)를 구성할 수 있다. 복수의 P타입 딜레이 셀, 복수의 N타입 딜레이 셀, 및 복수의 PN타입 딜레이 셀을 교번적으로 직렬로 연결하여 펄스 신호(PULSE_OUT)의 딜레이 시간을 조절할 수 있다.
도 12는 본 발명의 일 실시 예에 따른 딜레이 셀(delay cell)을 나타내는 것으로, P타입 딜레이 셀을 나타내는 도면이다.
도 12를 참조하면, 본 발명의 일 실시 예에 따른 딜레이 셀(2000g)은 도 7a에 도시된 P타입 딜레이 셀(2000)의 안정화 스위치(2100)을 대체하여 조정기(regulator)의 바이어스 회로(2300c)를 적용할 수 있다. 바이어스 회로(2300c)는 오피 앰프(op-amp) 및 바이어스 트랜지스터(예로서, 제5 트랜지스터(T5))를 포함하여 구성될 수 있다.
바이어스 트랜지스터(T5)의 제1 단자에는 전원 전압(VDD)이 입력될 수 있다. 바이어스 트랜지스터(T5)의 제2 단자는 오피 앰프(op-amp)의 포지티브(+) 입력단자와 연결될 수 있다. 바이어스 트랜지스터(T5)의 게이트 단자는 오피 앰프(op-amp)의 출력 단자와 연결될 수 있다. 오피 앰프(op-amp)의 출력 단자와 제1 트랜지스터(T1)의 게이트 단자가 연결될 수 있다.
오피 앰프(op-amp)의 네거티브(-) 입력단자에는 기준 전압(예로서, 고정된 바이어스(fixed bias) 전압)이 인가될 수 있다. 제1 트랜지스터(T1)의 게이트 단자와, 바이어스 트랜지스터(T5)의 게이트 단자와, 오피 앰프(op-amp)의 출력 단자가 연결될 수 있다.
제1 트랜지스터(T1)의 제1 단자(예로서, 소스 단자) 및 바이어스 트랜지스터(T5)의 제1 단자(예로서, 소스 단자)에 입력되는 전원 전압 및 그라운드(VDD/GND)의 변화가 바이어스 트랜지스터(T5)의 바이어스 전압(Bias voltage, 게이트 단자)에 전달될 수 있다.
전원 전압 및 그라운드(VDD/GND)의 변화가 발생하면 오피 앰프(op-amp)가 제1 노드(N1)로 기준 전압을 공급할 수 있다. 제1 노드에 기준 전압이 공급되어, 제1 트랜지스터(T1)의 게이트 단자가 접속된 제1 노드(N1)의 전압을 일정하게 유지시킬 수 있다. 이를 통해, 제1 노드(N1)에 연결된 제1 트랜지스터(T1)의 Vgs 또는 Vsg를 일정하게 유지시켜 일정한 전류의 충전/방전(current charge/discharge)을 확보할 수 있다. P타입 딜레이 셀(2000g)을 포함하는 펄스 생성기(214a)는 딜레이 차이가 작은 펄스 신호(PULSE_OUT)를 생성하여 출력할 수 있다.
도 13은 본 발명의 일 실시 예에 따른 딜레이 셀(delay cell)을 나타내는 것으로, N타입 딜레이 셀을 나타내는 도면이다.
도 13을 참조하면, 본 발명의 일 실시 예에 따른 딜레이 셀(2000h)은 도 9a에 도시된 N타입 딜레이 셀(2000c)의 안정화 스위치(2100a)을 대체하여 조정기(regulator)의 바이어스 회로(2300d)를 적용할 수 있다. 바이어스 회로(2300d)는 오피 앰프(op-amp) 및 바이어스 트랜지스터(예로서, 제5 트랜지스터(T5))를 포함하여 구성될 수 있다.
바이어스 트랜지스터(T5)의 제1 단자에는 전원 전압(VDD)이 입력될 수 있다. 바이어스 트랜지스터(T5)의 제1 단자는 오피 앰프(op-amp)의 포지티브(+) 입력단자와 연결될 수 있다. 바이어스 트랜지스터(T5)의 제2 단자는 그라운드(GND) 단자와 연결될 수 있다. 바이어스 트랜지스터(T5)의 게이트 단자는 오피 앰프(op-amp)의 출력 단자와 연결될 수 있다. 오피 앰프(op-amp)의 네거티브(-) 입력단자에는 기준 전압(예로서, 고정된 바이어스(fixed bias) 전압)이 인가될 수 있다. 제4 트랜지스터(T4)의 게이트 단자와, 바이어스 트랜지스터(T5)의 게이트 단자와, 오피 앰프(op-amp)의 출력 단자가 연결될 수 있다. 오피 앰프(op-amp)의 출력 단자가 제4 트랜지스터(T4)의 게이트 단자와 연결될 수 있다.
제4 트랜지스터(T4)의 제1 단자(예로서, 소스 단자) 및 바이어스 트랜지스터(T5)의 제1 단자(예로서, 소스 단자)에 입력되는 전원 전압 및 그라운드(VDD/GND)의 변화가 바이어스 트랜지스터(T5)의 바이어스 전압(Bias voltage, 게이트 단자)에 전달될 수 있다.
전원 전압 및 그라운드(VDD/GND)의 변화가 발생하면 오피 앰프(op-amp)가 제1 노드(N1)로 기준 전압을 공급할 수 있다. 제1 노드에 기준 전압이 공급되어, 제4 트랜지스터(T4)의 게이트 단자가 접속된 제1 노드(N1)의 전압을 일정하게 유지시킬 수 있다. 이를 통해, 제1 노드(N1)와 연결된 제4 트랜지스터(T4)의 Vgs 또는 Vsg를 일정하게 유지시켜 일정한 전류의 충전/방전(current charge/discharge)을 확보할 수 있다. N타입 딜레이 셀(2000d)을 포함하는 펄스 생성기(214a)는 딜레이 차이가 작은 펄스 신호(PULSE_OUT)를 생성하여 출력할 수 있다.
도 14는 본 발명의 일 실시 예에 따른 딜레이 셀(delay cell)을 나타내는 것으로, PN타입 딜레이 셀을 나타내는 도면이다.
도 14를 참조하면, 본 발명의 일 실시 예에 따른 딜레이 셀(2000i)은 도 10에 도시된 PN타입 딜레이 셀(2000f)의 제1 안정화 스위치(2100b)를 대체하여 조정기(regulator)의 제1 바이어스 회로(2300e)를 적용할 수 있다. 제1 바이어스 회로(2300e)는 제1 오피 앰프(OP1) 및 제1 바이어스 트랜지스터(예로서, 제5 트랜지스터(T5))를 포함하여 구성될 수 있다.
본 발명의 일 실시 예에 따른 딜레이 셀(2000i)은 도 10에 도시된 PN타입 딜레이 셀(2000f)의 제2 안정화 스위치(2200b)를 대체하여 조정기(regulator)의 제2 바이어스 회로(2400e)를 적용할 수 있다. 제2 바이어스 회로(2400e)는 제2 오피 앰프(OP2) 및 제2 바이어스 트랜지스터(예로서, 제6 트랜지스터(T6))를 포함하여 구성될 수 있다.
제1 바이어스 회로(2300e)의 제1 바이어스 트랜지스터(T5)의 제1 단자에는 전원 전압(VDD)이 입력될 수 있다. 제1 바이어스 트랜지스터(T5)의 제2 단자는 제1 오피 앰프(OP1)의 포지티브(+) 입력단자와 연결될 수 있다. 제1 바이어스 트랜지스터(T5)의 제2 단자는 제2 바이어스 트랜지스터(T6)의 제1 단자와 연결될 수 있다. 이때, 제1 바이어스 트랜지스터(T5)의 제2 단자와 제2 바이어스 트랜지스터(T6)의 제1 단자 사이에는 저항이 배치될 수 있다.
제1 바이어스 트랜지스터(T5)의 게이트 단자는 제1 오피 앰프(OP1)의 출력 단자와 연결될 수 있다. 제1 오피 앰프(OP1)의 네거티브(-) 입력단자에는 기준 전압(예로서, 고정된 바이어스(fixed bias) 전압)이 인가될 수 있다. 제1 트랜지스터(T1)의 게이트 단자와, 제1 바이어스 트랜지스터(T5)의 게이트 단자와, 제1 오피 앰프(OP1)의 출력 단자가 연결될 수 있다. 제1 오피 앰프(OP1)의 출력 단자는 제1 트랜지스터(T1)의 게이트 단자와 연결될 수 있다.
제1 트랜지스터(T1)의 제1 단자(예로서, 소스 단자) 및 제1 바이어스 트랜지스터(T5)의 제1 단자(예로서, 소스 단자)에 입력되는 전원 전압 및 그라운드(VDD/GND)의 변화가 제1 바이어스 트랜지스터(T5)의 바이어스 전압(Bias voltage, 게이트 단자)에 전달될 수 있다.
제1 트랜지스터(T1)의 게이트 단자가 접속된 제1 노드(N1)의 전압을 일정하게 유지시킬 수 있다. 이를 통해, 제1 노드(N1)와 연결된 제1 트랜지스터(T1)의 Vgs 또는 Vsg를 일정하게 유지시켜 일정한 전류의 충전/방전(current charge/discharge)을 확보할 수 있다.
제2 바이어스 회로(2400e)의 제2 바이어스 트랜지스터(T6)의 제1 단자는 제1 바이어스 트랜지스터(T5)의 제2 단자와 연결될 수 있다. 제2 바이어스 트랜지스터(T6)의 제1 단자는 오피 앰프(op-amp)의 포지티브(+) 입력단자와 연결될 수 있다. 제2 바이어스 트랜지스터(T6)의 제2 단자는 그라운드(GND) 단자와 연결될 수 있다.
제2 바이어스 트랜지스터(T6)의 게이트 단자는 제2 오피 앰프(OP2)의 출력 단자와 연결될 수 있다. 제2 오피 앰프(OP2)의 네거티브(-) 입력단자에는 기준 전압(예로서, 고정된 바이어스(fixed bias) 전압)이 인가될 수 있다. 제4 트랜지스터(T4)의 게이트 단자와, 제2 바이어스 트랜지스터(T6)의 게이트 단자와, 제2 오피 앰프(OP2)의 출력 단자가 연결될 수 있다. 제2 오피 앰프(OP2)의 출력 단자는 제4 트랜지스터(T4)의 게이트 단자와 연결될 수 있다.
제4 트랜지스터(T4)의 제1 단자(예로서, 소스 단자) 및 제2 바이어스 트랜지스터(T6)의 제1 단자(예로서, 소스 단자)에 입력되는 전원 전압 및 그라운드(VDD/GND)의 변화가 제2 바이어스 트랜지스터(T6)의 바이어스 전압(Bias voltage, 게이트 단자)에 전달될 수 있다.
제4 트랜지스터(T4)의 게이트 단자가 접속되 제2 노드(N2)의 전압을 일정하게 유지시킬 수 있다. 이를 통해, 제2 노드(N2)와 연결된 제4 트랜지스터(T4)의 Vgs 또는 Vsg를 일정하게 유지시켜 일정한 전류의 충전/방전(current charge/discharge)을 확보할 수 있다. PN타입 딜레이 셀(2000e)을 포함하는 펄스 생성기(214a)는 딜레이 차이가 작은 펄스 신호(PULSE_OUT)를 생성하여 출력할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 기술적 사상에 따른 실시 예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
10: 이미지 센서 20: 디지털 신호 프로세서
100: 픽셀 어레이 110: 픽셀
200: 리드아웃 회로 210: ADC 블록
212: 비교기 블록 212a: 비교기
214: 펄스 생성기 블록 214a: 펄스 생성기
216: 카운터 블록 216a: 카운터
220: 버퍼 회로 300: 로우 드라이버
400: 타이밍 생성기 500: 램프신호 생성기
2000: 딜레이 셀 2100: 안정화 스위치

Claims (20)

  1. 전원 전압과 그라운드 사이에 직렬로 배열된 복수의 트랜지스터;
    상기 복수의 트랜지스터 중에서 첫 번째에 배치된 제1 트랜지스터의 제1 단자에는 전원 전압이 공급되고, 상기 제1 트랜지스터의 게이트 단자는 제1 노드와 연결되고,
    상기 복수의 트랜지스터 중에서 마지막에 배치된 제n 트랜지스터의 게이트 단자에는 입력 전압이 공급되고, 상기 제n 트랜지스터의 제1 단자에는 그라운드 전압이 공급되고,
    상기 제1 노드와 상기 제1 트랜지스터의 제1 단자 사이에 접속된 안정화 커패시터; 및
    기준 전압 입력단자와 상기 제1 노드 사이에 배치되고, 입력되는 바이어스 제어신호에 의해 온(on)되어 기준 전압을 상기 제1 노드에 공급하는 안정화 스위치;를 포함하는 딜레이 셀을 포함하고,
    비교기에서 입력되는 비교 신호의 천이를 기준으로 펄스 신호를 카운터로 출력하는, 이미지 센서의 펄스 생성기.
  2. 제1 항에 있어서,
    상기 안정화 스위치는 리셋 신호가 출력되기 전에 온(on) 상태를 유지하여 상기 기준 전압을 상기 제1 트랜지스터의 게이트 단자에 공급하고,
    상기 안정화 스위치는 상기 리셋 신호가 출력되는 기간에는 오프(off) 상태를 유지하는, 이미지 센서의 펄스 생성기.
  3. 제2 항에 있어서,
    상기 안정화 스위치는 상기 펄스 신호가 출력되기 전에 온(on) 상태를 유지하여 상기 기준 전압을 상기 제1 트랜지스터의 게이트 단자에 공급하고,
    상기 안정화 스위치는 상기 펄스 신호가 출력되는 기간에 오프(off) 상태를 유지하는, 이미지 센서의 펄스 생성기.
  4. 제1 항에 있어서,
    상기 제1 노드에 기준 전압이 공급되어 상기 제1 트랜지스터의 Vgs 또는 Vsg를 일정하게 유지시키는, 이미지 센서의 펄스 생성기.
  5. 제4 항에 있어서,
    상기 복수의 트랜지스터 중에서 상기 제1 트랜지스터와 직렬로 연결된 제2 트랜지스터의 게이트 단자 및 상기 제2 트랜지스터와 직렬로 연결된 제3 트랜지스터의 게이트 단자에 상기 입력 전압이 공급되는, 이미지 센서의 펄스 생성기.
  6. 제4 항에 있어서,
    상기 제1 트랜지스터와 상기 제n 트랜지스터 사이에 직렬로 연결된 k개의 트랜지스터가 배치되고,
    상기 k개의 트랜지스터 중에서 하나 이상의 트랜지스터의 게이트 단자가 상기 제1 노드에 연결되는, 이미지 센서의 펄스 생성기.
  7. 제6 항에 있어서,
    상기 제1 노드에 기준 전압이 공급되어 상기 하나 이상의 트랜지스터의 Vgs 또는 Vsg를 일정하게 유지시키는, 이미지 센서의 펄스 생성기.
  8. 전원 전압과 그라운드 사이에 직렬로 배열된 복수의 트랜지스터;
    상기 복수의 트랜지스터 중에서 첫 번째에 배치된 제1 트랜지스터의 제1 단자에는 전원 전압이 공급되고, 상기 제1 트랜지스터의 게이트 단자에는 입력 전압이 공급되고,
    상기 복수의 트랜지스터 중에서 마지막에 배치된 제n 트랜지스터의 제1 단자에는 상기 그라운드 전압이 공급되고, 상기 제n 트랜지스터의 게이트 단자는 제1 노드와 연결되고,
    상기 제1 노드와 상기 제n 트랜지스터의 상기 제1 단자 사이에 접속된 안정화 커패시터; 및
    기준 전압 입력단자와 상기 제1 노드 사이에 배치되고, 입력되는 바이어스 제어신호에 의해 온(on)되어 기준 전압을 상기 제1 노드에 공급하는 안정화 스위치;를 포함하는 딜레이 셀을 포함하고,
    비교기에서 입력되는 비교 신호의 천이를 기준으로 펄스 신호를 카운터로 출력하는, 이미지 센서의 펄스 생성기.
  9. 제8 항에 있어서,
    상기 안정화 스위치는 리셋 신호가 출력되기 전에 온(on) 상태를 유지하여 상기 기준 전압을 상기 제4 트랜지스터의 게이트 단자에 공급하고,
    상기 안정화 스위치는 상기 리셋 신호가 출력되는 기간에는 오프(off) 상태를 유지하는, 이미지 센서의 펄스 생성기.
  10. 제9 항에 있어서,
    상기 안정화 스위치는 상기 펄스 신호가 출력되기 전에 온(on) 상태를 유지하여 상기 기준 전압을 상기 제4 트랜지스터의 게이트 단자에 공급하고,
    상기 안정화 스위치는 상기 펄스 신호가 출력되는 기간에 오프(off) 상태를 유지하는, 이미지 센서의 펄스 생성기.
  11. 제8 항에 있어서,
    상기 제1 노드에 기준 전압이 공급되어 상기 제1 트랜지스터의 Vgs 또는 Vsg를 일정하게 유지시키는, 이미지 센서의 펄스 생성기.
  12. 제11 항에 있어서,
    상기 복수의 트랜지스터 중에서 상기 제1 트랜지스터와 직렬로 연결된 제2 트랜지스터의 게이트 단자 및 상기 제2 트랜지스터와 직렬로 연결된 제3 트랜지스터의 게이트 단자에 상기 입력 전압이 공급되는, 이미지 센서의 펄스 생성기.
  13. 제11 항에 있어서,
    상기 제1 트랜지스터와 상기 제n 트랜지스터 사이에 직렬로 연결된 k개의 트랜지스터가 배치되고,
    상기 k개의 트랜지스터 중에서 하나 이상의 트랜지스터의 게이트 단자가 상기 제1 노드에 연결되는, 이미지 센서의 펄스 생성기.
  14. 제13 항에 있어서,
    상기 제1 노드에 기준 전압이 공급되어 상기 하나 이상의 트랜지스터의 Vgs 또는 Vsg를 일정하게 유지시키는, 이미지 센서의 펄스 생성기.
  15. 전원 전압과 그라운드 사이에 직렬로 배열된 복수의 트랜지스터;
    상기 복수의 트랜지스터 중에서 첫 번째에 배치된 제1 트랜지스터의 제1 단자에는 전원 전압이 공급되고, 상기 제1 트랜지스터의 게이트 단자는 제1 노드와 연결되고,
    상기 복수의 트랜지스터 중에서 마지막에 배치된 제n 트랜지스터의 제1 단자는 상기 그라운드 전압이 공급되고, 상기 제n 트랜지스터의 게이트 단자는 제2 노드와 연결되고,
    상기 제1 노드와 상기 제1 트랜지스터의 제1 단자 사이에 접속된 제1 안정화 커패시터;
    제1 기준 전압 입력단자와 상기 제1 노드 사이에 배치되고, 입력되는 바이어스 제어신호에 의해 온(on)되어 제1 기준 전압을 상기 제1 노드에 공급하는 제1 안정화 스위치;
    상기 제2 노드와 상기 제4 트랜지스터의 제2 단자 사이에 접속된 제2 안정화 커패시터; 및
    제2 기준 전압 입력단자와 상기 제2 노드 사이에 배치되고, 상기 바이어스 제어신호에 의해 온(on)되어 제2 기준 전압을 상기 제2 노드에 공급하는 제2 안정화 스위치;를 포함하는 딜레이 셀을 포함하고,
    비교기에서 입력되는 비교 신호의 천이를 기준으로 펄스 신호를 카운터로 출력하는, 이미지 센서의 펄스 생성기.
  16. 제15 항에 있어서,
    상기 제1 안정화 스위치는 리셋 신호가 출력되기 전에 온(on) 상태를 유지하여 상기 제1 기준 전압을 상기 제1 트랜지스터의 게이트 단자에 공급하고,
    상기 제1 안정화 스위치는 상기 리셋 신호가 출력되는 기간에는 오프(off) 상태를 유지하는, 이미지 센서의 펄스 생성기.
  17. 제16 항에 있어서,
    상기 제1 노드에 기준 전압이 공급되어 상기 제1 트랜지스터의 Vgs 또는 Vsg를 일정하게 유지시키는, 이미지 센서의 펄스 생성기.
  18. 제16 항에 있어서,
    상기 제2 안정화 스위치는 리셋 신호가 출력되기 전에 온(on) 상태를 유지하여 상기 제2 기준 전압을 상기 제n 트랜지스터의 게이트 단자에 공급하고,
    상기 제2 안정화 스위치는 상기 리셋 신호가 출력되는 기간에는 오프(off) 상태를 유지하는, 이미지 센서의 펄스 생성기.
  19. 제18 항에 있어서,
    상기 제2 노드에 기준 전압이 공급되어 상기 제n 트랜지스터의 Vgs 또는 Vsg를 일정하게 유지시키는, 이미지 센서의 펄스 생성기.
  20. 전원 전압과 그라운드 사이에 직렬로 배열된 복수의 트랜지스터;
    상기 복수의 트랜지스터 중에서 첫 번째에 배치된 제1 트랜지스터의 제1 단자에는 전원 전압이 공급되고, 상기 제1 트랜지스터의 게이트 단자는 제1 노드와 연결되고,
    상기 복수의 트랜지스터 중에서 마지막에 배치된 제n 트랜지스터의 게이트 단자에는 입력 전압이 공급되고, 상기 제n 트랜지스터의 제1 단자에는 그라운드 전압이 공급되고,
    상기 제1 트랜지스터의 게이트 단자와 연결된 바이어스 회로;를 포함하는 딜레이 셀을 포함하고,
    상기 바이어스 회로는 바이어스 트랜지스터 및 오피 앰프를 포함하고,
    상기 바이어스 트랜지스터의 제1 단자에 상기 전원 전압이 공급되고, 제2 단자가 그라운드에 연결되고, 게이트 단자는 상기 제1 트랜지스터와 연결되고,
    상기 오피 앰프의 포지티브 단자는 상기 바이어스 트랜지스터의 제2 단자와 연결되고, 네거티브 단자에는 기준 전압이 인가되고,
    상기 제1 트랜지스터의 Vgs 또는 Vsg를 일정하게 유지시키는, 이미지 센서의 펄스 생성기.
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