WO2014129118A1 - 固体撮像装置 - Google Patents

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WO2014129118A1
WO2014129118A1 PCT/JP2014/000422 JP2014000422W WO2014129118A1 WO 2014129118 A1 WO2014129118 A1 WO 2014129118A1 JP 2014000422 W JP2014000422 W JP 2014000422W WO 2014129118 A1 WO2014129118 A1 WO 2014129118A1
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transistor
terminal
solid
imaging device
vertical signal
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PCT/JP2014/000422
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弘侑 小林
孝廣 室島
寛 戸谷
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パナソニック株式会社
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    • H04N25/78—Readout circuits for addressed sensors, e.g. output amplifiers or A/D converters

Definitions

  • the present invention relates to a solid-state imaging device.
  • MOS Metal Oxide Semiconductor
  • Patent Document 1 discloses a conventional technique for increasing the speed of analog signal transmission in a vertical signal line.
  • Patent Document 1 in order to enable shooting of a dark scene, the image signal is output with a high gain in the subsequent processing. When the image signal is output with a high gain, minute noise becomes conspicuous. Therefore, the prior art disclosed in Patent Document 1 has a problem that it is impossible to achieve both high frame rate and low noise characteristics at a high level.
  • the present invention has been made in view of the above problems, and an object of the present invention is to provide a solid-state imaging device that achieves both high frame rate and low noise.
  • a solid-state imaging device includes an imaging unit in which pixels that photoelectrically convert incident light into pixel signals are arranged in a matrix, and is arranged for each pixel column.
  • a vertical signal line for reading out a signal; and a current source connected to the vertical signal line, the current sources being arranged in series between three arranged between the vertical signal line and a reference potential line
  • At least one first transistor that is not arranged at both ends among the plurality of first transistors connected in series constituting the current source can be short-circuited by the second transistor.
  • the amount of current flowing through the vertical signal line can be increased, and the potential of the vertical signal line can be rapidly changed to the potential corresponding to the pixel signal. It becomes.
  • an increase in the amount of current flowing through the vertical signal line is temporary, and an increase in power consumption can be minimized.
  • the current source further includes a third transistor inserted in series between the vertical signal line and the plurality of first transistors, and a predetermined bias voltage is applied to a gate terminal of the third transistor. Is applied.
  • each of the plurality of first transistors has a third terminal, a fourth terminal, and a second control terminal for controlling a conduction state between the third terminal and the fourth terminal
  • the solid-state imaging device further includes a bias generation circuit that supplies a predetermined bias voltage to the second control terminal, a bias line that connects the bias generation circuit, and the second control terminal.
  • the pixel includes a photoelectric conversion unit that converts incident light to generate a signal charge, a transfer transistor that transfers the signal charge generated by the photoelectric conversion unit, and the transfer transistor that transfers the signal charge.
  • a charge storage unit that stores a signal charge; a reset transistor that discharges the signal charge stored in the charge storage unit; and the signal charge stored in the charge storage unit is converted into a voltage, and the voltage is converted into the pixel
  • an amplification transistor that outputs the signal to the vertical signal line.
  • a control signal for causing the first terminal and the second terminal of the second transistor to be in a conductive state at a timing when the pixel signal is output to the vertical signal line.
  • a timing control circuit for supplying to one control terminal is provided.
  • the solid-state imaging device it is possible to increase the transmission speed of the vertical signal line while suppressing the generation of bias noise without increasing the power consumption. Therefore, it is possible to provide a solid-state imaging device that achieves both high frame rate and low noise.
  • FIG. 1 is a functional block diagram showing the overall configuration of the solid-state imaging device according to the embodiment.
  • FIG. 2 is a circuit diagram of a pixel (unit cell) included in the solid-state imaging device according to the embodiment.
  • FIG. 3 is a functional block diagram showing the overall configuration of a general solid-state imaging device.
  • FIG. 4 is a circuit configuration diagram of a column current source provided in a general solid-state imaging device.
  • FIG. 5 is a timing chart showing the operation of a general solid-state imaging device.
  • FIG. 6 is a timing chart illustrating the operation of the solid-state imaging device according to the embodiment.
  • FIG. 7 is a circuit configuration diagram of a column current source included in the solid-state imaging device according to the embodiment.
  • FIG. 8 is a functional block diagram illustrating an overall configuration of a solid-state imaging device according to a modification of the embodiment.
  • FIG. 9 is a circuit configuration diagram of a column current source included in the solid-state imaging device according to the modification of the embodiment
  • FIG. 1 is a functional block diagram showing the overall configuration of the solid-state imaging device according to the embodiment.
  • FIG. 2 is a circuit diagram of a pixel (unit cell) included in the solid-state imaging device according to the embodiment.
  • the solid-state imaging device 1 includes an imaging region 101 in which pixels (unit cells) 100 are arranged in a matrix of i rows and j columns (i and j are arbitrary natural numbers), and a row selection circuit 102.
  • the imaging region 101 is an imaging unit in which pixels 100 that photoelectrically convert incident light into pixel signals are arranged in a matrix.
  • the current source 105 includes column current sources 105-1 to 105-j arranged for each pixel column.
  • the pixel 100 includes a photodiode 400, a transfer transistor 402, an FD 401, a reset transistor 403, and an amplification transistor 404.
  • the photodiode 400 is a photoelectric conversion unit that photoelectrically converts incident light to generate a signal charge.
  • the transfer transistor 402 transfers the signal charge generated by the photodiode 400 to a floating diffusion (hereinafter referred to as FD) 401.
  • the FD 401 is a charge storage unit that stores the signal charge transferred by the transfer transistor 402.
  • the reset transistor 403 discharges the signal charge of the FD 401.
  • the amplification transistor 404 converts the signal charge of the FD 401 into a voltage corresponding to the amount of charge (gate potential), and outputs the voltage to the vertical signal line 108 as an analog signal.
  • the pixel 100 illustrated in FIG. 2 may include a selection transistor for performing pixel selection between the amplification transistor 404 and the vertical signal line 108 in addition to the above components.
  • the pixel 100 may have a configuration in which a plurality of sets of photodiodes 400 and transfer transistors 402 are connected to the same FD 401, and the plurality of sets share the reset transistor 403 and the amplification transistor 404.
  • the imaging region 101 includes pixels 100 arranged in a matrix of i rows and j columns, i row selection lines 107 (107-1 to 107-i), and j vertical columns.
  • Signal lines 108 (108-1 to 108-j) are arranged.
  • the row selection line 107-x and the vertical signal line 108-y are connected to the pixel 100 in the x-th row and y-th column (x and y are arbitrary natural numbers).
  • the row selection lines 107-1 to 107-i may be simply referred to as the row selection line 107 when the row selection line of any arbitrary row is described without specifying the row selection line of a specific row.
  • the vertical signal lines 108-1 to 108-j may be simply referred to as the vertical signal line 108 when describing the vertical signal lines in any column.
  • the vertical signal line 108 is provided corresponding to the column of pixels 100 and transmits an analog signal output from the pixel 100 of the corresponding column to the AD conversion circuit 106.
  • the vertical signal line 108 is arranged for each pixel column, and reads out a pixel signal that is an analog signal.
  • the row selection line 107 is provided corresponding to the row of the pixels 100, and transmits the drive signals (reset signal ⁇ RS and transfer signal ⁇ TG) output from the row selection circuit 102 to the pixels 100 of the corresponding row.
  • the drive signal is a signal for driving the pixels 100 in the corresponding row.
  • the row selection circuit 102 is a row scanning unit that scans the pixels 100 in the column direction in units of rows and selects a row to which the pixels 100 that output an analog signal to the vertical signal line 108 belong.
  • the bias generation circuit 103 supplies the bias voltage ⁇ LC to the column current sources 105-1 to 105-j.
  • the timing control circuit 104 generates various internal clocks based on a master clock and data input via an external terminal or the like, and includes a row selection circuit 102, an AD conversion circuit 106, a memory / column scanning circuit 109, and the like. Control.
  • the AD conversion circuit 106 is an AD conversion unit that AD-converts an analog signal output from the pixel 100 and outputs a digital signal generated by the AD conversion to the memory / column scanning circuit 109.
  • the memory / column scanning circuit 109 is a column scanning unit that controls the output of the digital signal that has been AD converted by the AD conversion circuit 106, and the digital signal input from the AD conversion circuit 106 is output to the outside via the external output terminal 110. Output sequentially.
  • the column current sources 105-1 to 105-j constitute the current source 105 and are connected to the vertical signal lines 108-1 to 108-j, respectively, and drive the currents of the vertical signal lines 108-1 to 108-j. ing.
  • the column current sources 105-1 to 105-j all have the same configuration.
  • a specific column current source is not designated, and when describing any one of the column current sources, it may be simply referred to as the current source 105.
  • Each column current source is composed of four transistors.
  • the column current source 105-y arranged in the y-th column (1 ⁇ y ⁇ j) includes transistors M2y, M3y, M4y, and M5y.
  • the transistors M2y, M3y, and M4y are a plurality of first transistors that are connected in series in this order between the vertical signal line 108-y and the GND line that is the reference potential line.
  • the transistor M5y is connected in parallel with the transistor M3y. That is, the transistor M5y has a drain that is a first terminal, a source that is a second terminal, and a gate that is a first control terminal, and the drain is connected to a connection point that connects adjacent transistors M2y and M3y.
  • a bias voltage ⁇ LC is applied to gates that are second control terminals of the transistors M2y, M3y, and M4y.
  • a control signal ⁇ SW is applied to the gate of the transistor M5y. When the control signal ⁇ SW is at “H” level, the transistor M5y is turned on, whereby the source and drain of the transistor M3y are short-circuited, and the current flowing through the vertical signal line 108-y increases.
  • the external output terminal 110 is a terminal for transmitting a digital signal output from the memory / column scanning circuit 109 to the outside.
  • FIG. 3 is a functional block diagram showing the overall configuration of a general solid-state imaging device (MOS image sensor).
  • the solid-state imaging device 601 includes an imaging region 501 in which pixels (unit cells) 500 are arranged in a matrix of i rows and j columns (i and j are arbitrary natural numbers), a row selection circuit 502, a bias generation circuit 503, A timing control circuit 504, a current source 505, an AD conversion circuit 506, a memory / column scanning circuit 509, and an external output terminal 510 are provided.
  • the current source 505 includes column current sources 505-1 to 505-j arranged for each pixel column.
  • the configuration of the pixel 500 is the same as that of the pixel 100 according to the embodiment shown in FIG. That is, the pixel 500 includes a photodiode 400 that performs photoelectric conversion, an FD 401, a transfer transistor 402 that transfers charges accumulated in the photodiode to the FD 401, and an amplification transistor 404 that converts charges accumulated in the FD 401 into voltage signals. And a reset transistor 403 for discharging the charge accumulated in the FD 401 to the power source.
  • the column current sources 505-1 to 505-j are connected to the vertical signal lines 508-1 to 508-j, respectively, and drive the currents of the vertical signal lines 508-1 to 508-j.
  • the column current sources 505-1 to 505-j all have the same configuration.
  • Each column current source is composed of two transistors.
  • the column current source 505-y arranged in the y-th column (1 ⁇ y ⁇ j) includes transistors M6y and M7y.
  • the transistor M6y is connected between the vertical signal line 508-y and GND, and the transistor M7y is connected in parallel with the transistor M6y.
  • a bias voltage ⁇ LC is applied to the gate of the transistor M6y.
  • a control signal ⁇ SW is applied to the gate of the transistor M7y. When the control signal ⁇ SW is at “H” level, the transistor M7y is turned on, whereby the source and drain of the transistor M6y are short-circuited, and the current flowing through the vertical signal line 508-y increases.
  • FIG. 4 is a circuit configuration diagram of a column current source provided in a general solid-state imaging device.
  • the column current source 505-y is composed of a transistor M6y biased with a constant gate voltage.
  • FIG. 5 is a timing chart showing the operation of a general solid-state imaging device.
  • VDDCELL indicates a power supply voltage applied to the drains of the reset transistor 403 and the amplification transistor 404 of the pixel 500.
  • the reset signal ⁇ RS indicates a signal supplied to the gate of the reset transistor 403 of the pixel 500.
  • Transfer signal ⁇ TG indicates a signal supplied to the gate of transfer transistor 402 of pixel 500.
  • the analog signal SFOUT indicates the potential of the vertical signal line 508.
  • Control signal ⁇ SW indicates a signal applied to the gate of transistor M7y of current source 505.
  • the row selection circuit 502 supplies a reset signal ⁇ RS to the reset transistor 403 of the pixel 500.
  • the FD 401 is set to a predetermined potential, and a reset pixel signal corresponding to the predetermined potential is output to the vertical signal line 508 as the analog signal SFOUT.
  • the AD conversion circuit 506 captures the reset pixel signal.
  • the row selection circuit 502 inverts the transfer signal ⁇ TG from the “L” level to the “H” level to turn on the transfer transistor 402. Thereby, the signal charge corresponding to the amount of light received by the photodiode 400 is transferred from the photodiode 400 to the FD 401. Then, an optical signal (imaging signal) corresponding to the potential of the transferred FD 401 is output as the analog signal SFOUT.
  • the timing control circuit 504 supplies a control signal ⁇ SW having a predetermined voltage level to the current source 505 in order to temporarily increase the current of the vertical signal line 508.
  • the current flowing through the vertical signal line 508 increases rapidly, and thus the gate-source voltage of the amplification transistor 404 of the pixel 500 increases.
  • the potential of the source of the amplification transistor 404 that is, the potential of the vertical signal line 508 is lower than when the voltage level control signal ⁇ SW is not supplied to the current source 505.
  • the bias voltage ⁇ LC decreases.
  • the timing control circuit 504 suddenly stops supplying the control signal ⁇ SW at the voltage level.
  • the amount of current in the vertical signal line 508 attempts to return to the normal level, so that the potential of the vertical signal line 508 that has been lowered changes in the increasing direction.
  • the bias voltage ⁇ LC rises at time T5.
  • the current capability of the bias generation circuit 503 can be enhanced.
  • FIG. 6 is a timing chart showing the operation of the solid-state imaging device according to the embodiment.
  • VDDCELL indicates a power supply voltage applied to the drains of the reset transistor 403 and the amplification transistor 404 of the pixel 100.
  • ⁇ RS indicates the voltage level of a signal applied to the gate of the reset transistor 403 of the pixel 100.
  • ⁇ TG indicates the voltage level of a signal applied to the gate of the transfer transistor 402 of the pixel 100.
  • SFOUT indicates the potential of the vertical signal line 108.
  • ⁇ SW represents the voltage level of a signal applied to the gate of the transistor M5y of the current source 105.
  • the row selection circuit 102 inverts the reset signal ⁇ RS from “L” level to “H” level.
  • the reset transistor 403 is turned on, the FD 401 is set to a predetermined potential, and a reset pixel signal corresponding to the predetermined potential is output as the analog signal SFOUT.
  • the AD conversion circuit 106 captures the reset pixel signal.
  • the row selection circuit 102 inverts the transfer signal ⁇ TG from the “L” level to the “H” level to turn on the transfer transistor 402. As a result, the signal charge corresponding to the amount of light received by the photodiode 400 is transferred from the photodiode 400 to the FD 401. Then, an optical signal (imaging signal) corresponding to the potential of the transferred FD 401 is output as the analog signal SFOUT.
  • the timing control circuit 104 supplies a pulse of the control signal ⁇ SW having a predetermined voltage level to the gate of the transistor M5y, and turns on the transistor M5y. As a result, the source and drain of the transistor M3y are short-circuited. That is, the timing control circuit 104 supplies, to the gate of the transistor M5y, the control signal ⁇ SW for turning on the source and drain of the transistor M5y at the timing of outputting the analog signal to the vertical signal line 108-y. .
  • the analog signal SFOUT which is the potential of the vertical signal line 108-y, rapidly changes to a potential corresponding to the optical signal (waveform ⁇ 1 in FIG. 6).
  • the change in the potential of the analog signal SFOUT is delayed (waveform ⁇ 1 in FIG. 6).
  • the bias voltage ⁇ LC decreases at time T4 and the bias voltage ⁇ LC increases at time T5 (waveform ⁇ 2 in FIG. 6).
  • the fluctuation of the bias voltage ⁇ LC after this time T4 can be achieved by high-speed transmission of the vertical signal line 108-y even if the current of the vertical signal line 108-y is increased by the control signal ⁇ SW to control the waveform of the vertical signal line 108-y. Is not realized.
  • the solid-state imaging device 1 can stabilize the bias voltage ⁇ LC and realize high-speed transmission of the vertical signal line 108-y after time T4.
  • FIG. 7 is a circuit configuration diagram of a column current source included in the solid-state imaging device according to the embodiment.
  • the waveform of the bias voltage ⁇ LC according to the present embodiment will be described with reference to FIG.
  • the column current source 105-y includes at least three or more transistors M2y, M3y, and M4y connected in series, and two common connection points of these transistors (in FIG. Transistor M5y connected to point A and point B).
  • the vertical signal line 108-y (the drain of the transistor M2y) and the bias line transmitting the bias voltage ⁇ LC are coupled via the parasitic capacitance C1.
  • the common connection point A (the connection point between the source that is the fourth terminal of the transistor M2y and the drain that is the third terminal of the transistor M3y) and the bias line are coupled to each other through the parasitic capacitance C2.
  • the common connection point B (the connection point between the source that is the fourth terminal of the transistor M3y and the drain that is the third terminal of the transistor M4y) and the bias line are coupled via a parasitic capacitance C3.
  • the drain voltages of the transistors M2y, M3y, and M4y are defined as V1, V2, and V3, respectively.
  • the transfer signal ⁇ TG is inverted to the “H” level, whereby the voltage between the gate and the source of the amplification transistor 404 of the pixel 100 changes and the voltage V1 decreases.
  • the control signal ⁇ SW is inverted to the “H” level, the transistor M5y is turned on, and the source-drain of the transistor M3y is short-circuited, so that the voltage V2 also decreases.
  • the voltage V3 increases because the potential difference between the source and the drain increases as the current increases.
  • the changes in the voltages V1 and V2 work to lower the bias voltage ⁇ LC of the bias line via the parasitic capacitances C1 and C2, respectively.
  • the change in the voltage V3 works to increase the bias voltage ⁇ LC of the bias line via the parasitic capacitance C3.
  • the voltages V1 and V2 rise due to the inversion of the transfer signal ⁇ TG to the “L” level and the inversion of the control signal ⁇ SW to the “L” level.
  • Increasing changes in the voltages V1 and V2 work to increase the bias voltage ⁇ LC via the parasitic capacitances C1 and C2, respectively.
  • the transistor M4y the voltage V3 decreases because the potential difference between the source and the drain decreases due to the current decrease.
  • the above change in the voltage V3 works to lower the bias voltage ⁇ LC via the parasitic capacitance C3. Therefore, the column current source 105-y can cancel the fluctuation of the bias voltage ⁇ LC at time T5 depending on the configuration of each transistor and the on / off timing.
  • the solid-state imaging device according to the present embodiment, three series-connected transistors constituting the column current source 105-y at the timing when an analog signal is output from the pixel 100 to the vertical signal line 108-y.
  • the transistor M3y arranged at the center is short-circuited.
  • the amount of current flowing through the vertical signal line 108-y increases, and the potential of the vertical signal line 108-y rapidly changes to a potential corresponding to the analog signal.
  • an analog signal is output from the pixel 100 to the vertical signal line 108-y by a parasitic capacitance formed between the transistors M2y, M3y, and M4y and a bias line that transmits the bias voltage ⁇ LC to the gates of the transistors M2y, M3y, and M4y.
  • a parasitic capacitance formed between the transistors M2y, M3y, and M4y and a bias line that transmits the bias voltage ⁇ LC to the gates of the transistors M2y, M3y, and M4y.
  • the column current source includes four or more transistors connected in series. Even if configured, the same effect as the solid-state imaging device 1 of the present disclosure can be obtained.
  • FIG. 8 is a functional block diagram illustrating an overall configuration of a solid-state imaging device according to a modification of the embodiment.
  • a transistor M1y (1 ⁇ y ⁇ j) constituting a column current source is added to the configuration of the solid-state imaging device 1 shown in FIG.
  • description of the same points as those of the solid-state imaging device 1 according to the embodiment will be omitted, and only differences from the solid-state imaging device 1 will be described.
  • the solid-state imaging device 2 includes an imaging region 101 in which pixels 100 are arranged in a matrix of i rows and j columns (i and j are arbitrary natural numbers), a row selection circuit 102, and bias generation.
  • the circuit 203 includes a timing control circuit 204, a current source 205, an AD conversion circuit 106, a memory / column scanning circuit 109, and an external output terminal 110.
  • the current source 205 includes column current sources 205-1 to 205-j arranged for each pixel column.
  • the column current sources 205-1 to 205-j are connected to the vertical signal lines 108-1 to 108-j, respectively, and drive the currents of the vertical signal lines 108-1 to 108-j.
  • the column current sources 205-1 to 205-j all have the same configuration.
  • Each column current source is composed of five transistors.
  • the column current source 205-y arranged in the y-th column (1 ⁇ y ⁇ j) includes transistors M1y, M2y, M3y, M4y, and M5y.
  • the drain of the transistor M1y is connected to the vertical signal line 108-y, the source is connected to the drain of the transistor M2y, and the gate is connected to the second bias line that transmits the bias voltage ⁇ CAS supplied from the bias generation circuit 203. ing. That is, the transistor M1y is a third transistor inserted in series between the vertical signal line 108-y and the transistors M2y, M3y, and M4y.
  • a predetermined bias voltage is applied to the gate terminal of the transistor M1y, which is the third transistor.
  • the transistor M1y (third transistor) is applied with the bias voltage ⁇ CAS, and a constant voltage is applied to the gate of the transistor M1y.
  • the gate is grounded with a voltage applied (but not necessarily a ground potential).
  • the transistors M2y, M3y, and M4y are connected in series between the transistor M1y and the GND line in this order, and the transistor M5y is connected in parallel with the transistor M3y.
  • a bias voltage ⁇ LC is applied to the gates of the transistors M2y, M3y, and M4y via a bias line.
  • a control signal ⁇ SW is applied to the gate of the transistor M5y. When the control signal ⁇ SW is at “H” level, the transistor M5y is turned on, whereby the source and drain of the transistor M3y are short-circuited, and the current flowing through the vertical signal line 108-y increases.
  • the bias generation circuit 203 supplies a bias voltage ⁇ LC to the transistors M2y, M3y, and M4y, and supplies a bias voltage ⁇ CAS to the transistor M1y.
  • the timing control circuit 204 supplies the control signal ⁇ SW having a predetermined voltage level to the gate of the transistor M5y, and turns on the transistor M5y. State. As a result, the source and drain of the transistor M3y are short-circuited. As a result, the amount of current flowing through the vertical signal line 108-y increases, and the analog signal SFOUT that is the potential of the vertical signal line 108-y rapidly changes to a potential corresponding to the optical signal.
  • FIG. 9 is a circuit configuration diagram of a column current source included in the solid-state imaging device according to the modification of the embodiment.
  • the drain of the transistor M2y and the bias line are coupled via a parasitic capacitance C1.
  • the common connection point A connection point between the source of the transistor M2y and the drain of the transistor M3y
  • the common connection point B connection point between the source of the transistor M3y and the drain of the transistor M4y
  • the drain voltages of the transistors M2y, M3y, and M4y are defined as V1, V2, and V3, respectively.
  • the bias generation circuit 203 inputs the pulsed control signal ⁇ SW to the gate of the transistor M5y.
  • the transistor M1y is arranged between the vertical signal line 108-y and the transistor M2y, the fluctuation of the voltage V1 when the current of the vertical signal line 108-y is increased depends on the embodiment. Compared with the solid-state imaging device 1, it becomes lighter. Since this is a direction in which the fluctuation of the voltage V2 and the fluctuation of the voltage V3 cancel each other, propagation of the fluctuation to the bias voltage ⁇ LC can be further suppressed.
  • the three transistors constituting the current source of the vertical signal line 108-y are connected in series, and are arranged in the middle of the three transistors.
  • One transistor is arranged in parallel with the transistor.
  • the solid-state imaging device of this indication has been explained based on an embodiment, the solid-state imaging device concerning this indication is not limited to the above-mentioned embodiment and its modification.
  • each transistor has been described on the assumption that it is an n-type FET having a gate, a source, and a drain.
  • these transistors may be constituted by a p-type FET.
  • each of the transistors may be a bipolar transistor having a base, a collector, and an emitter. Even in such a case, the same effects as the solid-state imaging devices 1 and 2 of the present disclosure are exhibited.
  • the present invention is useful for a solid-state imaging device, and particularly useful as a mobile camera (smartphone), a surveillance camera, a medical camera, a digital still camera, a digital video camera, and the like that require high speed and high image quality.
  • a mobile camera smart phone
  • surveillance camera a surveillance camera
  • medical camera a digital still camera
  • digital video camera and the like that require high speed and high image quality.
  • Solid-state imaging device 100 500 pixels (unit cell) 101, 501 Imaging area 102, 502 Row selection circuit 103, 203, 503 Bias generation circuit 104, 204, 504 Timing control circuit 105, 205, 505 Current source 105-1, 105-j, 105-y, 205-1 205-j, 205-y, 505-1, 505-j, 505-y Column current source 106, 506 AD converter circuit 107, 107-1, 107-i, 107-x Row selection line 108, 108-1, 108-j, 108-y, 508, 508-1, 508-j, 508-y Vertical signal line 109, 509 Memory / column scanning circuit 110, 510 External output terminal 400 Photodiode 401 Floating diffusion (FD) 402 Transfer transistor 403 Reset transistor 404 Amplification transistor M1y, M2y, M3y, M4y, M5y, M6y, M7y transistor

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Abstract

　本発明の固体撮像装置（１）は、入射光を画素信号に光電変換する画素（１００）が行列状に配列された撮像領域（１０１）と、画素列ごとに配置され、画素信号を読み出す垂直信号線（１０８）と、垂直信号線（１０８）に接続された電流源（１０５）とを備え、電流源（１０５）は、垂直信号線（１０８）とＧＮＤ線との間に配置された、直列に接続された３つのトランジスタ（Ｍ２ｙ、Ｍ３ｙ及びＭ４ｙ（１≦ｙ≦ｊ））と、隣接するトランジスタ（Ｍ２ｙ、Ｍ３ｙ及びＭ４ｙ）を接続する２つの接続点に、ドレイン及びソースが接続されたトランジスタ（Ｍ５ｙ）とを備える。

Description

固体撮像装置
　本発明は、固体撮像装置に関する。
　近年、デジタルスチルカメラやスマートフォン等への応用に適した固体撮像装置として、ＭＯＳ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）イメージセンサの開発が進められている。特に最近では、動画撮影への対応等のため、高フレームレート化のニーズが高まってきており、ＭＯＳイメージセンサを構成する各要素に対して、様々な高速化技術が提案されている。
　特許文献１には、垂直信号線において、アナログ信号の伝送を高速化する従来技術が開示されている。
特開２００８－２２２５９号公報
　特許文献１に開示した従来技術では、垂直信号線に１つのトランジスタが接続され、当該トランジスタにパルス信号が入力される。これにより、光信号の転送時に一時的に垂直信号線の電流能力が高まり、当該垂直信号線から早期に電荷が引き抜かれるので、アナログ画像信号の伝送が高速化されるとしている。
　一方、最近、信号伝送の高速化と同時に、室内や夜景などの比較的暗いシーンも撮影出来る性能が注目されている。
　しかしながら、特許文献１に開示した従来技術では、暗いシーンの撮影を可能とするためには、画像信号に対して後段の処理で高いゲインをかけて出力することとなる。画像信号に高いゲインをかけて出力する場合、微小なノイズも目立つようになる。よって、特許文献１に開示した従来技術は、高フレームレートで低ノイズの特性を高い次元で両立させることが出来ないという課題を有している。
　本発明は、上記課題に鑑みてなされたものであり、高フレームレートと低ノイズとを両立した固体撮像装置を提供することを目的とする。
　上記課題を解決するために、本発明の一態様に係る固体撮像装置は、入射光を画素信号に光電変換する画素が行列状に配列された撮像部と、画素列ごとに配置され、前記画素信号を読み出す垂直信号線と、前記垂直信号線に接続された電流源とを備え、前記電流源は、前記垂直信号線と基準電位線との間に配置された、直列に接続された３つ以上の複数の第１トランジスタと、第１端子、第２端子及び第１制御端子を有し、隣接する前記第１トランジスタ同士を接続する複数の接続点のうちの異なる２つの前記接続点に、それぞれ、前記第１端子及び前記第２端子が接続された第２トランジスタとを備えることを特徴とする。
　上記構成によれば、電流源を構成する複数の直列接続された第１トランジスタのうち、両端に配置されない少なくとも１つの第１トランジスタが、第２トランジスタにより短絡され得る。これにより、画素から垂直信号線へ画素信号が出力されるタイミングで、垂直信号線に流れる電流量を増加させ、垂直信号線の電位を上記画素信号に応じた電位に急激に遷移させることが可能となる。また、複数の第１トランジスタの制御端子に供給されるバイアス電圧の変動をキャンセルすることが可能となる。これらにより、バイアスノイズの発生を抑制しながら垂直信号線の伝送を高速化することが可能となる。よって、高フレームレートと低ノイズとを両立させることが可能となる。更に、画素から垂直信号線へ画素信号が出力されるタイミングで、垂直信号線に流れる電流量の増加は一時的となり、消費電力の増大も最小限に抑えることが出来る。
　また、例えば、前記電流源は、さらに、前記垂直信号線と前記複数の第１トランジスタとの間に直列挿入された第３トランジスタを備え、前記第３トランジスタのゲート端子には、所定のバイアス電圧が印加される。
　また、例えば、前記複数の第１トランジスタのそれぞれは、第３端子、第４端子、及び前記第３端子と前記第４端子との間の導通状態を制御する第２制御端子を有し、前記固体撮像装置は、さらに、前記第２制御端子に所定のバイアス電圧を供給するバイアス発生回路と、前記バイアス発生回路と、前記第２制御端子とを接続するバイアス線とを備える。
　また、例えば、前記画素は、入射光を変換して信号電荷を生成する光電変換部と、前記光電変換部で生成された前記信号電荷を転送する転送トランジスタと、前記転送トランジスタにより転送された前記信号電荷を蓄積する電荷蓄積部と、前記電荷蓄積部に蓄積された前記信号電荷を排出するリセットトランジスタと、前記電荷蓄積部に蓄積された前記信号電荷を電圧に変換し、当該電圧を前記画素信号として前記垂直信号線に出力する増幅トランジスタとを備える。
　また、例えば、さらに、前記画素信号を前記垂直信号線に出力するタイミングで、前記第２トランジスタの前記第１端子と前記第２端子との間が導通状態となるための制御信号を、前記第１制御端子に供給するタイミング制御回路を備える。
　本発明に係る固体撮像装置によれば、消費電力の増大を伴わずに、バイアスノイズの発生を抑制しながら垂直信号線の伝送を高速化することが可能となる。よって、高フレームレートと低ノイズとを両立した固体撮像装置を提供することができる。
図１は、実施の形態に係る固体撮像装置の全体構成を示す機能ブロック図である。 図２は、実施の形態に係る固体撮像装置が有する画素（単位セル）の回路図である。 図３は、一般的な固体撮像装置の全体構成を示す機能ブロック図である。 図４は、一般的な固体撮像装置が備える列電流源の回路構成図である。 図５は、一般的な固体撮像装置の動作を示すタイミングチャートである。 図６は、実施の形態に係る固体撮像装置の動作を示すタイミングチャートである。 図７は、実施の形態に係る固体撮像装置が備える列電流源の回路構成図である。 図８は、実施の形態の変形例に係る固体撮像装置の全体構成を示す機能ブロック図である。 図９は、実施の形態の変形例に係る固体撮像装置が備える列電流源の回路構成図である。
　以下、図面を参照しながら、本実施の形態に係る固体撮像装置の構成及び動作について説明する。
　［実施の形態に係る固体撮像装置の構成］
　図１は、実施の形態に係る固体撮像装置の全体構成を示す機能ブロック図である。また、図２は、実施の形態に係る固体撮像装置が有する画素（単位セル）の回路図である。
　図１に示されるように、固体撮像装置１は、画素（単位セル）１００がｉ行ｊ列（ｉ及びｊは任意の自然数）のマトリクス状に配置された撮像領域１０１と、行選択回路１０２と、バイアス発生回路１０３と、タイミング制御回路１０４と、電流源１０５と、ＡＤ変換回路１０６と、メモリ／列走査回路１０９と、外部出力端子１１０とを備える。撮像領域１０１は、入射光を画素信号に光電変換する画素１００が行列状に配列された撮像部である。電流源１０５は、画素列ごとに配置された列電流源１０５－１～１０５－ｊを備える。
　また、図２に示されるように、画素１００は、フォトダイオード４００と、転送トランジスタ４０２と、ＦＤ４０１と、リセットトランジスタ４０３と、増幅トランジスタ４０４とを備える。
　フォトダイオード４００は、入射光を光電変換して信号電荷を生成する光電変換部である。転送トランジスタ４０２は、フォトダイオード４００で生成された信号電荷をフローティングディフュージョン（以下、ＦＤと記す）４０１に転送する。ＦＤ４０１は、転送トランジスタ４０２により転送された信号電荷を蓄積する電荷蓄積部である。リセットトランジスタ４０３は、ＦＤ４０１の信号電荷を排出させる。増幅トランジスタ４０４は、ＦＤ４０１の信号電荷を電荷量（ゲート電位）に応じた電圧に変換し、当該電圧をアナログ信号として垂直信号線１０８に出力する。
　なお、図２に示された画素１００は、上記構成要素に加えて、画素選択を行うための選択トランジスタを、増幅トランジスタ４０４と垂直信号線１０８との間に有していても良い。
　また、画素１００は、フォトダイオード４００及び転送トランジスタ４０２の組が、複数組同一のＦＤ４０１に接続されていて、上記複数組がリセットトランジスタ４０３及び増幅トランジスタ４０４を共有する構成でも良い。
　図１に示されるように、撮像領域１０１には、マトリクス状にｉ行ｊ列配置された画素１００と、ｉ本の行選択線１０７(１０７－１～１０７－ｉ)と、ｊ本の垂直信号線１０８(１０８－１～１０８－ｊ)とが配置されている。例えば、第ｘ行ｙ列（ｘ及びｙは任意の自然数）の画素１００には、行選択線１０７－ｘと垂直信号線１０８－ｙとが接続されている。以下、行選択線１０７－１～１０７－ｉについて、特定の行の行選択線を指定せず、任意のいずれかの行の行選択線について述べるときには単に行選択線１０７と記す場合がある。また、垂直信号線１０８－１～１０８－ｊについても同様に、任意のいずれかの列の垂直信号線について述べるときには単に垂直信号線１０８と記す場合がある。
　垂直信号線１０８は、画素１００の列に対応して設けられ、対応する列の画素１００から出力されるアナログ信号をＡＤ変換回路１０６に伝達する。言い換えると、垂直信号線１０８は、画素列ごとに配置され、アナログ信号である画素信号を読み出す。
　行選択線１０７は、画素１００の行に対応して設けられ、行選択回路１０２から出力される駆動信号（リセット信号φＲＳ及び転送信号φＴＧ）を、対応する行の画素１００に伝達する。ここで、駆動信号は、対応する行の画素１００を駆動するための信号である。
　行選択回路１０２は、画素１００を列方向に行単位で走査し、垂直信号線１０８にアナログ信号を出力させる画素１００が属する行を選択する行走査部である。
　バイアス発生回路１０３は、列電流源１０５－１～１０５－ｊにバイアス電圧φＬＣを供給する。
　タイミング制御回路１０４は、外部端子等を介して入力されたマスタークロック及びデータ等に基づいて種々の内部クロックを生成し、行選択回路１０２、ＡＤ変換回路１０６、及びメモリ／列走査回路１０９等を制御する。
　また、ＡＤ変換回路１０６は、画素１００から出力されたアナログ信号をＡＤ変換し、ＡＤ変換により生成されたデジタル信号をメモリ／列走査回路１０９に出力するＡＤ変換部である。
　メモリ／列走査回路１０９は、ＡＤ変換回路１０６でＡＤ変換されたデジタル信号の出力制御を行う列走査部であり、ＡＤ変換回路１０６から入力されるデジタル信号を、外部出力端子１１０を経て外部に順次出力する。
　列電流源１０５－１～１０５－ｊは、電流源１０５を構成し、それぞれ、垂直信号線１０８－１～１０８－ｊに接続され、垂直信号線１０８－１～１０８－ｊの電流を駆動している。列電流源１０５－１～１０５－ｊは、全て同様の構成となっている。以下、列電流源１０５－１～１０５－ｊについて、特定の列電流源を指定せず、任意のいずれかの列電流源について述べるときには単に電流源１０５と記す場合がある。
　各列電流源は、４つのトランジスタから構成されている。第ｙ列（１≦ｙ≦ｊ）に配置された列電流源１０５－ｙは、トランジスタＭ２ｙ、Ｍ３ｙ、Ｍ４ｙ、及びＭ５ｙを備える。トランジスタＭ２ｙ、Ｍ３ｙ、及びＭ４ｙは、垂直信号線１０８－ｙと基準電位線であるＧＮＤ線との間に、この順で直列に接続された複数の第１トランジスタである。また、トランジスタＭ５ｙは、トランジスタＭ３ｙと並列に接続されている。つまり、トランジスタＭ５ｙは、第１端子であるドレイン、第２端子であるソース及び第１制御端子であるゲートを有し、ドレインが、隣接するトランジスタＭ２ｙ及びＭ３ｙを接続する接続点に接続され、ソースが、隣接するトランジスタＭ３ｙ及びＭ４ｙを接続する接続点に接続された第２トランジスタである。トランジスタＭ２ｙ、Ｍ３ｙ、及びＭ４ｙの第２制御端子であるゲートには、バイアス電圧φＬＣが印加される。トランジスタＭ５ｙのゲートには、制御信号φＳＷが印加される。制御信号φＳＷが“Ｈ”レベルのとき、トランジスタＭ５ｙがＯＮ状態になることにより、トランジスタＭ３ｙのソースとドレインとが短絡され、垂直信号線１０８－ｙに流れる電流が増加する。
　外部出力端子１１０は、メモリ／列走査回路１０９によって出力されるデジタル信号を外部へ伝達する端子である。
　［一般的な固体撮像装置の構成及び動作］
　ここで、本実施の形態に係る固体撮像装置の理解を容易とするため、一般的な固体撮像装置について、図面を参照しながら説明する。
　図３は、一般的な固体撮像装置（ＭＯＳイメージセンサ）の全体構成を示す機能ブロック図である。固体撮像装置６０１は、画素（単位セル）５００がｉ行ｊ列（ｉ及びｊは任意の自然数）のマトリクス状に配置された撮像領域５０１と、行選択回路５０２と、バイアス発生回路５０３と、タイミング制御回路５０４と、電流源５０５と、ＡＤ変換回路５０６と、メモリ／列走査回路５０９と、外部出力端子５１０とを備える。電流源５０５は、画素列ごとに配置された列電流源５０５－１～５０５－ｊを備える。
　画素５００の構成は、図２に示された実施の形態に係る画素１００と同じである。つまり、画素５００は、光電変換を行うフォトダイオード４００と、ＦＤ４０１と、フォトダイオードに蓄積された電荷をＦＤ４０１に転送する転送トランジスタ４０２と、ＦＤ４０１に蓄積された電荷を電圧信号に変換する増幅トランジスタ４０４と、ＦＤ４０１に蓄積された電荷を電源へ排出するリセットトランジスタ４０３とで構成される。
　列電流源５０５－１～５０５－ｊは、それぞれ、垂直信号線５０８－１～５０８－ｊに接続され、垂直信号線５０８－１～５０８－ｊの電流を駆動している。列電流源５０５－１～５０５－ｊは、全て同様の構成となっている。
　各列電流源は、２つのトランジスタから構成されている。第ｙ列（１≦ｙ≦ｊ）に配置された列電流源５０５－ｙは、トランジスタＭ６ｙ及びＭ７ｙを備える。トランジスタＭ６ｙは、垂直信号線５０８－ｙとＧＮＤとの間に接続されており、トランジスタＭ７ｙは、トランジスタＭ６ｙと並列に接続されている。トランジスタＭ６ｙのゲートには、バイアス電圧φＬＣが印加される。トランジスタＭ７ｙのゲートには、制御信号φＳＷが印加される。制御信号φＳＷが“Ｈ”レベルのとき、トランジスタＭ７ｙがＯＮ状態になることにより、トランジスタＭ６ｙのソースとドレインとが短絡され、垂直信号線５０８－ｙに流れる電流が増加する。
　図４は、一般的な固体撮像装置が備える列電流源の回路構成図である。列電流源５０５－ｙは、一定のゲート電圧でバイアスされたトランジスタＭ６ｙで構成される。また、図５は、一般的な固体撮像装置の動作を示すタイミングチャートである。図５において、ＶＤＤＣＥＬＬは画素５００のリセットトランジスタ４０３及び増幅トランジスタ４０４のドレインに印加される電源電圧を示す。リセット信号φＲＳは、画素５００のリセットトランジスタ４０３のゲートに与えられる信号を示す。転送信号φＴＧは、画素５００の転送トランジスタ４０２のゲートに与えられる信号を示す。アナログ信号ＳＦＯＵＴは、垂直信号線５０８の電位を示す。制御信号φＳＷは、電流源５０５のトランジスタＭ７ｙのゲートに与えられる信号を示す。
　以下、一般的な固体撮像装置の光信号を読み出すまでの動作を詳細に説明する。
　まず、時刻Ｔ１において、行選択回路５０２は、画素５００のリセットトランジスタ４０３に対して、リセット信号φＲＳを供給する。これにより、ＦＤ４０１は、所定の電位に設定され、アナログ信号ＳＦＯＵＴとして所定の電位に応じたリセット画素信号が垂直信号線５０８に出力される。
　次に、時刻Ｔ３において、ＡＤ変換回路５０６は、上記リセット画素信号を取り込む。
　次に、時刻Ｔ４～時刻Ｔ５の期間において、行選択回路５０２は、転送信号φＴＧを“Ｌ”レベルから“Ｈ”レベルに反転して転送トランジスタ４０２をＯＮ状態とする。これにより、フォトダイオード４００の受光量に対応する信号電荷が、フォトダイオード４００からＦＤ４０１へ転送される。そして、転送後のＦＤ４０１の電位に応じた光信号（撮像信号）が、アナログ信号ＳＦＯＵＴとして出力される。
　さらに、上記時刻Ｔ４～時刻Ｔ５の期間では、垂直信号線５０８の電流を一時的に増加させるため、タイミング制御回路５０４は、所定の電圧レベルを有する制御信号φＳＷを電流源５０５に供給する。これにより、時刻Ｔ４では、垂直信号線５０８を流れる電流が急激に増加するため、画素５００の増幅トランジスタ４０４のゲート－ソース間電圧が増加する。この結果、増幅トランジスタ４０４のソース、すなわち垂直信号線５０８の電位は、上記電圧レベルの制御信号φＳＷが電流源５０５に供給されない場合に比べて低下する。この垂直信号線５０８の電位の低下と、図４に示された寄生容量Ｃｇｄを介したトランジスタＭ６ｙのドレイン（垂直信号線５０８－ｙ）－ゲート間のカップリングにより、時刻Ｔ４では、トランジスタＭ６ｙのバイアス電圧φＬＣは低下する。これに対して、時刻Ｔ５では、タイミング制御回路５０４は、上記電圧レベルの制御信号φＳＷの供給を急激に停止する。これにより、垂直信号線５０８の電流量が通常時のレベルに戻ろうとするため、低下していた垂直信号線５０８の電位が上がる方向に変化する。この垂直信号線５０８の電位上昇と上記カップリングとにより、時刻Ｔ５では、バイアス電圧φＬＣが上昇する。
　画素５００において光信号が転送された後、可能な限り早いタイミングで、垂直信号線５０８に出力されたアナログ信号のＡＤ変換を行うことが望ましい。しかし、寄生容量Ｃｇｄによるカップリングにより変動したバイアス電圧φＬＣが、本来の電圧レベルに安定化するには所定の時間を要する。よって、例えば、時刻Ｔ６のように、バイアス電圧φＬＣが安定化していないタイミングでＡＤ変換を行った場合、垂直信号線５０８の電位が本来の光信号より低い値にあるため、真の値より高いデジタル画素信号が出力されてしまう。
　特に、被写体の一部にのみ比較的明るい領域が存在する状況では、被写体の明るい部分の両側に、白っぽい帯状のノイズ、いわゆるストリーキングが現れてしまう。ストリーキングの発生を回避するには、時刻Ｔ６’のように、バイアス電圧φＬＣが十分に安定した段階でＡＤ変換を行えばよいが、本来意図していた高速伝送の効果は十分に得られない。
　これに対して、垂直信号線５０８とのカップリングによるバイアス電圧φＬＣの変動を早期に安定化させる方法として、バイアス発生回路５０３の電流能力を強化することが挙げられる。しかし、この場合には、チップ面積の増大や消費電力の増加が伴い、小面積及び省電力を維持しながら垂直信号線５０８の高速伝送及び低ノイズ化を同時に高いレベルで成立させることは困難である。
　［実施の形態に係る固体撮像装置の動作］
　次に、本実施の形態に係る固体撮像装置１の光信号を読み出すまでの動作を説明する。
　図６は、実施の形態に係る固体撮像装置の動作を示すタイミングチャートである。図６において、ＶＤＤＣＥＬＬは画素１００のリセットトランジスタ４０３及び増幅トランジスタ４０４のドレインに印加される電源電圧を示す。また、φＲＳは、画素１００のリセットトランジスタ４０３のゲートに与えられる信号の電圧レベルを示す。また、φＴＧは、画素１００の転送トランジスタ４０２のゲートに与えられる信号の電圧レベルを示す。また、ＳＦＯＵＴは、垂直信号線１０８の電位を示す。また、φＳＷは、電流源１０５のトランジスタＭ５ｙのゲートに与えられる信号の電圧レベルを示す。
　まず、時刻Ｔ１において、行選択回路１０２は、リセット信号φＲＳを“Ｌ”レベルから“Ｈ”レベルに反転する。これにより、リセットトランジスタ４０３がＯＮ状態となり、ＦＤ４０１が所定の電位に設定され、所定の電位に対応したリセット画素信号がアナログ信号ＳＦＯＵＴとして出力される。
　次に、時刻Ｔ３において、ＡＤ変換回路１０６は、上記リセット画素信号を取り込む。
　次に、時刻Ｔ４～時刻Ｔ５の期間において、行選択回路１０２は、転送信号φＴＧを“Ｌ”レベルから“Ｈ”レベルに反転して、転送トランジスタ４０２をＯＮ状態とする。これにより、フォトダイオード４００の受光量に対応する信号電荷がフォトダイオード４００からＦＤ４０１へ転送される。そして、転送後のＦＤ４０１の電位に応じた光信号（撮像信号）がアナログ信号ＳＦＯＵＴとして出力される。
　また、時刻Ｔ４では、タイミング制御回路１０４は、所定の電圧レベルを有する制御信号φＳＷをトランジスタＭ５ｙのゲートへパルス供給し、トランジスタＭ５ｙをＯＮ状態とする。これにより、トランジスタＭ３ｙのソース－ドレイン間が短絡される。つまり、タイミング制御回路１０４は、上記アナログ信号を垂直信号線１０８－ｙに出力するタイミングで、トランジスタＭ５ｙのソース－ドレイン間が導通状態となるための制御信号φＳＷを、トランジスタＭ５ｙのゲートに供給する。この結果、垂直信号線１０８－ｙに流れる電流量が増加し、垂直信号線１０８－ｙの電位であるアナログ信号ＳＦＯＵＴが光信号に応じた電位に急激に遷移する（図６中の波形α１）。これに対して、トランジスタＭ５ｙを使用しない構成では、アナログ信号ＳＦＯＵＴの電位の変化は遅くなる（図６中の波形β１）。
　また、図４で示した一般的な固体撮像装置の場合には、時刻Ｔ４ではバイアス電圧φＬＣは低下し、時刻Ｔ５ではバイアス電圧φＬＣが上昇する（図６中の波形β２）。この時刻Ｔ４以降におけるバイアス電圧φＬＣの変動は、制御信号φＳＷで垂直信号線１０８－ｙの電流を高めて垂直信号線１０８－ｙの波形制御を図っても、垂直信号線１０８－ｙの高速伝送を実現できていないことを表している。
　これに対して、本実施の形態に係る固体撮像装置１が、時刻Ｔ４以降においてバイアス電圧φＬＣを安定化させ、垂直信号線１０８－ｙの高速伝送を実現できることを、以下、説明する。
　図７は、実施の形態に係る固体撮像装置が備える列電流源の回路構成図である。同図を用いて、本実施の形態に係るバイアス電圧φＬＣの波形を説明する。図７に示されるように、列電流源１０５－ｙは、直列に接続された少なくとも３つ以上の複数のトランジスタＭ２ｙ、Ｍ３ｙ及びＭ４ｙと、これらのトランジスタの２つの共通接続点（図７中のＡ点及びＢ点）に接続されたトランジスタＭ５ｙとを有している。
　上記構成では、垂直信号線１０８－ｙ（トランジスタＭ２ｙのドレイン）とバイアス電圧φＬＣを伝達するバイアス線とは、寄生容量Ｃ１を介して結合している。また、共通接続点Ａ点（トランジスタＭ２ｙの第４端子であるソースとトランジスタＭ３ｙの第３端子であるドレインとの接続点）と上記バイアス線とは、寄生容量Ｃ２を介して結合している。また、共通接続点Ｂ点（トランジスタＭ３ｙの第４端子であるソースとトランジスタＭ４ｙの第３端子であるドレインとの接続点）と上記バイアス線とは、寄生容量Ｃ３を介して結合している。ここで、図７において、トランジスタＭ２ｙ、Ｍ３ｙ、及びＭ４ｙのドレイン電圧を、それぞれ、Ｖ１、Ｖ２及びＶ３と定義する。
　時刻Ｔ４では、転送信号φＴＧが“Ｈ”レベルに反転することにより、画素１００の増幅トランジスタ４０４のゲート－ソース間電圧が変化し電圧Ｖ１は低下する。また同時に、制御信号φＳＷが“Ｈ”レベルに反転することにより、トランジスタＭ５ｙがＯＮ状態となりトランジスタＭ３ｙのソース－ドレインが短絡されるので電圧Ｖ２も低下する。
　一方、トランジスタＭ４ｙは、電流増加によってソース－ドレイン間の電位差が増加するため電圧Ｖ３は増加する。電圧Ｖ１及びＶ２の上記変化は、それぞれ、寄生容量Ｃ１及びＣ２を介して上記バイアス線のバイアス電圧φＬＣを下げる向きに働く。一方、電圧Ｖ３の上記変化は、寄生容量Ｃ３を介して上記バイアス線のバイアス電圧φＬＣを上げる向きに働く。
　したがって、列電流源１０５－ｙは、時刻Ｔ４において、各トランジスタの構成及びオンオフのタイミングにより、バイアス電圧φＬＣを下げようとする要素と上げようとする要素とが混在する。これらの混在する上記要素を利用して、トランジスタＭ２ｙ、Ｍ３ｙ及びＭ４ｙのサイズを最適設計することにより、バイアス電圧φＬＣの変動をキャンセルすることが可能となる。
　さらに、時刻Ｔ５では、転送信号φＴＧの“Ｌ”レベルへの反転、及び、制御信号φＳＷの“Ｌ”レベルへの反転により、電圧Ｖ１及びＶ２は上昇する。電圧Ｖ１及びＶ２の上昇変化は、それぞれ、寄生容量Ｃ１及びＣ２を介してバイアス電圧φＬＣを上げる向きに働く。一方、トランジスタＭ４ｙは、電流減少によりソース－ドレイン間の電位差が減少するため電圧Ｖ３は低下する。電圧Ｖ３の上記変化は、寄生容量Ｃ３を介してバイアス電圧φＬＣを下げる向きに働く。したがって、列電流源１０５－ｙは、時刻Ｔ５において、各トランジスタの構成及びオンオフタイミングにより、バイアス電圧φＬＣの変動をキャンセルすることが可能である。
　すなわち、本実施の形態に係る固体撮像装置によれば、画素１００から垂直信号線１０８－ｙへアナログ信号が出力されるタイミングで、列電流源１０５－ｙを構成する３つの直列接続されたトランジスタＭ２ｙ、Ｍ３ｙ及びＭ４ｙのうち、中央に配置されたトランジスタＭ３ｙが短絡される。これにより、垂直信号線１０８－ｙに流れる電流量が増加し、垂直信号線１０８－ｙの電位は上記アナログ信号に応じた電位に急激に遷移する。また、トランジスタＭ２ｙ、Ｍ３ｙ及びＭ４ｙと、トランジスタＭ２ｙ、Ｍ３ｙ及びＭ４ｙのゲートにバイアス電圧φＬＣを伝達するバイアス線との間に形成された寄生容量により、画素１００から垂直信号線１０８－ｙへアナログ信号が出力されるタイミングでバイアス電圧φＬＣを下げようとする要素と上げようとする要素とが混在する。これらの混在する上記要素を利用して、バイアス電圧φＬＣの変動をキャンセルすることが可能となる。これらにより、バイアスノイズの発生を抑制しながら垂直信号線の伝送を高速化することが可能となる。したがって、高フレームレートと低ノイズとを両立させることが可能となる。更に、画素から垂直信号線へ画素信号が出力されるタイミングで、垂直信号線に流れる電流量の増加は一時的となるため、消費電力の増大も最小限に抑えることが出来る。
　なお、本実施の形態に係る固体撮像装置１では、列電流源を構成する３つのトランジスタが直列接続されている場合を示したが、列電流源は、４つ以上の直列接続されたトランジスタで構成されても本開示の固体撮像装置１と同様の効果を得ることができる。
　[変形例]
　図８は、実施の形態の変形例に係る固体撮像装置の全体構成を示す機能ブロック図である。本変形例に係る固体撮像装置２は、図１に示された固体撮像装置１の構成に対して、列電流源を構成するトランジスタＭ１ｙ（１≦ｙ≦ｊ）が追加されている。以下、実施の形態に係る固体撮像装置１と同じ点は説明を省略し、固体撮像装置１と構成が異なる点のみを説明する。
　図８に示されるように、固体撮像装置２は、画素１００がｉ行ｊ列（ｉ及びｊは任意の自然数）のマトリクス状に配置された撮像領域１０１と、行選択回路１０２と、バイアス発生回路２０３と、タイミング制御回路２０４と、電流源２０５と、ＡＤ変換回路１０６と、メモリ／列走査回路１０９と、外部出力端子１１０とを備える。電流源２０５は、画素列ごとに配置された列電流源２０５－１～２０５－ｊを備える。
　列電流源２０５－１～２０５－ｊは、それぞれ、垂直信号線１０８－１～１０８－ｊに接続され、垂直信号線１０８－１～１０８－ｊの電流を駆動している。列電流源２０５－１～２０５－ｊは、全て同様の構成となっている。
　各列電流源は、５つのトランジスタから構成されている。第ｙ列（１≦ｙ≦ｊ）に配置された列電流源２０５－ｙは、トランジスタＭ１ｙ、Ｍ２ｙ、Ｍ３ｙ、Ｍ４ｙ、及びＭ５ｙを備える。
　トランジスタＭ１ｙのドレインは、垂直信号線１０８－ｙに接続され、ソースはトランジスタＭ２ｙのドレインに接続され、ゲートは、バイアス発生回路２０３から供給されるバイアス電圧φＣＡＳを伝達する第２バイアス線に接続されている。つまり、トランジスタＭ１ｙは、垂直信号線１０８－ｙとトランジスタＭ２ｙ、Ｍ３ｙ及びＭ４ｙとの間に直列挿入された第３トランジスタである。
　また、第３トランジスタであるトランジスタＭ１ｙのゲート端子には、所定のバイアス電圧が印加されており、言い換えると、トランジスタＭ１ｙ（第３トランジスタ）はバイアス電圧φＣＡＳが印加され、トランジスタＭ１ｙのゲートに一定の電圧（但し、グラウンド電位とは限らない）が印加されたゲート接地の状態にある。
　トランジスタＭ２ｙ、Ｍ３ｙ、及びＭ４ｙは、トランジスタＭ１ｙとＧＮＤ線との間に、この順で直列に接続されており、トランジスタＭ５ｙは、トランジスタＭ３ｙと並列に接続されている。トランジスタＭ２ｙ、Ｍ３ｙ、及びＭ４ｙのゲートには、バイアス線を介してバイアス電圧φＬＣが印加される。トランジスタＭ５ｙのゲートには、制御信号φＳＷが印加される。制御信号φＳＷが“Ｈ”レベルのとき、トランジスタＭ５ｙがＯＮ状態になることにより、トランジスタＭ３ｙのソースとドレインとが短絡され、垂直信号線１０８－ｙに流れる電流が増加する。
　バイアス発生回路２０３は、トランジスタＭ２ｙ、Ｍ３ｙ及びＭ４ｙに対して、バイアス電圧φＬＣを供給し、トランジスタＭ１ｙに対して、バイアス電圧φＣＡＳを供給している。また、画素１００からのアナログ信号を垂直信号線１０８－ｙへ出力するタイミングでは、タイミング制御回路２０４は、所定の電圧レベルを有する制御信号φＳＷをトランジスタＭ５ｙのゲートへパルス供給し、トランジスタＭ５ｙをＯＮ状態とする。これにより、トランジスタＭ３ｙのソース－ドレイン間が短絡される。この結果、垂直信号線１０８－ｙに流れる電流量が増加し、垂直信号線１０８－ｙの電位であるアナログ信号ＳＦＯＵＴが、光信号に応じた電位に急激に遷移する。
　図９は、実施の形態の変形例に係る固体撮像装置が備える列電流源の回路構成図である。同図の示された列電流源２０５―ｙの構成では、トランジスタＭ２ｙのドレインとバイアス線とは、寄生容量Ｃ１を介して結合している。また、共通接続点Ａ点（トランジスタＭ２ｙのソースとトランジスタＭ３ｙのドレインとの接続点）とバイアス線とは、寄生容量Ｃ２を介して結合している。また、共通接続点Ｂ点（トランジスタＭ３ｙのソースとトランジスタＭ４ｙのドレインとの接続点）とバイアス線とは、寄生容量Ｃ３を介して結合している。ここで、図９において、トランジスタＭ２ｙ、Ｍ３ｙ及びＭ４ｙのドレイン電圧を、それぞれ、Ｖ１、Ｖ２及びＶ３と定義する。
　上述したように、画素１００からのアナログ信号を垂直信号線１０８－ｙへ出力するタイミングでは、バイアス発生回路２０３は、パルス状の制御信号φＳＷをトランジスタＭ５ｙのゲートに入力する。このとき、垂直信号線１０８－ｙとトランジスタＭ２ｙとの間にトランジスタＭ１ｙが配置されているため、垂直信号線１０８－ｙの電流を増加させたときの電圧Ｖ１の変動は、実施の形態に係る固体撮像装置１に比べてより軽微となる。これと、電圧Ｖ２の変動と電圧Ｖ３の変動とが互いにキャンセルされる方向であることから、バイアス電圧φＬＣへの変動の伝播をより抑制できる。
　以上のように、本実施の形態に係る固体撮像装置１及び２は、垂直信号線１０８－ｙの電流源を構成する３つのトランジスタが直列接続され、当該３つのトランジスタのうち中間に配置されたトランジスタと並列に１つのトランジスタが配置される。本実施の形態に係る固体撮像装置１及び２は、このような簡便な構成でありながら、消費電力の増加を伴わずに、ノイズの発生を抑制しながら垂直信号線の高速伝送を実現できる。よって、本実施の形態に係る固体撮像装置は、より高い次元で高フレームレート及び低ノイズを両立することが可能となる。
　以上、本開示の固体撮像装置について、実施の形態に基づいて説明してきたが、本開示に係る固体撮像装置は、上記実施の形態及びその変形例に限定されるものではない。上記実施の形態及びその変形例における任意の構成要素を組み合わせて実現される別の実施の形態や、上記実施の形態に対して本開示の主旨を逸脱しない範囲で当業者が思いつく各種変形を施して得られる変形例や、本開示に係る固体撮像装置を内蔵した各種機器も本発明に含まれる。
　なお、上記実施の形態では、各トランジスタは、ゲート、ソース及びドレインを有するｎ型のＦＥＴであることを前提として説明してきたが、これらのトランジスタをｐ型のＦＥＴで構成してもよい。さらには、上記各トランジスタを、ベース、コレクタ及びエミッタを有するバイポーラトランジスタで構成してもよい。このような場合にも、本開示の固体撮像装置１及び２と同様の効果が奏される。
　本発明は、固体撮像装置に有用であり、特に、高速及び高画質が求められるモバイルカメラ（スマートフォン）、監視用カメラ、医療用カメラ、デジタルスチルカメラ及びデジタルビデオカメラ等として有用である。
　１、２、６０１　　固体撮像装置
　１００、５００　　画素（単位セル）
　１０１、５０１　　撮像領域
　１０２、５０２　　行選択回路
　１０３、２０３、５０３　　バイアス発生回路
　１０４、２０４、５０４　　タイミング制御回路
　１０５、２０５、５０５　　電流源
　１０５－１、１０５－ｊ、１０５－ｙ、２０５－１、２０５－ｊ、２０５－ｙ、５０５－１、５０５－ｊ、５０５－ｙ　　列電流源
　１０６、５０６　　ＡＤ変換回路
　１０７、１０７－１、１０７－ｉ、１０７－ｘ　　行選択線
　１０８、１０８－１、１０８－ｊ、１０８－ｙ、５０８、５０８－１、５０８－ｊ、５０８－ｙ　　垂直信号線
　１０９、５０９　　メモリ／列走査回路
　１１０、５１０　　外部出力端子
　４００　　フォトダイオード
　４０１　　フローティングディフュージョン（ＦＤ）
　４０２　　転送トランジスタ
　４０３　　リセットトランジスタ
　４０４　　増幅トランジスタ
　Ｍ１ｙ、Ｍ２ｙ、Ｍ３ｙ、Ｍ４ｙ、Ｍ５ｙ、Ｍ６ｙ、Ｍ７ｙ　　トランジスタ

Claims (5)

  1. 　入射光を画素信号に光電変換する画素が行列状に配列された撮像部と、
    　画素列ごとに配置され、前記画素信号を読み出す垂直信号線と、
    　前記垂直信号線に接続された電流源とを備え、
    　前記電流源は、
    　前記垂直信号線と基準電位線との間に配置された、直列に接続された３つ以上の複数の第１トランジスタと、
    　第１端子、第２端子及び第１制御端子を有し、隣接する前記第１トランジスタ同士を接続する複数の接続点のうちの異なる２つの前記接続点に、それぞれ、前記第１端子及び前記第２端子が接続された第２トランジスタとを備える
    　固体撮像装置。
  2. 　前記電流源は、さらに、
    　前記垂直信号線と前記複数の第１トランジスタとの間に直列挿入された第３トランジスタを備え、
    　前記第３トランジスタのゲート端子には、所定のバイアス電圧が印加される
    　請求項１に記載の固体撮像装置。
  3. 　前記複数の第１トランジスタのそれぞれは、第３端子、第４端子、及び前記第３端子と前記第４端子との間の導通状態を制御する第２制御端子を有し、
    　前記固体撮像装置は、さらに、
    　前記第２制御端子に所定のバイアス電圧を供給するバイアス発生回路と、
    　前記バイアス発生回路と、前記第２制御端子とを接続するバイアス線とを備える
    　請求項１または２に記載の固体撮像装置。
  4. 　前記画素は、
    　入射光を変換して信号電荷を生成する光電変換部と、
    　前記光電変換部で生成された前記信号電荷を転送する転送トランジスタと、
    　前記転送トランジスタにより転送された前記信号電荷を蓄積する電荷蓄積部と、
    　前記電荷蓄積部に蓄積された前記信号電荷を排出するリセットトランジスタと、
    　前記電荷蓄積部に蓄積された前記信号電荷を電圧に変換し、当該電圧を前記画素信号として前記垂直信号線に出力する増幅トランジスタとを備える
    　請求項１～３のいずれか１項に記載の固体撮像装置。
  5. 　さらに、
    　前記画素信号を前記垂直信号線に出力するタイミングで、前記第２トランジスタの前記第１端子と前記第２端子との間が導通状態となるための制御信号を、前記第１制御端子に供給するタイミング制御回路を備える
    　請求項１～４のいずれか１項に記載の固体撮像装置。
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