JP7379486B2 - 表示ドライバ、半導体装置及び増幅回路 - Google Patents

表示ドライバ、半導体装置及び増幅回路 Download PDF

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本発明は、映像信号に応じて表示デバイスを駆動する表示ドライバ、当該表示ドライバが形成されている半導体装置、及び増幅回路に関する。
表示デバイスとしての表示パネルを含む表示装置には、この表示パネルと共に、以下の階調電圧生成回路及びデコーダを含む表示ドライバが搭載されている。階調電圧生成回路は、輝度レベルを６４階調で表す６４個の階調電圧を生成し、デコーダは、これら６４個の階調電圧のうちから表示データに対応した１つの階調電圧を選択し、これを表示パネルの信号線に供給する（例えば、特許文献１参照）。
尚、当該階調電圧生成回路は、所望のガンマ特性に沿った電圧を夫々受けて利得１で増幅するガンマバッファとしての複数のオペアンプと、オペアンプ各々の出力電圧同士の間を分圧することで６４個の階調電圧を生成するラダー抵抗と、を含む。
特開２０１２－１３７７８３号公報
近年、表示装置の大画面化及び高精細化に伴う１水平走査期間の短縮により、表示ドライバ内での高速処理が求められている。つまり、デコーダに供給される表示データが、次の１水平走査期間分の表示データに切り替わった時点から当該１水平走査期間が経過する迄の間に、当該デコーダが出力する階調電圧の電圧値が表示データに対応した目標の電圧値に到らせる必要がある。
ところで、デコーダに供給される表示データが次の１水平走査期間に対応した表示データに切り替わる際には、それに追従してデコーダ内に流れる電流が一時的に大幅に増加又は低下する場合がある。それに伴い、階調電圧生成回路が当該デコーダに供給する階調電圧の電圧値が一時的に低下又は増加する。つまり、階調電圧生成回路の負荷となるデコーダ内に流れる電流の変動、いわゆる負荷変動に伴い、本来、一定の電圧値を維持しているべき階調電圧の電圧値が変動してしまう。
よって、例えば階調電圧の電圧値が一時的に低下した場合、これが元の電圧値に戻るまでに掛かる時間の分だけ、デコーダから出力された階調電圧の電圧値が表示データに対応した目標の電圧値に到るまでに費やされる時間も長くなる。従って、１水平走査期間が短縮されると、デコーダから出力された階調電圧の電圧値をその１水平走査期間内に目標の電圧値に到らせることが出来なくなり、画質劣化を招く虞が生じる。
そこで、階調電圧の電圧変動を迅速に抑える為に、ガンマバッファ（オペアンプ）内部の動作電流を増加することが考えられる。しかしながら、動作電流を増加した分だけ消費電力の増加、並びに発熱量の増加に伴う特性悪化を招くという問題が生じる。
また、ガンマバッファ内部の動作電流を増加すると低電圧時にトランジスタの飽和領域に対する動作マージンが少なくなる。よって、それを補う為にガンマバッファを構成する各トランジスタのゲート幅を大きくする必要があり、チップサイズの増加及びコスト高を招くという問題も生じる。
そこで、本発明は、発熱量、消費電力、及び装置規模の増大を抑えて、表示ドライバを高速駆動することが可能な表示ドライバ、半導体装置及び増幅回路を提供することを目的とする。
本発明に係る表示ドライバは、映像信号に基づく各画素の輝度レベルを示す画素データ片に応じて表示デバイスを駆動する駆動信号を生成する表示ドライバであって、互いに異なる電圧値を有する第１～第ｋ（ｋは２以上の整数）の基準電圧が個別に入力され、前記第１～第ｋの基準電圧を増幅して出力する第１～第ｋのアンプを含み、前記第１～第ｋのアンプから出力された電圧各々の間を分圧することで複数の階調電圧を生成する階調電圧生成部と、前記複数の階調電圧のうちから前記画素データ片にて示される輝度レベルに対応した１の階調電圧を選択し、前記１の階調電圧を有する信号を前記駆動信号として生成するデコーダ部と、を含み、前記階調電圧生成部は、前記第１～第ｋのアンプの各々に夫々接続されている複数の高速応答回路を含み、前記高速応答回路は、前記アンプの出力端にソース及びバックゲートが接続されていると共に所定電位がドレインに印加されており、前記アンプに入力された前記基準電圧がゲートに印加される、少なくとも１つのトランジスタを含む。
本発明に係る半導体装置は、映像信号に基づく各画素の輝度レベルを示す画素データ片に応じて表示デバイスを駆動する駆動信号を生成する表示ドライバが形成されている半導体装置であって、前記表示ドライバは、互いに異なる電圧値を有する第１～第ｋ（ｋは２以上の整数）の基準電圧が個別に入力され、前記第１～第ｋの基準電圧を増幅して出力する第１～第ｋのアンプを含み、前記第１～第ｋのアンプから出力された電圧の各々の間を分圧することで複数の階調電圧を生成する階調電圧生成部と、前記複数の階調電圧のうちから前記画素データ片にて示される輝度レベルに対応した１の階調電圧を選択し、前記１の階調電圧を有する信号を前記駆動信号として生成するデコーダ部と、を含み、前記階調電圧生成部は、前記第１～第ｋのアンプの各々に夫々接続されている複数の高速応答回路を含み、前記高速応答回路は、前記アンプの出力端にソース及びバックゲートが接続されていると共に所定電位がドレインに印加されており、前記アンプに入力された前記基準電圧がゲートに印加される、少なくとも１つのトランジスタを含む。
本発明に係る増幅回路は、反転入力端子が自身の出力端子に接続されており、非反転入力端子で入力電圧を受けるオペアンプと、前記オペアンプの前記出力端子にソース及びバックゲートが接続されていると共に電源電位がドレインに印加されており、前記入力電圧がゲートに印加されるｎチャネル型ＭＯＳトランジスタと、前記オペアンプの前記出力端子にソース及びバックゲートが接続されていると共に接地電位がドレインに印加されており、前記入力電圧がゲートに印加されるｐチャネル型ＭＯＳトランジスタと、を含む。
本発明に係る表示ドライバは、複数の基準電圧を増幅する第１～第ｋ（ｋは２以上の整数）のアンプを含み、各アンプから出力された電圧各々の間を分圧することで複数の階調電圧を生成する階調電圧生成部に、以下の高速応答化回路を設ける。つまり、アンプの出力端子にソース及びバックゲートが接続されており、所定電位がドレインに印加されており、このアンプが受けた基準電圧をゲートで受ける、少なくとも１つのトランジスタを含む高速応答化回路を各アンプに設ける。
これにより、アンプに入力される基準電圧と、このアンプの出力電圧との差、つまり出力電圧の変動量が当該トランジスタの閾値よりも大きくなると、このトランジスタがオン状態となる。つまり、この間、かかるトランジスタが所定電位をアンプの出力端子に印加することで、当該出力端子に電荷を充電又は放電させる。これにより、アンプの出力電圧に生じた電圧変動量が抑えられ、その分だけ当該出力電圧に基づいて生成される階調電圧の変動量も減るので、当該階調電圧を用いて生成される、表示デバイスを駆動する為の駆動信号のレベルの立ち上がり又は立ち下がりが高速化する。
よって、この高速応答化回路によれば、アンプの出力電圧の変動を抑えるために当該アンプの内部電流を増加する場合に比べて、発熱量、消費電力及び装置規模の増大を抑えることが可能となる。
本発明に係る表示ドライバを含む表示装置の構成を示すブロック図である。 ソースドライバの内部構成を示すブロック図である。 階調電圧生成部の内部構成の一例を示す回路図である。 ガンマバッファの内部構成の一例を示す回路図である。 高速応答化回路の動作を説明する為の波形図である。 高速応答化回路の動作を説明する為の波形図である。 階調電圧生成部の内部構成の他の一例を示す回路図である。
以下、本発明の実施例を図面を参照しつつ詳細に説明する。
図１は、本発明に係る表示ドライバを含む表示装置１００の構成を示すブロック図である。図１に示すように、表示装置１００は、駆動制御部１１、ゲートドライバ１２、ソースドライバ１３、及び液晶又は有機ＥＬパネルからなる表示デバイス２０を有する。
表示デバイス２０には、夫々が２次元画面の水平方向に伸張するm個（mは２以上の整数）の水平走査ラインＳ１～Ｓｍと、夫々が２次元画面の垂直方向に伸張するｎ個（ｎは２以上の整数）のソースラインＤ１～Ｄｎとが形成されている。更に、水平走査ラインＳ及びソースラインＤの各交叉部の領域（破線にて囲まれた領域）には、画素を担う表示セルＰＣが形成されている。
駆動制御部１１は、入力映像信号ＶＳを受け、当該入力映像信号ＶＳに基づき、画素毎にその画素の輝度レベルを例えば６ビットのデータで表す画素データＰＤの系列、及び水平同期信号を生成する。駆動制御部１１は、当該水平同期信号をゲートドライバ１２に供給すると共に、上記した画素データＰＤの系列及び水平同期信号に対応したクロック情報を含む映像データ信号ＶＰＤを生成しこれをソースドライバ１３に供給する。
ゲートドライバ１２は、駆動制御部１１から供給された水平同期信号に同期させてゲートパルスを生成し、これを表示デバイス２０の水平走査ラインＳ１～Ｓｍの各々に順に印加する。
ソースドライバ１３は、映像データ信号ＶＰＤに基づき表示デバイス２０のソースラインＤ１～Ｄｎに夫々対応した画素駆動信号Ｇ１～Ｇｎを生成し、夫々を対応するソースラインＤ１～Ｄｎに個別に供給する。尚、ソースドライバ１３は、単一の半導体チップ、或いは複数の半導体チップに分割して形成されている。
図２は、ソースドライバ１３の内部構成を示すブロック図である。
図２に示すように、ソースドライバ１３は、クロック生成部１３０、データラッチ部１３１、基準電圧生成部１３２、階調電圧生成部１３３、デコーダＥ１～Ｅｎ、出力アンプＡ１～Ａｎを含む。
クロック生成部１３０は、映像データ信号ＶＰＤに含まれるクロック情報に基づき、１水平走査期間毎に１つのパルスが表れるクロック信号ＣＬＫを生成し、これをデータラッチ部１３１に供給する。
データラッチ部１３１は、映像データ信号ＶＰＤに含まれる画素データＰＤの系列を順次取り込む。この際、１水平走査ライン分（ｎ個）の画素データＰＤが取り込まれる度に、データラッチ部１３１は、クロック信号ＣＬＫに同期したタイミングでｎ個の画素データＰＤを画素データＰ１～Ｐｎとして、デコーダＥ１～Ｅｎに夫々供給する。
基準電圧生成部１３２は、表示デバイス２０のガンマ特性に対する逆ガンマ特性に沿った９個の直流電圧を基準電圧ＶＧ１～ＶＧ９として生成し、階調電圧生成部１３３に供給する。
尚、基準電圧ＶＧ１～ＶＧ９の各電圧値は、例えば以下のような大小関係を有する。
ＶＧ１＜ＶＧ２＜ＶＧ３＜ＶＧ４＜ＶＧ５＜ＶＧ６＜ＶＧ７＜ＶＧ８＜ＶＧ９
階調電圧生成部１３３は、基準電圧ＶＧ１～ＶＧ９に基づき、表示デバイス２０で表示可能な輝度レベルを２５６階調で表す階調電圧Ｖ１～Ｖ２５６を生成し、デコーダＥ１～Ｅｎの各々に供給する。
デコーダＥ１～Ｅｎの各々は、階調電圧Ｖ１～Ｖ２５６のうちから、自身が受けた画素データＰにて示される輝度レベルに対応した少なくとも１つの階調電圧を選択し、これを出力する。
出力アンプＡ１～Ａｎの各々は、例えば自身の出力端子が自身の反転入力端子（－）と接続されている、いわゆるオペアンプからなるボルテージフォロワ回路である。
出力アンプＡ１～Ａｎは、デコーダＥ１～Ｅｎから出力された各階調電圧を夫々の非反転入力端子（＋）で受け、夫々が受けた階調電圧に応じた電流を自身の出力端子に出力することで、各階調電圧に対応した画素駆動信号Ｇ１～Ｇｎを生成する。当該画素駆動信号Ｇ１～Ｇｎは、半導体チップの外部端子を介して表示デバイス２０のソースラインＳ１～Ｓｎに供給される。
図３は、階調電圧生成部１３３の内部構成の一例を示す回路図である。図３に示すように、階調電圧生成部１３３は、ガンマバッファＧＢ１～ＧＢ９、高速応答化回路ＳＰ１～ＳＰ９、及びラダー抵抗ＬＤを含む。
ガンマバッファＧＢ１～ＧＢ９の各々は、例えばオペアンプからなる。
図４は、オペアンプとしてのガンマバッファＧＢ１～ＧＢ９各々の内部構成の一例を示す回路図である。
図４に示すように、ガンマバッファＧＢ１～ＧＢ９の各々は、差動段ＤＦＰ、カレントミラー段ＣＭＲ及び出力段ＯＵＰから構成される。
差動段ＤＦＰは、ｎチャネルＭＯＳ（metal oxide semiconductor）型のトランジスタＪ１及びＪ２、電流源ＣＧを含む。
差動段ＤＦＰは、反転入力端子（－）に印加された電位に対応した第１の電流をカレントミラー段ＣＭＲの一次側電流路から引き抜き、非反転入力端子（＋）に印加された電位に対応した第２の電流をカレントミラー段ＣＭＲの二次側電流路から引き抜く。尚、差動段ＤＦＰでは、電流源ＣＧが生成する所定の一定電流を、非反転入力端子（＋）に印加された電位と、反転入力端子（－）に印加された電位との比で２分割した電流が夫々上記した第１及び第２の電流となる。
カレントミラー段ＣＭＲは、一次側電流路としてのｐチャネルＭＯＳ型のトランジスタＵ１及びＵ２、抵抗Ｒ１、ｎチャネルＭＯＳ型のトランジスタＸ１及びＸ２と、二次側電流路としてのｐチャネルＭＯＳ型のトランジスタＵ３及びＵ４、抵抗Ｒ２、ｎチャネルＭＯＳ型のトランジスタＸ３及びＸ４と、を有する。
カレントミラー段ＣＭＲでは、反転入力端子（－）及び非反転入力端子（＋）の各々に印加された電位同士の差に対応した電圧が抵抗Ｒ２に生じる。この際、抵抗Ｒ２の一端の電位が正側駆動電位ＰＧ、他端の電位が負側駆動電位ＮＧとして出力段ＯＵＰに供給される。
出力段ＯＵＰは、ｐチャネＭＯＳ型のトランジスタＵ１１、ｎチャネルＭＯＳ型のトランジスタＪ１１、位相補償用のコンデンサＣ１及びＣ２を含む。
出力段ＯＵＰのトランジスタＵ１１は、正側駆動電位ＰＧに応じた電流を出力端子Ｙに送出し、トランジスタＪ１１は、出力端子Ｙから、負側駆動電位ＮＧに応じた電流を接地電位ＶＳＳに向けて引きぬく。
ここで、夫々が図４に示すような内部構成を有するオペアンプからなるガンマバッファＧＢ１～ＧＢ９の各々は、図３に示すように、自身の反転入力端子（－）が自身の出力端子Ｙと接続されている、いわゆるボルテージフォロワ回路からなる。
ガンマバッファＧＢ１～ＧＢ９は、基準電圧生成部１３２から供給された基準電圧ＶＧ１～ＶＧ９を夫々の非反転入力端子（＋）で個別に受ける。また、ガンマバッファＧＢ１～ＧＢ９各々の出力端子Ｙは、夫々電圧供給ラインＬ１～Ｌ９に個別に接続されており、当該電圧供給ラインＬ１～Ｌ９を介してラダー抵抗ＬＤの９カ所の異なる第１～第９の接続点に接続されている。
ガンマバッファＧＢ１は、基準電圧ＶＧ１を利得１で増幅して得られた電圧をガンマ基準電圧ＧＯＵＴ１として生成し、これを自身の出力端子Ｙを介して電圧供給ラインＬ１に印加する。これにより、当該ガンマ基準電圧ＧＯＵＴ１は、電圧供給ラインＬ１を介してラダー抵抗ＬＤの第１の接続点に印加される。
ガンマバッファＧＢ２は、基準電圧ＶＧ２を利得１で増幅して得られた電圧をガンマ基準電圧ＧＯＵＴ２として生成し、これを自身の出力端子Ｙを介して電圧供給ラインＬ２に印加する。これにより、当該ガンマ基準電圧ＧＯＵＴ２は、電圧供給ラインＬ２を介してラダー抵抗ＬＤの第２の接続点に印加される。
同様にして、ガンマバッファＧＢ（ｉ）（ｉは、３～９の整数）は、基準電圧ＶＧ（ｉ）を利得１で増幅して得られた電圧をガンマ基準電圧ＧＯＵＴ（ｉ）として生成し、これを電圧供給ラインＬ（ｉ）を介してラダー抵抗ＬＤの第（ｉ）の接続点に印加する。
ラダー抵抗ＬＤは、ガンマ基準電圧ＧＯＵＴ１～ＧＯＵＴ９の各々の間の電圧を分圧することで、互いに電圧値が異なる階調電圧Ｖ１～Ｖ２５６を生成する。尚、本実施例では、階調電圧Ｖ１～Ｖ２５６のうちのＶ２５６が例えば最大の輝度レベルに対応した最大の電圧値を有し、Ｖ１が最低の輝度レベルに対応した最低の電圧値を有するものとする。尚、図３に示す構成では、ガンマ基準電圧ＧＯＵＴ１がそのまま最低の階調電圧Ｖ１となり、ガンマ基準電圧ＧＯＵＴ９がそのまま最大の階調電圧Ｖ２５６となる。
ここで、ガンマバッファＧＢ１～ＧＢ９の各々には、ガンマ基準電圧ＧＯＵＴ１～ＧＯＵＴ９の電圧変動量を抑えることで、１水平走査期間毎の画素データの変化に対する画素駆動信号Ｇ１～Ｇｎの応答速度を高速化する高速応答化回路ＳＰ１～ＳＰ９が設けられている。
図３に示すように、高速応答化回路ＳＰ１～ＳＰ９は例えば同一の内部構成を有し、夫々がｎチャネルＭＯＳ型のトランジスタＱ１及びｐチャネルＭＯＳ型のトランジスタＱ２を含む。
以下に、高速応答化回路ＳＰ１～ＳＰ９のうちからＳＰ２を抜粋してその内部構成について説明する。
図３に示すように、トランジスタＱ１のドレインには電源電位ＶＤＤが印加されており、そのゲートには基準電圧ＶＧ２が印加されている。当該トランジスタＱ１のバックゲート及びソースは電圧供給ラインＬ２を介してガンマバッファＧＢ２の出力端子Ｙに接続されている。
トランジスタＱ２のドレインには接地電位ＶＳＳが印加されており、そのゲートには基準電圧ＶＧ２が印加されている。また、トランジスタＱ２のバックゲート及びソースは電圧供給ラインＬ２を介してガンマバッファＧＢ２の出力端子Ｙに接続されている。
すなわち、階調電圧生成部１３３には、図３に示すように、反転入力端子（－）が自身の出力端子Ｙに接続されており、入力電圧（例えばＶＧ１）を非反転入力端子（＋）で受けるオペアンプ（例えばＧＢ１）と、以下の高速応答化回路（例えばＳＰ１）と、からなる増幅回路が、基準電圧の各々毎に設けられている。
各高速応答化回路は、以下のｎチャネル型ＭＯＳトランジスタ、及びｐチャネル型ＭＯＳトランジスタを含む。つまり、ｎチャネル型ＭＯＳトランジスタ（Ｑ１）は、オペアンプ（例えばＧＢ１）の出力端子（Ｙ）に自身のソース及びバックゲートが接続されていると共に電源電位（ＶＤＤ）がドレインに印加されており、自身のゲートで入力電圧（例えばＶＧ１）を受ける。ｐチャネル型ＭＯＳトランジスタ（Ｑ２）は、このオペアンプの出力端子（Ｙ）に自身のソース及びバックゲートが接続されていると共に接地電位（ＶＳＳ）がドレインに印加されており、自身のゲートで入力電圧（例えばＶＧ１）を受ける。
次に、高速応答化回路ＳＰ１～ＳＰ９のうちからＳＰ２を抜粋してその内部動作について、図５及び図６を参照しつつ説明する。
図５は、ガンマ基準電圧ＧＯＵＴ２が一時的に低下方向に変動した場合での波形と、トランジスタＱ１及びＱ２の状態と、画素データＰ１に応じてレベルが増加しそのレベルが目標電位Ｖｔｇに到る画素駆動信号Ｇ１の波形と、を対応付けて示す波形図である。
つまり、クロック信号ＣＬＫに応じて画素データＰ１～Ｐｎが時点ｔ０で変化すると、デコーダＥ２の状態遷移に伴う負荷変動の影響で、図５に示すようにガンマ基準電圧ＧＯＵＴ２の電圧値が一時的に低下する場合がある。
ここで、図３に示す高速応答化回路ＳＰ２が設けられていないと、ガンマ基準電圧ＧＯＵＴ２の電圧値は、図５の一点鎖線に示すように電圧値Ｗ１まで低下し、引き続き徐々に増加して本来の電圧値、つまり基準電圧ＶＧ２に対応した電圧値に到る。このように、ガンマ基準電圧ＧＯＵＴ２の電圧値が電圧値Ｗ１まで低下すると、当該ガンマ基準電圧ＧＯＵＴ２に基づいて生成される画素駆動信号Ｇ１のレベル上昇の速度が遅くなる。よって、図５の二点鎖線に示すように、画素駆動信号Ｇ１のレベル上昇が開始されてから、そのレベルが目標電位Ｖｔｇに到る時点が、１水平走査期間を超えた時点ｔ４まで遅れてしまう虞が生じる。
一方、高速応答化回路ＳＰ２が設けられていると、図５に示すようにガンマ基準電圧ＧＯＵＴ２の電圧値と基準電圧ＶＧ２との差がトランジスタＱ１の閾値Ｖｔｈを超えた時点ｔ１でトランジスタＱ１がオン状態となる。
これにより、トランジスタＱ１は、電源電位ＶＤＤを電圧供給ラインＬ２に印加して当該電圧供給ラインＬ２を充電せしめて、ガンマ基準電圧ＧＯＵＴ２の低下を抑制する。
したがって、図５の太実線に示すように、ガンマ基準電圧ＧＯＵＴ２の低下は電圧値Ｗ１よりも高い電圧値Ｗ２に留まり、そこから増加してゆく。尚、この間、ガンマ基準電圧ＧＯＵＴ２の電圧値と基準電圧ＶＧ２との差が閾値Ｖｔｈ以下となった時点ｔ２でトランジスタＱ１はオフ状態となりその充電動作が停止する。
よって、当該充電動作によれば、高速応答化回路ＳＰ２を設けなかった場合に比べてガンマ基準電圧ＧＯＵＴ２の低下を抑えることができるので、迅速にガンマ基準電圧ＧＯＵＴ２の電圧値を基準電圧ＶＧ２と同一の電圧値に復帰させることが可能となる。これにより、図５に示すように、時点ｔ４よりも早い時点ｔ３で画素駆動信号Ｇ１のレベルを目標電位Ｖｔｇに到らせることが可能となる。
図６は、ガンマ基準電圧ＧＯＵＴ２が一時的に増加方向に変動した場合での波形と、トランジスタＱ１及びＱ２の状態と、画素データＰ１～Ｐｎに応じてレベルが低下しそのレベルが目標電位Ｖｔｇに到る画素駆動信号Ｇ１の波形と、を対応付けて示す波形図である。
つまり、クロック信号ＣＬＫに応じて画素データＰ１～Ｐｎが時点ｔ０にて変化すると、デコーダＥ２の状態遷移に伴う負荷変動の影響で、図６に示すようにガンマ基準電圧ＧＯＵＴ２の電圧値が一時的に増加する場合がある。
ここで、図３に示す高速応答化回路ＳＰ２が設けられていないと、ガンマ基準電圧ＧＯＵＴ２の電圧値は、図６の一点鎖線に示すように電圧値Ｂ１まで増加し、引き続き徐々に低下して本来の電圧値、つまり基準電圧ＶＧ２に対応した電圧値に到る。このように、ガンマ基準電圧ＧＯＵＴ２の電圧値が電圧値Ｂ１まで増加することで、当該ガンマ基準電圧ＧＯＵＴ２に基づいて生成される画素駆動信号Ｇ１のレベル低下の速度が遅くなる。よって、図６の二点鎖線に示すように、画素駆動信号Ｇ１のレベル低下が開始されてから、そのレベルが目標電位Ｖｔｇに到る時点が、１水平走査期間を超えた時点ｔ４まで遅れてしまう虞が生じる。
一方、高速応答化回路ＳＰ２が設けられていると、図６に示すようにガンマ基準電圧ＧＯＵＴ２の電圧値と基準電圧ＶＧ２との差がトランジスタＱ２の閾値Ｖｔｈを超えた時点ｔ１でトランジスタＱ２がオン状態となる。
これにより、トランジスタＱ２は、接地電位ＶＳＳを電圧供給ラインＬ２に印加して当該電圧供給ラインＬ２を放電せしめることで、ガンマ基準電圧ＧＯＵＴ２の上昇を抑制する。
したがって、図６の太実線に示すように、ガンマ基準電圧ＧＯＵＴ２の増加は電圧値Ｂ１よりも低い電圧値Ｂ２に留まり、そこから低下してゆく。尚、この間、ガンマ基準電圧ＧＯＵＴ２の電圧値と基準電圧ＶＧ２との差が閾値Ｖｔｈ以下となった時点ｔ２でトランジスタＱ２はオフ状態となりその放電処理を停止する。
よって、当該放電処理によれば、高速応答化回路ＳＰ２を設けなかった場合に比べてガンマ基準電圧ＧＯＵＴ２の上昇を抑えることができるので、迅速にガンマ基準電圧ＧＯＵＴ２の電圧値を基準電圧ＶＧ２と同一の電圧値に復帰させることが可能となる。これにより、図６に示すように、時点ｔ４よりも早い時点ｔ３で画素駆動信号Ｇ１のレベルを目標電位Ｖｔｇに到らせることが可能となる。
このように、図３に示す階調電圧生成部１３３では、高速応答化回路ＳＰ１～ＳＰ９を設けることで、負荷（デコーダＥ１～Ｅｎ）に流れる電流の大幅な変動に伴うガンマ基準電圧ＧＯＵＴ１～ＧＯＵＴ９の変動量を抑えるようにしている。これにより、ガンマ基準電圧ＧＯＵＴ１～ＧＯＵＴ９を分圧して得られる階調電圧Ｖ１～Ｖ２５６の変動量も少なくなるので、それに伴い、１水平走査期間毎に表れる画素駆動信号Ｇ１～Ｇｎ各々のレベルの立ち上がり又は立ち下がり速度が速くなる。つまり、高速応答化回路ＳＰ１～ＳＰ９を設けることにより、表示デバイス２０を高速駆動することが可能な画素駆動信号Ｇ１～Ｇｎが得られるようになる。
更に、図３に示す高速応答化回路ＳＰ１～ＳＰ９によれば、ガンマ基準電圧ＧＯＵＴ１～ＧＯＵＴ９に生じる電圧変動を抑える為にガンマバッファＧＢ１～ＧＢ９各々の内部動作電流を増加する場合に比べて、消費電力及び発熱量を抑えることが可能となる。また、ガンマバッファ内部の動作電流を増加させるには、低電圧時におけるトランジスタの飽和動作マージンを確保する為に、ガンマバッファを構成する各トランジスタのサイズ（ゲート幅）を大きくする必要がある。これに対して、階調電圧生成部１３３では、高速応答化回路ＳＰ１～ＳＰ９の分だけ回路規模が増加するものの、上記したように各ガンマバッファ内のトランジスタ各々のサイズを増加した場合に比べて、回路規模の増加分が小さい。
よって、図３に示す階調電圧生成部１３３を採用することにより、発熱量、消費電力、及び装置規模の増大を招くことなく、表示デバイス２０を高速駆動することが可能となる。
尚、図３に示す一例では、２つのトランジスタＱ１及びＱ２を含む高速応答化回路ＳＰを各ガンマバッファＧＢ１～ＧＢ９に設けている。
しかしながら、基準電圧ＶＧ１～ＶＧ９のうちで最大の電圧値を有するＶＧ９に対応したガンマ基準電圧ＧＯＵＴ９は、負荷変動によってその電圧値が基準電圧ＶＧ９よりも低い方向に変動することはあっても高い方に変動することはない。また、基準電圧ＶＧ１～ＶＧ９のうちで最低の電圧値を有するＶＧ１に対応したガンマ基準電圧ＧＯＵＴ１は、負荷変動に伴いその電圧値が基準電圧ＶＧ１よりも高い方向に変動することはあっても低い方に変動することはない。
そこで、高速応答化回路ＳＰ１では、トランジスタＱ１及びＱ２のうちのＱ１を削除し、高速応答化回路ＳＰ９では、トランジスタＱ１及びＱ２のうちのＱ２を削除しても良い。
図７は、かかる点に鑑みて為された階調電圧生成部１３３の他の内部構成の一例を示す回路図である。
図７に示す構成では、図３に示す高速応答化回路ＳＰ１に代えて、トランジスタＱ１を削除した高速応答化回路ＳＰ１ａを採用し、高速応答化回路ＳＰ９に代えて、トランジスタＱ２を削除した高速応答化回路ＳＰ９ａを採用した点を除く他の構成は、図３に示すものと同一である。
図７に示す構成を採用することで、図３に示す構成を採用した場合に比べて、２つのトランジスタ（Ｑ１、Ｑ２）を削除した分だけ回路規模が縮小化される。
要するに、各画素の輝度レベルを示す画素データ片Ｐ１～Ｐｎに応じて表示デバイス２０を駆動する画素駆動信号Ｇ１～Ｇｎを生成するソースドライバ１３としては、以下のような階調電圧生成部と、デコーダ部とを含むものであれば良い。
すなわち、階調電圧生成部（１３３）は、互いに異なる電圧値を有する第１～第ｋの基準電圧（例えばＶＧ１～ＶＧ９）を個別に受け、第１～第ｋの基準電圧を夫々個別に利得１で増幅して出力する第１～第ｋのアンプ（例えばＧＢ１～ＧＢ９）を含む。そして、階調電圧生成部は、これら第１～第ｋのアンプから出力された電圧（例えばＧＯＵＴ１～ＧＯＵＴ９）各々の間を分圧することで複数の階調電圧（例えばＶ１～Ｖ２５６）を生成する。
デコーダ部（例えばＥ１～Ｅｎ）は、かかる複数の階調電圧のうちから画素データ片（Ｐ）にて示される輝度レベルに対応した１の階調電圧を選択し、この１の階調電圧を有する画素駆動信号（例えばＧ１～Ｇｎ）を生成する。
第１～第ｋのアンプの各々には、そのアンプの出力端にソース及びバックゲートが接続されていると共に所定電位（例えば、ＶＤＤ又はＶＳＳ）がドレインに印加されており、このアンプが受けた基準電圧（例えばＶＧ１）をゲートで受ける、少なくとも１つのトランジスタ（Ｑ１、Ｑ２）を含む高速応答化回路（例えばＳＰ１）が設けられている。
更に、階調電圧生成部（１３３）は、第１～第ｋのアンプの各々に夫々接続されている複数の高速応答回路（例えばＳＰ１～ＳＰ９）を含む。各高速応答回路は、アンプの出力端（Ｙ）にソース及びバックゲートが接続されていると共に所定電位（例えば、ＶＤＤ又はＶＳＳ）がドレインに印加されており、このアンプが受けた基準電圧（例えばＶＧ１）をゲートで受ける、少なくとも１つのトランジスタ（Ｑ１、Ｑ２）を含む。
１３ ソースドライバ
１３３ 階調電圧生成部
Ｅ１～Ｅｎ デコーダ
ＧＢ１～ＧＢ９ ガンマバッファ
ＬＤ ラダー抵抗
Ｑ１、Ｑ２ トランジスタ
ＳＰ１～ＳＰ９ 高速応答化回路

Claims (6)

  1. 映像信号に基づく各画素の輝度レベルを示す画素データ片に応じて表示デバイスを駆動する駆動信号を生成する表示ドライバであって、
    互いに異なる電圧値を有する第１～第ｋ（ｋは２以上の整数）の基準電圧が個別に入力され、前記第１～第ｋの基準電圧を増幅して出力する第１～第ｋのアンプを含み、前記第１～第ｋのアンプから出力された電圧各々の間を分圧することで複数の階調電圧を生成する階調電圧生成部と、
    前記複数の階調電圧のうちから前記画素データ片にて示される輝度レベルに対応した１の階調電圧を選択し、前記１の階調電圧を有する信号を前記駆動信号として生成するデコーダ部と、を含み、
    前記階調電圧生成部は、前記第１～第ｋのアンプの各々に夫々接続されている複数の高速応答化回路を含み、
    前記高速応答化回路は、
    前記アンプの出力端にソース及びバックゲートが接続されていると共に所定電位がドレインに印加されており、前記アンプに入力された前記基準電圧がゲートに印加される、少なくとも１つのトランジスタを含むことを特徴とする表示ドライバ。
  2. 前記第１～第ｋのアンプの各々は所定の電源電位及び接地電位の供給によって動作し、
    前記高速応答化回路は、
    前記アンプの出力端にソース及びバックゲートが接続されていると共に前記電源電位がドレインに印加されており、前記アンプに入力された前記基準電圧がゲートに印加されるｎチャネル型ＭＯＳトランジスタと、
    前記アンプの出力端にソース及びバックゲートが接続されていると共に前記接地電位がドレインに印加されており、前記アンプに入力された前記基準電圧がゲートに印加されるｐチャネル型ＭＯＳトランジスタと、を含むことを特徴とする請求項１に記載の表示ドライバ。
  3. 前記第１～第ｋのアンプの各々は所定の電源電位及び接地電位の供給によって動作し、
    前記第１のアンプには前記第１～第ｋの基準電圧のうちで最も低い電圧値を有する基準電圧が入力され、前記第ｋのアンプには前記第１～第ｋの基準電圧のうちで最も高い電圧値を有する基準電圧が入力され、
    前記第２～第（ｋ－１）のアンプの各々に設けられている前記高速応答化回路は、
    前記アンプの出力端にソース及びバックゲートが接続されていると共に前記電源電位がドレインに印加されており、前記アンプに入力された前記基準電圧がゲートに印加されるｎチャネル型ＭＯＳトランジスタと、
    前記アンプの出力端にソース及びバックゲートが接続されていると共に前記接地電位がドレインに印加されており、前記アンプに入力された前記基準電圧がゲートに印加されるｐチャネル型ＭＯＳトランジスタと、を含み、
    前記第１のアンプに設けられている前記高速応答化回路は、前記ｎチャネル型ＭＯＳトランジスタ及び前記ｐチャネル型ＭＯＳトランジスタのうち、少なくとも前記ｐチャネル型ＭＯＳトランジスタのみを含み、
    前記第ｋのアンプに設けられている前記高速応答化回路は、
    前記ｎチャネル型ＭＯＳトランジスタ及び前記ｐチャネル型ＭＯＳトランジスタのうち、少なくとも前記ｎチャネル型ＭＯＳトランジスタのみを含むことを特徴とする請求項１に記載の表示ドライバ。
  4. 前記アンプは、オペアンプによるボルテージフォロワ回路であることを特徴とする請求項１～３のいずれか１に記載の表示ドライバ。
  5. 映像信号に基づく各画素の輝度レベルを示す画素データ片に応じて表示デバイスを駆動する駆動信号を生成する表示ドライバが形成されている半導体装置であって、
    前記表示ドライバは、
    互いに異なる電圧値を有する第１～第ｋ（ｋは２以上の整数）の基準電圧が個別に入力され、前記第１～第ｋの基準電圧を増幅して出力する第１～第ｋのアンプを含み、前記第１～第ｋのアンプから出力された電圧の各々の間を分圧することで複数の階調電圧を生成する階調電圧生成部と、
    前記複数の階調電圧のうちから前記画素データ片にて示される輝度レベルに対応した１の階調電圧を選択し、前記１の階調電圧を有する信号を前記駆動信号として生成するデコーダ部と、を含み、
    前記階調電圧生成部は、前記第１～第ｋのアンプの各々に夫々接続されている複数の高速応答化回路を含み、
    前記高速応答化回路は、
    前記アンプの出力端にソース及びバックゲートが接続されていると共に所定電位がドレインに印加されており、前記アンプに入力された前記基準電圧がゲートに印加される、少なくとも１つのトランジスタを含むことを特徴とする半導体装置。
  6. 映像信号に基づく各画素の輝度レベルを示す画素データ片に応じて表示デバイスを駆動する駆動信号を生成する表示ドライバであって、
    互いに異なる電圧値を有する第１～第ｋ（ｋは２以上の整数）の基準電圧が個別に入力され、前記第１～第ｋの基準電圧を増幅して出力する第１～第ｋのアンプを含み、前記第１～第ｋのアンプから出力された電圧各々の間を分圧することで複数の階調電圧を生成する階調電圧生成部と、
    前記複数の階調電圧のうちから前記画素データ片にて示される輝度レベルに対応した１の階調電圧を選択し、前記１の階調電圧を有する信号を前記駆動信号として生成するデコーダ部と、を含み、
    前記階調電圧生成部は、前記第１～第ｋのアンプの各々に夫々接続されている複数の高速応答化回路を含み、
    前記第１～第ｋのアンプの各々は、反転入力端子が自身の出力端子に接続されており、非反転入力端子で入力電圧を受けるオペアンプであり、
    前記高速応答化回路は、
    前記オペアンプの前記出力端子にソース及びバックゲートが接続されていると共に電源電位がドレインに印加されており、前記入力電圧がゲートに印加されるｎチャネル型ＭＯＳトランジスタと、
    前記オペアンプの前記出力端子にソース及びバックゲートが接続されていると共に接地電位がドレインに印加されており、前記入力電圧がゲートに印加されるｐチャネル型ＭＯＳトランジスタと、を含むことを特徴とする表示ドライバ。
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