JP3799775B2 - 出力バッファ回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、機能回路ブッロクの最終段等に設けられ、入力信号を同位相で出力する出力バッファ回路に関する。
【０００２】
【従来の技術】
図３および図４に、ＣＭＯＳ集積回路における従来の出力バッファ回路を例示する。ここで、図３はｎチャネル型ＭＯＳトランジスタ（ｎＭＯＳトランジスタ）から出力を取り出す場合、図４はｐチャネル型ＭＯＳトランジスタ（ｐＭＯＳトランジスタ）から出力を取り出す場合である。
【０００３】
図３に示す出力バッファ回路３０は、カレントミラー形構成であり、出力用のｎＭＯＳトランジスタＭ１とｐＭＯＳトランジスタＭ２、これら出力用トランジスタＭ１，Ｍ２に所定のミラー電流ｉ３を流すことによって当該出力回路の駆動能力を定める電流源Ｉ３、及び電流源Ｉ３の負荷として出力用トランジスタＭ１，Ｍ２と対称に設けられたｎＭＯＳトランジスタＭ３とｐＭＯＳトランジスタＭ４から構成されている。なお、図３中、Ｔ３inは入力端子、Ｔ３out は出力端子を示す。
【０００４】
電源電圧ＶDDの供給線（ＶDD線５）と接地線６との間に、出力用ｎＭＯＳトランジスタＭ１と出力用ｐＭＯＳトランジスタＭ２が直列接続され、両トランジスタの接続ノードが出力端子Ｔ３out に接続されている。
同じくＶDD線５と接地線６との間に、ｎＭＯＳトランジスタＭ３、ｐＭＯＳトランジスタＭ４、及び電流源Ｉ３が直列接続されている。ｎＭＯＳトランジスタＭ３は、前記出力用ｎＭＯＳトランジスタＭ１とゲート同士が接続され、その接続ノードが入力端子Ｔ３inに接続されている。また、ｐＭＯＳトランジスタＭ４は前記出力用ｐＭＯＳトランジスタＭ２とゲート同士が接続され、そのゲート同士の接続ノードがｐＭＯＳトランジスタＭ４のドレインに接続されている。なお、ＭＯＳトランジスタＭ１〜Ｍ４の基板またはウェルは、それぞれソースに接続されている。
【０００５】
図４に示す出力バッファ回路４０の基本的な構成は、図３の場合と同様である。すなわち、出力バッファ回路４０は、同じくカレントミラー形構成であり、出力用ｎＭＯＳトランジスタＭ１とｐＭＯＳトランジスタＭ２、これら出力用トランジスタＭ１，Ｍ２に所定のミラー電流ｉ４を流すことによって当該出力回路の駆動能力を定める電流源Ｉ４、及び電流源Ｉ４の負荷として出力用トランジスタＭ１，Ｍ２と対称に設けられたｎＭＯＳトランジスタＭ３とｐＭＯＳトランジスタＭ４から構成され、入力端子Ｔ４in、出力端子Ｔ４out を備える。
また、ＶDD線５，接地線６および出力端子Ｔ４out に対する、これら４つのＭＯＳトランジスタＭ１〜Ｍ４および電流源Ｉ４の接続関係も図３の場合と同様である。すなわち、ＶDD線５と接地線６との間に、出力用ｎＭＯＳトランジスタＭ１と出力用ｐＭＯＳトランジスタＭ２が直列接続され、両トランジスタの接続ノードが出力端子Ｔ４out に接続されている。また、同じくＶDD線５と接地線６との間に、ｎＭＯＳトランジスタＭ３、ｐＭＯＳトランジスタＭ４、及び電流源Ｉ４が直列接続されている。
さらに、ｎＭＯＳトランジスタＭ１，Ｍ３のゲート同士、ｐＭＯＳトランジスタＭ２，Ｍ４のゲート同士が相互に接続されていること、ＭＯＳトランジスタＭ１〜Ｍ４の基板またはウェルがそれぞれソースに接続されていることは、図３の場合と同じである。
【０００６】
この図４に示す出力バッファ回路４０は、図３の場合と異なり、入力端子Ｔ４inがｎＭＯＳトランジスタＭ１，Ｍ３のゲート同士の接続ノードではなく、ｐＭＯＳトランジスタＭ２，Ｍ４のゲート同士の接続ノードに接続されている。また、ゲートとドレインが短絡されているのは、ｐＭＯＳトランジスタＭ４ではなく、ｎＭＯＳトランジスタＭ３である。
【０００７】
このようなカレントミラー構成の出力バッファ回路３０，４０では、電流源Ｉ３，Ｉ４で流す電流ｉ３またはｉ４と同じミラー電流が出力用トランジスタＭ１，Ｍ２に流れ、入力信号が同位相で出力用トランジスタＭ１またはＭ２から出力される。
これら出力バッファ回路３０，４０は、例えば、ＣＭＯＳ集積回路における機能回路ブロックの最終段に設けられ、前段までで所定の処理が施された信号を同位相で高速に出力し、当該機能回路ブロックの出力インピーダンスを下げたい場合に用いられる。
【０００８】
これと同じ構成の出力バッファ回路は、ｎＭＯＳトランジスタＭ１，Ｍ３をｎｐｎ型のバイポーラトランジスタで置き換え、ｐＭＯＳトランジスタＭ２，Ｍ４をｐｎｐ型のバイポーラトランジスタで置き換えることにより、バイポーラ集積回路において実現可能である。
【０００９】
【発明が解決しようとする課題】
しかし、このようにｐチャネル型又はｎチャネル型の出力トランジスタ（例えば、図３のＭ１または図４のＭ２）をソースフォロア（又はエミッタフォロア）として用いる出力バッファ回路では、ｎチャネル型の出力トランジスタをソースフォロアに用いた場合は、入力信号電圧に対する出力信号電圧が低下し、ｐチャネル型の出力トランジスタをソースフォロアに用いた場合は、入力信号電圧に対する出力信号電圧が上昇し、この結果、当該出力バッファ回路のダイナミックレンジが狭くなるといった不利益がある。
【００１０】
たとえば、図３に示す出力バッファ回路３０では、その入力端子Ｔ３inに入力信号が印加され、その入力信号のある時間の電圧をＶin、出力用ｎＭＯＳトランジスタＭ１のゲート閾値電圧をＶthM1とすると、入力電圧Ｖinに対応して出力端子Ｔ３out に現れる出力信号の電圧Ｖout は次式で表され、入力電圧Ｖinに対する出力電圧値Ｖout の低下は明らかである。
【００１１】
【数１】
Ｖout ＝Ｖin−ＶthM1 …（１）
【００１２】
かかる不都合が生じうるのは、出力用ＭＯＳトランジスタがｐ型である図４の場合も同様であり、この場合の出力用ｐＭＯＳトランジスタＭ２のゲート閾値電圧をＶthM2とすると、上記（１）式と同様な次式が成り立つ。
【００１３】
【数２】
Ｖout ＝Ｖin＋ＶthM2 …（２）
【００１４】
とくに、かかる出力バッファ回路を後段の機能素子などを駆動するドライバーＩＣ等、その出力ダイナミックレンジが重要なファクターであるＩＣに用いた場合、当該出力バッファ回路の出力ダイナミックレンジの低下は重大となる。したがって、出力バッファ回路の出力ダイナミックレンジ低下を有効に低減する、或いは防止するといった改善手段が、従来から強く望まれていた。
【００１５】
本発明は、このような実情に鑑みてなされ、入力電圧に対し出力電圧が変化することを有効に防止して、出力ダイナミックレンジがひろい出力バッファ回路を新たに提供することを目的とする。
【００１６】
【課題を解決するための手段】
上述した従来技術の問題点を解決し、上記目的を達成するために、本発明の出力バッファ回路は、入力端子を介して制御電極に印加される入力電圧を、制御電極以外の２つの電極のうち一方電極から出力する出力用トランジスタと、前記入力端子と前記制御電極との間に接続され、入力端子に印加される入力電圧を一方のキャパシタ電極で保持する電圧保持キャパシタと、前記電荷保持キャパシタの他方電極と基準電圧供給線との間に接続されているダイオード接続トランジスタと、前記他方電極と前記基準電圧供給線との間に、前記ダイオード接続トランジスタと並列に接続されているスイッチと、前記スイッチ又は前記ダイオード接続トランジスタに一定電流を流す電流源とを有することを特徴とする。
好適には、前記入力端子と前記電圧保持キャパシタとの間に、前記一方電極に入力電圧が印加される前は導通し、印加後に遮断する入力遮断スイッチを有する。
【００１７】
前記ダイオード接続トランジスタは、前記出力用トランジスタとチャネル導電型またはトランジスタサイズが同じとするのが望ましい。
また、前記スイッチは、前記出力用トランジスタと前記ダイオード接続トランジスタがｎチャネル型の場合、前記入力遮断スイッチの遮断前は導通し、前記入力遮断スイッチと同時か若干遅れて遮断するように制御される。逆にｐチャネル型の場合、前記スイッチは、最初遮断し、前記入力遮断スイッチの遮断と同時か若干遅れて導通するように制御される。
【００１８】
このような構成の出力バッファ回路では、前記出力用トランジスタとダイオード接続トランジスタがｎチャネル型の場合、その入力端子に入力信号が印加される前では、前記電圧調整部内のスイッチが導通し、前記電流源による一定電流が当該スイッチを介して基準電圧供給線に流れるので、前記電荷保持キャパシタの他方電極が基準電圧（例えば、０Ｖ）で保持されている。
この状態で、入力端子に印加された入力信号が電荷保持キャパシタの一方電極に伝わると、前記入力遮断スイッチが導通状態から遮断状態に遷移し、これと同時か若干遅れて電圧調整部内のスイッチも遮断する。すると、電流源による一定電流の経路がスイッチ側からダイオード接続トランジスタ側に切り換わる。このダイオード接続トランジスタを、その等価ダイオードの向きが電荷保持キャパシタから基準電圧供給線に向かうように予め接続しておくと、電荷保持キャパシタの他方電極の電位が基準電位から当該ダイオード接続トランジスタのしきい値電圧だけ上昇する。このため、電荷保持キャパシタの一方電極で保持された入力信号の電圧が前記ダイオード接続トランジスタのしきい値電圧分だけ上昇し、後段回路側に伝達される。
出力用トランジスタの電圧変化がそのしきい値電圧で決まり、出力用トランジスタがｎチャネル型の場合、入力電圧に対して出力電圧が低下する一方で、入力電圧が前記ダイオード接続トランジスタのしきい値電圧分だけ上昇することから、この電位差が低減する。この場合、特にダイオード接続トランジスタのしきい値を出力用トランジスタのしきい値電圧と同じに設定すると、入力電圧に対する出力電圧の変化による出力ダイナミックレンジの低下を完全に防止できる。
【００１９】
一方、前記出力用トランジスタとダイオード接続トランジスタがｐチャネル型の場合は、そのゲートしきい値分だけ後段回路における出力電圧が入力電圧に対して上昇するので、電圧調整部内のスイッチのＯＮ／ＯＦＦを入力遮断スイッチに対して上記の場合と逆に制御し、出力用トランジスタによる電圧変化を低減又は相殺させる。
【００２０】
この入力電圧に対し出力電圧の変化を完全に防止するには、出力用トランジスタとダイオード接続トランジスタ間のしきい値電圧について、その変動方向と変動量を揃える必要がある。具体的には、前記ダイオード接続トランジスタと出力用トランジスタのチャネル導電型とサイズを揃えるとよい。一般に、トランジスタのしきい値電圧はウェーハ内で場所依存性があり、ウェーハ全体では大きく変動していても局所的には殆ど揃っているので、電圧調整部を有する当該出力バッファ回路では、両トランジスタのチャネル導電型とサイズを揃えるだけで出力電圧の低下を完全に防止し、出力のダイナミックレンジを最大にすることが可能となる。
【００２１】
【発明の実施の形態】
出力バッファ回路は種々の形態が存在するが、ここでは、従来技術で例示したカレントミラー形の出力バッファ回路に改良を加えた場合を例として、以下、本発明の出力バッファ回路を図面を参照しながら詳細に説明する。
【００２２】
第１実施形態
図１は、本実施形態に係る出力バッファ回路を示す回路図である。
【００２３】
この出力バッファ回路１は、大別すると、カレントミラー形の出力部、サンプルホールド入力部、及び電圧調整部とから構成されている。
カレントミラー形の出力部は、出力用のｎＭＯＳトランジスタＭ１とｐＭＯＳトランジスタＭ２、電流源Ｉ３、及び電流源負荷用のｎＭＯＳトランジスタＭ３とｐＭＯＳトランジスタＭ４から構成されている。
サンプルホールド入力部は、入力遮断スイッチＳ１、及び電荷保持キャパシタＣから構成されている。
電圧調整部は、ダイナミックレンジ改善用ｎＭＯＳトランジスタＭ５、電流制御用スイッチＳ２、及び電流源Ｉから構成されている。
また、Ｔ１inとＴ１out は当該オフセット補償回路１の入力端子と出力端子、５と６は電源電圧ＶDDの供給線（ＶDD線）と基準電圧の供給線（例えば、接地線）を示す。
なお、カレントミラー形の出力部は、その構成および動作が図３に示し先に従来例として説明した出力バッファ回路３０と何ら変わらないので、ここでの説明は省略する。
【００２４】
入力遮断スイッチＳ１は、当該出力バッファ回路１の入力端子Ｔ１inと出力端子Ｔ１out との間に接続され、当該入力遮断スイッチＳ１と出力端子Ｔ１out との接続ノードＮＤａに電圧保持キャパシタＣの一方電極が接続されている。
電圧保持キャパシタＣの他方電極と接地線６との間に、ダイナミックレンジ改善用ｎＭＯＳトランジスタＭ５と、電流制御用スイッチＳ２とが並列に接続されている。また、当該電圧保持キャパシタＣの他方電極側の接続ノードＮＤｂとＶDD線５との間に、電流源Ｉが接続されている。
なお、当該出力バッファ回路１は、入力遮断スイッチＳ１と電圧保持キャパシタＣからなるサンプルホールド回路の基本構成を備えていることから、ダイナミックレンジを改善したバッファ出力段を備えたサンプルホールド回路といった範疇で捉えることもできる。この場合に入力遮断スイッチＳ１は必須であるが、それ以外の場合で、かつ当該出力バッファ回路１の前段に接続される回路の出力インピーダンスをその回路動作により高くでき、それによって電圧保持キャパシタＣによる電荷保持に支障をきたさなければ、入力遮断スイッチＳ１を省略することも可能である。
【００２５】
ダイナミックレンジ改善用ｎＭＯＳトランジスタＭ５は、そのドレインとゲートが短絡され、これによりダイオード接続が達成されている。このダイナミックレンジ改善用ｎＭＯＳトランジスタＭ５は、バッファ出力部の出力用ｎＭＯＳトランジスタＭ１と同じトランジスタサイズを有し、望ましくは同一基板内の近接箇所に同一プロセスを経て同時形成される。
また、ダイナミックレンジ改善用ｎＭＯＳトランジスタＭ５は、出力バッファ回路３０のトランジスタと同様、そのソースと基板又はウェルとが短絡されている。
【００２６】
つぎに、当該出力バッファ回路１の動作について説明する。
初期状態では、入力遮断スイッチＳ１が導通し、電荷保持キャパシタＣの一方電極側ノードＮＤａは入力端子Ｔ１inに接続される。また、電流制御用スイッチＳ２が導通し、電流源Ｉによる一定電流ｉは電流制御用スイッチＳ２を介して接地線６に流れる。このため、電荷保持キャパシタＣの他方電極側ノードＮＤｂの電位Ｖｂは基準電圧（例えば、接地電位ＧＮＤ）で保持され、ダイナミックレンジ改善用ｎＭＯＳトランジスタＭ５のソースとドレイン間に電圧がかからず当該トランジスタＭ５はオフしている。
【００２７】
入力端子Ｔ１inに入力信号が印加され、これが電荷保持キャパシタＣの一方電極に伝わると、このときの入力信号の電圧値ＶinがノードＮＤａに保持され、その電位Ｖａは次式を満たす。
【００２８】
【数３】
Ｖａ＝Ｖin …（３）
【００２９】
この後直ぐに入力遮断スイッチＳ１がオフされるが、この（３）式の電位Ｖａは、ホールド容量ＣによりスイッチＳ１のオフ後も維持される。
また、このホールド電位Ｖａは、バッファ出力部に伝わる。このときの入力端子Ｔ３inの入力電圧をＶin、出力端子Ｔ３out に現れる出力電圧をＶout とすると、前記（１）式より次式が成り立つ。
【００３０】
【数４】
Ｖout ＝Ｖin−ＶthM1
＝Ｖａ−ＶthM1 …（４）
【００３１】
入力遮断用スイッチＳ１のオフと同時か若干遅れて、電流制御用スイッチＳ２もオフされ、電流源Ｉによる一定電流ｉがダイナミックレンジ改善用ｎＭＯＳトランジスタＭ５を流れる。このダイオード接続されたｎＭＯＳトランジスタＭ５に一定電流ｉが流れると、その等価ダイオードの順方向電圧、即ちｎＭＯＳトランジスタＭ５のゲート閾値電圧だけ電圧降下があるので、ノードＮＤｂの電位Ｖｂは、基準電圧よりゲート閾値電圧だけ上昇する。これにともなって、ノードＮＤａの電位Ｖａも同じ量だけ上昇する。
ここで、ダイナミックレンジ改善用ｎＭＯＳトランジスタＭ５のゲート閾値電圧をＶthM5とすると、ノードＮＤｂ，ノードＮＤａの上昇後の電位は次式の如くなる。
【００３２】
【数５】
Ｖｂ＝ＶthM5 …(5-1)
Ｖａ＝Ｖin＋ＶthM5 …(5-2)
【００３３】
この(5-2) 式を前記（４）式に代入すると、当該バッファ出力部の出力電圧Ｖout が次式の如く得られる。
【００３４】
【数６】
Ｖout ＝Ｖin＋（ＶthM5−ＶthM1） …（６）
【００３５】
ここで、バッファ出力部の出力用ｎＭＯＳトランジスタＭ１のゲート閾値電圧ＶthM1のバラツキ成分を（±ΔＶthM1）、ダイナミックレンジ改善用ｎＭＯＳトランジスタＭ５のゲート閾値電圧ＶthM5のバラツキ成分を（±ΔＶthM5）とする。
これらバラツキ成分を考慮して上記（６）式を書き改めると次式の如くなる。
【００３６】
【数７】
Ｖout ＝Ｖin＋（ＶthM5±ΔＶthM5）−（ＶthM1±ΔＶthM1）…（７）
【００３７】
ところで、一般にＭＯＳトランジスタのゲート閾値電圧Ｖthは、ソースとバックゲート（基板又はウェル）間電圧ＶＢＳの依存性をもち、次式で表される。
【００３８】
【数８】
Ｖth＝Ｂ×（ＶＢＳ）1/2 ＋φ …（８）
ここで、Ｂおよびφは物理定数，不純物濃度，仕事関数等で与えられる所定係数である。
【００３９】
本例の出力バッファ回路１の出力用ｎＭＯＳトランジスタＭ１，オフセット補償用ｎＭＯＳトランジスタＭ５の基板又はウェルは、それぞれのソースに接続されているため、（８）式においてソースとバックゲート間電圧ＶＢＳ＝０となる。
また、一般に、同一チップ内の同一サイズのｎＭＯＳトランジスタにおいて、そのレイアウト位置が近接していれば、不純物濃度分布はほぼ均一であることが知られている。当然、物理定数、仕事関数も等しくなる。したがって、この場合の上記（８）式における定数Ｂおよびφはほぼ等しくなる。
【００４０】
実際のＩＣ設計において、図１に示す出力用ｎＭＯＳトランジスタＭ１とダイナミックレンジ改善用ｎＭＯＳトランジスタＭ５とを設計上、同じサイズで同じパターンの同一デバイスとし、回路的に、それぞれのソースとバックゲート間を短絡しＶＢＳ＝０とした上で近接パターンレイアウトを行う。このときの出力用ｎＭＯＳトランジスタＭ１のゲート閾値電圧ＶthM1（設計中心値）と、ダイナミックレンジ改善用ｎＭＯＳトランジスタＭ５のゲート閾値電圧ＶthM5（設計中心値）は、等しく見積もることができる。
そして、ＩＣ製造過程において出力用ｎＭＯＳトランジスタＭ１とダイナミックレンジ改善用ｎＭＯＳトランジスタＭ５とを同一基板上に一括形成する。この製造過程において、ゲート閾値電圧は設計値からずれることが多い。両トランジスタが離れているかサイズが異なればゲート閾値電圧の相違は無視できないが、この場合、出力用ｎＭＯＳトランジスタＭ１とダイナミックレンジ改善用ｎＭＯＳトランジスタＭ５とは設計上、近接パターンレイアウトされた同一デバイスであることから、両トランジスタのゲート閾値電圧がばらつく方向と量はほぼ等しい。
【００４１】
この結果、出力用ｎＭＯＳトランジスタＭ１のゲート閾値電圧ΔＶthM1のバラツキ成分（±ΔＶthM1）と、ダイナミックレンジ改善用ｎＭＯＳトランジスタＭ５のゲート閾値電圧ＶthM5のバラツキ成分（±ΔＶthM5）とは、同等であると見積もることができる。
よって、（ＶthM5±ΔＶthM5）≒（ＶthM1±ΔＶthM1）となり、この関係を前記（７）式に適用すれば次式が成り立つ。
【００４２】
【数９】
Ｖout ≒Ｖin …（９）
【００４３】
すなわち、本実施形態の出力バッファ回路１は、その内蔵スイッチＳ１，Ｓ２を適宜制御するだけで、その入力電圧Ｖinに対する出力電圧Ｖout の低下量がゼロになり、この結果、当該の出力バッファ回路１の出力ダイナミックレンジが最大となる。
【００４４】
なお、上記説明では、設計上、同一デバイスを近接したパターンレイアウトとすることでゲート閾値電圧を揃えることを条件としたが、この設計上の条件を満たすことができない、製造条件を同じにできない、或いは設計および製造条件は同じでも実際に作ってみるとゲート閾値電圧差があり、これが無視できない場合にあっては、出力ダイナミックレンジを最大にはできないまでも、本実施形態の出力バッファ回路１では、ダイナミックレンジが改善される効果を少なくとも得ることができる。
また、入力電圧に対し出力電圧が低下する出力バッファ回路を複数持つＩＣを考えた場合、その回路ごとに本発明における改良を加えれば、個々の出力バッファ回路において出力低下が低減又は完全に防止され、当該ＩＣの出力のダイナミックレンジが大きく低下するといった従来の問題を回避することが可能となる。さらに、複数の出力バッファ回路の各出力電圧を入力信号として用いる後段回路がある場合、その後段回路の各入力信号間のバラツキが抑えられ、当該後段回路が誤動作することがない。
【００４５】
第２実施形態
本実施形態は、出力ＭＯＳトランジスタにｐ型を用いた前記図４の出力バッファ回路４０を改良した場合を例とした、本発明の出力バッファ回路の他の形態について示すものである。
図２は、本実施形態に係る出力バッファ回路を示す回路図である。
【００４６】
この出力バッファ回路２が第１実施形態の出力バッファ回路１と異なる点は、ダイナミックレンジ改善用トランジスタＭ６のチャネル導電型がｐ型であることである。
その他の構成、即ち入力遮断スイッチＳ１、電荷保持キャパシタＣ、電流制御用スイッチＳ２、電流源Ｉを有すること、及びダイナミックレンジ改善用ｐＭＯＳトランジスタＭ６を含む各構成間の接続関係は、ｐＭＯＳトランジスタＭ６のゲートが基準電圧の供給線６に接続されていることを除き、第１実施形態と同じである。また、ダイナミックレンジ改善用ｐＭＯＳトランジスタＭ６はゲートとドレインがダイオード接続のため短絡され、ソースが基板又はウェルに接続されていることは、第１実施形態と同様である。このダイナミックレンジ改善用ｐＭＯＳトランジスタＭ６は、バッファ出力部の出力用ｐＭＯＳトランジスタＭ２と同じトランジスタサイズを有し、望ましくは同一基板内の近接箇所に同一プロセスを経て同時形成される。ここで、Ｔ２inとＴ２out は当該出力バッファ回路２の入力端子と出力端子、５と６は電源電圧ＶDDの供給線（ＶDD線）と基準電圧の供給線（例えば、接地線）を示す。
なお、バッファ出力部の構成および動作は、先の従来例（図４）の場合と同様なので、ここでの説明は省略する。
【００４７】
このような構成の出力バッファ回路２の基本的な動作は、入力遮断スイッチに対する電流制御用スイッチＳ２のＯＮ／ＯＦＦの制御が逆であることを除き、先の第１実施形態と同様である。すなわち、電流制御用スイッチＳ２は、最初に入力遮断用スイッチＳ１がオンしているときはオフし、Ｓ１がオフと同時か若干遅れてオンする。
これは、本例の出力用ｐＭＯＳトランジスタＭ２が出力端子Ｔ４out のＧＮＤ側に接続され、そのゲート閾値電圧ＶthM2だけ出力電圧Ｖout(40) が入力電圧Ｖin(40)より高くなるので、これを低減またはキャンセルするために、電流制御用スイッチＳ２をオフからオンにスイッチングすることによってキャパシタＣの他方電極（又はノードＮＤｂ）の電位をｐＭＯＳトランジスタＭ６のゲート閾値電圧ＶthM6だけ引き下げるためである。
【００４８】
以上の理由から本実施形態では、第１実施形態におけるゲート閾値電圧ＶthM1を出力用ｐＭＯＳトランジスタＭ２のゲート閾値電圧（−ＶthM2）に、ゲート閾値電圧ＶthM5をダイナミックレンジ改善用ｐＭＯＳトランジスタＭ６のゲート閾値電圧（−ＶthM6）に置き換え、又、第１実施形態におけるバラツキ成分（±ΔＶthM1）と（±ΔＶthM5）を、それぞれＶthM2のバラツキ成分（±ΔＶthM2）とＶthM6のバラツキ成分（±ΔＶthM6）に置き換えることによって、上記第１実施形態における動作説明をそのまま適用できる。
【００４９】
つまり、第１実施形態における（５）式，(6-2) 式，（７）式は、それぞれ次に示す（１０）式，（１１）式，（１２）式の如くになる。
また、第１実施形態における（８）式は本例において次の（１３）式の如くなる。
【００５０】
【数１０】
Ｖout(40) ＝Ｖin(40)＋ＶthM2
＝Ｖa ＋ＶthM2 …（１０）
Ｖa ＝Ｖin−ＶthM6 …（１１）
Ｖout(40) ＝Ｖin＋（ＶthM2−ＶthM6） …（１２）
Ｖout(40) ＝Ｖin＋（ＶthM2±ΔＶthM2）−（ＶthM6±ΔＶthM6）…（１３）
ここで、Ｖout は当該出力バッファ回路２の出力端子Ｔ４out に現出する出力電圧、Ｖinは当該出力バッファ回路２の入力端子Ｔ２inに印加される入力信号のホールド電圧を示す。
【００５１】
実際のＩＣ設計において、図２に示す出力用ｐＭＯＳトランジスタＭ２とダイナミックレンジ改善用ｐＭＯＳトランジスタＭ６とを設計上、同じサイズで同じパターンの同一デバイスとし、回路的に、それぞれのソースとバックゲート間を短絡しＶＢＳ＝０とした上で近接パターンレイアウトを行うとすれば、両トランジスタのゲート閾値電圧の設計値を同じに見積ることができる。また、ＩＣ製造過程において両トランジスタＭ２，Ｍ６を同一基板上に一括形成すると、この製造過程におけるゲート閾値電圧のずれ方、即ちゲート閾値電圧がばらつく方向と量は両トランジスタＭ２，Ｍ６間でほぼ等しい。
【００５２】
この結果、第１実施形態と同様に、（ＶthM6±ΔＶthM6）≒（ＶthM2±ΔＶthM2）となり、この関係を前記（１３）式に適用すれば、出力バッファ回路２の入力電圧Ｖinに対する出力電圧Ｖout の低下が完全に防止され、第１実施形態と同く前記（９）式の結論式が得られる。
【００５３】
本実施形態の出力バッファ回路２によって、第１実施形態と同様な効果が得られる。すなわち、本出力バッファ回路２では、入力電圧Ｖinに対する出力電圧Ｖout の変化が低減され或いはほぼ完全に防止され、この結果、出力のダイナミックレンジが改善（拡大）される。また、本出力バッファ回路２を複数用いる場合、それぞれ入力電圧に対して出力電圧が変化する複数の出力バッファ回路によってＩＣの出力が大きくばらつく、或いは値がばらついた複数の出力バッファ回路の出力を入力信号とするため後段回路が誤動作するといった従来の問題を回避することができる。
【００５４】
【発明の効果】
以上説明してきたように、本発明に係る出力バッファ回路によれば、電荷保持キャパシタ（及び入力遮断スイッチ）によるサンプルホールド機能を有し、かつ、例えばダイナミックレンジ改善用のダイオード接続トランジスタ、電流源、及びスイッチを備えることから、キャパシタの保持電圧を、後段回路の出力低下を低減または完全に防止する方向に調整することができる。そのため、当該出力バッファ回路の出力のダイナミックレンジを拡大し、また容易に最大化できる。
また、本発明の出力バッファ回路を複数用いた場合、複数の出力バッファ回路の各出力ダイナミックレンジの改善を図り、或いは出力のバラツキをなくすことによって、これら複数出力を入力する後段回路の誤動作を有効に防止したり、複数の出力バッファ回路を内蔵するＩＣ出力のダイナミックレンジを大幅に改善できる。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係る出力バッファ回路を示す回路図である。
【図２】本発明の第２実施形態に係る出力バッファ回路を示す回路図である。
【図３】ＣＭＯＳ集積回路においてｎＭＯＳトランジスタから出力を取り出す構成の従来の出力バッファ回路を示す回路図である。
【図４】ＣＭＯＳ集積回路においてｐＭＯＳトランジスタから出力を取り出す構成の従来の出力バッファ回路を示す回路図である。
【符号の説明】
１，２…出力バッファ回路、５…電源電圧ＶDDの供給線、６…基準電位（例えば、接地電位ＧＮＤ）の供給線、３０，４０…従来の出力バッファ回路、Ｍ１，Ｍ２…出力用トランジスタ、Ｍ３，Ｍ４…電流源負荷用トランジスタ、Ｍ５，Ｍ６…ダイナミックレンジ改善用トランジスタ、Ｃ…電圧保持キャパシタ、Ｉ，Ｉ３，Ｉ４…電流源、Ｓ１…入力遮断スイッチ、Ｓ２…電流制御用スイッチ（スイッチ）、Ｔ１in，Ｔ２in等…入力端子、Ｔ１out ，Ｔ２out 等…出力端子、Ｖin…入力電圧、Ｖout …出力電圧。
【発明の属する技術分野】
本発明は、機能回路ブッロクの最終段等に設けられ、入力信号を同位相で出力する出力バッファ回路に関する。
【０００２】
【従来の技術】
図３および図４に、ＣＭＯＳ集積回路における従来の出力バッファ回路を例示する。ここで、図３はｎチャネル型ＭＯＳトランジスタ（ｎＭＯＳトランジスタ）から出力を取り出す場合、図４はｐチャネル型ＭＯＳトランジスタ（ｐＭＯＳトランジスタ）から出力を取り出す場合である。
【０００３】
図３に示す出力バッファ回路３０は、カレントミラー形構成であり、出力用のｎＭＯＳトランジスタＭ１とｐＭＯＳトランジスタＭ２、これら出力用トランジスタＭ１，Ｍ２に所定のミラー電流ｉ３を流すことによって当該出力回路の駆動能力を定める電流源Ｉ３、及び電流源Ｉ３の負荷として出力用トランジスタＭ１，Ｍ２と対称に設けられたｎＭＯＳトランジスタＭ３とｐＭＯＳトランジスタＭ４から構成されている。なお、図３中、Ｔ３inは入力端子、Ｔ３out は出力端子を示す。
【０００４】
電源電圧ＶDDの供給線（ＶDD線５）と接地線６との間に、出力用ｎＭＯＳトランジスタＭ１と出力用ｐＭＯＳトランジスタＭ２が直列接続され、両トランジスタの接続ノードが出力端子Ｔ３out に接続されている。
同じくＶDD線５と接地線６との間に、ｎＭＯＳトランジスタＭ３、ｐＭＯＳトランジスタＭ４、及び電流源Ｉ３が直列接続されている。ｎＭＯＳトランジスタＭ３は、前記出力用ｎＭＯＳトランジスタＭ１とゲート同士が接続され、その接続ノードが入力端子Ｔ３inに接続されている。また、ｐＭＯＳトランジスタＭ４は前記出力用ｐＭＯＳトランジスタＭ２とゲート同士が接続され、そのゲート同士の接続ノードがｐＭＯＳトランジスタＭ４のドレインに接続されている。なお、ＭＯＳトランジスタＭ１〜Ｍ４の基板またはウェルは、それぞれソースに接続されている。
【０００５】
図４に示す出力バッファ回路４０の基本的な構成は、図３の場合と同様である。すなわち、出力バッファ回路４０は、同じくカレントミラー形構成であり、出力用ｎＭＯＳトランジスタＭ１とｐＭＯＳトランジスタＭ２、これら出力用トランジスタＭ１，Ｍ２に所定のミラー電流ｉ４を流すことによって当該出力回路の駆動能力を定める電流源Ｉ４、及び電流源Ｉ４の負荷として出力用トランジスタＭ１，Ｍ２と対称に設けられたｎＭＯＳトランジスタＭ３とｐＭＯＳトランジスタＭ４から構成され、入力端子Ｔ４in、出力端子Ｔ４out を備える。
また、ＶDD線５，接地線６および出力端子Ｔ４out に対する、これら４つのＭＯＳトランジスタＭ１〜Ｍ４および電流源Ｉ４の接続関係も図３の場合と同様である。すなわち、ＶDD線５と接地線６との間に、出力用ｎＭＯＳトランジスタＭ１と出力用ｐＭＯＳトランジスタＭ２が直列接続され、両トランジスタの接続ノードが出力端子Ｔ４out に接続されている。また、同じくＶDD線５と接地線６との間に、ｎＭＯＳトランジスタＭ３、ｐＭＯＳトランジスタＭ４、及び電流源Ｉ４が直列接続されている。
さらに、ｎＭＯＳトランジスタＭ１，Ｍ３のゲート同士、ｐＭＯＳトランジスタＭ２，Ｍ４のゲート同士が相互に接続されていること、ＭＯＳトランジスタＭ１〜Ｍ４の基板またはウェルがそれぞれソースに接続されていることは、図３の場合と同じである。
【０００６】
この図４に示す出力バッファ回路４０は、図３の場合と異なり、入力端子Ｔ４inがｎＭＯＳトランジスタＭ１，Ｍ３のゲート同士の接続ノードではなく、ｐＭＯＳトランジスタＭ２，Ｍ４のゲート同士の接続ノードに接続されている。また、ゲートとドレインが短絡されているのは、ｐＭＯＳトランジスタＭ４ではなく、ｎＭＯＳトランジスタＭ３である。
【０００７】
このようなカレントミラー構成の出力バッファ回路３０，４０では、電流源Ｉ３，Ｉ４で流す電流ｉ３またはｉ４と同じミラー電流が出力用トランジスタＭ１，Ｍ２に流れ、入力信号が同位相で出力用トランジスタＭ１またはＭ２から出力される。
これら出力バッファ回路３０，４０は、例えば、ＣＭＯＳ集積回路における機能回路ブロックの最終段に設けられ、前段までで所定の処理が施された信号を同位相で高速に出力し、当該機能回路ブロックの出力インピーダンスを下げたい場合に用いられる。
【０００８】
これと同じ構成の出力バッファ回路は、ｎＭＯＳトランジスタＭ１，Ｍ３をｎｐｎ型のバイポーラトランジスタで置き換え、ｐＭＯＳトランジスタＭ２，Ｍ４をｐｎｐ型のバイポーラトランジスタで置き換えることにより、バイポーラ集積回路において実現可能である。
【０００９】
【発明が解決しようとする課題】
しかし、このようにｐチャネル型又はｎチャネル型の出力トランジスタ（例えば、図３のＭ１または図４のＭ２）をソースフォロア（又はエミッタフォロア）として用いる出力バッファ回路では、ｎチャネル型の出力トランジスタをソースフォロアに用いた場合は、入力信号電圧に対する出力信号電圧が低下し、ｐチャネル型の出力トランジスタをソースフォロアに用いた場合は、入力信号電圧に対する出力信号電圧が上昇し、この結果、当該出力バッファ回路のダイナミックレンジが狭くなるといった不利益がある。
【００１０】
たとえば、図３に示す出力バッファ回路３０では、その入力端子Ｔ３inに入力信号が印加され、その入力信号のある時間の電圧をＶin、出力用ｎＭＯＳトランジスタＭ１のゲート閾値電圧をＶthM1とすると、入力電圧Ｖinに対応して出力端子Ｔ３out に現れる出力信号の電圧Ｖout は次式で表され、入力電圧Ｖinに対する出力電圧値Ｖout の低下は明らかである。
【００１１】
【数１】
Ｖout ＝Ｖin−ＶthM1 …（１）
【００１２】
かかる不都合が生じうるのは、出力用ＭＯＳトランジスタがｐ型である図４の場合も同様であり、この場合の出力用ｐＭＯＳトランジスタＭ２のゲート閾値電圧をＶthM2とすると、上記（１）式と同様な次式が成り立つ。
【００１３】
【数２】
Ｖout ＝Ｖin＋ＶthM2 …（２）
【００１４】
とくに、かかる出力バッファ回路を後段の機能素子などを駆動するドライバーＩＣ等、その出力ダイナミックレンジが重要なファクターであるＩＣに用いた場合、当該出力バッファ回路の出力ダイナミックレンジの低下は重大となる。したがって、出力バッファ回路の出力ダイナミックレンジ低下を有効に低減する、或いは防止するといった改善手段が、従来から強く望まれていた。
【００１５】
本発明は、このような実情に鑑みてなされ、入力電圧に対し出力電圧が変化することを有効に防止して、出力ダイナミックレンジがひろい出力バッファ回路を新たに提供することを目的とする。
【００１６】
【課題を解決するための手段】
上述した従来技術の問題点を解決し、上記目的を達成するために、本発明の出力バッファ回路は、入力端子を介して制御電極に印加される入力電圧を、制御電極以外の２つの電極のうち一方電極から出力する出力用トランジスタと、前記入力端子と前記制御電極との間に接続され、入力端子に印加される入力電圧を一方のキャパシタ電極で保持する電圧保持キャパシタと、前記電荷保持キャパシタの他方電極と基準電圧供給線との間に接続されているダイオード接続トランジスタと、前記他方電極と前記基準電圧供給線との間に、前記ダイオード接続トランジスタと並列に接続されているスイッチと、前記スイッチ又は前記ダイオード接続トランジスタに一定電流を流す電流源とを有することを特徴とする。
好適には、前記入力端子と前記電圧保持キャパシタとの間に、前記一方電極に入力電圧が印加される前は導通し、印加後に遮断する入力遮断スイッチを有する。
【００１７】
前記ダイオード接続トランジスタは、前記出力用トランジスタとチャネル導電型またはトランジスタサイズが同じとするのが望ましい。
また、前記スイッチは、前記出力用トランジスタと前記ダイオード接続トランジスタがｎチャネル型の場合、前記入力遮断スイッチの遮断前は導通し、前記入力遮断スイッチと同時か若干遅れて遮断するように制御される。逆にｐチャネル型の場合、前記スイッチは、最初遮断し、前記入力遮断スイッチの遮断と同時か若干遅れて導通するように制御される。
【００１８】
このような構成の出力バッファ回路では、前記出力用トランジスタとダイオード接続トランジスタがｎチャネル型の場合、その入力端子に入力信号が印加される前では、前記電圧調整部内のスイッチが導通し、前記電流源による一定電流が当該スイッチを介して基準電圧供給線に流れるので、前記電荷保持キャパシタの他方電極が基準電圧（例えば、０Ｖ）で保持されている。
この状態で、入力端子に印加された入力信号が電荷保持キャパシタの一方電極に伝わると、前記入力遮断スイッチが導通状態から遮断状態に遷移し、これと同時か若干遅れて電圧調整部内のスイッチも遮断する。すると、電流源による一定電流の経路がスイッチ側からダイオード接続トランジスタ側に切り換わる。このダイオード接続トランジスタを、その等価ダイオードの向きが電荷保持キャパシタから基準電圧供給線に向かうように予め接続しておくと、電荷保持キャパシタの他方電極の電位が基準電位から当該ダイオード接続トランジスタのしきい値電圧だけ上昇する。このため、電荷保持キャパシタの一方電極で保持された入力信号の電圧が前記ダイオード接続トランジスタのしきい値電圧分だけ上昇し、後段回路側に伝達される。
出力用トランジスタの電圧変化がそのしきい値電圧で決まり、出力用トランジスタがｎチャネル型の場合、入力電圧に対して出力電圧が低下する一方で、入力電圧が前記ダイオード接続トランジスタのしきい値電圧分だけ上昇することから、この電位差が低減する。この場合、特にダイオード接続トランジスタのしきい値を出力用トランジスタのしきい値電圧と同じに設定すると、入力電圧に対する出力電圧の変化による出力ダイナミックレンジの低下を完全に防止できる。
【００１９】
一方、前記出力用トランジスタとダイオード接続トランジスタがｐチャネル型の場合は、そのゲートしきい値分だけ後段回路における出力電圧が入力電圧に対して上昇するので、電圧調整部内のスイッチのＯＮ／ＯＦＦを入力遮断スイッチに対して上記の場合と逆に制御し、出力用トランジスタによる電圧変化を低減又は相殺させる。
【００２０】
この入力電圧に対し出力電圧の変化を完全に防止するには、出力用トランジスタとダイオード接続トランジスタ間のしきい値電圧について、その変動方向と変動量を揃える必要がある。具体的には、前記ダイオード接続トランジスタと出力用トランジスタのチャネル導電型とサイズを揃えるとよい。一般に、トランジスタのしきい値電圧はウェーハ内で場所依存性があり、ウェーハ全体では大きく変動していても局所的には殆ど揃っているので、電圧調整部を有する当該出力バッファ回路では、両トランジスタのチャネル導電型とサイズを揃えるだけで出力電圧の低下を完全に防止し、出力のダイナミックレンジを最大にすることが可能となる。
【００２１】
【発明の実施の形態】
出力バッファ回路は種々の形態が存在するが、ここでは、従来技術で例示したカレントミラー形の出力バッファ回路に改良を加えた場合を例として、以下、本発明の出力バッファ回路を図面を参照しながら詳細に説明する。
【００２２】
第１実施形態
図１は、本実施形態に係る出力バッファ回路を示す回路図である。
【００２３】
この出力バッファ回路１は、大別すると、カレントミラー形の出力部、サンプルホールド入力部、及び電圧調整部とから構成されている。
カレントミラー形の出力部は、出力用のｎＭＯＳトランジスタＭ１とｐＭＯＳトランジスタＭ２、電流源Ｉ３、及び電流源負荷用のｎＭＯＳトランジスタＭ３とｐＭＯＳトランジスタＭ４から構成されている。
サンプルホールド入力部は、入力遮断スイッチＳ１、及び電荷保持キャパシタＣから構成されている。
電圧調整部は、ダイナミックレンジ改善用ｎＭＯＳトランジスタＭ５、電流制御用スイッチＳ２、及び電流源Ｉから構成されている。
また、Ｔ１inとＴ１out は当該オフセット補償回路１の入力端子と出力端子、５と６は電源電圧ＶDDの供給線（ＶDD線）と基準電圧の供給線（例えば、接地線）を示す。
なお、カレントミラー形の出力部は、その構成および動作が図３に示し先に従来例として説明した出力バッファ回路３０と何ら変わらないので、ここでの説明は省略する。
【００２４】
入力遮断スイッチＳ１は、当該出力バッファ回路１の入力端子Ｔ１inと出力端子Ｔ１out との間に接続され、当該入力遮断スイッチＳ１と出力端子Ｔ１out との接続ノードＮＤａに電圧保持キャパシタＣの一方電極が接続されている。
電圧保持キャパシタＣの他方電極と接地線６との間に、ダイナミックレンジ改善用ｎＭＯＳトランジスタＭ５と、電流制御用スイッチＳ２とが並列に接続されている。また、当該電圧保持キャパシタＣの他方電極側の接続ノードＮＤｂとＶDD線５との間に、電流源Ｉが接続されている。
なお、当該出力バッファ回路１は、入力遮断スイッチＳ１と電圧保持キャパシタＣからなるサンプルホールド回路の基本構成を備えていることから、ダイナミックレンジを改善したバッファ出力段を備えたサンプルホールド回路といった範疇で捉えることもできる。この場合に入力遮断スイッチＳ１は必須であるが、それ以外の場合で、かつ当該出力バッファ回路１の前段に接続される回路の出力インピーダンスをその回路動作により高くでき、それによって電圧保持キャパシタＣによる電荷保持に支障をきたさなければ、入力遮断スイッチＳ１を省略することも可能である。
【００２５】
ダイナミックレンジ改善用ｎＭＯＳトランジスタＭ５は、そのドレインとゲートが短絡され、これによりダイオード接続が達成されている。このダイナミックレンジ改善用ｎＭＯＳトランジスタＭ５は、バッファ出力部の出力用ｎＭＯＳトランジスタＭ１と同じトランジスタサイズを有し、望ましくは同一基板内の近接箇所に同一プロセスを経て同時形成される。
また、ダイナミックレンジ改善用ｎＭＯＳトランジスタＭ５は、出力バッファ回路３０のトランジスタと同様、そのソースと基板又はウェルとが短絡されている。
【００２６】
つぎに、当該出力バッファ回路１の動作について説明する。
初期状態では、入力遮断スイッチＳ１が導通し、電荷保持キャパシタＣの一方電極側ノードＮＤａは入力端子Ｔ１inに接続される。また、電流制御用スイッチＳ２が導通し、電流源Ｉによる一定電流ｉは電流制御用スイッチＳ２を介して接地線６に流れる。このため、電荷保持キャパシタＣの他方電極側ノードＮＤｂの電位Ｖｂは基準電圧（例えば、接地電位ＧＮＤ）で保持され、ダイナミックレンジ改善用ｎＭＯＳトランジスタＭ５のソースとドレイン間に電圧がかからず当該トランジスタＭ５はオフしている。
【００２７】
入力端子Ｔ１inに入力信号が印加され、これが電荷保持キャパシタＣの一方電極に伝わると、このときの入力信号の電圧値ＶinがノードＮＤａに保持され、その電位Ｖａは次式を満たす。
【００２８】
【数３】
Ｖａ＝Ｖin …（３）
【００２９】
この後直ぐに入力遮断スイッチＳ１がオフされるが、この（３）式の電位Ｖａは、ホールド容量ＣによりスイッチＳ１のオフ後も維持される。
また、このホールド電位Ｖａは、バッファ出力部に伝わる。このときの入力端子Ｔ３inの入力電圧をＶin、出力端子Ｔ３out に現れる出力電圧をＶout とすると、前記（１）式より次式が成り立つ。
【００３０】
【数４】
Ｖout ＝Ｖin−ＶthM1
＝Ｖａ−ＶthM1 …（４）
【００３１】
入力遮断用スイッチＳ１のオフと同時か若干遅れて、電流制御用スイッチＳ２もオフされ、電流源Ｉによる一定電流ｉがダイナミックレンジ改善用ｎＭＯＳトランジスタＭ５を流れる。このダイオード接続されたｎＭＯＳトランジスタＭ５に一定電流ｉが流れると、その等価ダイオードの順方向電圧、即ちｎＭＯＳトランジスタＭ５のゲート閾値電圧だけ電圧降下があるので、ノードＮＤｂの電位Ｖｂは、基準電圧よりゲート閾値電圧だけ上昇する。これにともなって、ノードＮＤａの電位Ｖａも同じ量だけ上昇する。
ここで、ダイナミックレンジ改善用ｎＭＯＳトランジスタＭ５のゲート閾値電圧をＶthM5とすると、ノードＮＤｂ，ノードＮＤａの上昇後の電位は次式の如くなる。
【００３２】
【数５】
Ｖｂ＝ＶthM5 …(5-1)
Ｖａ＝Ｖin＋ＶthM5 …(5-2)
【００３３】
この(5-2) 式を前記（４）式に代入すると、当該バッファ出力部の出力電圧Ｖout が次式の如く得られる。
【００３４】
【数６】
Ｖout ＝Ｖin＋（ＶthM5−ＶthM1） …（６）
【００３５】
ここで、バッファ出力部の出力用ｎＭＯＳトランジスタＭ１のゲート閾値電圧ＶthM1のバラツキ成分を（±ΔＶthM1）、ダイナミックレンジ改善用ｎＭＯＳトランジスタＭ５のゲート閾値電圧ＶthM5のバラツキ成分を（±ΔＶthM5）とする。
これらバラツキ成分を考慮して上記（６）式を書き改めると次式の如くなる。
【００３６】
【数７】
Ｖout ＝Ｖin＋（ＶthM5±ΔＶthM5）−（ＶthM1±ΔＶthM1）…（７）
【００３７】
ところで、一般にＭＯＳトランジスタのゲート閾値電圧Ｖthは、ソースとバックゲート（基板又はウェル）間電圧ＶＢＳの依存性をもち、次式で表される。
【００３８】
【数８】
Ｖth＝Ｂ×（ＶＢＳ）1/2 ＋φ …（８）
ここで、Ｂおよびφは物理定数，不純物濃度，仕事関数等で与えられる所定係数である。
【００３９】
本例の出力バッファ回路１の出力用ｎＭＯＳトランジスタＭ１，オフセット補償用ｎＭＯＳトランジスタＭ５の基板又はウェルは、それぞれのソースに接続されているため、（８）式においてソースとバックゲート間電圧ＶＢＳ＝０となる。
また、一般に、同一チップ内の同一サイズのｎＭＯＳトランジスタにおいて、そのレイアウト位置が近接していれば、不純物濃度分布はほぼ均一であることが知られている。当然、物理定数、仕事関数も等しくなる。したがって、この場合の上記（８）式における定数Ｂおよびφはほぼ等しくなる。
【００４０】
実際のＩＣ設計において、図１に示す出力用ｎＭＯＳトランジスタＭ１とダイナミックレンジ改善用ｎＭＯＳトランジスタＭ５とを設計上、同じサイズで同じパターンの同一デバイスとし、回路的に、それぞれのソースとバックゲート間を短絡しＶＢＳ＝０とした上で近接パターンレイアウトを行う。このときの出力用ｎＭＯＳトランジスタＭ１のゲート閾値電圧ＶthM1（設計中心値）と、ダイナミックレンジ改善用ｎＭＯＳトランジスタＭ５のゲート閾値電圧ＶthM5（設計中心値）は、等しく見積もることができる。
そして、ＩＣ製造過程において出力用ｎＭＯＳトランジスタＭ１とダイナミックレンジ改善用ｎＭＯＳトランジスタＭ５とを同一基板上に一括形成する。この製造過程において、ゲート閾値電圧は設計値からずれることが多い。両トランジスタが離れているかサイズが異なればゲート閾値電圧の相違は無視できないが、この場合、出力用ｎＭＯＳトランジスタＭ１とダイナミックレンジ改善用ｎＭＯＳトランジスタＭ５とは設計上、近接パターンレイアウトされた同一デバイスであることから、両トランジスタのゲート閾値電圧がばらつく方向と量はほぼ等しい。
【００４１】
この結果、出力用ｎＭＯＳトランジスタＭ１のゲート閾値電圧ΔＶthM1のバラツキ成分（±ΔＶthM1）と、ダイナミックレンジ改善用ｎＭＯＳトランジスタＭ５のゲート閾値電圧ＶthM5のバラツキ成分（±ΔＶthM5）とは、同等であると見積もることができる。
よって、（ＶthM5±ΔＶthM5）≒（ＶthM1±ΔＶthM1）となり、この関係を前記（７）式に適用すれば次式が成り立つ。
【００４２】
【数９】
Ｖout ≒Ｖin …（９）
【００４３】
すなわち、本実施形態の出力バッファ回路１は、その内蔵スイッチＳ１，Ｓ２を適宜制御するだけで、その入力電圧Ｖinに対する出力電圧Ｖout の低下量がゼロになり、この結果、当該の出力バッファ回路１の出力ダイナミックレンジが最大となる。
【００４４】
なお、上記説明では、設計上、同一デバイスを近接したパターンレイアウトとすることでゲート閾値電圧を揃えることを条件としたが、この設計上の条件を満たすことができない、製造条件を同じにできない、或いは設計および製造条件は同じでも実際に作ってみるとゲート閾値電圧差があり、これが無視できない場合にあっては、出力ダイナミックレンジを最大にはできないまでも、本実施形態の出力バッファ回路１では、ダイナミックレンジが改善される効果を少なくとも得ることができる。
また、入力電圧に対し出力電圧が低下する出力バッファ回路を複数持つＩＣを考えた場合、その回路ごとに本発明における改良を加えれば、個々の出力バッファ回路において出力低下が低減又は完全に防止され、当該ＩＣの出力のダイナミックレンジが大きく低下するといった従来の問題を回避することが可能となる。さらに、複数の出力バッファ回路の各出力電圧を入力信号として用いる後段回路がある場合、その後段回路の各入力信号間のバラツキが抑えられ、当該後段回路が誤動作することがない。
【００４５】
第２実施形態
本実施形態は、出力ＭＯＳトランジスタにｐ型を用いた前記図４の出力バッファ回路４０を改良した場合を例とした、本発明の出力バッファ回路の他の形態について示すものである。
図２は、本実施形態に係る出力バッファ回路を示す回路図である。
【００４６】
この出力バッファ回路２が第１実施形態の出力バッファ回路１と異なる点は、ダイナミックレンジ改善用トランジスタＭ６のチャネル導電型がｐ型であることである。
その他の構成、即ち入力遮断スイッチＳ１、電荷保持キャパシタＣ、電流制御用スイッチＳ２、電流源Ｉを有すること、及びダイナミックレンジ改善用ｐＭＯＳトランジスタＭ６を含む各構成間の接続関係は、ｐＭＯＳトランジスタＭ６のゲートが基準電圧の供給線６に接続されていることを除き、第１実施形態と同じである。また、ダイナミックレンジ改善用ｐＭＯＳトランジスタＭ６はゲートとドレインがダイオード接続のため短絡され、ソースが基板又はウェルに接続されていることは、第１実施形態と同様である。このダイナミックレンジ改善用ｐＭＯＳトランジスタＭ６は、バッファ出力部の出力用ｐＭＯＳトランジスタＭ２と同じトランジスタサイズを有し、望ましくは同一基板内の近接箇所に同一プロセスを経て同時形成される。ここで、Ｔ２inとＴ２out は当該出力バッファ回路２の入力端子と出力端子、５と６は電源電圧ＶDDの供給線（ＶDD線）と基準電圧の供給線（例えば、接地線）を示す。
なお、バッファ出力部の構成および動作は、先の従来例（図４）の場合と同様なので、ここでの説明は省略する。
【００４７】
このような構成の出力バッファ回路２の基本的な動作は、入力遮断スイッチに対する電流制御用スイッチＳ２のＯＮ／ＯＦＦの制御が逆であることを除き、先の第１実施形態と同様である。すなわち、電流制御用スイッチＳ２は、最初に入力遮断用スイッチＳ１がオンしているときはオフし、Ｓ１がオフと同時か若干遅れてオンする。
これは、本例の出力用ｐＭＯＳトランジスタＭ２が出力端子Ｔ４out のＧＮＤ側に接続され、そのゲート閾値電圧ＶthM2だけ出力電圧Ｖout(40) が入力電圧Ｖin(40)より高くなるので、これを低減またはキャンセルするために、電流制御用スイッチＳ２をオフからオンにスイッチングすることによってキャパシタＣの他方電極（又はノードＮＤｂ）の電位をｐＭＯＳトランジスタＭ６のゲート閾値電圧ＶthM6だけ引き下げるためである。
【００４８】
以上の理由から本実施形態では、第１実施形態におけるゲート閾値電圧ＶthM1を出力用ｐＭＯＳトランジスタＭ２のゲート閾値電圧（−ＶthM2）に、ゲート閾値電圧ＶthM5をダイナミックレンジ改善用ｐＭＯＳトランジスタＭ６のゲート閾値電圧（−ＶthM6）に置き換え、又、第１実施形態におけるバラツキ成分（±ΔＶthM1）と（±ΔＶthM5）を、それぞれＶthM2のバラツキ成分（±ΔＶthM2）とＶthM6のバラツキ成分（±ΔＶthM6）に置き換えることによって、上記第１実施形態における動作説明をそのまま適用できる。
【００４９】
つまり、第１実施形態における（５）式，(6-2) 式，（７）式は、それぞれ次に示す（１０）式，（１１）式，（１２）式の如くになる。
また、第１実施形態における（８）式は本例において次の（１３）式の如くなる。
【００５０】
【数１０】
Ｖout(40) ＝Ｖin(40)＋ＶthM2
＝Ｖa ＋ＶthM2 …（１０）
Ｖa ＝Ｖin−ＶthM6 …（１１）
Ｖout(40) ＝Ｖin＋（ＶthM2−ＶthM6） …（１２）
Ｖout(40) ＝Ｖin＋（ＶthM2±ΔＶthM2）−（ＶthM6±ΔＶthM6）…（１３）
ここで、Ｖout は当該出力バッファ回路２の出力端子Ｔ４out に現出する出力電圧、Ｖinは当該出力バッファ回路２の入力端子Ｔ２inに印加される入力信号のホールド電圧を示す。
【００５１】
実際のＩＣ設計において、図２に示す出力用ｐＭＯＳトランジスタＭ２とダイナミックレンジ改善用ｐＭＯＳトランジスタＭ６とを設計上、同じサイズで同じパターンの同一デバイスとし、回路的に、それぞれのソースとバックゲート間を短絡しＶＢＳ＝０とした上で近接パターンレイアウトを行うとすれば、両トランジスタのゲート閾値電圧の設計値を同じに見積ることができる。また、ＩＣ製造過程において両トランジスタＭ２，Ｍ６を同一基板上に一括形成すると、この製造過程におけるゲート閾値電圧のずれ方、即ちゲート閾値電圧がばらつく方向と量は両トランジスタＭ２，Ｍ６間でほぼ等しい。
【００５２】
この結果、第１実施形態と同様に、（ＶthM6±ΔＶthM6）≒（ＶthM2±ΔＶthM2）となり、この関係を前記（１３）式に適用すれば、出力バッファ回路２の入力電圧Ｖinに対する出力電圧Ｖout の低下が完全に防止され、第１実施形態と同く前記（９）式の結論式が得られる。
【００５３】
本実施形態の出力バッファ回路２によって、第１実施形態と同様な効果が得られる。すなわち、本出力バッファ回路２では、入力電圧Ｖinに対する出力電圧Ｖout の変化が低減され或いはほぼ完全に防止され、この結果、出力のダイナミックレンジが改善（拡大）される。また、本出力バッファ回路２を複数用いる場合、それぞれ入力電圧に対して出力電圧が変化する複数の出力バッファ回路によってＩＣの出力が大きくばらつく、或いは値がばらついた複数の出力バッファ回路の出力を入力信号とするため後段回路が誤動作するといった従来の問題を回避することができる。
【００５４】
【発明の効果】
以上説明してきたように、本発明に係る出力バッファ回路によれば、電荷保持キャパシタ（及び入力遮断スイッチ）によるサンプルホールド機能を有し、かつ、例えばダイナミックレンジ改善用のダイオード接続トランジスタ、電流源、及びスイッチを備えることから、キャパシタの保持電圧を、後段回路の出力低下を低減または完全に防止する方向に調整することができる。そのため、当該出力バッファ回路の出力のダイナミックレンジを拡大し、また容易に最大化できる。
また、本発明の出力バッファ回路を複数用いた場合、複数の出力バッファ回路の各出力ダイナミックレンジの改善を図り、或いは出力のバラツキをなくすことによって、これら複数出力を入力する後段回路の誤動作を有効に防止したり、複数の出力バッファ回路を内蔵するＩＣ出力のダイナミックレンジを大幅に改善できる。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係る出力バッファ回路を示す回路図である。
【図２】本発明の第２実施形態に係る出力バッファ回路を示す回路図である。
【図３】ＣＭＯＳ集積回路においてｎＭＯＳトランジスタから出力を取り出す構成の従来の出力バッファ回路を示す回路図である。
【図４】ＣＭＯＳ集積回路においてｐＭＯＳトランジスタから出力を取り出す構成の従来の出力バッファ回路を示す回路図である。
【符号の説明】
１，２…出力バッファ回路、５…電源電圧ＶDDの供給線、６…基準電位（例えば、接地電位ＧＮＤ）の供給線、３０，４０…従来の出力バッファ回路、Ｍ１，Ｍ２…出力用トランジスタ、Ｍ３，Ｍ４…電流源負荷用トランジスタ、Ｍ５，Ｍ６…ダイナミックレンジ改善用トランジスタ、Ｃ…電圧保持キャパシタ、Ｉ，Ｉ３，Ｉ４…電流源、Ｓ１…入力遮断スイッチ、Ｓ２…電流制御用スイッチ（スイッチ）、Ｔ１in，Ｔ２in等…入力端子、Ｔ１out ，Ｔ２out 等…出力端子、Ｖin…入力電圧、Ｖout …出力電圧。
Claims (7)
- 入力端子を介して制御電極に印加される入力電圧を、制御電極以外の２つの電極のうち一方電極から出力する出力用トランジスタと、
前記入力端子と前記制御電極との間に接続され、入力端子に印加される入力電圧を一方のキャパシタ電極で保持する電圧保持キャパシタと、
前記電荷保持キャパシタの他方電極と基準電圧供給線との間に接続されているダイオード接続トランジスタと、
前記他方電極と前記基準電圧供給線との間に、前記ダイオード接続トランジスタと並列に接続されているスイッチと、
前記スイッチ又は前記ダイオード接続トランジスタに一定電流を流す電流源と、
を有する出力バッファ回路。 - 前記入力端子と前記電圧保持キャパシタとの間に、前記一方のキャパシタ電極に入力電圧が印加される前は導通し、印加後に遮断する入力遮断スイッチを有する
請求項１に記載の出力バッファ回路。 - 前記出力用トランジスタと前記ダイオード接続トランジスタは、同じトランジスタサイズを有する
請求項１に記載の出力バッファ回路。 - 前記出力用トランジスタは、電源電圧供給線と出力端子との間に接続されているｎチャネル型のトランジスタであり、
前記ダイオード接続トランジスタは、その制御電極と、制御電極以外の２つの電極のうち前記電荷保持キャパシタに接続されている電極とを短絡したｎチャネル型のトランジスタである
請求項１に記載の出力バッファ回路。 - 前記出力用トランジスタは、基準電圧供給線と出力端子との間に接続されているｐチャネル型のトランジスタであり、
前記ダイオード接続トランジスタは、その制御電極が基準電圧供給線に接続されているｐチャネル型のトランジスタである
請求項１に記載の出力バッファ回路。 - 前記入力端子と前記電圧保持キャパシタとの間に、前記一方のキャパシタ電極に入力電圧が印加される前は導通し、印加後に遮断する入力遮断スイッチを有し、
前記スイッチは、前記入力遮断スイッチの遮断前は導通し、前記入力遮断スイッチと同時か若干遅れて遮断するように制御される
請求項４に記載の出力バッファ回路。 - 前記入力端子と前記電圧保持キャパシタとの間に、前記一方のキャパシタ電極に入力電圧が印加される前は導通し、印加後に遮断する入力遮断スイッチを有し、
前記スイッチは、前記入力遮断スイッチの遮断前は遮断し、前記入力遮断スイッチの遮断と同時か若干遅れて導通するように制御される
請求項５に記載の出力バッファ回路。
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