JP5179775B2 - オフセットキャンセル装置、ｉｃチップ、及び駆動ｉｃ - Google Patents

Description

本発明は、入力信号に基づいて、所定の出力信号を出力する増幅器を対象として、当該増幅器のオフセットをキャンセルするためのオフセットキャンセル装置、ＩＣチップ、及び駆動ＩＣに関する。

従来、増幅器（オペアンプ）を構成するトランジスタのゲート面積を大きくすることで、製造ばらつきの見え方を小さくし、オペアンプのオフセットを抑制している。

そこで、オフセットキャンセル回路に関する先行技術として、オペアンプのトランジスタのゲート面積を大きくすることなくオペアンプのオフセットをキャンセルすることが提案されている（特許文献１参照）。

詳細には、入力端子に電圧が入力された際、各スイッチング素子が切り替わることにより、容量素子にオフセットを含んだ電圧が蓄積される。その後、各スイッチング素子が切り替わることにより、容量素子に蓄えられた電圧に基づきオペアンプのゲート電圧が同一値になるようフィードバックがかけられるのでオペアンプのオフセットがキャンセルされる。
特開２００１−２９２０４１号公報

しかしながら、増幅率を設定するための容量素子や抵抗素子等の帰還素子がオペアンプの外部に接続された場合、当該容量及び抵抗値に起因するオフセットには、増幅率の補正を行う必要があり、従来のオフセットキャンセル回路では対応するのは困難である。

また、従来のオフセットキャンセル回路では、オフセットのキャンセル動作中に信号出力を行うことができない。言い換えれば、オフセットキャンセルモードを設定しなければならず、作業効率の低下を招いている。

本発明は、上記事実を考慮し、容量素子や抵抗素子等の帰還素子が増幅器主構部の外部に接続された場合でも容易にオフセットをキャンセルすることができ、かつ、オフセットキャンセル動作と、通常信号出力動作を同時進行することができるオフセットキャンセル装置、ＩＣチップ、及び駆動ＩＣを提供することを目的とする。

請求項１に記載の発明は、表示装置を駆動させるための信号をオフセットキャンセルして出力し、かつ個数が前記表示装置の駆動に用いられる信号数よりも多い複数の出力回路と、前記複数の出力回路で共有され、かつ前記出力回路と同じ工程で製造され前記出力回路と同じ構造からなり各出力回路のオフセットキャンセルに用いる基準電圧を生成する基準電圧生成部と、前記複数の出力回路で共有され、かつ前記出力回路の出力と前記基準電圧生成部で生成された基準電圧とを比較し、当該出力回路のオフセット量に応じた値を当該出力回路に出力する比較回路とを有し、動作時には、前記信号数に応じた前記出力回路は、表示データに応じた出力を前記表示装置に出力し、残りの前記出力回路のうち少なくとも１つは、前記比較回路の出力に基づくオフセットキャンセルを行い、前記基準電圧生成部の出力端は、当該基準電圧生成部、前記出力回路、前記選択手段、及び前記比較回路を含むＩＣのパッドに接続されていることを特徴とする。

請求項８に記載の発明は、表示装置を駆動するＩＣチップであって、前記オフセットキャンセル装置を備えたことを特徴とする。

請求項９に記載の発明は、表示装置を駆動する駆動ＩＣであって、前記オフセットキャンセル装置を備えたことを特徴とする。

以上説明したように本発明によれば、容量素子や抵抗素子等の帰還素子が増幅器主構部の外部に接続された場合でも容易にオフセットをキャンセルすることができ、かつ、オフセットキャンセル動作と、通常信号出力動作を同時進行することができるオフセットキャンセル装置、ＩＣチップ、及び駆動ＩＣを提供することができるという優れた効果が得られる。

図１は、基本形態に係る液晶ドライバ回路である駆動回路１０の全体の概略構成図である。

図１は、基本形態に係る駆動回路１０であり、ＬＣＤを駆動させる駆動ドライバの駆動回路の全体構成である。また、ＬＣＤを駆動させるための液晶駆動用集積回路（出力回路１６）はオペアンプを複数有している。

駆動回路１０は、出力回路（１）１６〜出力回路（ｎ＋１）１６（総称して出力回路１６と呼ぶ）、出力選択回路（１）２０〜出力選択回路（ｎ）２０（総称して出力選択回路２０と呼ぶ）、出力端子（１）１２〜出力端子（ｎ）１２（総称して出力端子１２と呼ぶ）、及び判定回路３０を備えている（但し、ｎは自然数）。

また、判定回路３０はコンパレータ３４及び判定出力回路４２を備えている。

なお、複数の出力回路１６は、複数の出力選択回路２０よりも１つだけでなく、２つ以上多く備えることもできるので、その場合は、複数の出力選択回路２０は対応する出力回路１６を変更して選択する。また、複数の出力端子１２には、例えば、液晶表示パネル等が接続される。さらに、図１では、図の煩雑化を避けるために出力回路１６へ入力される入力信号の入力端子は図示省略している。

図２は、基本形態に係る駆動回路１０内の出力回路１６の構成図である。

出力回路１６は、オペアンプ２１０、容量素子２２０、スイッチ２１４、入力端子群２００、容量型デジタル・アナログ変換回路（以下、ＣＤＡＣと呼ぶ。）２０２、容量回路２２２、及びゲイン調整容量用ラッチ２３０を備えている。

なお、全ての出力回路１６は同じ構成で、容量素子は帰還素子の一種である。

ＣＤＡＣ２０２は、複数のスイッチ２０４及び複数の容量素子２０６を含んで構成されている。

容量回路２２２は、複数のスイッチ２２４及び複数の容量素子２２６を含んで構成されている。

入力端子群２００は、デジタル信号を入力する複数の入力用の端子であり、ビット毎に存在する。

ＣＤＡＣ２０２は、所定のビット毎にそれぞれの入力スイッチ２０４と容量素子２０６の一方の端子が直列に接続されており、直列に接続された入力スイッチ２０４と容量素子２０６が所定のビット数分、複数並列に接続されている。また、ＣＤＡＣ２０２は、それら容量素子２０６の他方の端子がＣＤＡＣ２０２の出力電圧であるアナログ信号（出力信号）を出力する第４の信号線２０８に全て接続されている。

さらに、オペアンプ２１０では、一方の入力に第４の信号線２０８が接続され、他方の入力に第５の信号線２１２が接続され、１つの出力部に一方の信号線１４が接続されている。

また、容量素子２２０の一端には、一方の信号線１４が接続されており、容量素子２２０の他端には、第４の信号線２０８が接続されており、第４の信号線２０８を介して、ＣＤＡＣ２０２の出力側及びオペアンプ２１０の一方の入力に帰還接続されている。

また、容量回路２２２は、スイッチ２２４と容量素子２２６とが直列にそれぞれ複数組が接続されている。

なお、ゲイン調整容量用ラッチ２３０には、スイッチ２２４のオン／オフを制御するための信号を出力するラッチ回路が、スイッチ２２４の数だけ存在する。いわゆる、ゲイン調整容量用ラッチ２３０に内蔵されている複数のラッチ回路は、複数のスイッチ２２４とそれぞれ１対１に対応しており、１つのラッチ回路からは１つのスイッチ２２４に接続されているので、第６の信号線２３２は、実際には、複数のスイッチ２２４の分だけ複数存在している。また、ゲイン調整容量用ラッチ２３０には、ゲイン調整容量用ラッチ２３０に内蔵されている複数のラッチ回路のオン／オフを制御するラッチ制御回路（図示省略）が含まれており、そのラッチ制御回路によって、第３の信号線４０を介して入力されてくる判定出力信号を複数のラッチ回路に保持させて、複数のスイッチ２２４を制御する。

以下、基本形態に係る駆動回路１０の出力回路１６の作用を説明する。

まず、出力回路（１）１６内のスイッチ２１４をオンにし、それ以外の出力回路（２）１６〜出力回路（ｎ＋１）１６内のスイッチ２１４を全てオフにする。

その際、スイッチ２１４の制御も、ゲイン調整容量用ラッチ２３０に内蔵されているラッチ制御回路によって制御されている。なお、ゲイン調整容量用ラッチ２３０には制御等（例えば、オフセットの量に応じた値）のデータを記憶する記憶部（例えば、ラッチ回路）も内蔵されている。

また、出力選択回路２０は、出力回路（２）１６を出力端子（１）１２に接続し、出力回路（３）１６を出力端子（２）１２に接続し、以下、同様に接続して、出力回路（ｎ＋１）１６を出力端子（ｎ）１２に接続する迄切り替えを行う。

この接続状態にて出力回路（１）１６のオフセットキャンセル動作が行われる。詳細には、まず、容量回路２２２内のスイッチ２２４が、ゲイン調整容量用ラッチ２３０により全てオフ状態に切り替えられた状態で、帰還容量である容量素子２２０によってゲインが定められているオペアンプ２１０が出力信号を出力する。その出力された出力信号は、一方の信号線１４及びスイッチ２１４を介し、他方の信号線１８を通って、判定回路３０に入力される。そして、判定回路３０に入力された出力信号は、コンパレータ３４に入力され、コンパレータ３４は、他方の信号線１８を介して送信されてくる出力信号に現れる電圧と、第１の信号線３２を介して送信されてくる信号に現れる基準電圧とを比較した差に応じて、出力信号を第２の信号線３６を介して、判定出力回路４２に出力する。そこで、判定出力回路４２は、入力された信号を基に、判定結果の判定出力信号を所定のタイミングで第３の信号線４０に出力する。

判定回路３０から出力される判定出力信号は、第３の信号線４０を介し、それぞれの出力回路１６に入力される。そして、判定出力信号が入力された出力回路（１）１６は、第３の信号線４０を介し、判定回路３０から出力される判定出力信号をゲイン調整容量用ラッチ２３０の記憶部に記憶させる。

そのとき、ゲイン調整容量用ラッチ２３０は、容量回路２２２のスイッチ２２４のいずれか１つをオンさせる。その状態における判定回路３０が、第３の信号線４０を介し、判定回路３０から出力される判定出力信号を再びゲイン調整容量用ラッチ２３０の記憶部に記憶させる。

これらの動作を順次繰り返して、ゲイン調整容量用ラッチ２３０は、容量回路２２２のスイッチ２２４のいずれか１つを順次オンさせてゆき、容量回路２２２の容量を１つずつ追加していく。

そして、その都度、判定回路３０は、他方の信号線１８を介して送信されてくる出力信号に現れる電圧と、第１の信号線３２を介して送信されてくる信号に現れる基準電圧とを比較して、その比較結果を判定出力信号として第３の信号線４０を介し、出力回路１６へフィードバックさせる動作を繰り返す。

そこで、判定回路３０で他方の信号線１８を介して送信されてくる出力信号に現れる電圧が、第１の信号線３２を介して送信されてくる信号に現れる基準電圧より低くなったとき、出力回路（１）１６のオフセットキャンセルが終了する。

そして、出力回路（１）１６のオフセットキャンセルが終了すると、出力回路（１）１６のスイッチ２１４がオフし、次に出力回路（２）１６のスイッチ２１４がオンする。それと共に、出力選択回路（１）２０は、出力回路（２）１６と出力端子（１）１２に接続する。この接続状態により出力回路（２）１６のオフセットキャンセル動作が上述のようにして行われる。

こうして出力回路１６のそれぞれの出力回路１６にてオフセットキャンセルが行われ、出力回路（ｎ＋１）１６までオフセットキャンセル動作が終了すると、また再び、出力回路１６のオフセットキャンセル動作が繰り返される。

また、以上のラッチ回路、オフセットキャンセル動作、及び出力回路１６を切り替えてオフセットキャンセルを行う制御はゲイン調整容量用ラッチ２３０のラッチ制御回路で制御される。

なお、上述のようにして行われるオフセットキャンセル動作が行われていないタイミングで出力回路１６がいくつか存在する場合、オフセットキャンセル動作が行われていないそれぞれの出力回路１６では、ＣＤＡＣ２０２により、入力端子群２００に入力される所定ビット数あるデジタル信号（入力信号）をアナログ信号（出力信号）に変換する。その後、そのアナログ信号が第４の信号線２０８を介し、オペアンプ２１０の一方の入力に入力され、オペアンプ２１０の他方の入力に第５の信号線２１２を介して入力された基準電圧を基に、入力されたアナログ信号に対する増幅が容量素子２２０及び容量回路２２２に蓄積された容量に応じて並行して行われる。

図３は、基本形態に係る駆動回路１０内の図２の出力回路１６の変形例である。

出力回路１６では、差動トランジスタであって、対となっている第１のＮ型電界効果トランジスタ（以下、第１のＮＭＯＳトランジスタと呼ぶ）３０２、及び第２のＮ型電界効果トランジスタ（以下、第２のＮＭＯＳトランジスタと呼ぶ）３０４を含むオペアンプが形成されている。

また、出力回路１６では、カレントミラー回路であって、対となっている第１のＰ型電界効果トランジスタ（以下、第１のＰＭＯＳトランジスタと呼ぶ）３３０、及び第２のＰ型電界効果トランジスタ（以下、第２のＰＭＯＳトランジスタと呼ぶ）３３２を含むオペアンプが形成されている。

さらに、出力回路１６では、出力回路１６は、抵抗素子ＲＡ１、ＲＡ２、ＲＡ３、ＲＡ４、…（総称して抵抗素子ＲＡ系と呼ぶ）、抵抗素子ＲＢ１、ＲＢ２、ＲＢ３、ＲＢ４、…（総称して抵抗素子ＲＢ系と呼ぶ）、スイッチ３１０、２１４、及びラッチ回路３４０で構成されている。なお、抵抗素子はすべて帰還素子の一種であり、ラッチ回路３４０は、図２のゲイン調整容量用ラッチ２３０と同じ構成である。

また、出力回路１６は、第３のＰ型電界効果トランジスタ（以下、第３のＰＭＯＳトランジスタと呼ぶ）３３８、第３のＮ型電界効果トランジスタ（以下、第３のＮＭＯＳトランジスタと呼ぶ）３５０、第４のＮ型電界効果トランジスタ（以下、第４のＮＭＯＳトランジスタと呼ぶ）３５２で構成されている。

また、出力回路１６では、第１のＮＭＯＳトランジスタ３０２とノード３０６との間には抵抗素子ＲＡ１が接続され、第２のＮＭＯＳトランジスタ３０４とノード３０６との間には抵抗素子ＲＢ１が接続されている。

さらに、出力回路１６では、第１のＮＭＯＳトランジスタ３０２とノード３０６との間には、複数組の抵抗素子ＲＡ２、ＲＡ３、ＲＡ４、…とスイッチ３１０（抵抗素子とスイッチがそれぞれ１つずつ直列に接続されている）が、それぞれ並列に接続されている。同様に、第２のＮＭＯＳトランジスタ３０４とノード３０６との間には、複数組の抵抗素子ＲＢ２、ＲＢ３、ＲＢ４、…とスイッチ３１０（抵抗素子とスイッチがそれぞれ１つずつ直列に接続されている）が、それぞれ並列に接続されている。

また、出力回路１６では、第１のＮＭＯＳトランジスタ３０２、第２のＮＭＯＳトランジスタ３０４の各ドレインは、第１のＰ型電界効果トランジスタ（以下、第１のＰＭＯＳトランジスタと呼ぶ）３３０、及び第２のＰ型電界効果トランジスタ（以下、第２のＰＭＯＳトランジスタと呼ぶ）３３２を介して第１の接続線３３４に接続されている。

さらに、出力回路１６では、第１のＮＭＯＳトランジスタ３０２と第１のＰＭＯＳトランジスタ３３０の第２の接続点３３６は、第３のＰ型電界効果トランジスタ（以下、第３のＰＭＯＳトランジスタと呼ぶ）３３８のゲートに接続されている。

また、出力回路１６では、第３のＰＭＯＳトランジスタ３３８のドレインは、第２のＮＭＯＳトランジスタ３０４のゲートに接続されるとともに、出力回路１６の出力として一方の信号線１４と接続されている。この一方の信号線１４はスイッチ２１４に接続されており、スイッチ２１４の他方の信号線１８が判定回路３０に接続されている。

さらに、出力回路１６では、複数の抵抗素子ＲＡ２、ＲＡ３、ＲＡ４、…と、複数の抵抗素子ＲＢ２、ＲＢ３、ＲＢ４、…とにそれぞれ接続されたスイッチ３１０は、ラッチ回路３４０の出力側と第１０の信号線３４２を介して接続されている。

以下、基本形態に係る図３の出力回路１６の作用を説明する。

まず、第１段目に配置される出力回路（１）１６は、その内部のスイッチ２１４をオンして、それ以外の出力回路（２）１６〜出力回路（ｎ＋１）１６内のスイッチ２１４をすべてオフにする。また、出力選択回路２０は、基本形態と同様に、出力回路（２）１６を出力端子（１）１２に接続し、以下、同様に接続して、出力回路（ｎ＋１）１６を出力端子（ｎ）１２に接続する迄切り替えを行う。

その際のスイッチ２１４の制御も、ラッチ回路３４０に内蔵されているラッチ制御回路によって制御されている。なお、ラッチ制御回路の制御は、図２の基本形態に係るラッチ制御回路と同様の動作を行う。また、ラッチ回路３４０は、抵抗素子ＲＡ２、ＲＡ３、ＲＡ４、…及び抵抗素子ＲＢ２、ＲＢ３、ＲＢ４、…に接続されたスイッチ３１０のオン／オフを制御する。さらに、図２のゲイン調整容量用ラッチ２３０と同様にラッチ回路３４０には制御等のデータを記憶する記憶部も内蔵されている。

第１の接続線３３４には電源電圧（以下、ＶＤＤと呼ぶ）が供給されている。
また、ノード３０６に接続された第３のＮＭＯＳトランジスタ３５０と、第３のＰＭＯＳトランジスタ３３８のドレインに接続された第４のＮＭＯＳトランジスタ３５２とは、それぞれのゲートに第１１の信号線３５４を介し、バイアス電圧がかけられて電流源が形成されている。

この状態で出力回路（１）１６のオフセットキャンセル動作を行われる。詳細には、まず、抵抗素子ＲＡ２、ＲＡ３、ＲＡ４、…に接続されたそれぞれスイッチ３１０をすべてオン状態にして、抵抗素子ＲＢ２、ＲＢ３、ＲＢ４、…にそれぞれ接続されたスイッチ３１０をすべてオフ状態にする。

そして、この状態にて出力回路（１）１６の出力を行う。詳細には、抵抗素子ＲＢ１によってゲインが定められている図３の出力回路（１）１６が出力信号を出力する。

なお、この出力回路１６はオペアンプに置き換えられることもでき、ＩＮＰＵＴである一方の入力は第１２の信号線３２０、基準電圧を示す他方の入力はＮＭＯＳトランジスタ３０４のゲート部分、及び出力は一方の信号線１４又は他方の信号線１８を介して出力される。

第１のＮＭＯＳトランジスタ３０２が接続された抵抗素子ＲＡ２、ＲＡ３、ＲＡ４、…の合成抵抗は、第２のＮＭＯＳトランジスタ３０４が接続された抵抗素子ＲＢ１と並列に接続されているので、抵抗素子ＲＢ１よりも、抵抗素子ＲＡ２、ＲＡ３、ＲＡ４、…の合成抵抗は小さい。

ここで、第１のＮＭＯＳトランジスタ３０２及び第２のＮＭＯＳトランジスタ３０４に同じだけの電流が流れたときに、第２のＮＭＯＳトランジスタ３０４のソースとノード３０６との間の電圧は、第１のＮＭＯＳトランジスタ３０２のソースとノード３０６との間の電圧より大きくなる。

従って、第１のＮＭＯＳトランジスタ３０２及び第２のＮＭＯＳトランジスタ３０４のゲート電圧がそれぞれ同じであるオフセット無しの状態であるとすると、出力回路１６の出力電圧は、入力（ＩＮＰＵＴ）である第１２の信号線３２０への入力電圧よりも高い状態にて安定する。

この状態で、判定回路３０に入力された出力信号は、コンパレータ３４に入力される。また、コンパレータ３４は、スイッチ２１４及び他方の信号線１８を介して送信されてくる出力信号に現れる電圧と、第１の信号線３２を介して送信されてくる信号に現れる基準電圧とを比較する。

さらに、比較回路３０は、比較した差に応じて、出力信号を第２の信号線３６を介して、判定出力回路４２に出力する。そして、第１の信号線３２を介して入力される基準電圧よりも、スイッチ２１４及び他方の信号線１８を介し、出力信号として現れる電圧が高かった場合には、判定出力回路４２からその判定結果の判定出力信号を所定のタイミングで第３の信号線４０に出力する。第３の信号線４０を介して出力される判定出力信号は、各出力回路１６に供給されて、第１番目の出力回路（１）１６のラッチ回路３４０の記憶部は、第３の信号線４０を介して出力される判定出力信号を記憶する。

次に、抵抗素子ＲＡ２をオフ状態に制御して、出力回路１６の出力電圧を少しだけ低下させた状態にて、上記と同様に判定動作が行われる。抵抗素子ＲＡ２のオフ状態による判定動作を終了すると、次は抵抗素子ＲＡ系に接続されたスイッチ３１０のスイッチをすべてオフさせたら、次に抵抗素子ＲＢ２、ＲＢ３、…と抵抗素子ＲＢ系の抵抗素子を順次オン状態にする。この間、出力回路１６の出力電圧は徐々に低下してゆき、オペアンプのオフセット分と併せて、入力（ＩＮＰＵＴ）である第１２の信号線３２０への入力電圧と、一方の信号線１４から出力される出力電圧とが等しくなったところで出力回路（１）１６におけるオフセットキャンセル動作が終了される。

出力回路（１）１６におけるオフセットキャンセル動作が終了すると、その内部のスイッチ２１４がオフ状態に切り替えられ、次いで次段の出力回路（２）１６内に備えられるスイッチ２１４がオン状態に切り替えられる。なお、この切り替え時には、出力回路（１）１６のラッチ回路３４０に内蔵されている記憶部を基に、複数のラッチ回路のオン／オフを制御するラッチ制御回路によって、オフセットキャンセル動作が終了すると、その内部のスイッチ２１４がオフ状態に切り替えられる。また、次いで次段の出力回路（２）１６内に備えられるスイッチ２１４が、出力回路（２）１６に内蔵されているラッチ回路３４０の記憶部を基に、複数のラッチ回路のオン／オフを制御するラッチ制御回路によって、オン状態に切り替えられる動作も制御する。

これとともに、出力選択回路２０の切り替え動作も第１実施形態と同様に行われ、出力回路（１）１６の出力は出力端子（１）１２に接続される。その後、次段以降の出力回路（２）１６〜出力回路（ｎ＋１）１６におけるオフセットキャンセル動作が順次行われて、出力回路（ｎ＋１）１６のオフセットキャンセル動作が終了すると、再度、出力回路（１）１６からオフセットキャンセル動作を繰り返す。

また、以上のラッチ回路、オフセットキャンセル動作、及び出力回路１６を順次切り替えてオフセットキャンセルを行う制御はラッチ回路３４０のラッチ制御回路で制御される。

図４は、第１実施形態に係る第１の駆動回路４００の構成図である。

第１の駆動回路４００は基板上に設置されており、第１のＩＣ４１０、電子部品（図示省略）、及び第１のＩＣ４１０以外のＩＣチップ（図示省略）等で構成されている。

第１のＩＣ４１０は、第１のパッド４１２、第２のパッド４１４、第３のパッド４１６、信号分割回路４３８、第１の基準出力回路４２４、出力回路（１）４２８〜出力回路（ｎ＋１）４２８（総称して出力回路４２８と呼ぶ）、出力選択回路（１）４２０〜出力選択回路（ｎ）４２０（総称して出力選択回路４２０と呼ぶ）、出力端子（１）４２２〜出力端子（ｎ）４２２（総称して出力端子４２２と呼ぶ）、及び判定回路４３０で構成されている。

第１の基準出力回路４２４は、オペアンプ４２６、及び抵抗素子及び容量素子等の電子部品等の組み合せで構成される帰還素子を含めて構成されている。

また、判定回路４３０は、コンパレータ４３４を内蔵して構成されている。

なお、出力端子４２２は、第１のＩＣ４１０の出力用のパッドである。

また、出力回路４２８は、図２や図３の出力回路１６と同じ構成である。

第７の信号線８００は第３のパッド４１６を介して信号分割回路４３８に接続されている。第３のパッド４１６を介して信号分割回路４３８に接続された第７の信号線８００は、ノード４１６（０）及び分割信号線４５６（０）を介し、第１の基準出力回路４２４に接続されている。また、第３のパッド４１６を介して信号分割回路４３８に接続された第７の信号線８００は、ノード４１６（１）及び分割信号線４５６（１）を介し、出力回路（１）４２８に接続されている。以降も、同様に、第７の信号線８００は、ノード４１６（ｎ＋１）及び分割信号線４５６（ｎ＋１）を介し、出力回路（ｎ＋１）４２８に接続されていく迄接続されていく。

第８の信号線８１０は第２のパッド４１４、第１３の信号線４５４、及びノード４１４（０）を介して第１の基準出力回路４２４に接続されている。また、第８の信号線８１０は第２のパッド４１４、第１３の信号線４５４、及びノード４１４（１）を介して出力回路（１）４２８に接続されている。以降も、同様に、第８の信号線８１０は第２のパッド４１４、第１３の信号線４５４、及びノード４１４（ｎ＋１）を介して出力回路（ｎ＋１）４２８に接続されていく迄接続されていく。

第９の信号線８２０はパッド４１２と接続されている。

第１の基準出力回路４２４の出力部は、ノード４５８及び第１４の信号線４４２を介してパッド４１２に接続されている。また、第１の基準出力回路４２４の出力部は、ノード４５８を介して判定回路４３０に接続されている。

判定回路４３０では、判定回路４３０のコンパレータ４３４の入力側に、第１６の信号線４１８と、第１４の信号線４４２が接続された判定回路４３０のコンパレータ４３４が、コンパレータ４３４の出力側の第１７の信号線４４０を介して複数の出力回路４２８に接続されている。

出力回路４２８は、第１６の信号線４１８を介して判定回路４３０に接続されており、第１５の信号線４４４を介して出力選択回路４２０に接続されている。

そして、複数の出力選択回路４２０は、複数の出力端子４２２とそれぞれ１対１で接続されている。

以下、第１実施形態に係る第１の駆動回路４００の第１のＩＣ４１０の作用を説明する。

なお、第１のＩＣ４１０は、表示装置（例えば、ＬＣＤ等）を駆動するための複数の駆動ＩＣの１つである。

出力回路４２８に図２の出力回路１６を採用する場合を説明する。

第７の信号線８００を介して外部からＧＭＡ信号を送信されており、第３のパッド４１６を介してＧＭＡ信号が信号分割回路４３８へ入力され、第１の基準出力回路４２４に対応したアナログ信号がノード４１６（０）を介し、分割信号線４５６（０）を通り、第１の基準出力回路４２４に入力される。なお、信号分割回路４３８では、第３のパッド４１６を介して入力されるＧＭＡ信号を抵抗素子で分割し、それぞれの出力回路（１）４２８〜出力回路（ｎ＋１）４２８に対応したアナログ信号をノード４１６（１）、４１６（２）、…及び分割信号線４５６（１）、４５６（２）、…を介して入力させる。

また、第８の信号線８１０を介して外部から基準信号としてＤＣ電圧であるＶＯＰ信号を送信し、第２のパッド４１４及びノード４１４（０）を介してＶＯＰ信号が第１の基準出力回路４２４に入力される。以降、第２のパッド４１４を介して入力されるＶＯＰ信号は、ぞれぞれの出力回路（１）４２８〜出力回路（ｎ＋１）４２８にノード４１４（１）、４１４（２）、…を介して入力させる。なお、ＶＯＰ信号は比較用の基準電圧であり、２．５Ｖ程度の電圧である。

そこで、第１の基準出力回路４２４は、信号分割回路４３８を介して入力されるＧＭＡ信号と、第８の信号線８１０及び第２のパッド４１４を介して外部から入力される基準信号であるＶＯＰ信号が入力され、内蔵されているオペアンプ４２６により、ゲインが決定し、オフセットキャンセルのための基準電圧を表すＲＥＦＩＯ信号を生成する。なお、図４の場合、ＲＥＦＩＯ信号を１単位とする。

さらに、第１の基準出力回路４２４から出力されたＲＥＦＩＯ信号は、ノード４５８を介して判定回路４３０に入力される。また、同時に、第１の基準出力回路４２４から出力されたＲＥＦＩＯ信号は、第１４の信号線４４２及び第１のパッド４１２を介して第９の信号線８２０を通り、外部へ送信される。なお、ＲＥＦＩＯ信号は、他のＩＣ等の基準信号として入力するための信号でもある。

また、出力回路４２８にもＶＯＰ信号、及びＧＭＡ信号から分割されたアナログ信号が入力され、出力回路４２８の内部では図２における出力回路１６の作用と同じ動作を行う。

複数の出力回路４２８内の１つのスイッチ２１４をオンにし、それ以外の残りの出力回路４２８のスイッチ２１４を全てオフにする。

その際、スイッチ２１４の制御も、ゲイン調整容量用ラッチ２３０に内蔵されているラッチ制御回路及び記憶部によって制御されている。

出力回路４２８は、第１５の信号線４４４を介して出力選択回路４２０へ出力信号を出力している。また、同時に、出力回路４２８は、第１６の信号線４１８を介し判定回路４３０へ出力信号を出力している。

出力選択回路４２０では、互いに隣接する２つの出力回路４２８から、第１５の信号線４４４を介して送信される出力信号のいずれか一方を選択する。そして、出力選択回路４２０が選択した出力信号を、その出力選択回路４２０に対応する出力端子４２２に送信する。

判定回路４３０では、コンパレータ４３４によって比較した結果を第１７の信号線４４０を介して比較した結果の信号である判定出力信号を出力回路４２８へ送信することにより、信号をフィードバックさせる。

詳細には、コンパレータ４３４は、出力回路４２８によって第１６の信号線４１８から入力された出力信号と、第１４の信号線４４２から入力される基準電圧と比較し、比較結果の信号（出力電圧）を示す判定出力信号を生成し、所定のタイミングにて第１７の信号線４４０を介し、その判定出力信号を複数の出力回路４２８へ送信する。そこでは、判定結果である判定出力信号を複数の出力回路４２８へ帰還させ、判定出力信号を基に、再度、出力回路４２８から第１６の信号線４１８を介して出力信号を出力する帰還回路が形成されているので信号がフィードバックされる。

この状態にて複数の出力回路４２８の１つのオフセットキャンセル動作が行われ、順次、オフセットキャンセル動作が終了次第、出力回路４２８にて次々にオフセットキャンセルが行われ、出力回路（ｎ＋１）４２８までオフセットキャンセル動作が終了すると、また再び、出力回路４２８のオフセットキャンセル動作が繰り返される。

なお、上述のようにして行われるオフセットキャンセル動作が行われていないタイミングで出力回路４２８がいくつか存在する場合も、図２における出力回路１６と同様の動作が行われる。

従って、容量素子や抵抗素子等の帰還素子が増幅器主構部の外部に接続された場合でも容易にオフセットをキャンセルすることができ、かつ、オフセットキャンセル動作と、通常信号出力動作を同時進行することができる。具体的には、第１の駆動回路４００では、複数の出力回路４２８が通常の出力動作を行いながら、例えば、ＬＣＤを駆動させる駆動信号の出力動作を行いながらオフセットキャンセルを順次行うことができる。また、オフセットキャンセルを行うことにより、全出力端子４２２にて均一な出力電圧を得ることができる。さらに、ゲイン調整用の容量素子２２６の容量刻みをより細やかにすることによりオフセットの精度をより高め、全出力端子４２２にてより均一な出力電圧を得ることができる。

また、複数の出力回路４２８に内蔵されているオペアンプの平均出力オフセットの差をなくすことができる。所謂、全部の出力回路４２８に内蔵されているオペアンプに対し、同一の第１の基準出力回路４２４から出力される基準電圧のＲＥＦＩＯ信号を使用することによりオフセットキャンセルを行うため、複数の出力回路４２８間それぞれの相対オフセットは発生しない。

さらに、オフセットの補正範囲に限りがあるため、第１の基準出力回路４２４の出力する基準電圧が出力回路４２８に内蔵されているオペアンプの出力電圧に比べて大きくずれると補正範囲から外れてしまい、出力回路４２８のオペアンプのオフセットがキャンセルされずに残さなくすることができる。所謂、第１の基準出力回路４２４に内蔵されているオペアンプと複数の出力回路４２８を同じ工程で製造し、同じ構造にすることによって、同じ出力電圧が期待できるため、第１の基準出力回路４２４が出力する基準電圧ずれに起因するオフセットキャンセル機能不全は起こらない。

なお、複数の出力回路４２８は、複数の出力選択回路４２０よりも１つだけでなく、２つ以上多く備えてもよい。

さらに、出力回路４２８に図３の出力回路１６を採用する場合も出力回路４２８に図２の出力回路１６を採用した場合と同様に、図２の出力回路１６の説明部分を図３の出力回路１６の動作部分に変更することで説明することができる。

従って、容量素子や抵抗素子等の帰還素子が増幅器主構部の外部に接続された場合でも容易にオフセットをキャンセルすることができ、かつ、オフセットキャンセル動作と、通常信号出力動作を同時進行することができる。

例えば、ＬＣＤ駆動ドライバで使用されるボルテージフォロアタイプのオフセットに対しても、容量素子を使用することなくオフセットをキャンセルすることができる。また、コンパレータ４３４の精度を増し、抵抗素子ＲＡ系及び抵抗素子ＲＢ系の抵抗素子の刻みをより細かい幅に設定することにより、精度の高いオフセットキャンセルを行うことができる。さらに、本発明のオフセットキャンセル動作は、その動作中に信号出力を行うことができる。

また、複数の出力回路４２８に内蔵されているオペアンプの平均出力オフセットの差をなくすことができる。

さらに、オフセットの補正範囲に限りがあるため、第１の基準出力回路４２４の出力する基準電圧が出力回路４２８に内蔵されているオペアンプの出力電圧に比べて大きくずれると補正範囲から外れてしまい、出力回路４２８のオペアンプのオフセットがキャンセルされずに残さなくすることができる。

図５は、第２実施形態に係る第２の駆動回路５００の構成図である。

第２の駆動回路５００は基板上に設置されており、第２のＩＣ５１０、電子部品（図示省略）、及び第１のＩＣ４１０以外のＩＣチップ（図示省略）等で構成されている。

第２のＩＣ５１０は、図４の第１のＩＣ４１０の構成に、第４のパッド５１２、第５のパッド５１４、第６のパッド５１６、及び第２の基準出力回路５３４が追加されて構成されている。

追加された第２の基準出力回路５３４は、第１の基準出力回路４２４と同じ構成をしており、オペアンプ５３６、及び抵抗素子及び容量素子等の電子部品等の組み合せで構成される帰還素子を含めて構成されている。

図５の第２実施形態の接続関係は、図４の第１実施形態の接続関係と同じだが、第１のＩＣ４１０の構成に追加されている第４のパッド５１２、第５のパッド５１４、第６のパッド５１６、及び第２の基準出力回路５３４の接続が追加されている。

追加された接続関係は以下に示す。

第７の信号線８００は、第６のパッドに接続されており、第６のパッドは信号分割回路４３８（ノード５１６（０）を通る）及び分割信号線５５６を介して第２の基準出力回路５３４に接続されている。

また、第８の信号線８１０は、第５のパッド５１４に接続されており、第５のパッド５１４は第１９の信号線５５４を介して第２の基準出力回路５３４に接続されている。

さらに、第２の基準出力回路５３４のオペアンプ５３６の入力側には、分割信号線５５６及び第１９の信号線５５４が接続され、第２の基準出力回路５３４のオペアンプ５３６の出力側に第２０の信号線５４２が接続されている。また、第２０の信号線５４２は第４のパッド５１２に接続され、第４のパッド５１２は第９の信号線８２０に接続されている。

以上が追加された接続関係であり、第２の基準出力回路５３４が追加接続されただけである。

以下、第２実施形態に係る第２の駆動回路５００の第２のＩＣ５１０の作用を説明する。

なお、第１のＩＣ４１０と同様に、第２のＩＣ５１０は、表示装置を駆動するための複数の駆動ＩＣの１つである。

出力回路４２８に図２の出力回路１６を採用する場合を説明する。

第１の基準出力回路４２４から出力されているオフセットキャンセル用の基準出力信号であるＲＥＦＩＯ信号が、第２の基準出力回路５３４からも出力されており、第２の基準出力回路５３４が第２のＩＣ５１０の両端に設置されている点に第１実施形態と第２実施形態の違いがある。

第７の信号線８００から送信されてくるＧＭＡ信号を信号分割回路４３８で第２の基準出力回路５３４（又は第１の基準出力回路４２４）に対応するように抵抗素子によりＧＭＡ信号を分割してアナログ信号を信号分割回路４３８のノード５１６（０）から出力させる。そして、第２の基準出力回路５３４では、信号分割回路４３８のノード５１６（０）及び分割信号線５５６を介してアナログ信号が入力され、第８の信号線８１０及び第５のパッド５１４を介して外部からの基準信号であるＶＯＰ信号が入力され、内蔵されているオペアンプ５３６により、ゲインが決定し、オフセットキャンセルのための基準電圧を表すＲＥＦＩＯ信号を生成する。

また、第１の基準出力回路４２４から出力されているＲＥＦＩＯ信号と、第２の基準出力回路５３４からも出力されているＲＥＦＩＯ信号とは、第９の信号線８２０を介して接続されてショートしている。なお、図５の場合もＲＥＦＩＯ信号を１単位とし、複数単位のＲＥＦＩＯ信号が存在しているが、全てショートしている。

そのため、第１の基準出力回路４２４から出力されているＲＥＦＩＯ信号と、第２の基準出力回路５３４からも出力されているＲＥＦＩＯ信号とは、距離的に離れているために引き起こる信号の特性に差もずれも全くなくなるため、安定した基準信号を各出力回路４２８に供給することができる。

所謂、第２のＩＣ５１０を製造する上で、誤差による特性の違いが、第２のＩＣ５１０上で距離が離れることによって引き起こることをなくすことができる。

図７は、図５の第２実施形態に係る第２のＩＣのレイアウト７００の構成図である。

そこで、図７では、図５の第２実施形態に係る第２のＩＣ５１０を実際に製造した場合のレイアウト７００の詳細図を示す。

図７には実際の基準となるオペアンプのレイアウト配置の例を示している。

レイアウト７００は、複数の出力回路のセルの集合体である複数の出力回路セル７１０、７２０で構成されている。

複数の出力回路セル７１０は、基準出力回路セル７１０Ａ、７１０Ｂ、及び複数の出力回路セル７１０Ｃで構成されており、複数の出力回路セル７２０は、基準出力回路セル７２０Ａ、７２０Ｂ、及び複数の出力回路セル７２０Ｃで構成されている。

実際にＩＣ化する際、図７に示されているように、各セルが並列に並べられて設置されており、各配線などは図示されてはいないが、それぞれの各セルの内部外部にアルミ配線や銅配線などで配線されて、各々のセルが接続されている。

レイアウト７００では、図示されているように、基準出力回路セル７１０Ａ、７１０Ｂで複数の出力回路セル７１０Ｃが挟むように配置されており、同様に、基準出力回路セル７２０Ａ、７２０Ｂで複数の出力回路セル７２０Ｃが挟むように配置されている。

なお、基準出力回路セル７１０Ｂ、７２０Ａがなく、出力回路セル７１０Ｃ及び出力回路セル７２０Ｃがレイアウト７００の中央で接続され、基準出力回路セル７１０Ａ、７２０Ｂに挟まれて並列に配置されるような形態でもよい。

例えば、図５の第２のＩＣ５１０の中に、出力回路４２８が７２０チャンネル（以下、チャンネルはｃｈと記述する）分あるとする。

その場合、出力回路（１）４２８〜出力回路（３６０）４２８が複数ある出力回路セルの集合体である出力回路セル７１０Ｃとなり、第１の基準出力回路４２４を示す基準出力回路セル７１０Ａとなり、第１の基準出力回路４２４の対となる基準出力回路を示す基準出力回路セル７１０Ｂとなる。また、出力回路（３６１）４２８〜出力回路（７２０）４２８が複数ある出力回路セルの集合体である出力回路セル７２０Ｃとなり、第２の基準出力回路５３４を示す基準出力回路セル７２０Ａとなり、第２の基準出力回路５３４の対となる基準出力回路を示す基準出力回路セル７２０Ｂとなる。さらに、基準出力回路セル７１０Ａ、７１０Ｂ、７２０Ａ、７２０Ｂのそれぞれの出力は全部ショートするように配線されており、出力回路セル７１０Ｃ、７２０Ｃの基準信号を入力する側に接続される。

以上のように基準出力回路セル７１０Ａ、７１０Ｂ、７２０Ａ、７２０Ｂ、及び出力回路セル７１０Ｃ、７２０Ｃを配置することにより、最短でそれぞれを接続でき、距離的な特性の変化を極力抑えることができる。

また、基準出力回路セル７１０Ａ、７１０Ｂ、７２０Ａ、７２０Ｂのそれぞれの出力は全部ショートするように配線され、距離による特性の変化をなくすようにしている。そのため、基準出力回路セル７１０Ａ、７１０Ｂ、７２０Ａ、７２０Ｂのそれぞれの出力は、出力回路セル７１０Ｃ、７２０Ｃの基準信号を入力する側に接続されるため、出力回路セル７１０Ｃ、７２０Ｃのオフセットを相対的にキャンセルすることができる。

さらに、ＩＣチップの小型化も可能になり、同じ構成のものを並べて製造することができるので、オフセット以外の距離的な要因による特性のばらつきも抑えることができる。

なお、第４のパッド５１２、第５のパッド５１４、第６のパッド５１６、及び第２の基準出力回路５３４のような基準出力回路を別に複数設置してもよい。

図６は、第３実施形態に係る第３の駆動回路６００の構成図である。

第３の駆動回路６００は、第３のＩＣ６１０及び第４のＩＣ６０２で構成されている。

第３のＩＣ６１０の構成は、第１のＩＣ４１０の構成と同じである。

なお、第３のＩＣ６１０の構成は、第２のＩＣ５１０の構成と同じであってもよい。

第４のＩＣ６０２の構成は、第３のＩＣ６１０の構成や第１のＩＣ４１０の構成と基本的に同じであるが、第３のＩＣ６１０のノード４５８の部分と第１の基準出力回路４２４との間にスイッチ６５８が存在している。このスイッチ６５８は常時オフ状態である。言い換えると、第３のＩＣ６１０は、図示しないが、スイッチ６５８と同様のスイッチを有し、常時オン状態となるように接続されている。なお、図６の場合、ＩＣチップを１単位として複数のＩＣチップが存在している。

詳細には、第４のＩＣ６０２は、第７のパッド６１２、第８のパッド６１４、第９のパッド６１６、信号分割回路６３８、第３の基準出力回路６２４、出力回路（１）６２８〜出力回路（ｎ＋１）６２８（総称して出力回路６２８と呼ぶ）、出力選択回路（１）６２０〜出力選択回路（ｎ）６２０（総称して出力選択回路６２０と呼ぶ）、出力端子（１）６２２〜出力端子（ｎ）６２２（総称して出力端子６２２と呼ぶ）、スイッチ６５８、及び判定回路６３０で構成されている。

第３の基準出力回路６２４は、オペアンプ６２６を含んで構成されている。

判定回路６３０は、コンパレータ６３４を含んで構成されている。

また、出力回路６２８は、図２又は図３の出力回路１６と同じ構成である。詳細には、図４や図５と同様に、図６の出力回路６２８は、図２又は図３の出力回路１６がＩＣチップ化しており、小型化（微細化）されている。

さらに、出力選択回路６２０も図１の出力選択回路２０と同じ構成である。詳細には、図６の出力選択回路６２０は、図１の出力選択回路２０がＩＣチップ化しており、小型化（微細化）されている。

また、出力端子６２２も図１の出力端子１２と同じ構成である。詳細には、図６の出力端子６２２の詳細は、図１の出力端子１２がＩＣチップ化しており、出力端子６２２は全てパッドとなって、小型化（微細化）されている。

さらに、判定回路６３０も図１の判定回路３０と同じ構成である。詳細には、図６の判定回路６３０は、図１の判定回路３０がＩＣチップ化しており、小型化（微細化）されている。

第７の信号線８００は第９のパッド６１６を介して信号分割回路６３８に接続されている。第９のパッド６１６を介して信号分割回路６３８に接続された第７の信号線８００は、ノード６１６（０）及び分割信号線６５６（０）を介し、第３の基準出力回路６２４に接続されている。また、以降も同様に，第３のパッド６１６を介して信号分割回路６３８に接続された第７の信号線８００は、ノード６１６（１）、６１６（２）、…及び分割信号線６５６（１）、分割信号線６５６（１）、…を介し、出力回路（１）６２８、出力回路（２）６２８、…に接続されている。

第８の信号線８１０は第８のパッド６１４、第２１の信号線６５４、及びノード６１４（０）を介して第３の基準出力回路６２４に接続されている。また、以降、同様に、第８の信号線８１０は第８のパッド６１４、第２１の信号線６５４、及びノード６１４（１）、ノード６１４（２）、…を介して出力回路（１）６２８、出力回路（２）６２８、…に接続されている。

第３の基準出力回路６２４の出力部は、常時オープン状態のスイッチ６５８に接続されている。また、第３の基準出力回路６２４の出力部は、スイッチ６５８を介して判定回路６３０に接続されている。

判定回路６３０の一方の入力側には、第９の信号線８２０、第７のパッド６１２、及び第２４の信号線６４２を介して接続されている。

判定回路６３０では、コンパレータ６３４の入力側には、第２４の信号線６４２と、第２３の信号線６１８が接続された判定回路６３０のコンパレータ６３４が接続され、コンパレータ６３４の出力側には、第２５の信号線６４０を介して複数の出力回路６２８に接続されている。

出力回路６２８は、第２２の信号線６４４を介して、出力選択回路６２０に接続されており、第２３の信号線６１８を介して、判定回路６３０の他方の入力側に接続されている。なお、出力回路６２８それぞれから出力されている第２３の信号線６１８は、１つの配線として全てショートしている。

詳細には、出力回路（１）６２８は、第２２の信号線６４４を介し、出力選択回路（１）６２０に接続されており、出力回路（ｎ＋１）６２８は、第２２の信号線６４４を介し、出力選択回路（ｎ）６２０に接続されている。また、出力回路（２）６２８〜出力回路（ｎ）６２８は、第２２の信号線６４４を介し、出力選択回路（１）６２０〜出力選択回路（ｎ）６２０の中の互いに隣接している２つの出力選択回路６２０に接続されている。

出力選択回路６２０は、出力端子６２２と１対１で接続されている。

以下、図６の第３実施形態の第３のＩＣ６１０及び第４のＩＣ６０２の作用を説明する。

なお、第３のＩＣ６１０及び第４のＩＣ６０２は、表示装置を駆動するための駆動ＩＣである。

第３のＩＣ６１０の動作は、図４の第１のＩＣ４１０又は図５の第２のＩＣ５１０の動作と同様であるが、第３のＩＣ６１０は、図示しないが、スイッチ６５８と同様のスイッチ（スイッチ手段）を有し、常時オン状態となっている。なお、図示しないが、第３のＩＣ６１０には、常時オン状態のスイッチを制御する信号が入力される第１０のパッドが存在し、第１０のパッドからスイッチが常時オン状態になるように制御する信号が入力されている。

第４のＩＣ６０２の動作は、基本的に、図４の第１のＩＣ４１０又は図５の第２のＩＣ５１０の動作と同様であるが、第３の基準出力回路６２４と判定回路６３０との間にはスイッチ６５８（常時オープン）があり、接続されていないので第３の基準出力回路６２４が生成した信号は判定回路６３０に伝わらない。

なお、スイッチは、初段に接続されるＩＣ（例えば、第３のＩＣ６１０）である場合には、オンし、２段目以降に接続されるＩＣ（例えば、第４のＩＣ６０２）の場合にはオフする。

外部から供給されるＶＯＰ信号は、図４、図５、及び図６の信号分割回路４３８と同じように第４のＩＣ６０２に入力される。詳細には、ＶＯＰ信号は、第８のパッド６１４及びノード６１４（０）、６１４（１）、６１４（２）、…を介し、第３の基準出力回路６２４及び複数の出力回路６２８に入力される。

信号分割回路６３８は、図４、図５、及び図６の信号分割回路４３８と同じ動作をしており、ノード６１６（０）、ノード６１６（１）、ノード６１６（２）…で第９のパッド６１６を介して入力されてきた複数のＧＭＡ信号を抵抗素子で分割する。また、第３の基準出力回路６２４及びそれぞれの出力回路６２８に対応して分割されたアナログ信号は、第３の基準出力回路６２４及びそれぞれの出力回路６２８に入力される。

第３のＩＣ６１０の第１の基準出力回路４２４が生成したＲＥＦＩＯ信号は、ノード４５８及び第１４の信号線４４２を通り、第３のＩＣ６１０から第９の信号線８２０を介して出力される。なお、図示しないスイッチと判定回路４３０とを接続するノード４５８と接続された第１のパッド４１２（第１２のパッド）を介し、ＲＥＦＩＯ信号は出力されると言ってもよい。

第３のＩＣ６１０には、第１の基準出力回路４２４と判定回路４３０との間には第４のＩＣ６０２のスイッチ６５８のようなスイッチはなく、第１４の信号線４４２及びノード４５８を介して接続されているため、第１の基準出力回路４２４が生成したＲＥＦＩＯ信号は判定回路４３０の基準信号入力側に直接入力される。

また、第３のＩＣ６１０が生成したＲＥＦＩＯ信号は第７のパッド６１２及び第２４の信号線６４２を介して判定回路６３０の入力側に入力され、直接第４のＩＣ６０２の判定回路６３０の基準信号入力側に入力される。

なお、第１の基準出力回路４２４が生成したＲＥＦＩＯ信号と、図５の第２の基準出力回路５３４が生成したＲＥＦＩＯ信号とはショートしてもよい。また、スイッチ６５８は、信号が入らないようにダイオードにしてもよいし、配線接続をせずに完全にオープンした状態にしてもよい。

そこで、判定回路６３０では、コンパレータ６３４によって比較した結果を第２５の信号線６４０を介し、比較した結果の信号である判定出力信号を出力回路６２８へ送信することにより、信号をフィードバックさせる。

詳細には、コンパレータ６３４は、出力回路６２８によって第２３の信号線６１８から入力された信号と、第２４の信号線６４２から入力される基準電圧と比較し、比較結果を示す判定出力信号を生成し、所定のタイミングにて第２５の信号線６４０を介し、その判定出力信号を複数の出力回路６２８へ送信する。そこでは、判定結果である判定出力信号を複数の出力回路６２８へ帰還させ、判定出力信号を基に、再度、出力回路６２８から第２３の信号線６１８を介して出力信号を出力する帰還回路が形成される。

所謂、ＲＥＦＩＯ信号を生成するＩＣチップは１つあり、その１つのＩＣチップが生成したＲＥＦＩＯ信号を他の複数のＩＣチップが共有して使う。例えば、第３の駆動回路６００が、第３のＩＣ６１０や第４のＩＣ６０２等２０個のＩＣチップを持っており、ＬＣＤの駆動回路として構成されていた場合、第３のＩＣ６１０が生成したＲＥＦＩＯ信号を第４のＩＣ６０２の判定回路６３０のコンパレータ６３４のＲＥＦＩＯ信号（基準信号）として使用するように、他の１９個のＩＣチップが１９個各々のコンパレータのＲＥＦＩＯ信号として使用する。

また、出力選択回路６２０は、互いに隣接する２つの出力回路６２０から、第２２の信号線６４４を介して、送信される出力信号のいずれか一方を選択する。そして、出力選択回路６２０が選択した出力信号を、その出力選択回路６２０に１対１に対応する出力端子６２２に送信する。

さらに、出力選択回路６２０には、出力回路６２８の第２２の信号線６４４から送信されてくる出力信号を受信する。

そして、動作時、例えば、表示装置の表示データ出力数に応じた出力回路４２８、６２８等は、表示データに応じた出力を表示装置に出力し、残りの出力回路４２８、６２８等のうち少なくとも１つは、出力回路４２８、６２８等の出力と基準電圧を比較し、出力回路のオフセット量に応じた値を出力回路に内蔵されている記憶部に記憶し、順次出力回路のオフセットをキャンセルする。

なお、複数の出力回路６２８は、複数の出力選択回路６２０よりも１つだけでなく、２つ以上多く備えることもできるので、その場合は、複数の出力選択回路６２０は、対応する出力回路６２８を変更して選択するとよい。また、複数の出力端子６２２は、第１のＩＣ４１０のパッドとなり、例えば、液晶表示パネル等が接続される。さらに、コストダウン、製造の簡易化、設計の容易化等のためにＩＣチップは同じ構成、製造工程、生産過程において製造、生産される。また、１つのＩＣチップの中で、図５のように複数の基準出力信号を出力できるように構成してもよい。

簡単に説明すると、以下のように説明もできる。

まず、第３のＩＣ６１０の動作について説明する。

出力期間になると基準アンプはＤＣ電圧であるＶＯＰ信号とＧＭＡ信号を受けてＲＥＦＩＯ信号を生成する。

最初は、出力回路（１）４２８（Ｃｈ１としてもよく、以降、出力回路（２）４２８はＣｈ２、…のようにしていってもよい）の出力を判定回路４３０のコンパレータ４３４に入力し、ＲＥＦＩＯ信号と比較、判定する。その結果によりＣｈ１の出力を調整し、また出力をコンパレータにて比較、判定する。これをＣｈ１のオフセットがなくなるまで繰り返すと、次にＣｈ２、Ｃｈ３、…と他の出力の調整を行う。第３のＩＣ６１０以外のＩＣチップでは、ＲＥＦＩＯ信号は第３のＩＣ６１０で生成されたものをそのままコンパレータに入力してオフセットキャンセルを行う。

なお、複数個のチップを同時に使用するＬＣＤドライバではチップ間の平均出力オフセットの差が重要な特性になってくるのでオフセットキャンセルを行う。

以上のように、第１実施形態及び第２実施形態によれば、１チップもしくは全チップで同一の基準電圧である基準出力信号のＲＥＦＩＯ信号を使用してオフセットキャンセルを行うため、チップ間の相対オフセットは発生しない。

また、第１の基準出力回路４２４のオペアンプ４２６（基準オペアンプ）を出力回路４２８のオペアンプ（出力オペアンプ）と同じ構造にすることで、出力オペアンプとオペアンプ自体のオフセット分を除いて同じ出力電圧を出力させることが期待できる。そのため、基準となる信号である電圧のずれに起因するオフセットキャンセル機能不全は起こらない。

図５に示されるようにオペアンプを含む複数の出力回路４２８の両端に、基準となるオペアンプを含む第１の基準出力回路４２４や第２の基準出力回路５３４を配することでＩＣチップ上での場所依存によるオフセットが左右で相殺することができる。

また、図５の第１の基準出力回路４２４のオペアンプ４２６及び第２の基準出力回路５３４のオペアンプ５３６の少なくとも一方の出力信号をショートして使用することで、図５の第１の基準出力回路４２４のオペアンプ４２６及び第２の基準出力回路５３４のオペアンプ５３６の少なくとも一方の基準となるオペアンプ自体のオフセットは低減され、ドライバビリティ（駆動能力）も十分得られるようになる。

従って、図５に図示している第１の基準出力回路４２４のオペアンプ４２６及び第２の基準出力回路５３４のオペアンプ５３６の少なくとも一方から出力される基準電圧によって出力電圧の精度が決まり、チップ間の基準電圧の電位差がそのままＩＣチップ間の平均出力オフセットの差となって出力されないようにすることができる。

簡単に表現すると、基準電圧のチップ間の相対的精度における製造上の出力電圧のばらつき（誤差）、所謂、相対的なオフセットを抑えることができる。

また、オフセットの補正範囲に限りがあるため、図５の第１の基準出力回路４２４のオペアンプ４２６及び第２の基準出力回路５３４のオペアンプ５３６の少なくとも一方から出力される基準電圧が、それぞれのオペアンプ４２６、５３６に比べて大きくずれると、オフセットの補正範囲の限界から外れてしまい、ＩＣチップ間のオフセットがキャンセルされずに残ってしまう。

従って、図７のように製造上、同じように製造、生産するためにオフセット以外の出力電圧のずれ（ばらつき）も抑えることができ、コストダウン、生産の簡単化、設計の容易化も図ることができる。

また、各ＩＣチップの基準電圧を共有化することにより、１つ以上の複数の基準電圧生成部から他のチップに接続され、基準電圧が統一（同一化）されるのでオフセットをキャンセルすることができる。

さらに、図５の第１の基準出力回路４２４のオペアンプ４２６及び第２の基準出力回路５３４のオペアンプ５３６の少なくとも一方を用いて、その出力をショートさせることにより、ＩＣチップの内外すべてにおいて、それぞれの特性の違いを相殺することができる。

なお、図６の基準となるオペアンプは第３のＩＣ６１０にのみ動作させていたが、全ＩＣチップの基準となるオペアンプを全て動作させてその出力をショートさせて、オフセットキャンセルのための基準信号とすることも可能である。または、その中から基準となるオペアンプを備えた第３のＩＣ６１０を含んだＩＣチップのいくつかをピックアップして、そのピックアップしたオペアンプを動作させてその出力をショートさせてオフセットキャンセルさせることも可能である。さらに、常時オフのスイッチ６５８が含まれている第４のＩＣ６０２のようなＩＣチップのスイッチはコントロールすることができて、オン／オフの切り替えが可能な状態にすることもできてもよい。

基本形態に係る液晶ドライバ回路である駆動回路の全体の概略構成図である。 基本形態に係る駆動回路内の出力回路の構成図である。 基本形態に係る駆動回路内の図２の出力回路の変形例である。 第１実施形態に係る第１の駆動回路の構成図である。 第２実施形態に係る第２の駆動回路の構成図である。 第３実施形態に係る第３の駆動回路の構成図である。 図５の第２実施形態に係る第２のＩＣのレイアウトの構成図である。

符号の説明

１６ 出力回路（１）〜出力回路（ｎ＋１）（出力回路）
２０ 出力選択回路（１）〜出力選択回路（ｎ）（選択手段）
３０ 判定回路（比較手段）
２１０ オペアンプ（増幅器）
２２０、２２６ 容量素子（帰還素子）
２２２ 容量回路（帰還素子）
２３０ ゲイン調整用ラッチ（記憶部、記憶手段、オフセットキャンセル手段）
３４０ ラッチ回路（記憶部、記憶手段、オフセットキャンセル手段）
ＲＡ１、ＲＡ２、ＲＡ３、ＲＡ４ 抵抗素子（帰還素子）
ＲＢ１、ＲＢ２、ＲＢ３、ＲＢ４ 抵抗素子（帰還素子）
４２０ 出力選択回路（１）〜出力選択回路（ｎ）（選択手段）
４２４ 第１の基準出力回路（基準電圧生成部）
４２６ オペアンプ（増幅器）
４２８ 出力回路（１）〜出力回路（ｎ＋１）（出力回路）
４３０ 判定回路（比較手段）
５３４ 第２の基準出力回路（基準電圧生成部）
５３６ オペアンプ（増幅器）
６２４ 第３の基準出力回路（基準電圧生成部）
６２６ オペアンプ（増幅器）
６２８ 出力回路（１）〜出力回路（ｎ＋１）（出力回路）
６３０ 判定回路（比較手段）
６５８ スイッチ（スイッチ手段）

Claims (9)

1. 表示装置を駆動させるための信号をオフセットキャンセルして出力し、かつ個数が前記表示装置の駆動に用いられる信号数よりも多い複数の出力回路と、
   前記複数の出力回路で共有され、かつ前記出力回路と同じ工程で製造され前記出力回路と同じ構造からなり各出力回路のオフセットキャンセルに用いる基準電圧を生成する基準電圧生成部と、
   前記複数の出力回路で共有され、かつ前記出力回路の出力と前記基準電圧生成部で生成された基準電圧とを比較し、当該出力回路のオフセット量に応じた値を当該出力回路に出力する比較回路とを有し、
   動作時には、前記信号数に応じた前記出力回路は、表示データに応じた出力を前記表示装置に出力し、残りの前記出力回路のうち少なくとも１つは、前記比較回路の出力に基づくオフセットキャンセルを行い、
   前記基準電圧生成部の出力端は、当該基準電圧生成部、前記出力回路、前記選択手段、及び前記比較回路を含むＩＣのパッドに接続されている
   ことを特徴とするオフセットキャンセル装置。
2. 複数の前記ＩＣの各基準電圧生成部の出力端を、それぞれの前記ＩＣの前記パッドを介して接続した
   ことを特徴とする請求項１記載のオフセットキャンセル装置。
3. 複数のそれぞれの前記ＩＣは、前記基準電圧生成部の出力端と前記比較回路の入力端との間を接続または遮断するスイッチ手段を備え、
   それぞれの前記ＩＣの基準電圧生成部の出力端は前記スイッチ手段を介して前記パッドに接続され、それぞれの前記ＩＣの比較回路の入力端子は、それぞれの前記ＩＣの前記パッドを介して接続され、
   それぞれの前記ＩＣに備えられた前記スイッチ手段により、前記ＩＣの基準電圧生成部のいずれか１つで生成された基準電圧を、全てのＩＣの前記比較回路の入力端に入力する
   ことを特徴とする請求項１記載のオフセットキャンセル装置。
4. 複数のそれぞれの前記ＩＣは、各出力回路を挟んで２つの前記基準電圧生成部を備え、それぞれの前記基準電圧生成部の出力端子を、前記パッドを介して接続してショートさせ、いずれか一方の前記基準電圧生成部の出力端を前記比較回路に接続する
   ことを特徴とする請求項１から請求項３のいずれか１項に記載のオフセットキャンセル装置。
5. 前記出力回路は、ゲイン調整するための帰還素子を含み、入力信号と外部からの基準信号とに基づいて所定の出力信号を出力する複数の増幅器を備え、
   前記表示装置の駆動に必要な複数の前記出力回路を選択する選択手段を備え、
   前記比較回路は、前記選択手段により選択されなかった出力回路の出力と前記基準電圧生成部で生成された基準電圧とを比較し、
   前記選択手段により選択されなかった出力回路は、前記比較回路から出力された前記オフセット量を基に、前記ゲイン調整量を補正し、前記増幅器のオフセットをキャンセルする
   ことを特徴とする請求項１から請求項４のいずれか１項に記載のオフセットキャンセル装置。
6. 前記出力回路は、
   前記帰還素子数の増減数又は設定数を記憶する記憶手段を備え、
   前記比較回路の比較結果に基づいて、前記記憶手段から増減数又は設定数を読み出し、当該読み出した増減数又は設定数に基づいてゲイン調整量を決定することを特徴とする請求項５記載のオフセットキャンセル装置。
7. 前記出力回路は、前記増幅器の出力信号が適正となるまで前記帰還素子数の増減を繰り返すことを特徴とする請求項６記載のオフセットキャンセル装置。
8. 表示装置を駆動するＩＣチップであって、請求項１から請求項７のいずれか１項に記載のオフセットキャンセル装置を備えたことを特徴とするＩＣチップ。
9. 表示装置を駆動する駆動ＩＣであって、請求項１から請求項７のいずれか１項に記載のオフセットキャンセル装置を備えたことを特徴とする駆動ＩＣ。

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