JP4453605B2 - バッファ回路 - Google Patents
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Description
以下、本発明の第1の実施形態について図1ないし図4を参照しながら説明する。
図1は、バッファ回路の構成を示している。このバッファ回路1は、例えばA/Dコンバータの入力側に設けられるもので、CMOSプロセスを用いたICとして構成されている。このバッファ回路1は、入力端子2(第1端子に相当)から入力した入力電圧Vinに等しい電圧を、出力端子3(第2端子に相当)から出力電圧Voutとして出力するユニティゲインバッファである。
バッファ回路1は、電荷設定動作モードとバッファ動作モードの2つの動作モードを有している。図2(a)、(b)は、それぞれ電荷設定動作モード、バッファ動作モードにおけるバッファ回路1の接続状態を示している。図中、コンデンサの記号で示すCin1、Cin2は、それぞれオペアンプ4の非反転入力端子、反転入力端子の入力寄生容量を表しており、電圧源の記号で示すVosは、オペアンプ4のオフセット電圧を表している。従って、図2ではx点、y点がそれぞれオペアンプ4の非反転入力端子、反転入力端子となっている。また、図2(a)に示すように仮想ショートが成立している。以下、各動作モードについて説明する。
この電荷設定動作モードは、オペアンプ4のバイアス点を設定するため、シフト電圧に応じた電荷とオペアンプ4のオフセット電圧Vosに応じた電荷とをコンデンサC1、C2に蓄積する動作モードである。図1に示すスイッチ回路SW1、SW2、SW3はオン、スイッチ回路SW4はオフとなっており、オペアンプ4の非反転入力端子xにバイアス電圧Vrefが与えられている。オペアンプ4は、反転入力端子yと出力端子とが接続されてボルテージフォロアとして動作する。
Q1=C1(Vref−Vin1)+Cin1・Vref …(1)
オペアンプ4は入力電圧がVrefのユニティゲインバッファとして動作するが、オペアンプ4の差動対のミスマッチに起因するオフセットが存在するため、オペアンプ4の出力電圧Voutは次の(2)式のようになる。
Vout=Vref+Vos …(2)
Q2=C2(Vref+Vos−Vin1)+Cin2(Vref+Vos) …(3)
このように、電荷設定動作モードの期間においては、コンデンサC1にはシフト電圧(Vref−Vin1)が保存され、コンデンサC2にはシフト電圧(Vref+Vos−Vin1)が保存される。
このバッファ動作モードは、実際に入力電圧Vinを入力し、それに等しい電圧Voutを出力する動作モードである。スイッチ回路SW1、SW2、SW3はオフ、スイッチ回路SW4はオンとなっており、バイアス電圧生成回路5はオペアンプ4の非反転入力端子xから切り離され、オペアンプ4の反転入力端子yと出力端子との間にコンデンサC2が接続されている。電荷設定動作モードからバッファ動作モードへの移行に際し、コンデンサC1、C2の電荷は保存される。
Q1=C1(Vx−Vin)+Cin1・Vx …(4)
Vx=(C1/(C1+Cin1))・(Vin−Vin1)+Vref …(5)
Q2=C2(Vy−Vout)+Cin2・Vy …(6)
Vy=(C2/(C2+Cin2))・(Vout−Vin1)+Vref+Vos …(7)
Vout=A・ΔV=A(Vx−(Vy−Vos))
=(α/(1/A+β))Vin+((β−α)/(1/A+β))Vin1
…(8)
ただし、α=C1/(C1+Cin1)、β=C2/(C2+Cin2)
Vx=Vin−Vin1+Vref …(9)
Vy=Vin−Vin1+Vref+Vos …(10)
すなわち、オペアンプ4の入力電圧Vx、Vyは、バイアス電圧Vrefにバッファ回路1への入力電圧変化分Vin−Vin1が加算された電圧とほぼ等しくなる。
図5は、本発明の第2の実施形態であるバッファ回路の構成を示しており、図1と同一構成部分には同一符号を付している。このバッファ回路6は、1よりも大きいゲインを持っている。出力端子3とグランドとの間には、抵抗R1とR2の直列回路からなる分圧回路7が接続されている。スイッチ回路SW4の一端は、スイッチ回路SW1とコンデンサC2との接続ノードに接続され、他端は、抵抗R1とR2との接続ノードN(分圧出力点に相当)に接続されている。
Vout=((R1+R2)/R2)・Vin …(11)
図7は、本発明の第3の実施形態であるバッファ回路の構成を示しており、図1と同一構成部分には同一符号を付している。このバッファ回路8は、図1に示したバッファ回路1に対し、スイッチ回路SW3に替えて、オペアンプ4の非反転入力端子とバイアス電圧生成回路5との間にスイッチ回路SW5(第5スイッチ、切換回路に相当)を備えている。
図8は、本発明の第4の実施形態であるバッファ回路の構成を示しており、図1と同一構成部分には同一符号を付している。このバッファ回路9は、ユニティゲインバッファである。入力端子2とオペアンプ4の非反転入力端子との間にはコンデンサC1(第1コンデンサに相当)が接続されている。オペアンプ4は、反転入力端子と出力端子とが接続されたボルテージフォロアの形態を有しており、オペアンプ4の出力端子とバッファ回路9の出力端子3との間にはコンデンサC2(第2コンデンサに相当)が接続されている。
電荷設定動作モードにおいて、スイッチ回路SW6、SW7はオンしており、オペアンプ4の非反転入力端子xにバイアス電圧Vrefが与えられる。このとき、コンデンサC1と入力寄生容量Cin1に蓄積される電荷Q1、コンデンサC2と入力寄生容量Cin2に蓄積される電荷Q2は、それぞれ上述した(1)式、(3)式に示したようになる。
なお、本発明は上記し且つ図面に示す各実施形態に限定されるものではなく、例えば以下のように変形または拡張が可能である。
上述したバッファ回路1、8、9はユニティゲインバッファであるが、第2の実施形態に示す構成または周知の回路構成を組み合わせてゲインを1からずらしてもよい。
第2の実施形態に対しても、第3の実施形態と同様にスイッチ回路SW3に替えてスイッチ回路SW5を設けてもよい。
バイアス電圧Vrefは、必ずしもオペアンプ4の同相入力電圧範囲の中央値に等しくなくてもよい。
Claims (9)
- 第1端子への入力電圧に応じた電圧を第2端子から出力するバッファ回路において、
出力端子が前記第2端子に接続されたオペアンプと、
所定のバイアス電圧を生成するバイアス電圧生成回路と、
電荷設定動作状態において前記バイアス電圧と前記第1端子への入力電圧との差電圧に応じた電荷が蓄積され、バッファ動作状態において前記電荷を保持したまま前記第1端子と前記オペアンプの非反転入力端子との間に接続される第1コンデンサと、
前記電荷設定動作状態において前記バイアス電圧と前記第1端子への入力電圧との差電圧に応じた電荷が蓄積され、前記バッファ動作状態において前記電荷を保持したまま前記オペアンプの反転入力端子と出力端子との間に接続される第2コンデンサと、
前記電荷設定動作状態と前記バッファ動作状態に対応して前記第1端子、第2端子、オペアンプ、バイアス電圧生成回路、第1コンデンサおよび第2コンデンサの接続状態の切り換えを行う切換回路とを備えていることを特徴とするバッファ回路。 - 前記第1コンデンサは、前記第1端子と前記オペアンプの非反転入力端子との間に接続されており、
前記第2コンデンサの一端は、前記オペアンプの反転入力端子に接続されており、
前記切換回路は、前記第1端子と前記第2コンデンサの他端との間に接続された第1スイッチと、前記オペアンプの非反転入力端子と前記バイアス電圧生成回路との間に接続された第2スイッチと、前記オペアンプの反転入力端子と出力端子との間に接続された第3スイッチと、前記第2コンデンサの他端と前記オペアンプの出力端子との間に接続された第4スイッチとを備え、前記電荷設定動作状態において前記第1スイッチないし第3スイッチがオン、第4スイッチがオフとなり、前記バッファ動作状態において前記第1スイッチないし第3スイッチがオフ、第4スイッチがオンとなるように構成されていることを特徴とする請求項1記載のバッファ回路。 - 第1端子への入力電圧に応じた電圧を第2端子から出力するバッファ回路において、
出力端子が前記第2端子に接続されたオペアンプと、
所定のバイアス電圧を生成するバイアス電圧生成回路と、
前記第2端子の電圧を分圧して出力する分圧回路と、
電荷設定動作状態において前記バイアス電圧と前記第1端子への入力電圧との差電圧に応じた電荷が蓄積され、バッファ動作状態において前記電荷を保持したまま前記第1端子と前記オペアンプの非反転入力端子との間に接続される第1コンデンサと、
前記電荷設定動作状態において前記バイアス電圧と前記第1端子への入力電圧との差電圧に応じた電荷が蓄積され、前記バッファ動作状態において前記電荷を保持したまま前記オペアンプの反転入力端子と前記分圧回路の分圧出力点との間に接続される第2コンデンサと、
前記電荷設定動作状態と前記バッファ動作状態に対応して前記第1端子、第2端子、分圧出力点、オペアンプ、バイアス電圧生成回路、第1コンデンサおよび第2コンデンサの接続状態の切り換えを行う切換回路とを備えていることを特徴とするバッファ回路。 - 前記第1コンデンサは、前記第1端子と前記オペアンプの非反転入力端子との間に接続されており、
前記第2コンデンサの一端は、前記オペアンプの反転入力端子に接続されており、
前記切換回路は、前記第1端子と前記第2コンデンサの他端との間に接続された第1スイッチと、前記オペアンプの非反転入力端子と前記バイアス電圧生成回路との間に接続された第2スイッチと、前記オペアンプの反転入力端子と出力端子との間に接続された第3スイッチと、前記第2コンデンサの他端と前記分圧回路の分圧出力点との間に接続された第4スイッチとを備え、前記電荷設定動作状態において前記第1スイッチないし第3スイッチがオン、第4スイッチがオフとなり、前記バッファ動作状態において前記第1スイッチないし第3スイッチがオフ、第4スイッチがオンとなるように構成されていることを特徴とする請求項3記載のバッファ回路。 - 前記第3スイッチに替えて、前記オペアンプの反転入力端子と前記バイアス電圧生成回路との間に第5スイッチを設けたことを特徴とする請求項2または4記載のバッファ回路。
- 第1端子への入力電圧に応じた電圧を第2端子から出力するバッファ回路において、
反転入力端子と出力端子が接続されたオペアンプと、
所定のバイアス電圧を生成するバイアス電圧生成回路と、
電荷設定動作状態において前記バイアス電圧と前記第1端子への入力電圧との差電圧に応じた電荷が蓄積され、バッファ動作状態において前記電荷を保持したまま前記第1端子と前記オペアンプの非反転入力端子との間に接続される第1コンデンサと、
前記電荷設定動作状態において前記バイアス電圧と前記第1端子への入力電圧との差電圧に応じた電荷が蓄積され、前記バッファ動作状態において前記電荷を保持したまま前記オペアンプの出力端子と前記第2端子との間に接続される第2コンデンサと、
前記電荷設定動作状態と前記バッファ動作状態に対応して前記第1端子、第2端子、オペアンプ、バイアス電圧生成回路、第1コンデンサおよび第2コンデンサの接続状態の切り換えを行う切換回路とを備えていることを特徴とするバッファ回路。 - 前記第1コンデンサは、前記第1端子と前記オペアンプの非反転入力端子との間に接続されており、
前記第2コンデンサは、前記オペアンプの出力端子と前記第2端子との間に接続されており、
前記切換回路は、前記オペアンプの非反転入力端子と前記バイアス電圧生成回路との間に接続された第1スイッチと、前記第1端子と前記第2端子との間に接続された第2スイッチとを備え、これら第1スイッチと第2スイッチは、前記電荷設定動作状態においてオンとなり、前記バッファ動作状態においてオフとなるように構成されていることを特徴とする請求項6記載のバッファ回路。 - 前記バイアス電圧生成回路は、前記オペアンプの同相入力電圧範囲の中央値にほぼ等しいバイアス電圧を生成することを特徴とする請求項1ないし7の何れかに記載のバッファ回路。
- 前記第1端子への入力電圧の変化幅が所定のしきい値以下の場合には、前記バッファ動作状態に先立って少なくとも1回前記電荷設定動作状態に移行し、
前記第1端子への入力電圧の変化幅が前記しきい値よりも大きい場合には、前記バッファ動作状態において前記入力電圧の変化幅が前記しきい値を超える前に一旦前記電荷設定動作状態に移行することを特徴とする請求項1ないし8の何れかに記載のバッファ回路。
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