KR100845478B1

KR100845478B1 - 연산 증폭기 및 그 오프셋 캔슬 회로

Info

Publication number: KR100845478B1
Application number: KR1020000075394A
Authority: KR
Inventors: 고쿠분마사토시; 우도신야; 야마가타세이지; 츠치야치카라
Original assignee: 후지쯔 가부시끼가이샤
Priority date: 2000-04-07
Filing date: 2000-12-12
Publication date: 2008-07-10
Also published as: KR20010090703A; TW561687B; JP2001292041A; US6448836B2; US20020008562A1

Abstract

본 발명은 연산 증폭기의 게이트 면적을 크게 하지 않고 연산 증폭기의 오프셋을 억제할 수 있도록 하는 것이다.

연산 증폭기부(1)에 의해 증폭되는 오프셋을 포함한 전압을 축적하고, 축적된 전압에 기초하여 상기 연산 증폭기부(1)의 전압값을 피드백 제어하는 콘덴서(C1)와, 상기 콘덴서(C1)로의 전압의 축적 및 상기 콘덴서(C1)에 축적된 전압값에 기초하는 피드백 제어의 동작을 전환하기 위한 스위칭 소자(SW1∼SW3)를 구비하며, 이 콘덴서(C1)와 스위칭 소자(SW1∼SW3)를 이용하여 연산 증폭기부(1)의 오프셋을 캔슬하도록 함으로써 연산 증폭기부(1)의 트랜지스터(M1∼M4)의 게이트 면적을 크게 하지 않고 연산 증폭기부(1)의 오프셋을 고정밀도로 캔슬할 수 있도록 한다.

Description

연산 증폭기 및 그 오프셋 캔슬 회로{OPERATIONAL AMPLIFIER AND ITS OFFSET CANCEL CIRCUIT}

도 1은 제1 실시 형태에 의한 연산 증폭기 및 그 오프셋 캔슬 회로의 구성을 도시하는 회로도.

도 2는 제1 실시 형태에 의한 오프셋 캔슬 회로의 동작을 설명하기 위한 타이밍 차트.

도 3은 도 1 중에 점선 부분으로 도시한 부분의 다른 접속예를 도시하는 도면.

도 4는 제2 실시 형태에 의한 연산 증폭기 및 그 오프셋 캔슬 회로의 구성을 도시하는 회로도.

도 5는 LCD 소스 드라이버의 일부 구성예를 도시하는 도면.

도 6은 제3 실시 형태에 의한 연산 증폭기 및 그 오프셋 캔슬 회로의 구성을 도시하는 회로도.

도 7은 제3 실시 형태에 의한 오프셋 캔슬 회로의 동작을 설명하기 위한 타이밍 차트.

도 8은 제4 실시 형태에 의한 연산 증폭기 및 그 오프셋 캔슬 회로의 구성을 도시하는 회로도.

도 9는 제5 실시 형태에 의한 연산 증폭기 및 그 오프셋 캔슬 회로의 구성을 도시하는 회로도.

도 10은 제6 실시 형태에 의한 연산 증폭기 및 그 오프셋 캔슬 회로의 구성을 도시하는 회로도.

도 11은 파형 정형 회로의 일 구성예를 도시하는 도면.

도 12는 파형 정형 회로의 다른 구성예를 도시하는 도면.

도 13은 파형 정형 회로의 또 다른 구성예를 도시하는 도면.

도 14는 제7 실시 형태에 의한 연산 증폭기 및 그 오프셋 캔슬 회로의 구성을 도시하는 회로도.

도 15는 제8 실시 형태에 의한 연산 증폭기 및 그 오프셋 캔슬 회로의 구성을 도시하는 회로도.

도 16은 LCD 소스 드라이버의 일부 구성예를 도시하는 도면.

도 17은 종래의 연산 증폭기의 구성을 도시한 도면.

<도면의 주요 부분에 대한 부호의 설명>

1 : 연산 증폭기부

2 : 제1 전류(current) 미러부

3 : 제1 차동 입력부

4 : 제2 차동 입력부

5 : 제2 전류 미러부

6 : 제3 차동 입력부

7 : 제3 전류 미러부

8 : 제4 전류 미러부

9 : 제4 차동 입력부

11 : H측 연산 증폭기

12 : L측 연산 증폭기

13 : 출력 전환부

14 : 액정 패널

20 : 파형 정형 회로

21, 22, 23, 24, 29, 30 : 인버터

25, 26, 27, 28 : MOS 트랜지스터

30, 40 : 연산 증폭기부

C1 : 제1 콘덴서

C2 : 제2 콘덴서

SW1 : 제1 스위치

SW2 : 제2 스위치

SW3 : 제3 스위치

SW4 : 제4 스위치

SW5 : 제5 스위치

SW6 : 제6 스위치

SW7 : 제7 스위치

본 발명은 연산 증폭기 및 그 오프셋 캔슬 회로에 관한 것으로, 특히, 동일 칩 내에 복수의 연산 증폭기 출력을 갖는 액정 표시 장치(LCD)의 소스 드라이버(IC)에 이용하기 적합한 것이다.

액정 표시 장치(LCD)가 구비하는 액정 패널은 1화소가 적, 청, 녹의 3색으로 구성되고, 각 색깔이 예컨대 64 계조로 표시된다. 이 경우, 1화소 당 64×64×64≒26만 색깔의 표시가 가능해진다. LCD 소스 드라이버는 64 계조의 계조 전압을 각각의 3 색에 대해 생성하고 이들의 계조 전압을 공통 전극에 대하여 플러스 극성과 마이너스 극성의 2계통으로서 생성된다.

도 17은 종래의 연산 증폭기의 구성을 도시하는 회로도이다. 도 17에 도시하는 연산 증폭기는 한 쌍의 p채널 트랜지스터(M1, M2)로 이루어지는 전류 미러부와, 이 전류 미러부에 접속된 한 쌍의 n채널 트랜지스터(M3, M4)로 이루어지는 차동 입력부와, 정전류 회로로서 동작하는 2개의 n채널 트랜지스터(M9, M10)와, 출력단의 스위칭용으로서 동작하는 p채널 트랜지스터(M7)를 구비하고 있다.

상기 전류 미러부를 구성하는 2개의 p채널 트랜지스터(M1, M2)의 소스가 전원(VDD)에 접속되고, 드레인이 차동 입력부에 접속되어 있다. 상기 차동 입력부를 구성하는 2개의 n채널 트랜지스터(M3, M4) 중, n채널 트랜지스터(M3)의 게이트는 출력 단자에 접속되고, n채널 트랜지스터(M4)의 게이트는 입력 단자에 접속된다.

상기 차동 입력부에는 정전류 회로로서 동작하는 n채널 트랜지스터(M9)가 접속되어 있다. 이 n채널 트랜지스터(M9)의 게이트는 바이어스 전압원에 접속되고 소스는 접지(GND)에 접속되어 있다. 또 하나의 정전류 회로로서 동작하는 n채널 트랜지스터(M10)도 마찬가지로, 그 게이트가 바이어스 전압원에 접속되고 소스가 접지(GND)에 접속되어 있다. 이 n채널 트랜지스터(M10)의 드레인은 출력단의 p채널 트랜지스터(M7)의 드레인과 함께 출력 단자에 접속되어 있다.

전술한 LCD 소스 드라이버(IC)의 경우, 도 17과 같이 구성된 연산 증폭기가 복수 개 나열하여 배치되지만, 연산 증폭기는 제조 편차 등에 기인한 오프셋을 갖고 있고, 그 오프셋 양은 개개의 연산 증폭기마다 다르다. 그 때문에, 예컨대 원래는 동일한 전압값을 출력하여야 하는 복수의 인접하는 연산 증폭기 사이에서, 각각의 연산 증폭기가 갖는 오프셋에 의해서 출력 전압값에 차이가 생겨 버리는 일이 있다. 그리고, 이 출력 편차가 커지면 LCD의 표시 상 색깔 얼룩이 발생해 버린다. 따라서, 이러한 색깔 얼룩의 발생을 방지하기 위해서, 개개의 연산 증폭기가 갖는 오프셋을 억제하는 고안이 필요하게 된다.

종래, 연산 증폭기의 오프셋을 억제하는 수법으로서, 연산 증폭기를 구성하는 트랜지스터의 게이트 면적, 특히, 전류 미러부의 p채널 트랜지스터(M1, M2)와 차동 입력부의 n채널 트랜지스터(M3, M4)의 게이트 면적을 크게 함으로써 제조 편차가 상대적으로 작게 되어 연산 증폭기의 오프셋을 억제하도록 하고 있었다.

그러나, 연산 증폭기의 오프셋 양(△Vgs)과 트랜지스터의 게이트 면적(S) 사 이에는 △Vgs∝1/√S의 관계가 있고, 예컨대 오프셋 양을 반으로 줄이고 싶은 경우는, 트랜지스터의 게이트 면적을 4배나 크게 하여야 한다. 그 때문에, 이러한 종래의 방법에서 최근의 LCD의 고선명화(1 계조 당 전압 범위가 수 mV)를 실현하고자 하면, 연산 증폭기의 게이트 면적이 매우 커져 칩 면적이 커지고, 결과로서 비용 상승을 초래해 버린다고 하는 문제가 있었다.

본 발명은 이러한 문제를 해결하기 위해서 이루어진 것으로, 연산 증폭기의 게이트 면적을 크게 하지 않고 연산 증폭기의 오프셋을 억제할 수 있도록 하는 것을 목적으로 한다.

본 발명에 의한 연산 증폭기의 오프셋 캔슬 회로는 연산 증폭기부에 의해 증폭되는 오프셋을 포함한 전압을 축적하고, 축적된 전압에 기초하여 상기 연산 증폭기부의 전압값을 피드백 제어하는 콘덴서와, 상기 콘덴서로의 전압의 축적 및 상기 콘덴서에 축적된 전압값에 기초하는 피드백 제어의 동작을 전환하기 위한 스위칭 소자를 구비한 것을 특징으로 한다.

본 발명은 상기 기술 수단에 의해 이루어지기 때문에, 입력 단자에 전압이 입력되었을 때에 각 스위칭 소자가 적절하게 전환함으로써 콘덴서에 오프셋을 포함한 전압이 축적된다. 그 후, 각 스위칭 소자가 적절하게 전환함으로써, 콘덴서에 축적된 전압에 기초하여 연산 증폭기부의 게이트 전압이 동일값이 되도록 피드백이 제공됨으로써, 연산 증폭기부의 오프셋이 캔슬되게 된다. 이에 따라, 연산 증폭기부의 트랜지스터의 게이트 면적을 크게 하지 않고 연산 증폭기부의 오프셋을 캔슬하는 것이 가능해진다.

이하, 본 발명의 일실시 형태를 도면에 기초하여 설명한다.

(제1 실시 형태)

도 1은 제1 실시 형태에 의한 연산 증폭기 및 그 오프셋 캔슬 회로의 구성을 도시하는 회로도이다.

도 1에 있어서, 연산 증폭기부(1)는 도 17에 도시한 종래의 연산 증폭기와 마찬가지의 구성을 갖는 것으로, 한 쌍의 p채널 트랜지스터(M1, M2)로 이루어지는 전류 미러부(2)나, 한 쌍의 n채널 트랜지스터(M3, M4)로 이루어지는 제1 차동 입력부(3) 등을 구비하고 있다.

본 실시 형태에서는 이 연산 증폭기부(1)에 대하여, 상기 전류 미러부(2)에 접속된 한 쌍의 n채널 트랜지스터(M5, M6)로 이루어지는 제2 차동 입력부(4)와, 이 제2 차동 입력부(4)에 접속되어 정전류 회로로서 동작하는 n채널 트랜지스터(M8)와, 콘덴서(C1) 등의 콘덴서와, 3개의 스위칭 소자(SW1∼SW3)를 또 추가하고 있다.

상기 제2 차동 입력부(4)를 구성하는 n채널 트랜지스터(M5, M6)의 각 드레인은 연산 증폭기부(1) 내의 전류 미러부(2)를 구성하는 p채널 트랜지스터(M1, M2)의 각 드레인에 각각 접속되어 있다. 또한, n채널 트랜지스터(M6)의 게이트(제2 차동 입력부(4)의 ＋측 입력 게이트)는 입력 단자에 접속되고, n채널 트랜지스터(M5)의 게이트(제2 차동 입력부(4)의 －측 입력 게이트)는 제3 스위치(SW3)를 통해 출력 단자에 접속되고 있다.

상기 제2 차동 입력부(4)의 소스 측에 접속된 n채널 트랜지스터(M8)의 게이트는 바이어스 전압원에 접속되고, 소스는 접지(GND)에 접속되어 있다. 또한, 콘덴서(C1)는 제2 차동 입력부(4)를 구성하는 n채널 트랜지스터(M5)의 게이트와 접지(GND) 사이에 접속되어 있다.

제1 스위치(SW1)는 연산 증폭기부(1) 내의 제1 차동 입력부(3)를 구성하는 n채널 트랜지스터(M3)의 게이트(제1 차동 입력부(3)의 －측 입력 게이트)와, 상기 제1 차동 입력부(3)를 구성하는 n채널 트랜지스터(M4)의 게이트(제1 차동 입력부(3)의 ＋측 입력 게이트)에 접속된 입력 단자 사이에 접속되어 있다. 또한, 제2 스위치(SW2)는 연산 증폭기부(1) 내의 제1 차동 입력부(3)를 구성하는 n채널 트랜지스터(M3)의 게이트와 출력 단자 사이에 접속되어 있다. 또한, 제3 스위치(SW3)는 제2 차동 입력부(4)를 구성하는 n채널 트랜지스터(M5)의 게이트와 출력 단자 사이에 접속되어 있다.

이들 제1∼제3 스위치(SW1∼SW3)는, 예컨대, p채널 MOS 트랜지스터 및 n채널 MOS 트랜지스터를 포함한 전송 게이트에 의해 구성된다. 또는, p채널 MOS 트랜지스터만 또는 n채널 MOS 트랜지스터만의 전송 게이트에 의해 구성해도 좋다. 또한, 이후의 각 실시 형태에서 설명하는 스위칭 소자도 이와 마찬가지로 구성된다.

다음에, 상기한 바와 같이 구성한 오프셋 캔슬 회로의 동작에 관해서 설명한다. 도 2는 본 실시 형태에 의한 오프셋 캔슬 회로의 동작을 설명하기 위한 타이밍 차트이다. 도 2에 도시한 바와 같이, 제1 및 제3 스위치(SW1, SW3)는 서로 동일하 게 동작하고, 제2 스위치(SW2)는 이것과 서로 반대로 동작한다.

입력 단자에 전압이 입력되면, 우선 제1 및 제3 스위치(SW1, SW3)가 ON이 되고, 제2 스위치(SW2)가 OFF가 된다. 이에 따라, 제1 차동 입력부(3)를 구성하는 2개의 n채널 트랜지스터(M3, M4)에는 동일한 전압이 주어진다. 또한, 제2 차동 입력부(4)를 구성하는 n채널 트랜지스터(M6)의 게이트에는 입력 단자의 전압이 주어지고, n채널 트랜지스터(M5)의 게이트에는 출력 단자의 전압이 주어진다.

이에 따라, 제1 차동 입력부(3)는 동작하지 않고, 제2 차동 입력부(4)가 차동 증폭기로서 동작하는 것이 된다. 이 때, 도 2와 같이, 출력 단자의 전압은 입력 단자의 전압에 따라 시간과 함께 증폭되고 오프셋을 포함한 전압 값까지 상승한다. 또한, 이 도 2의 예에서는, n채널 트랜지스터(M5, M6)의 트랜지스터 자체의 오프셋 전압이 M5<M6이 되고 있고, 이 연산 증폭기는 기준의 설정 전압값보다도 큰 방향으로의 오프셋을 갖고 있다.

이와 같이 제2 차동 입력부(4)가 동작하고 있는 사이, 콘덴서(C1)는 오프셋분까지 포함하는 전압값에 의해서 충전된다. 이 때, 이상적으로는 전류 미러부(2)를 구성하는 p채널 트랜지스터(M1, M2)의 드레인 전압(V1, V2)이 V1=V2가 되는 것이지만, 연산 증폭기의 제조 편차 등에 의해서 각 트랜지스터(M1, M2, M3, M4)의 트랜지스터자체의 오프셋 전압의 비(M1:M2, M3:M4)가 어긋나 V1≠V2의 상태에서 회로는 안정된다. 이 다른 전압(V1, V2)의 값 및 입력 단자, 출력 단자의 전압값으로 n채널 트랜지스터(M5, M6)에 흐르는 전류가 결정된다. 여기까지의 기간을 이하에서는「차지(charge) 기간」이라고 부르기로 한다.

다음에, 회로가 안정되어 차지(charge) 기간이 종료한 후, 제1 및 제3 스위치(SW1, SW3)를 OFF로 전환함과 동시에, 제2 스위치(SW2)를 ON으로 전환한다. 이에 따라, 이번은 제1 차동 입력부(3)가 차동 증폭기로서 동작하고 제2 차동 입력부(4)의 n채널 트랜지스터(M5, M6)는 정전류 회로로서 동작하는 것이 된다.

이 때, 제3 스위치(SW3)가 OFF가 되어 있기 때문에, 콘덴서(C1)에 축적된 전압은 방전되지 않고서 유지된 채로의 상태가 된다. 따라서, 콘덴서(C1)에 축적된 전압으로 n채널 트랜지스터(M5)의 게이트 전압이 유지되기 때문에, n채널 트랜지스터(M5, M6)의 정전류 회로에 의해서 n채널 트랜지스터(M3, M4)의 게이트 전압이 동일값이 되도록 피드백이 되고, 도 2와 같이 오프셋이 캔슬되어 설정 전압값에 수렴한다. 이하에서는 이 기간을「캔슬 기간」이라고 부른다.

또한, 캔슬 기간이 종료하여 다음에 제1 및 제3 스위치(SW1, SW3)가 ON, 제2 스위치(SW2)가 OFF로 다시 전환되면, 그 때의 입력 단자, 출력 단자의 전압값에 따라 콘덴서(C1)에 다시 전압이 축적된다. 이 때, 전회 축적한 전압값보다도 큰 전압을 축적하는 경우에는 콘덴서(C1)에서 충전이 행해지고, 전회 축적한 전압값보다도 작은 전압을 축적하는 경우에는 콘덴서(C1)에서 방전이 행해진다.

전술한 바와 같이, 제1 실시 형태에서는, 제2 차동 입력부(4)와, 콘덴서(C1)와, 스위치(SW1∼SW3)를 연산 증폭기부(1)에 대하여 추가하고 있다. 그리고, 차지(charge) 기간에 있어서 제2 차동 입력부(4)를 동작시켜 오프셋의 분까지 포함한 전압값을 콘덴서(C1)에 축적하고, 일단 회로를 안정시킨 후에 캔슬 기간으로 옮겨 연산 증폭기부(1) 내의 제1 차동 입력부(3)를 동작시키며, 차지(charge) 기간 중에 콘덴서(C1)에 축적한 전압으로 피드백됨으로써, 연산 증폭기의 오프셋을 캔슬하도록 하고 있다.

이에 따라, 트랜지스터의 게이트 면적을 크게 하지 않고 연산 증폭기의 오프셋을 캔슬할 수 있고, 정밀도가 좋은 출력 전압값을 얻을 수 있다. 즉, 본 실시 형태에 따르면 동일한 게이트 면적에서 오프셋을 1/5∼1/10 정도로 작게 할 수 있다.

도 3은 상기 도 1 중에 점선 부분으로 도시한 n채널 트랜지스터(M5), 콘덴서(C1) 및 제3 스위치(SW3)의 다른 접속예를 도시하는 도면이다.

도 1에서는 콘덴서(C1)는 n채널 트랜지스터(M5)의 게이트와 접지(GND) 사이에 접속되어 있다. 이에 대하여, 도 3(a)와 같이 n채널 트랜지스터(M5)의 게이트와 전원(VDD) 사이에 콘덴서(C1)를 접속해도 좋다.

전술의 차지(charge) 기간에 있어서 접지(GND)에 노이즈가 생기면, 그 접지노이즈까지 포함한 상태에서 전압값이 콘덴서(C1)에 축적되어 버린다. 이 경우에는, 콘덴서(C1)에 축적된 전압값 그 자체가 정확하지 않게 되어 버리기 때문에, 캔슬 기간에 콘덴서(C1)에 축적된 전압으로 피드백되어도 연산 증폭기의 오프셋은 정확히 캔슬할 수 없게 되어 버린다. 그러나, 도 3(a)와 같이 콘덴서(C1)를 전원(VDD) 측에 접속해 두면, 접지 노이즈의 영향을 받지 않고 연산 증폭기의 오프셋을 정확히 캔슬할 수 있다.

또한, 도 3(b)에 도시한 바와 같이, n채널 트랜지스터(M5)의 게이트와 접지(GND)와의 사이, 및 전원(VDD)과의 사이의 쌍방에 콘덴서(C1, C1')를 접속하도록 해도 좋다. 이와 같이 구성한 경우에는 차지(charge) 기간에 있어서 접지(GND) 혹은 전원(VDD)의 어느 측에서 노이즈가 생겼다고 해도, 그 노이즈의 영향을 억제하여 연산 증폭기의 오프셋을 정확히 캔슬할 수 있다.

(제2 실시 형태)

다음에, 본 발명의 제2 실시 형태에 관해서 설명한다.

도 4는 제2 실시 형태에 의한 연산 증폭기 및 그 오프셋 캔슬 회로의 구성을 도시하는 회로도이다. 또한, 이 도 4에 있어서, 도 1에 도시한 부호와 동일한 부호를 붙인 것은 동일한 기능을 갖는 것이기 때문에, 이에 관한 상세한 설명은 생략한다.

도 4에 도시하는 제2 실시 형태에서는, 도 1에 도시한 회로에 대하여 드레인 및 게이트를 동일 노드에 접속한 n채널 트랜지스터(M11, M12)를 또 추가하고 있다. n채널 트랜지스터(M11)의 드레인과 게이트는 n채널 트랜지스터(M5)의 소스에 접속되고, n채널 트랜지스터(M12)의 드레인과 게이트는 n채널 트랜지스터(M6)의 소스에 접속되어 있다. 또한, n채널 트랜지스터(M11, M12)의 소스는 n채널 트랜지스터(M8)의 드레인에 공통으로 접속되어 있다.

오프셋을 캔슬하기 위한 동작 원리는 전술한 제1 실시 형태와 마찬가지이다. 본 실시 형태에 있어서 새롭게 추가한 n채널 트랜지스터(M11, M12)는 LCD 소스 드라이버 특유의 도트 반전 동작에 기인하여 n채널 트랜지스터(M5, M6)에 전류가 역류하는 것을 방지하고, 이에 의해서 연산 증폭기의 동작 스피드를 올리기 위한 것이다.

우선, LCD 소스 드라이버 특유의 도트 반전 동작을 설명한다. 액정 표시 장 치가 구비하는 액정 패널은 액정의 수명을 오래 유지시킬 목적으로 인접하는 도트마다 및 인접하는 라인마다, 공통 전극에 대하여 플러스 극성과 마이너스 극성의 계조 전압을 기록하고 있다.

이 도트 반전 동작을 시키기 위해서 LCD 소스 드라이버에서는 도 5에 도시한 바와 같이, 플러스 극성용의 연산 증폭기(H측 연산 증폭기: 11)와 마이너스 극성용 연산 증폭기(L측 연산 증폭기: 12)가 교대로 나열된다. H측 연산 증폭기(11)는 플러스 극성의 아날로그 계조 전압을 증폭하여 출력한다. 또한, L측 연산 증폭기(12)는 마이너스 극성의 아날로그 계조 전압을 증폭하여 출력한다.

이들 복수의 H측 연산 증폭기(11) 및 L측 연산 증폭기(12)의 출력단에는 192개의 출력 전환부(13)가 구비되고 있다. 출력 전환부(13)는 H측 연산 증폭기(11)에서 출력되는 플러스 극성 아날로그 계조 전압과, L측 연산 증폭기(12)에서 출력되는 마이너스 극성 아날로그 계조 전압을 스트레이트 또는 크로스로 전환하여 액정 패널(14)에 출력한다.

이 출력 전환부(13)에 의한 전환 동작에 의해서, 어떤 극성의 계조 전압의 출력이 1라인 분 완료하여 다음 1라인 분의 계조 전압의 출력으로 옮길 때에 역극성 계조 전압값이 연산 증폭기의 출력에 접속된다. 이 때, p채널 트랜지스터(M2)의 드레인 전압(V2)이 일순간 작아지고, 도 1의 실시 형태의 경우라면 전류가 트랜지스터(M1→M5→M6→M4)의 순서로 흐르는 전압 관계가 되어 버린다. 이와 같이 반대 방향의 전류가 흐르면, 그 상태에서 정상적인 동작 모드로 복귀하기 위해서는 긴 시간이 걸려 버린다.

그래서, 본 실시 형태에서는 도 4에 도시한 바와 같이 n채널 트랜지스터(M5, M6)의 드레인 측에 n채널 트랜지스터(M11, M12)를 설치하고 있다. 이에 따라, 출력 전환부(13)에 의해서 전압값의 출력처가 크로스로 전환했을 때에도 n채널 트랜지스터(M5, M6)에 반대의 전류가 흐르지 않도록 할 수 있어, 회로의 동작 스피드가 떨어지는 것을 막을 수 있다.

(제3 실시 형태)

다음에, 본 발명의 제3 실시 형태에 관해서 설명한다.

도 6은 제3 실시 형태에 의한 연산 증폭기 및 그 오프셋 캔슬 회로의 구성을 도시하는 회로도이다. 또한, 이 도 6에 있어서, 도 1에 도시한 부호와 동일한 부호를 붙인 것은 동일한 기능을 갖는 것이기 때문에, 이에 관한 상세한 설명은 생략한다.

도 6에 도시하는 제3 실시 형태에서는, 도 1에 도시한 회로에 대하여 상기 제1 차동 입력부(3)의 드레인측과 상기 제2 차동 입력부(4)의 드레인측 사이에 제4및 제5 스위치(SW4, SW5)를 또 추가하고 있다. 즉, 제4 스위치(SW4)는 n채널 트랜지스터(M3)의 드레인과 n채널 트랜지스터(M5)의 드레인 사이에 접속되고, 제5 스위치(SW5)는 n채널 트랜지스터(M4)의 드레인과 n채널 트랜지스터(M6)의 드레인 사이에 접속되어 있다. 이들 제4 및 제5 스위치(SW4, SW5)는 서로 동일하게 동작한다.

오프셋을 캔슬하기 위한 동작 원리는 전술한 제1 실시 형태와 마찬가지이다. 본 실시 형태에 있어서 새롭게 추가한 스위치(SW4, SW5)는 상기 제2 실시 형태에서 설명한 n채널 트랜지스터(M11, M12)와 마찬가지로 LCD 소스 드라이버 특유의 도트 반전 동작 시에 제2 차동 입력부(4)로 반대 전류가 흐르는 것을 방지하고, 이에 의해서 연산 증폭기의 동작 스피드를 올리기 위한 것이다.

도 7은 본 실시 형태에 의한 오프셋 캔슬 회로의 동작을 설명하기 위한 타이밍 차트이다. 본 실시 형태에 있어서의 스위치(SW1∼SW5)의 스위칭 타이밍은 이하의 대로이다. 우선, 스위치(SW1, SW3, SW4, SW5)를 ON, 스위치(SW2)를 OFF로 하여 회로가 안정될 때까지 차지(charge) 기간의 동작을 실행한다. 그 후, 스위치(SW1, SW3, SW4, SW5)를 OFF, 스위치(SW2)를 ON으로 전환하여 캔슬 기간에 이행한다.

그리고, 출력 전압값이 어느 정도 설정 전압에 근접할 때까지 스위치(SW4, SW5)를 OFF인 채로 두고, 그 후 출력 전환부(13)에 의해서 전압값의 출력처가 크로스로 전환된 후에 스위치(SW4, SW5)를 다시 ON으로 전환한다. 출력 전환부(13)에 의해서 전압값의 출력처가 크로스로 전환된 타이밍에서는 도 7에 도시한 바와 같이 출력 전압값은 일순간 작아지지만, 이 때는 스위치(SW4, SW5)가 OFF가 되어 있기 때문에 제2 차동 입력부(4)에 반대의 전류가 흐르는 일은 없다.

스위치(SW4, SW5)를 ON으로 전환한 후는 제1 차동 입력부(3)의 힘에 의해서 출력 전압값이 증폭되어 가고, 그 후 다시 스위치(SW1, SW3, SW4, SW5)가 ON, 스위치(SW2)가 OFF가 되면, 제2 차동 입력부(4)에 의해서 오프셋을 포함하는 전압값까지 증폭됨과 동시에, 그 때의 전압이 콘덴서(C1)에 축적된다. 이후, 같은 처리가 반복 행해진다.

전술한 바와 같이, 제3 실시 형태에 있어서도 전술한 제2 실시 형태와 마찬가지로 출력 전환부(13)에 의해서 전압값의 출력처가 크로스로 전환되었을 때에 제2 차동 입력부(4)에 반대의 전류가 흐르지 않도록 할 수 있어 회로의 동작 스피드가 떨어지는 것을 막을 수 있다.

(제4의 실시 형태)

다음에, 본 발명의 제4 실시 형태에 관해서 설명한다.

도 8은 제4 실시 형태에 의한 연산 증폭기 및 그 오프셋 캔슬 회로의 구성을 도시하는 회로도이다. 또한, 이 도 8에 있어서, 도 1에 도시한 부호와 동일한 부호를 붙인 것은 동일한 기능을 갖는 것이기 때문에, 이에 관한 상세한 설명은 생략한다.

도 8에 도시하는 제4 실시 형태에서는 도 1에 도시한 회로에 대하여 제2 콘덴서(C2)와 제6 스위치(SW6)를 또 추가하고 있다. 제2 콘덴서(C2)는 제2 차동 입력부(4)를 구성하는 n채널 트랜지스터(M6)의 게이트와 접지(GND) 사이에 접속되어 있다. 또한, 제6 스위치(SW6)는 상기 n채널 트랜지스터(M6)의 게이트와 입력 단자 사이에 접속되어 있다.

오프셋을 캔슬하기 위한 동작 원리는 전술한 제1 실시 형태와 마찬가지이지만, 그 때에 제6 스위치(SW6)는 제3 스위치(SW3)와 동일하게 ON/OFF의 전환 동작을 행한다. 이에 따라, 스위치(SW1, SW3, SW6)가 ON, 스위치(SW2)가 OFF가 되는 차지(charge) 기간에 있어서는 콘덴서(C1, C2)의 쌍방에 출력 전압의 오프셋 분까지 포함하는 동일한 레벨의 전압값이 축적되게 된다.

그리고, 그 후의 캔슬 기간에 있어서는, 2개의 콘덴서(C1, C2)에 축적되어 있는 전압으로 n채널 트랜지스터(M5, M6)의 게이트 전압이 각각 유지되기 때문에, n채널 트랜지스터(M5, M6)의 정전류 회로에 의해서 n채널 트랜지스터(M3, M4)의 게이트 전압이 동일값이 되도록 피드백이 되고, 연산 증폭기의 오프셋이 캔슬되어 설정 전압값에 수렴되도록 된다.

이 제4 실시 형태에서는 접지(GND)에 있어서 접지 노이즈 등이 발생한 경우에도, n채널 트랜지스터(M5, M6)의 게이트 전압이 콘덴서(C1)와 콘덴서(C2)에 유지되어 있는 전압에 의해서 동일하게 움직이기 때문에 노이즈의 영향을 받기 어렵게 되고, 보다 고정밀도로 오프셋의 캔슬을 행하는 것이 가능해진다.

(제5 실시 형태)

다음에, 본 발명의 제5 실시 형태에 관해서 설명한다.

도 9는 제5 실시 형태에 의한 연산 증폭기 및 그 오프셋 캔슬 회로의 구성을 도시하는 회로도이다. 또한, 이 도 9에 있어서, 도 1에 도시한 부호와 동일한 부호를 붙인 것은 동일한 기능을 갖는 것이기 때문에, 이에 관한 상세한 설명은 생략한다.

도 9에 도시하는 제5 실시 형태에서는 도 1에 도시한 회로에 대하여 더미의 제7 스위치(SW7)를 또 추가하고 있다. 이 제7 스위치(SW7)는 제2 차동 입력부(4)를 구성하는 n채널 트랜지스터(M5)의 게이트와 콘덴서(C1) 사이에 접속되고, 또한 제7 스위치(SW7)의 양단은 동일한 노드에 접속되어 있다. 오프셋을 캔슬하기 위한 동작 원리는 전술한 제1 실시 형태와 마찬가지이지만, 본 실시 형태에서 새롭게 추가한 제7 스위치(SW7)는 제3 스위치(SW3)의 서로 반대의 신호로 동작한다.

이에 따라, 제3 스위치(SW3)의 스위칭에 의해 발생하는 노이즈를 서로 반대 의 신호로 동작하는 제7 스위치(SW7)가 캔슬하기 때문에, 그 스위칭 노이즈까지 포함한 상태에서 전압값이 콘덴서(C1)에 축적되어 버리는 문제점을 방지할 수 있다. 따라서, 연산 증폭기의 오프셋에 상당하는 분만큼 전압값을 콘덴서(C1)에 정확히 축적할 수 있어 보다 고정밀도인 오프셋 캔슬을 행하는 것이 가능해진다.

(제6 실시 형태)

다음에, 본 발명의 제6 실시 형태에 관해서 설명한다.

도 10은 제6 실시 형태에 의한 연산 증폭기 및 그 오프셋 캔슬 회로의 구성을 도시하는 회로도이다. 또한, 이 도 10에 있어서, 도 1에 도시한 부호와 동일한 부호를 붙인 것은 동일한 기능을 갖는 것이기 때문에, 이에 관한 상세한 설명은 생략한다.

도 10에 도시하는 제6 실시 형태에서는, 도 1에 도시한 회로에 대하여 제1∼제3 스위치(SW1∼SW3)의 온/오프를 제어하는 제어 신호의 파형을 정형하는 파형 정형 회로(20)를 또 추가하고 있다. 이 파형 정형 회로(20)에서 출력되는 파형 정형된 제어 신호에 기초하여 제1∼제3 스위치(SW1∼SW3)의 ON/OFF를 제어한다.

도 11은 상기 파형 정형 회로(20)의 일 구성예를 도시한 도면이다. 도 11에 도시한 바와 같이, 본 실시 형태의 파형 정형 회로(20)는 n채널 트랜지스터와 p채널 트랜지스터로 이루어지는 인버터(21, 22, 23)를 다단 접속하여 구성한다. 그리고, 입력 단자(IN')에서 입력되는 스위칭 제어 신호를 인버터(21, 22, 23)에 순차적으로 통해감으로써, 상승 또는 하강이 완만한 파형을 상승 또는 하강이 급경사인 파형으로 정형한다.

이 때, 1단째의 인버터(21)에서 출력되는 제어 신호에 기초하여 제3 스위치(SW3)의 ON/OFF를 제어하고, 2단째의 인버터(22)에서 출력되는 제어 신호에 기초하여 제2 스위치(SW2)의 ON/OFF를 제어하며, 3단째의 인버터(23)에서 출력되는 제어 신호에 기초하여 제1 스위치(SW1)의 ON/OFF를 제어한다. 이와 같이 각 스위치(SW1∼SW3)의 제어 신호를 다른 인버터(21∼23)의 출력단에서 각각 출력하도록 함으로써, 각 스위치(SW1∼SW3)의 스위칭 타이밍을 비켜놓고, 이 경우는 제3 스위치(SW3)를 최초에 전환하도록 하고 있다.

전술한 바와 같이, 본 실시 형태에서는 각 연산 증폭기마다 설치한 파형 정형 회로(20)에 의해서 스위칭 제어 신호의 파형을 정형하고, 제어 신호의 상승 또는 하강을 급격하게 하여 스위칭 동작을 신속히 행할 수 있도록 했기 때문에, 스위칭 시에 노이즈가 실려버리는 문제점을 억제할 수 있고, 보다 고정밀도인 오프셋 캔슬을 할 수 있다. 또한, 본 실시 형태에서는 각 스위치(SW1∼SW3)의 스위칭 타이밍을 비켜놓아 차지(charge) 기간에서 캔슬 기간의 이행 시에 제3 스위치(SW3)를 최초에 OFF로 전환하도록 하고 있기 때문에, 스위칭 노이즈의 영향을 더욱 작게 할 수 있다.

도 10에 도시한 파형 정형 회로(20)의 구성은 도 11에 도시한 것에는 한정되지 않는다. 도 12는 상기 파형 정형 회로(20)의 다른 구성예를 도시하는 도면이다. 도 12에 도시하는 파형 정형 회로(20)는 다단 접속한 인버터(21, 22, 23, 24) 외에 스위칭 소자로서 이용되는 p채널 트랜지스터(25, 26) 및 n채널 트랜지스터(27, 28)를 구비하고 있다.

p채널 트랜지스터(25)는 1단째의 인버터(24)와 전원(VDD) 사이에 접속되고, p채널 트랜지스터(26)는 3단째의 인버터(22)와 전원(VDD) 사이에 접속되어 있다. 또한, n채널 트랜지스터(27)는 2단째의 인버터(21)와 접지(GND) 사이에 접속되고, n채널 트랜지스터(28)는, 4단째의 인버터(23)와 접지(GND) 사이에 접속되어 있다. 즉, 도 12의 파형 정형 회로(20)는 p채널측 혹은 n채널측을 교대로 2단 세로 적층으로 한 인버터를 복수단에 다단 접속하여 구성된다.

상기 p채널 트랜지스터(25, 26)는 그 게이트에 공통으로 주어지는 “H" 또는 “L" 레벨의 제어 신호에 기초하여 스위칭이 제어된다. 또한, n채널 트랜지스터(27, 28)도 그 게이트에 공통으로 주어지는 "H" 또는 "L" 레벨의 제어 신호에 기초하여 스위칭이 제어된다.

이들의 p채널 트랜지스터(25, 26) 및 n채널 트랜지스터(27, 28)는 통상은 ON으로 하여 두지만, 차지(charge) 기간에서 캔슬 기간의 이행 시에 일단 OFF로 전환함으로써 스위칭 제어 신호에 의한 관통 전류가 흐르는 것을 억지할 수 있고, 관통 전류에 기초하는 전원 노이즈 등의 발생을 억제할 수 있다. 따라서, 전원 노이즈의 발생을 적게 하여 보다 고정밀도인 오프셋 캔슬을 행할 수 있다.

도 13은 상기 파형 정형 회로(20)의 또 다른 구성예를 도시하는 도면이다. 도 13에 도시하는 파형 정형 회로(20)는 복수의 인버터(21, 22, 23, 29, 30)의 다단 접속의 방법을 지금까지의 예와 다르게 하고 있다. 즉, 1단째의 인버터(29)의 공통 드레인에서 출력되는 신호를 2단째의 인버터(30)의 n채널 트랜지스터의 게이트에 입력하고, 2단째의 인버터(30)의 p채널 트랜지스터의 게이트에는 "H" 또는 "L" 레벨의 제어 신호를 입력한다.

또한, 2단째의 인버터(30)의 공통 드레인에서 출력되는 신호를 3단째의 인버터(21)의 p채널 트랜지스터의 게이트에 입력하고, 3단째의 인버터(21)의 n채널 트랜지스터의 게이트에는 "H" 또는 "L" 레벨의 제어 신호를 입력한다. 3단째의 인버터(21) 이후도 마찬가지로 인버터의 출력처를 다음 단의 인버터의 p 채널 게이트 또는 n 채널 게이트에 교대로 접속해 나간다. 이러한 접속을 행함으로써, 스위칭 제어 신호에 의한 관통 전류가 흐르는 것을 억지하고 관통 전류에 기초하는 전원 노이즈 등의 발생을 적게 하여 보다 고정밀도인 오프셋 캔슬을 행할 수 있다.

(제7 실시 형태)

다음에, 본 발명의 제7 실시 형태에 관해서 설명한다.

도 14는 제7 실시 형태에 의한 연산 증폭기 및 그 오프셋 캔슬 회로의 구성을 도시하는 회로도이다. 또한, 이 도 14에 있어서 도 1에 도시한 부호와 동일한 부호를 붙인 것은, 동일한 기능을 갖는 것이기 때문에, 이에 관한 상세한 설명은 생략한다.

지금까지 설명한 제1∼제6 실시 형태에서는, 연산 증폭기부(1)의 구성으로서 정전류형의 것을 나타냈지만, 본 발명은 이것 외의 타입의 연산 증폭기에도 적용하는 것이 가능하다. 도 14에 도시하는 연산 증폭기부(30)는 접지(GND)에 접속된 한 쌍의 n채널 트랜지스터(M21, M22)로 이루어지는 제2 전류 미러부(5)와, 제2 전류 미러부(5)에 접속된 한 쌍의 p채널 트랜지스터(M23, M24)로 이루어지는 제3 차동 입력부(6)와, 이 제3 차동 입력부(6)와 전원(VDD) 사이에 접속된 p채널 트랜지스터(M25)를 구비하고 있다.

상기 제2 전류 미러부(5) 및 제3 차동 입력부(6)는 제1 전류 미러부(2) 및 제1 차동 입력부(3)와는 pn타입이 반대의 관계가 되어 있다. 상기 제3 차동 입력부(6)의 2개의 입력 게이트(p채널 트랜지스터(M23, M24)의 게이트)는 상기 제1 전류 미러부(2)와 상기 제1 차동 입력부(3)의 접속 노드에 접속되어 있다.

즉, 상기 제3 차동 입력부(6)를 구성하는 2개의 p채널 트랜지스터(M23, M24)의 게이트에는 제1 차동 입력부(3)를 구성하는 n채널 트랜지스터(M4, M3)의 드레인(제1 전류 미러부(2)를 구성하는 p채널 트랜지스터(M2, M1)의 드레인)이 각각 접속되어 있다. 또한, 상기 제2 전류 미러부(5)를 구성하는 p채널 트랜지스터(M22)의 드레인이 n채널 트랜지스터(M10)의 게이트에 접속되어 있다.

이와 같이 구성한 연산 증폭기부(30)는 증폭 동작의 안정화 속도가 빠르다고 하는 성질을 갖는다. 따라서, 이 연산 증폭기부(30)에 대하여 제2 차동 입력부(4), 콘덴서(C1), 스위칭(SW1∼SW3) 등으로 이루어지는 오프셋 캔슬 회로를 추가함으로써, 증폭 동작의 안정화가 빠르고, 또한, 고정밀도인 오프셋 캔슬을 실현하는 연산 증폭기를 제공할 수 있다.

(제8 실시 형태)

다음에, 본 발명의 제8 실시 형태에 관해서 설명한다.

도 15는 제8 실시 형태에 의한 연산 증폭기 및 그 오프셋 캔슬 회로의 구성을 도시하는 회로도이다. 또한, 이 도 15에 있어서, 도 14에 도시한 부호와 동일한 부호를 붙인 것은 동일한 기능을 갖는 것이기 때문에, 이에 관한 상세한 설명은 생 략한다.

도 15에 도시하는 연산 증폭기부(40)도 도 14에 도시한 연산 증폭기부(30)와 마찬가지로 제2 전류 미러부(5)와, 제3 차동 입력부(6)와, p채널 트랜지스터(M25)를 구비하고, 증폭 동작의 안정화 속도가 빠른 타입의 것을 이용하고 있다. 본 실시 형태의 연산 증폭기부(40)에서는 또한, 계조 전압의 플러스 극성과 마이너스 극성을 반전시키기 위한 극성 반전 회로를 구비하고 있다.

상기 극성 반전 회로는 상기 제1 전류 미러부(2)와 제1 차동 입력부(3)의 접속 노드의 각각에 접속된 두 쌍의 전류 미러부(7, 8)와, 상기 두 쌍의 전류 미러부(7, 8)에 접속된 제4 차동 입력부(9)와, 이 제4 차동 입력부(9)와 전원(VDD) 사이에 접속된 p채널 트랜지스터(M22)를 구비하고 있다.

상기 전류 미러부(7)는 제1 전류 미러부(2)를 구성하는 p채널 트랜지스터(M2)의 드레인과 접지(GND) 사이에 접속된 n채널 트랜지스터(M26)와, 제4 차동 입력부(9)를 구성하는 n채널 트랜지스터(M20)의 소스와 접지(GND) 사이에 접속되고, 드레인과 게이트가 공통 노드에 접속된 n채널 트랜지스터(M27)에서 구성된다.

또한, 상기 전류 미러부(8)는 제1 전류 미러부(2)를 구성하는 p채널 트랜지스터(M1)의 드레인과 접지(GND) 사이에 접속된 p채널 트랜지스터(M28)와, 제4 차동 입력부(9)를 구성하는 n채널 트랜지스터(M21)의 소스와 접지(GND) 사이에 접속되고, 드레인과 게이트가 공통 노드에 접속된 p채널 트랜지스터(M29)에서 구성된다.

이 제8 실시 형태에 있어서의 연산 증폭기부(40)는 접지(GND)의 레벨에서 전 원(VDD)의 레벨까지 임의로 극성을 바꾸면서 계조 전압을 출력하는 것이 가능하다. 이 연산 증폭기부(40)를 이용하면, 연산 증폭기를 도 5와 같이 H측 연산 증폭기(11)와 L측 연산 증폭기(12)로 나누어 설치할 필요가 없다. 따라서, 이 연산 증폭기부(40)에 대하여 제2 차동 입력부(4), 콘덴서(C1), 스위칭(SW1∼SW3) 등으로 이루어지는 오프셋 캔슬 회로를 추가함으로써, 동작 전압 범위가 넓고 증폭 동작의 안정화가 빠르고 또한, 고정밀도인 오프셋 캔슬을 실현하는 연산 증폭기를 제공할 수 있다.

(제9 실시 형태)

다음에, 본 발명의 제9 실시 형태에 관해서 설명한다.

도 16은 LCD 소스 드라이버의 일부 구성예를 도시하는 도면이다. 또한, 이 도 16에 있어서, 도 5에 도시한 부호와 동일한 부호를 붙인 것은 동일한 기능을 갖는 것이기 때문에, 이에 관한 상세한 설명은 생략한다.

도 16에 도시한 바와 같이, 플러스 극성용의 연산 증폭기(H측 연산 증폭기: 11)와 마이너스 극성용의 연산 증폭기(L측 연산 증폭기: 12)의 출력에는 전환 스위치(51)가 접속되어 있다. 또한, 전환 스위치(51)의 출력에는 H측 연산 증폭기(11)와 L측 연산 증폭기(12)의 각각에 대응한 출력용 PAD(54, 55)에 접속되어 있다.

상기 H측 연산 증폭기(11)와 L측 연산 증폭기(12)의 출력은 p채널 트랜지스터와 n채널 트랜지스터로 이루어지는 차지(charge) 회로(52, 53)에도 접속되어 있다. 예컨대 차지(charge) 회로(52)는 소스가 전원(VDD)에 접속된 n채널 트랜지스터와, 소스가 접지(GND)에 접속된 p채널 트랜지스터를 드레인 공통으로 접속함으로써 구성되고, 각 트랜지스터의 게이트는 H측 연산 증폭기(11)의 출력에 공통으로 접속된다. 또한, 각 트랜지스터의 공통 드레인은 PAD(54)에 접속된다. 차지(charge) 회로(53)도 마찬가지로 구성된다.

이러한 구성에 있어서, 상기 전환 스위치(51)는 ON/OFF 동작을 적절하게 전환한다. 예컨대, 연산 증폭기(11, 12)의 오프셋을 보정하고 있는 영상의 블랭킹 기간 중에 전환 스위치(51)를 오픈 상태로 함으로써, 그 동안에 차지(charge) 회로(52, 53)의 각 트랜지스터에 의해서 출력 설정 전압에서 트랜지스터의 경계값 전압(Vth)의 분만큼 차이를 가진 전압까지 연산 증폭기(11, 12)의 출력으로 프리차지한다. 영상의 블랭킹 기간 중에 이러한 동작을 행함으로써, 영상 기간 중에 오프셋 캔슬 동작이 영향을 미치지 않도록 할 수 있다.

또한, 상기에 설명한 각 실시 형태는 모두 본 발명을 실시하는데 있어서의 구체화의 일례를 나타낸 것에 지나지 않고, 이들에 의해서 본 발명의 기술적 범위가 한정적으로 해석되어서는 안되는 것이다. 즉, 본 발명은 그 정신, 또는 그 주요한 특징에서 일탈하는 일없이 여러 가지 형태로 실시할 수 있다.

본 발명의 여러 가지 형태를 통합하면 이하와 같이 된다.

(1) 연산 증폭기부에 의해 증폭되는 오프셋을 포함한 전압을 축적하고, 축적된 전압에 기초하여 상기 연산 증폭기부의 전압값을 피드백 제어하는 콘덴서와,

상기 콘덴서로의 전압의 축적 및 상기 콘덴서에 축적된 전압값에 기초하는 피드백 제어의 동작을 전환하기 위한 스위칭 소자를 구비한 것을 특징으로 하는 연산 증폭기의 오프셋 캔슬 회로.

(2) 한 쌍의 전류 미러부와, 상기 전류 미러부에 접속된 한 쌍의 제1 차동 입력부를 구비한 연산 증폭기부의 오프셋을 캔슬하는 오프셋 캔슬 회로로서,

상기 전류 미러부에 접속된 한 쌍의 제2 차동 입력부와,

상기 제1 차동 입력부의 한쪽의 입력 게이트와 입력 단자 사이에 접속된 제1 스위칭 소자와,

상기 제1 차동 입력부의 한쪽의 입력 게이트와 출력 단자 사이에 접속된 제2 스위칭 소자와,

상기 제2 차동 입력부의 한쪽의 입력 게이트와 상기 출력 단자 사이에 접속된 제3 스위칭 소자와,

상기 제2 차동 입력부의 한쪽의 입력 게이트에 접속된 콘덴서를 구비한 것을 특징으로 하는 연산 증폭기의 오프셋 캔슬 회로.

(3) 상기 제2 차동 입력부의 한쪽의 입력 게이트에 하나의 단자가 접속된 상기 콘덴서의 또 하나의 단자를 접지 측에 접속한 것을 특징으로 하는 상기 (2)에 기재된 연산 증폭기의 오프셋 캔슬 회로.

(4) 상기 제2 차동 입력부의 한쪽의 입력 게이트에 하나의 단자가 접속된 상기 콘덴서의 또 하나의 단자를 전원 측에 접속한 것을 특징으로 하는 상기 (2)에 기재된 연산 증폭기의 오프셋 캔슬 회로.

(5) 상기 제2 차동 입력부의 한쪽의 입력 게이트에 2개의 콘덴서를 접속하고, 상기 제2 차동 입력부의 한쪽의 입력 게이트에 하나의 단자가 접속된 한쪽의 콘덴서의 또 하나의 단자를 접지 측에 접속함과 동시에, 상기 제2 차동 입력부의 한쪽의 입력 게이트에 하나의 단자가 접속된 다른 쪽의 콘덴서의 또 하나의 단자를 전원 측에 접속한 것을 특징으로 하는 상기 (2)에 기재된 연산 증폭기의 오프셋 캔슬 회로.

(6) 상기 제2 차동 입력부를 구성하는 각각의 트랜지스터의 소스 측에 드레인 및 게이트를 동일 노드에 접속한 트랜지스터를 각각 접속한 것을 특징으로 하는 상기 (2)에 기재된 연산 증폭기의 오프셋 캔슬 회로.

(7) 상기 제1 차동 입력부의 드레인 측과 상기 제2 차동 입력부의 드레인 측 사이에 제4 및 제5 스위칭 소자를 구비한 것을 특징으로 하는 상기 (2)에 기재된 연산 증폭기의 오프셋 캔슬 회로.

(8) 상기 제2 차동 입력부의 다른 쪽의 입력 게이트에 제6 스위칭 소자와 제2 콘덴서를 접속하고, 상기 제6 스위칭 소자의 또 하나의 단자를 상기 입력 단자에 접속한 것을 특징으로 하는 상기 (2)에 기재된 연산 증폭기의 오프셋 캔슬 회로.

(9) 상기 제2 차동 입력부의 한쪽의 입력 게이트와 상기 콘덴서 사이에 더미의 제7 스위칭 소자를 접속한 것을 특징으로 하는 상기 (2)에 기재된 연산 증폭기의 오프셋 캔슬 회로.

(10) 상기 스위칭 소자는 p채널 MOS 트랜지스터 및 n채널 MOS 트랜지스터를 포함하는 전송 게이트에 의해 구성되는 것을 특징으로 하는 상기 (1)에 기재된 연산 증폭기의 오프셋 캔슬 회로.

(11) 상기 스위칭 소자는 p채널 MOS 트랜지스터 또는 n채널 MOS 트랜지스터 의 전송 게이트에 의해 구성되는 것을 특징으로 하는 상기 (1)에 기재된 연산 증폭기의 오프셋 캔슬 회로.

(12) 상기 스위칭 소자의 온/오프를 제어하는 제어 신호의 파형을 정형하는 파형 정형 회로를 구비한 것을 특징으로 하는 상기 (1)에 기재된 연산 증폭기의 오프셋 캔슬 회로.

(13) 상기 파형 정형 회로는 인버터를 복수단 접속하여 구성되는 것을 특징으로 하는 상기 (12)에 기재된 연산 증폭기의 오프셋 캔슬 회로.

(14) 상기 파형 정형 회로는 관통 전류가 흐르지 않도록 하기 위한 회로를 구비하는 것을 특징으로 하는 상기 (13)에 기재된 연산 증폭기의 오프셋 캔슬 회로.

(15) 상기 관통 전류가 흐르지 않도록 하기 위한 회로는 p채널 측 및 n채널 측을 교대로 2단 세로 적층으로 한 인버터를 복수 단 접속하여 구성되고, 전원 또는 접지에 가까운 측의 트랜지스터의 게이트를 각각 공통으로 접속하여 제어하도록 한 것을 특징으로 하는 상기 (14)에 기재된 연산 증폭기의 오프셋 캔슬 회로.

(16) 상기 관통 전류가 흐르지 않도록 하기 위한 회로는 상기 인버터의 p채널과 n채널의 공통 드레인 출력이 다음 단의 인버터의 p채널 게이트에 접속되고, 또한 상기 다음 단의 인버터의 p채널과 n채널의 공통 드레인 출력이 다음 다음 단의 인버터의 n채널의 게이트에 접속된다고 하는 접속 관계가 복수 단 반복되며, 전단의 인버터에서의 공통 드레인 출력이 접속되어 있지 않은 측의 게이트를 n채널 및 p채널 각각 공통으로 접속하여 제어하도록 한 것을 특징으로 하는 상기 (14)에 기재된 연산 증폭기의 오프셋 캔슬 회로.

(17) 상기 연산 증폭기부는 상기 전류 미러부 및 상기 제1 차동 입력부와 pn 타입이 반대의 제2 전류 미러부 및 제3 차동 입력부를 구비하고, 상기 제3 차동 입력부의 2개의 입력 게이트가 상기 전류 미러부와 상기 제1 차동 입력부의 접속 노드에 접속되어 있는 것을 특징으로 하는 상기 (1)에 기재된 연산 증폭기의 오프셋 캔슬 회로.

(18) 상기 연산 증폭기부는 상기 전류 미러부와 상기 제1 차동 입력부의 접속 노드의 각각에 접속된 두 쌍의 전류 미러부와, 상기 두 쌍의 전류 미러부에 접속된 제4 차동 입력부를 구비한 것을 특징으로 하는 상기 (17)에 기재된 연산 증폭기의 오프셋 캔슬 회로.

(19) 연산 증폭기부와 상기 연산 증폭기부의 오프셋을 캔슬하는 오프셋 캔슬 회로를 구비하고, 상기 오프셋 캔슬 회로는,

상기 연산 증폭기부에 의해 증폭되는 오프셋을 포함한 전압을 축적하고, 축적된 전압에 기초하여 상기 연산 증폭기부의 전압값을 피드백 제어하는 콘덴서와,

상기 콘덴서로의 전압의 축적 및 상기 콘덴서에 축적된 전압값에 기초하는 피드백 제어의 동작을 전환하기 위한 스위칭 소자를 구비한 것을 특징으로 하는 연산 증폭기.

(20) 상기 연산 증폭기부는 한 쌍의 전류 미러부와, 상기 전류 미러부에 접속된 한 쌍의 제1 차동 입력부를 구비하고,

상기 오프셋 캔슬 회로는 상기 전류 미러부에 접속된 한 쌍의 제2 차동 입력부와,

상기 제2 차동 입력부의 한쪽의 입력 게이트에 접속된 콘덴서를 구비한 것을 특징으로 하는 상기 (19)에 기재된 연산 증폭기.

(21) 상기 연산 증폭기부는 상기 전류 미러부 및 상기 제1 차동 입력부와 pn 타입이 반대의 제2 전류 미러부 및 제3 차동 입력부를 구비하고, 상기 제3 차동 입력부의 2개의 입력 게이트가 상기 전류 미러부와 상기 제1 차동 입력부의 접속 노드에 접속되어 있는 것을 특징으로 하는 상기 (20)에 기재된 연산 증폭기.

(22) 상기 연산 증폭기부는 상기 전류 미러부와 상기 제1 차동 입력부의 접속 노드의 각각에 접속된 두 쌍의 전류 미러부와, 상기 두 쌍의 전류 미러부에 접속된 제4 차동 입력부를 구비한 것을 특징으로 하는 상기 (21)에 기재된 연산 증폭기.

(23) 상기 연산 증폭기부 및 상기 오프셋 캔슬 회로는 LCD 소스 드라이버(IC)에 구비되는 것을 특징으로 하는 상기 (19)에 기재된 연산 증폭기.

(24) 상기 연산 증폭기부의 오프셋을 보정하고 있는 기간 중에 상기 연산 증폭기부의 출력에 의해서 연산 증폭기 출력을 프리차지하는 회로를 구비한 것을 특징으로 하는 상기 (1)에 기재된 연산 증폭기의 오프셋 캔슬 회로.

본 발명은 전술한 바와 같이, 연산 증폭기부에 의해 증폭되는 오프셋을 포함한 전압을 축적하고, 축적된 전압에 기초하여 연산 증폭기부의 전압값을 피드백 제어하는 콘덴서와, 콘덴서로의 전압의 축적 및 콘덴서에 축적된 전압값에 기초하는 피드백 제어의 동작을 전환하기 위한 스위칭 소자를 구비하며, 이 콘덴서와 스위칭 소자를 이용하여 연산 증폭기부의 오프셋을 캔슬하도록 했기 때문에, 연산 증폭기부의 트랜지스터의 게이트 면적을 크게 하지 않고 연산 증폭기부의 오프셋을 고정밀도로 캔슬할 수 있어, 칩 면적의 증대, 나아가서는 비용 상승을 방지할 수 있다. 따라서, 예컨대 본 발명을 액정 패널의 소스 드라이버에 적용해도 색깔 얼룩이 없어지고 보다 고선명으로 액정 패널을 구동할 수 있다.

Claims

연산 증폭기의 오프셋 캔슬 회로로서,

제1 차동 입력부(3)를 포함하는 연산 증폭기부(1)에 연결되어 연산 증폭기부(1)에 의해 증폭되며 오프셋을 포함하는 전압을 축적하고, 축적된 전압에 기초하여 상기 연산 증폭기부(1)의 전압값을 피드백 제어하는 콘덴서(C1)와,

상기 제1 차동 입력부(3)와 병렬로 연결된 제2 차동 입력부(4)와,

상기 제1 차동 입력부(3)의 제1 입력 게이트(M3)와 제2 입력 게이트(M4) 사이를 단락 또는 개방하기 위한 제1 스위칭 소자(SW1)와;

출력 단자와 제1 차동 입력부(3) 사이에 접속되어 있는 제2 스위칭 소자(SW2)와,

출력 단자와 제2 차동 입력부(4) 사이에 접속되어 있는 제3 스위칭 소자(SW3)를 포함하고,

상기 제2 스위칭 소자(SW2) 및 상기 제3 스위칭 소자(SW3)는 상기 콘덴서(C1)의 축적 전압에 기초하여 상기 콘덴서(C1)로 상기 전압을 축적하는 동작과 피드백 제어 동작 사이에 동작을 전환하는 것인, 연산 증폭기의 오프셋 캔슬 회로.
전류 미러부(2)와, 상기 전류 미러부에 접속된 제1 차동 입력부(3)를 구비한 연산 증폭기부(1)의 오프셋을 캔슬하는 오프셋 캔슬 회로로서,

상기 전류 미러부(2)에 상기 제1 차동입력부(3)와 병렬로 접속된 제2 차동 입력부(4)와,

상기 제1 차동 입력부(3)의 제1 입력 게이트(M3)와 입력 단자 사이에 접속된 제1 스위칭 소자(SW1)와,

상기 제1 차동 입력부(3)의 제1 입력 게이트(M3)와 출력 단자 사이에 접속된 제2 스위칭 소자(SW2)와,

상기 제2 차동 입력부(4)의 제1 입력 게이트(M5)와 상기 출력 단자 사이에 접속된 제3 스위칭 소자(SW3)와,

상기 제2 차동 입력부(4)의 제1 입력 게이트(M5)에 접속된 콘덴서(C1)를 포함하는, 연산 증폭기의 오프셋 캔슬 회로.
제2항에 있어서, 상기 제2 차동 입력부(4)의 제1 입력 게이트(M5)에 상기 콘덴서(C1)의 제1 단자가 접속되고 접지(GND) 측에 상기 콘덴서(C1)의 제2 단자가 접속되는, 연산 증폭기의 오프셋 캔슬 회로.
제2항에 있어서, 상기 제2 차동 입력부(4)의 제1 입력 게이트(M5)에 상기 콘덴서(C1)의 제1 단자가 접속되고 전원(VDD) 측에 상기 콘덴서(C1)의 제2 단자가 접속되는, 연산 증폭기의 오프셋 캔슬 회로.
제2항에 있어서, 상기 제2 차동 입력부(4)의 제1 입력 게이트(M5)에 콘덴서(C1, C1')가 접속되고, 상기 제2 차동 입력부(4)의 제1 입력 게이트(M5)에 제1 콘덴서(C1)의 제1 단자가 접속되고, 상기 제1 콘덴서(C1)의 제2 단자가 접지(GND) 측에 접속됨과 동시에, 상기 제2 차동 입력부의 제1 입력 게이트(M5)에 제2 콘덴서(C1')의 제1 단자가 접속되고, 상기 제2 콘덴서(C1')의 제2 단자는 전원(VDD) 측에 접속되는, 연산 증폭기의 오프셋 캔슬 회로.
제1항에 있어서, 상기 스위칭 소자들의 온/오프를 제어하는 제어 신호의 파형을 정형하는 파형 정형 회로를 구비하는, 연산 증폭기의 오프셋 캔슬 회로.
제2항에 있어서, 상기 연산 증폭기부(1)는 상기 전류 미러부(2) 및 상기 제1 차동 입력부(3)와 pn타입이 반대의 제2 전류 미러부(5) 및 제3 차동 입력부(6)를 구비하고, 상기 제3 차동 입력부(6)의 2개의 입력 게이트(M23, M24)가 상기 전류 미러부(2)와 상기 제1 차동 입력부(3)의 접속 노드에 접속되어 있는 것인, 연산 증폭기의 오프셋 캔슬 회로.
연산 증폭기부(1)와, 상기 연산 증폭기부(1)의 오프셋을 캔슬하는 오프셋 캔슬 회로를 구비하는 연산 증폭기로서,

상기 연산 증폭기부(1)는 전류 미러부(2)와, 상기 전류 미러부(2)에 접속된 제1 차동 입력부(3)를 구비하고,

상기 오프셋 캔슬 회로는,

상기 전류 미러부(2)에 접속된 제2 차동 입력부(4)와,

상기 제1 차동 입력부(3)의 제1 입력 게이트(M3)와 입력 단자 사이에 접속된 제1 스위칭 소자(SW1)와,

상기 제1 차동 입력부(3)의 제1 입력 게이트(M3)와 출력 단자 사이에 접속된 제2 스위칭 소자(SW2)와,

상기 제2 차동 입력부(4)의 제1 입력 게이트(M5)와 상기 출력 단자 사이에 접속된 제3 스위칭 소자(SW3)와,

상기 제2 차동 입력부(4)의 제1 입력 게이트(M5)에 접속되고, 상기 연산 증폭기부(1)에 연결되어 상기 연산 증폭기부(1)에 의해 증폭되는 오프셋을 포함한 전압을 축적하고, 축적된 전압에 기초하여 상기 연산 증폭기부(1)의 전압값을 피드백 제어하는 콘덴서(C1)

를 포함하는 것인, 연산 증폭기.
삭제