KR20210144427A - 오프셋 전압 보상 회로, 상기 회로를 포함하는 감마 전압 생성 회로, 및 상기 회로를 포함하는 소스드라이버 - Google Patents

오프셋 전압 보상 회로, 상기 회로를 포함하는 감마 전압 생성 회로, 및 상기 회로를 포함하는 소스드라이버 Download PDF

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임정우
장윤석
최재원
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Abstract

본 발명의 일 실시예에 따른 오프셋 전압 보상 회로는, 교번하는 제1 구간 및 제2 구간에서 동작하며 연산 증폭기의 오프셋 전압을 보상하는 회로로서, 제1 메인 입력부, 제1 보조 입력부, 제2 메인 입력부, 및 제2 보조 입력부를 포함하는 입력단, 상기 제1 메인 입력부 및 상기 제1 보조 입력부 각각에서 생성되는 전류들을 수신하는 제1 전류 미러, 및 상기 제2 메인 입력부 및 상기 제2 보조 입력부 각각에서 생성되는 전류들을 수신하는 제2 전류 미러를 포함하는 증폭단, 상기 제1 전류 미러 및 상기 제2 전류 미러 각각에서 생성되는 전압들을 수신하는 출력단, 상기 제1 구간 및 상기 제2 구간 각각에 상응하여 상기 출력단으로부터 상기 입력단으로의 피드백 경로를 제어하는 스위치부, 및 상기 제1 구간 및 상기 제2 구간 중 어느 하나에서, 상기 출력단에서 생성되는 중간 전압을 저장하는 전압 저장부를 포함한다.

Description

오프셋 전압 보상 회로, 상기 회로를 포함하는 감마 전압 생성 회로, 및 상기 회로를 포함하는 소스드라이버{CIRCUIT OF COMPENSATING FOR OFFSET VOLTAGE, CIRCUIT OF GENERATING GAMMA VOLTAGE INCLUDING THE SAME, AND SOURCE DRIVER INCLUDING THE SAME}
본 발명은 오프셋 전압 보상 회로에 관한 것으로서, 더욱 상세하게는 오프셋 전압 보상 회로, 상기 회로를 포함하는 감마 전압 생성 회로, 및 상기 회로를 포함하는 소스드라이버에 관한 것이다.
연산 증폭기는 상기 연산 증폭기의 입력 단자들 각각에 동일한 크기의 전압을 인가하더라도 0V가 아닌 크기의 전압을 출력하게 되는데, 이 경우 상기 출력을 0V로 만들어주기 위해 상기 입력 단자들 중 어느 하나에 인가해주어야 하는 전압을 오프셋 전압이라 한다.
상기 오프셋 전압은 반도체 회로의 설계 및 공정상의 문제로 필연적으로 발생하게 되는데, 최근에 출시되는 고사양의 TV 또는 모바일 폰 등의 전자 장치에서 특히 문제된다.
본 발명의 일 목적은 연산 증폭기의 오프셋 전압을 보상하는 오프셋 전압 보상 회로를 제공하는 것이다.
본 발명의 일 목적은 상기 오프셋 전압 보상 회로를 포함하는 감마 전압 생성 회로를 제공하는 것이다.
본 발명의 일 목적은 상기 오프셋 전압 보상 회로를 포함하는 소스 드라이버를 제공하는 것이다.
상기 일 목적을 달성하기 위해 본 발명의 일 실시예에 따른 오프셋 전압 보상 회로는, 교번하는 제1 구간 및 제2 구간에서 동작하며 연산 증폭기의 오프셋 전압을 보상하는 회로로서, 입력단, 증폭단, 출력단, 스위치부, 및 전압 저장부를 포함한다. 상기 입력단은 제1 메인 입력부, 제1 보조 입력부, 제2 메인 입력부, 및 제2 보조 입력부를 포함한다. 상기 증폭단은 상기 제1 메인 입력부 및 상기 제1 보조 입력부 각각에서 생성되는 전류들을 수신하는 제1 전류 미러 및 상기 제2 메인 입력부 및 상기 제2 보조 입력부 각각에서 생성되는 전류들을 수신하는 제2 전류 미러를 포함한다. 상기 출력단은 상기 제1 전류 미러 및 상기 제2 전류 미러 각각에서 생성되는 전압들을 수신한다. 상기 스위치부는 상기 제1 구간 및 상기 제2 구간 각각에 상응하여 상기 출력단으로부터 상기 입력단으로의 피드백 경로를 제어한다. 상기 전압 저장부는 상기 제1 구간 및 상기 제2 구간 중 어느 하나에서, 상기 출력단에서 생성되는 중간 전압을 저장한다.
상기 일 목적을 달성하기 위해 본 발명의 일 실시예에 따른 감마 전압 생성 회로는, 복수의 감마 증폭기들, 바이어스 신호를 생성하여 상기 복수의 감마 증폭기들에 공급하는 바이어스 회로, 및 상기 복수의 감마 앰프들을 통해 버퍼링되어 출력되는 감마 기준 전압들에 기초하여 복수의 계조 전압들을 생성하는 전압 디바이더를 포함하고, 상기 복수의 감마 증폭기들 각각은, 제1 오프셋 전압 보상 회로, 제2 오프셋 전압 보상 회로, 및 상기 제1 오프셋 전압 보상 회로 및 상기 제2 오프셋 전압 보상 회로 각각으로부터 출력되는 신호 중 어느 하나를 선택하여 출력하는 회로 선택부를 포함하고, 상기 제1 오프셋 전압 보상 회로 및 상기 제2 오프셋 전압 보상 회로 각각은, 제1 메인 입력부, 제1 보조 입력부, 제2 메인 입력부, 및 제2 보조 입력부를 포함하는 입력단, 상기 제1 메인 입력부 및 상기 제1 보조 입력부 각각에서 생성되는 전류들을 수신하는 제1 전류 미러, 및 상기 제2 메인 입력부 및 상기 제2 보조입력부 각각에서 생성되는 전류들을 수신하는 제2 전류 미러를 포함하는 증폭단, 상기제1 전류 미러 및 상기 제2 전류 미러 각각에서 생성되는 전압들을 수신하는 출력단, 상기 제1 구간 및 상기 제2 구간 각각에 상응하여 상기 출력단으로부터 상기 입력단으로의 피드백 경로를 제어하는 스위치부, 및 상기 제1 구간 및 상기 제2 구간 중 어느 하나에서, 상기 출력단에서 생성되는 중간 전압을 저장하는 전압 저장부를 포함하는 오프셋 전압 보상 회로를 포함한다.
상기 일 목적을 달성하기 위해 본 발명의 일 실시예에 따른 소스 드라이버는 디지털 픽셀 데이터를 수신하여 처리하는 디지털 회로, 및 상기 디지털 픽셀 데이터를 아날로그 신호 형태의 계조 전압으로 변환하여 출력하는 아날로그 회로를 포함하고, 상기 아날로그 회로는, 복수의 계조 전압들을 생성하는 감마 전압 생성 회로를 포함하고, 상기 감마 전압 생성 회로는, 제1 메인 입력부, 제1 보조 입력부, 제2 메인 입력부, 및 제2 보조 입력부를 포함하는 입력단, 상기 제1 메인 입력부 및 상기 제1 보조 입력부 각각에서 생성되는 전류들을 수신하는 제1 전류 미러, 및 상기 제2 메인 입력부 및 상기 제2 보조 입력부 각각에서 생성되는 전류들을 수신하는 제2 전류 미러를 포함하는 증폭단, 상기제1 전류 미러 및 상기 제2 전류 미러 각각에서 생성되는 전압들을 수신하는 출력단, 상기 제1 구간 및 상기 제2 구간 각각에 상응하여 상기 출력단으로부터 상기 입력단으로의 피드백 경로를 제어하는 스위치부, 및 상기 제1 구간 및 상기 제2 구간 중 어느 하나에서, 상기 출력단에서 생성되는 중간 전압을 저장하는 전압 저장부를 포함하는 오프셋 전압 보상 회로를 포함한다.
본 발명의 실시예들에 포함되는 오프셋 전압 보상 회로는 CMOS 회로로 구현될 수 있다. 상기 오프셋 전압 보상 회로는 입력단, 증폭단, 및 출력단을 포함하고, 상기 입력단에서 PMOS 회로로 구현되는 제1 메인 입력부 및 제1 보조 입력부 각각은 상기 증폭단에서 NMOS 회로로 구현되는 제1 전류 미러로 연결된다. 그리고, 상기 입력단에서 NMOS 회로로 구현되는 제2 메인 입력부 및 제2 보조 입력부 각각은 상기 증폭단에서 PMOS 회로로 구현되는 제2 전류 미러로 연결된다. 이 경우, 상기 제1 전류 미러 및 상기 제2 전류 미러는 전원 전압 및 접지 전압 사이에 직렬 연결되어 상대적으로 작은 면적을 차지하도록 구현될 수 있다.
또한, 감마 전압 생성 회로가 상기 오프셋 전압 보상 회로를 이용하여 구현되는 경우, 상기 감마 전압 생성 회로는 오프셋 전압이 보상된 복수의 감마 전압들을 지속적으로 출력할 수 있다. 나아가, 상기 감마 전압 생성 회로에 포함되는 상기 오프셋 전압 보상 회로가 아이들 모드로 동작하는 경우, 상기 아이들 모드로 동작하는 오프셋 전압 보상 회로의 전력 소모를 감소시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 오프셋 전압 보상 회로를 나타내는 블록도이다.
도 2는 도 1의 오프셋 전압 보상 회로의 입력단과 증폭단 사이의 결선 관계를 설명하기 위한 도면이다.
도 3은 도 1의 오프셋 전압 보상 회로를 보다 구체적으로 나타내는 블록도이다.
도 4는 도 3의 스위치들을 제어하는 제어 신호들의 타이밍도이다.
도 5a는 도 3의 오프셋 전압 보상 회로의 제1 구간에서의 동작을 설명하기 위한 도면이고, 도 5b는 도 3의 오프셋 전압 보상 회로의 제2 구간에서의 동작을 설명하기 위한 도면이다.
도 6은 도 3의 오프셋 보상 회로를 간략하게 나타내는 블록도이다.
도 7은 도 1의 입력단을 나타내는 회로도이다.
도 8은 도 2의 증폭단 및 출력단을 나타내는 회로도이다.
도 9는 도 1의 오프셋 전압 보상 회로를 포함하는 소스 드라이버를 나타내는 블록도이다.
도 10은 도 9의 감마 전압 생성 회로를 나타내는 블록도이다.
도 11은 도 10의 복수의 감마 증폭기들 중 어느 하나를 나타내는 블록도이다.
도 12는 도 11의 감마 증폭기의 동작의 일 예를 나타내는 타이밍도이다.
도 13은 본 발명의 일 실시예에 따른 오프셋 전압 보상 회로를 포함하는 디스플레이 장치를 나타내는 블록도이다.
도 14는 본 발명의 일 실시예에 따른 오프셋 전압 보상 회로를 포함하는 시스템을 나타내는 블록도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 오프셋 전압 보상 회로를 나타내는 블록도이다.
도 1을 참조하면, 오프셋 전압 보상 회로(1000)는 연산 증폭기의 오프셋 전압을 보상한다. 오프셋 전압 보상 회로(1000)는 교번하는 제1 구간 및 제2 구간에서 동작하고, 상기 제1 구간은 샘플링 구간으로, 상기 제2 구간은 드라이빙 구간으로 지칭될 수 있으나, 본 발명의 범위는 이에 한정되지 않는다.
오프셋 전압 보상 회로(1000)는 입력단(100), 증폭단(200), 출력단(300), 스위치부(400), 및 전압 저장부(500)를 포함한다. 입력단(100)은 입력 신호(VIN), 출력 신호(VOUT), 또는 저장 신호(VCS)를 수신할 수 있다. 입력 신호(VIN)는 외부로부터 입력되는 신호이고, 출력 신호(VOUT)는 출력단(300)으로부터 출력되는 신호이고, 저장 신호(500)는 전압 저장부(500)에 저장되는 신호일 수 있다. 보다 구체적으로, 오프셋 전압 보상 회로(1000)는 교번하는 제1 구간 및 제2 구간에서 동작하고, 상기 제1 구간에서 입력단(100)은 입력 신호(VIN) 및 출력 신호(VOUT)를 수신하고, 상기 제2 구간에서 입력 신호(VIN), 출력 신호(VOUT), 및 저장 신호(VCS)를 수신할 수 있다. 여기서, 상기 제1 구간에서의 출력 신호(VOUT)와 상기 제2 구간에서의 출력 신호(VOUT) 각각의 크기는 서로 다를 수 있고, 상기 제2 구간에서 입력단(100)에 입력되는 저장 신호(VCS)는 상기 제1 구간에서 출력되는 출력 신호(VOUT)를 저장한 신호일 수 있다. 실시예에 따라, 상기 제1 구간에서의 출력 신호(VOUT)는 입력 신호(VIN)에 상기 연산 증폭기의 오프셋 전압이 반영된 신호일 수 있고, 상기 제2 구간에서의 출력 신호(VOUT)는 상기 오프셋 전압이 보상되어 입력 신호(VIN)와 동등한 크기를 가지는 신호일 수 있다.
입력단(100)은 제1 메인 입력부(110M), 제1 보조 입력부(110A), 제2 메인 입력부(130M), 및 제2 보조 입력부(130A)를 포함할 수 있다. 상기 제1 구간 및 상기 제2 구간 각각에서, 제1 메인 입력부(110M), 제1 보조 입력부(110A), 제2 메인 입력부(130M), 및 제2 보조 입력부(130A) 각각에 입력되는 신호들은 서로 다를 수 있고, 제1 메인 입력부(110M), 제1 보조 입력부(110A), 제2 메인 입력부(130M), 및 제2 보조 입력부(130A) 각각은 입력되는 신호들에 기초하여 전류들을 생성하고 상기 전류들을 증폭단(200)으로 공급할 수 있다. 보다 구체적인 설명은 후술하기로 한다.
증폭단(200)은 입력단(100)에서 생성되는 전류들을 수신할 수 있다. 그리고, 증폭단(200)은 수신되는 전류들에 기초하여 전압들을 생성하고 상기 전압들을 출력단(300)으로 공급할 수 있다.
증폭단(200)은 제1 전류 미러(210) 및 제2 전류 미러(250)를 포함할 수 있다. 제1 전류 미러(210)는 제1 메인 입력부(110M) 및 제1 보조 입력부(110A) 각각에서 생성되는 전류들을 수신하고, 제2 전류 미러(250)는 제2 메인 입력부(130M) 및 제2 보조 입력부(130A) 각각에서 생성되는 전류들을 수신할 수 있다. 이하에서, 입력단(100)과 증폭단(200) 사이의 결선관계에 대하여 설명하기로 한다.
도 2는 도 1의 오프셋 전압 보상 회로의 입력단과 증폭단 사이의 결선 관계를 설명하기 위한 도면이다.
도 1 및 도 2를 참조하면, 증폭단(200)은 제1 전류 미러(210) 및 제2 전류 미러(250)를 포함한다. 제1 전류 미러(210)는 제1 노드(ND1) 및 제2 노드(ND2)를 포함하고, 제2 전류 미러(250)는 제3 노드(PD1) 및 제4 노드(PD4)를 포함한다.
제1 메인 입력부(110M) 및 제1 보조 입력부(110A) 각각의 출력노드는 제1 전류 미러(210)의 제1 노드(ND1) 및 제2 노드(ND2)와 연결될 수 있고, 제2 메인 입력부(130M) 및 제2 보조 입력부(130A) 각각의 출력 노드는 제2 전류미러(250)의 제3 노드(PD1) 및 제4 노드(PD2)와 연결될 수 있다.
후술하는 바와 같이, 오프셋 전압 보상 회로(100)는 상보형 MOS(Complementary MOS) 회로로 구현될 수 있다. 특히, 제1 메인 입력부(110M) 및 제1 보조 입력부(110A) 각각은 PMOS 회로로 구현될 수 있고, 제2 메인 입력부(130M) 및 제2 보조 입력부(130A) 각각은 NMOS 회로로 구현될 수 있다. 그리고, 제1 전류 미러(210)는 NMOS 회로로 구현될 수 있고, 제2 전류 미러(250)는 PMOS 회로로 구현될 수 있다.
즉, 오프셋 전압 보상 회로(1000)가 CMOS 회로로 구현되는 경우, 입력단(100)에서 PMOS 회로로 구현되는 제1 메인 입력부(110M) 및 제1 보조 입력부(110A) 각각은 증폭단(200)에서 NMOS 회로로 구현되는 제1 전류 미러(210)로 연결된다. 그리고, 입력단(100)에서 NMOS 회로로 구현되는 제2 메인 입력부(130M) 및 제2 보조 입력부(130A) 각각은 증폭단(200)에서 PMOS 회로로 구현되는 제2 전류 미러(250)로 연결될 수 있다. 이 경우, 제1 전류 미러(210) 및 제2 전류 미러(250)는 전원 전압 및 접지 전압 사이에 직렬 연결되어 상대적으로 작은 면적을 차지하도록 구현될 수 있다.
다시 도 1을 참조하면, 출력단(300)은 증폭단(200)에서 생성되는 전류들을 수신할 수 있다. 그리고, 출력단(300)은 수신되는 전류들에 기초하여 전압들을 생성하고 상기 전압들을 오프셋 전압 보상 회로(1000)의 외부로 출력하거나 또는 전압 저장부(500)로 공급할 수 있다.
스위치부(400)는 출력단(300)으로부터 출력 신호(VOUT)를, 전압 저장부(500)로부터 저장 신호(VCS)를, 외부로부터 입력 신호(VIN)를 각각 수신할 수 있다. 스위치부(400)는 복수의 스위치들을 포함할 수 있고, 상기 복수의 스위치들을 제어하는 스위치 제어 신호(CTLS)를 더 수신할 수 있다.
스위치부(400)는 상기 제1 구간 및 상기 제2 구간 각각에 상응하여 출력단(300)으로부터 입력단(100)으로의 피드백 경로를 제어할 수 있다. 예를 들어, 스위치부(400)는 상기 제1 구간에서 출력단(300)에서 생성되는 출력 신호(VOUT)가 입력단(100)으로 입력되도록 상기 피드백 경로를 제어하고, 출력 신호(VOUT)가 전압 저장부(500)에 저장되도록 상기 피드백 경로를 제어할 수 있다. 그리고, 스위치부(400)는 상기 제2 구간에서 출력단(300)에서 생성되는 출력 신호(VOUT)가 입력단(100)으로 입력되도록 상기 피드백 경로를 제어하고, 전압 저장부(500)에 저장되는 저장 신호(VCS)가 입력단(100)으로 입력되도록 상기 피드백 경로를 제어할 수 있다.
전압 저장부(500)는 상기 제1 구간에서 출력단(300)에서 생성되는 출력 신호(VOUT)를 저장하고, 상기 제2 구간에서 전압 저장부(500)에 저장된 저장 신호(VCS)를 입력단(100)에 저장할 수 있다.
도 3은 도 1의 오프셋 전압 보상 회로를 보다 구체적으로 나타내는 블록도이다.
도 1 및 도 3을 참조하면, 오프셋 전압 보상 회로(1000a)는 각각이 상응하는 오프셋 전압들(Vos1, Vos2, Vos3, 및 Vos4)을 가지는 연산 증폭기들(110M-1, 110A-1, 130M-1, 및 130A-1), 증폭기들(230, 270), 트랜지스터들(311, 313), 스위치들(410, 430, 및 450), 및 커패시터(510)를 포함한다.
연산 증폭기들(110M-1, 110A-1, 130M-1, 및 130A-1)은 입력단(100)에, 증폭기들(230, 270)은 증폭단(200)에, 트랜지스터들(311, 313)은 출력단(300)에, 스위치들(410, 430, 및 450)은 스위치부(400)에, 커패시터(510)는 전압 저장부(500)에 각각 대응될 수 있다. 특히, 연산 증폭기(110M-1)는 제1 메인 입력부(110M)에, 연산 증폭기(110A-1)는 제1 보조 입력부(110A)에, 연산 증폭기(130M-1)는 제2 메인 입력부(130M)에, 연산 증폭기(130A-1)는 제2 보조 입력부(130A)에 각각 대응될 수 있고, 증폭기들(230, 270)은 제1 전류 미러(210) 및 제2 전류 미러(250)를 포함할 수 있다.
연산 증폭기들(110M-1, 110A-1, 130M-1, 및 130A-1)은 트랜스 컨덕턴스 증폭기일 수 있고, 증폭기들(230, 270)은 트랜스 임피던스 증폭기일 수 있으나, 본 발명의 범위가 이에 한정되는 것은 아니다.
도 4는 도 3의 스위치들을 제어하는 제어 신호들의 타이밍도이다.
도 3 및 도 4를 참조하면, 스위치들(410, 430, 및 450) 각각은 상응하는 제어 신호들(SW1, SW2, 및 SW3)에 의해 제어될 수 있다. 실시예에 따라, 제1 구간(SP)에서 제어 신호(SW1)는 제1 로직 레벨을 나타내고, 제어 신호들(SW2, SW3)은 제2 로직 레벨을 나타내며, 제2 구간(DP)에서 제어 신호(SW1)는 제2 로직 레벨을 나타내고, 제어 신호들(SW2, SW3)은 제1 로직 레벨을 나타낼 수 있다. 제1 구간(SP)은 샘플링 구간으로, 제2 구간(DP)은 드라이빙 구간으로 지칭될 수 있으나, 본 발명의 범위가 이에 한정되는 것은 아니다.
스위치들(410, 430, 및 450) 각각은 제어 신호들(SW1, SW2, 및 SW3)에 응답하여, 트랜지스터들(311, 313)을 포함하는 출력단(300)으로부터 연산 증폭기들(110M-1, 110A-1, 130M-1, 및 130A-1)을 포함하는 입력단(100)으로의 피드백 경로를 제어할 수 있다.
도 5a는 도 3의 오프셋 전압 보상 회로의 제1 구간에서의 동작을 설명하기 위한 도면이다. 도 5b는 도 3의 오프셋 전압 보상 회로의 제2 구간에서의 동작을 설명하기 위한 도면이다.
도 3, 도 4, 및 도 5a를 참조하면, 제1 구간(SP)에서 제어 신호(SW1)는 로직 하이 레벨을 나타낼 수 있고, 제어 신호들(SW2, SW3)은 로직 로우 레벨을 나타낼 수 있다. 그 결과, 스위치(410)는 턴오프(OFF)되고, 스위치들(430, 450)은 턴 온(ON)될 수 있다.
이 경우, 연산 증폭기(110M-1)의 비반전 단자에 전압(VIN+Vos1)이 입력되고, 반전 단자에 전압(VIN)이 입력될 수 있다. 연산 증폭기(110A-1)의 비반전 단자에 전압(VOUT+Vos2)이 입력되고, 반전 단자에 전압(VIN)이 입력될 수 있다. 연산 증폭기(130M-1)의 비반전 단자에 전압(VIN+Vos3)이 입력되고, 반전 단자에 전압(VIN)이 입력될 수 있다. 연산 증폭기(130A-1)의 비반전 단자에 전압(VOUT+Vos4)이 입력되고, 반전 단자에 전압(VIN)이 입력될 수 있다.
연산 증폭기들(110M-1, 110A-1, 130M-1, 및 130A-1)은 각각의 비반전 단자 및 반전 단자에 입력되는 전압들의 차이에 상응하는 전류들을 생성할 수 있다. 연산 증폭기들(110M-1, 110A-1)이 생성하는 전류들은 증폭기(230)로 공급되고, 연산 증폭기들(130M-1, 130A-1)이 생성하는 전류들은 증폭기(270)로 공급될 수 있다.
증폭기들(240, 270)은 연산 증폭기들(110M-1, 110A-1, 130M-1, 및 130A-1)로부터 공급된 전류들의 크기에 상응하는 전압들을 생성할 수 있다. 증폭기들(240, 270)이 생성하는 전압들은 트랜지스터들(311, 313)로 공급될 수 있다.
보다 구체적으로, 키르히호프 전류 법칙을 적용하여 오프셋 전압 보상 회로(1000b)의 제1 구간(SP)에서의 동작을 설명하기로 한다. 이 경우, 노드(N1)에서 성립되는 노드 방정식은 하기 수학식 1과 같이 도출될 수 있다.
[수학식 1]
{ Vos2*gmp+(VOUT+Vos3-VIN)*gmap}*R*gmop +
{ Vos1*gmn+(VOUT+Vos4-VIN)*gman}*R*gmon = VOUT/ROUT
여기서, 상기 Vos1, 상기 Vos2, 상기 Vos3, 및 상기 Vos4 각각은 상응하는 연산 증폭기들(110M-1, 110A-1, 130M-1, 및 130A-1)의 오프셋 전압이고, 상기 gmp, 상기 gmap, 상기 gmn, 및 상기 gman 각각은 상응하는 연산 증폭기들(110M-1, 110A-1, 130M-1, 및 130A-1)의 트랜스 컨덕턴스이고, 상기 R은 증폭기들(230, 270)의 트랜스 임피던스이고, 상기 gmop, 및 상기 gmon 각각은 상응하는 트랜지스터들(311, 313)의 트랜스 컨덕턴스이고, 상기 ROUT은 노드(N1)에서 바라본 출력 저항이고, 상기 VIN은 입력 신호이고, 상기 VOUT은 출력 신호이다. 이 경우, 상기 gmop 및 상기 gmon의 크기가 gm으로서 동일하고, 상기 (gmap+gman)*R*gm*ROUT의 값이 1보다 충분히 크고, 상기 gmn, 상기 gmp, 상기 gmap, 및 상기 gman 각각의 크기가 동일하다고 가정하면, 출력 신호(VOUT)는 하기 수학식 2와 같이 도출될 수 있다.
[수학식 2]
VOUT = VIN (1/2)*(Vos1+Vos2+Vos3+Vos4) = VIN + △V
여기서, △V = (1/2)*(Vos1+Vos2+Vos3+Vos4) 이다. 따라서, 오프셋 전압 보상 회로(1000b)의 제1 구간(SP)에서의 최종 결과로서 상기 수학식 2에 의해 도출되는 출력 신호(VOUT)가 커패시터(510)에 저장되게 된다.
도 3, 도 4, 도 5a 및 도 5b를 참조하면, 제2 구간(DP)에서 제어 신호(SW1)는 로직 로우 레벨을 나타낼 수 있고, 제어 신호들(SW2, SW3)은 로직 하이 레벨을 나타낼 수 있다. 그 결과, 스위치(410)는 턴 온(ON)되고, 스위치들(430, 450)은 턴오프(OFF)될 수 있다.
이 경우, 연산 증폭기(110M-1)의 비반전 단자에 전압(VOUT+Vos1)이 입력되고, 반전 단자에 전압(VIN)이 입력될 수 있다. 연산 증폭기(110A-1)의 비반전 단자에 전압(VO1+Vos2 단, VO1은 VIN + △V)이 입력되고, 반전 단자에 전압(VIN)이 입력될 수 있다. 연산 증폭기(130M-1)의 비반전 단자에 전압(VOUT+Vos3)이 입력되고, 반전 단자에 전압(VIN)이 입력될 수 있다. 연산 증폭기(130A-1)의 비반전 단자에 전압(VOUT+Vos4)이 입력되고, 반전 단자에 전압(VIN)이 입력될 수 있다.
연산 증폭기들(110M-1, 110A-1, 130M-1, 및 130A-1)은 각각의 비반전 단자 및 반전 단자에 입력되는 전압들의 차이에 상응하는 전류들을 생성할 수 있다. 연산 증폭기들(110M-1, 110A-1)이 생성하는 전류들은 증폭기(230)로 공급되고, 연산 증폭기들(130M-1, 130A-1)이 생성하는 전류들은 증폭기(270)로 공급될 수 있다.
증폭기들(240, 270)은 연산 증폭기들(110M-1, 110A-1, 130M-1, 및 130A-1)로부터 공급된 전류들의 크기에 상응하는 전압들을 생성할 수 있다. 증폭기들(240, 270)이 생성하는 전압들은 트랜지스터들(311, 313)로 공급될 수 있다.
보다 구체적으로, 키르히호프 전류 법칙을 적용하여 오프셋 전압 보상 회로(1000b)의 제2 구간(DP)에서의 동작을 설명하기로 한다. 이 경우, 노드(N1)에서 성립되는 노드 방정식은 하기 수학식 3과 같이 도출될 수 있다.
[수학식 3]
{(VOUT+Vos2-VIN)*gmp+(VO1+Vos3-VIN)*gmap}*R*gmop +
{(VOUT+Vos1-VIN)*gmn+(VO1+Vos4-VIN)*gman}*R*gmon = VOUT/ROUT
여기서, 상기 Vos1, 상기 Vos2, 상기 Vos3, 및 상기 Vos4 각각은 상응하는 연산 증폭기들(110M-1, 110A-1, 130M-1, 및 130A-1)의 오프셋 전압이고, 상기 gmp, 상기 gmap, 상기 gmn, 및 상기 gman 각각은 상응하는 연산 증폭기들(110M-1, 110A-1, 130M-1, 및 130A-1)의 트랜스 컨덕턴스이고, 상기 R은 증폭기들(230, 270)의 트랜스 임피던스이고, 상기 gmop, 및 상기 gmon 각각은 상응하는 트랜지스터들(311, 313)의 트랜스 컨덕턴스이고, 상기 ROUT은 노드(N1)에서 바라본 출력 저항이고, 상기 VO1은 제1 구간(SP)에서 커패시터(510)에 저장된 출력 신호(VOUT)이고, 상기 VIN은 입력 신호이고, 상기 VOUT은 출력 신호이다. 이 경우, 상기 gmop 및 상기 gmon의 크기가 gm으로서 동일하고, 상기 (gmap+gman)*R*gm*ROUT의 값이 1보다 충분히 크고, 상기 gmn, 상기 gmp, 상기 gmap, 및 상기 gman 각각의 크기가 gmx로서 동일하다고 가정하면, 출력 신호(VOUT)는 하기 수학식 4와 같이 도출될 수 있다.
[수학식 4]
VOUT = VIN + gmx*[0] / (2*gmx) = VIN
따라서, 오프셋 전압 보상 회로(1000b)의 제2 구간(DP)에서의 최종 결과로서 상기 수학식 4에 의해 도출되는 출력 신호(VOUT)는 입력 신호(VIN)가 된다.
즉, 오프셋 전압 보상 회로(1000b)는 제1 구간(SP)에서 상기 수학식 2에 따라 도출되는 출력 신호(VOUT)(즉, VIN + △V)를 출력하고, 제2 구간(DP)에서 상기 수학식 4에 따라 도출되는 출력 신호(VOUT)(즉, VIN)를 출력하게 된다.
따라서, 오프셋 전압 보상 회로(1000b)는 제1 구간(SP)에서 입력 신호(VIN)에 상기 연산 증폭기의 오프셋 전압이 반영된 신호를 출력하나, 제2 구간(DP)에서 상기 오프셋 전압이 보상되어 입력 신호(VIN)와 동등한 크기를 가지는 신호를 출력할 수 있다.
도 6은 도 3의 오프셋 보상 회로를 간략하게 나타내는 블록도이다.
도 3 및 도 6을 참조하면, 오프셋 보상 회로(1000a)는 도 6에 도시된 오프셋 보상 회로(1000d)와 같이 나타내어질 수 있다.
오프셋 보상 회로(1000d)는 연산 증폭기(1100), 스위치들(1410, 1430, 및 1450), 및 커패시터(1510)를 포함할 수 있다. 이 경우, 연산 증폭기(1100)는 연산 증폭기들(110M-1, 110A-1, 130M-1, 및 130A-1), 증폭기들(230, 270), 및 트랜지스터들(311, 313)에 대응되고, 스위치들(1410, 1430, 및 1450)은 스위치들(410, 430, 및 450)에 대응되고, 커패시터(1510)는 커패시터(510)에 대응될 수 있다.
그리고, 연산 증폭기(1100)의 입력 단자(IPM)는 연산 증폭기(110M-1, 130M-1)의 비반전 단자에 대응되고, 입력 단자(INM)는 연산 증폭기(110M-1, 130M-1)의 반전 단자에 대응되고, 입력 단자(IPA)는 연산 증폭기(110A-1, 130A-1)의 비반전 단자에 대응되고, 입력 단자(INA)는 연산 증폭기(110A-1, 130A-1)의 반전 단자에 대응될 수 있다.
오프셋 보상 회로(1000d)는 후술하게 되는 디스플레이 드라이버 IC의 소스 드라이버 및 디스플레이 장치의 동작에 관한 설명의 편의를 위해 나타내어진 것으로서, 오프셋 보상 회로(1000d)의 동작은 오프셋 보상 회로(1000a)의 동작과 실질적으로 동일하므로, 오프셋 보상 회로(1000d)에 관한 구체적인 설명은 생략하기로 한다.
도 7은 도 1의 입력단을 나타내는 회로도이다. 도 8은 도 2의 증폭단 및 출력단을 나타내는 회로도이다.
도 1 및 도 7을 참조하면, 입력단(100)은 PMOS 트랜지스터들(151, 155, 171, 173, 191, 및 193) 및 NMOS 트랜지스터들(154, 157, 175, 177, 195, 및 197)을 포함한다.
PMOS 트랜지스터들(151, 154) 및 NMOS 트랜지스터들(155, 및 157) 각각의 게이트에 상응하는 바이어스 신호들(VBP1, VBN1, VBP2, 및 VBN2)이 인가될 수 있고, PMOS 트랜지스터들(151, 154) 및 NMOS 트랜지스터들(155, 및 157) 각각은 전원 전압(VDD)과 접지 전압(VSS) 사이에 직렬 연결되어, PMOS 트랜지스터들(171, 173, 191, 및 193) 및 NMOS 트랜지스터들(175, 177, 195, 및 197)로 바이어스 전류를 공급할 수 있다.
PMOS 트랜지스터(171) 및NMOS 트랜지스터(175) 각각의 게이트 단자는 도 6의 입력 단자(IPM)에 대응되고, PMOS 트랜지스터(173) 및 NMOS 트랜지스터(177) 각각의 게이트 단자는 도 6의 입력 단자(INM)에 대응될 수 있다.
PMOS 트랜지스터(191) 및 NMOS 트랜지스터(195) 각각의 게이트 단자는 도 6의 입력 단자(IPA)에 대응되고, PMOS 트랜지스터(193) 및 NMOS 트랜지스터(197) 각각의 게이트 단자는 도 6의 입력 단자(INA)에 대응될 수 있다.
따라서, PMOS 트랜지스터들(171, 173)은 각각의 게이트 단자로 입력되는 전압들의 차이에 상응하는 전류들을 생성할 수 있고, NMOS 트랜지스터들(175, 177)은 각각의 게이트 단자로 입력되는 전압들의 차이에 상응하는 전류들을 생성할 수 있다.
PMOS 트랜지스터들(191, 193)은 각각의 게이트 단자로 입력되는 전압들의 차이에 상응하는 전류들을 생성할 수 있고, NMOS 트랜지스터들(195, 197)은 각각의 게이트 단자로 입력되는 전압들의 차이에 상응하는 전류들을 생성할 수 있다.
도 1, 도 7 및 도 8을 참조하면, 증폭단(200)은 PMOS 트랜지스터들(211, 213, 215, 217, 273, 및 293) 및 NMOS 트랜지스터들(251, 253, 255, 및 257)을 포함할 수 있다.
NMOS 트랜지스터들(251, 253, 255, 및 257)은 도 1의 제1 전류 미러에 대응되고, PMOS 트랜지스터들(211, 213, 215, 및 217)은 도 1의 제2 전류 미러에 대응되고, PMOS 트랜지스터(273)와 NMOS 트랜지스터(271), 및 PMOS 트랜지스터(293)와 NMOS 트랜지스터(291) 각각은 플로팅 전류원으로 동작할 수 있다.
NMOS 트랜지스터들(251, 253, 255, 및 257), PMOS 트랜지스터들(211, 213, 215, 및 217), PMOS 트랜지스터(273)와 NMOS 트랜지스터(271), 및 PMOS 트랜지스터(293)와 NMOS 트랜지스터(291) 각각은 전원 전압(VDD)과 접지 전압(VSS) 사이에 직렬 연결되어, 입력단(100)으로부터 공급되는 전류들의 크기에 상응하는 전압들을 생성할 수 있다.
한편, 입력단(100)과 증폭단(200) 사이의 결선 관계는 도 1 및 도 2를 참조하여 상술하였으므로, 이에 관한 구체적인 설명은 생략하기로 한다.
출력단(300)은 PMOS 트랜지스터(311)와 NMOS 트랜지스터(313), 및 커패시터들(315, 317)을 포함할 수 있다. PMOS 트랜지스터(311) 및 NMOS 트랜지스터(313)는 증폭단(200)으로부터 공급되는 전압들의 크기에 상응하는 전류들을 출력 신호(VOUT)로서 생성할 수 있다. 커패시터들(315, 317)은 출력 신호(VOUT)의 주파수 특성을 안정화하는 기능을 수행할 수 있다.
도 9는 도 1의 오프셋 전압 보상 회로를 포함하는 소스 드라이버를 나타내는 블록도이다. 도 10은 도 9의 감마 전압 생성 회로를 나타내는 블록도이다.
도 9를 참조하면, 소스 드라이버(2000)는 디지털 신호인 픽셀 데이터(RGB)를 수신하여 처리하는 디지털 회로(2700) 및 픽셀 데이터(RGB)를 아날로그 신호 형태의 계조 전압으로 변환하여 디스플레이 패널의 데이터 라인(DL1~DLm)으로 출력하는 아날로그 회로(2800)를 포함한다. 그리고, 디지털 회로(2700)는 쉬프트 레지스터부(2200), 데이터 래치부(2300), 및 제어 로직(2100)을 포함한다.
쉬프트 레지스터부(2200)는 픽셀 데이터(RGB)가 데이터 래치부(2300)에 순차적으로 저장되는 타이밍을 제어한다. 쉬프트 레지스터부(2200)는 수직 동기 시작 신호(STH)를 순차적으로 쉬프팅하여, 쉬프팅 된 클럭 신호들을 데이터 래치부(2300)로 전달한다.
데이터 래치부(2300)는 복수의 래치 회로들을 포함하고, 쉬프트 레지스터부(2200)로부터 출력된 클럭신호들에 응답하여 하나의 수평 라인에 상응하는 픽셀 데이터(RGB)를 상기 복수의 래치 회로들의 한 끝에서 다른 끝까지 순차적으로 저장한다. 데이터 래치부(2300)는 픽셀 데이터(RGB)의 저장이 완료되면, 로드 신호에 응답하여 픽셀 데이터(RGB)를 출력한다.
제어 로직(2100)은 픽셀 데이터(RGB) 및 소스 드라이버(2000)를 제어하는 제어 신호(SCS)를 수신하고, 제어 신호(SCS)에 기초하여 내부 제어 신호들(STH, CTLG)을 생성할 수 있다. 제어 신호(SCS)는 클럭 신호, 극성 제어 신호 또는 구동 타이밍에 관한 정보 신호들을 포함할 수 있다. 제어 신호(SCS)는 픽셀 데이터(RGB)와 함께 데이터 패킷 형태로 수신될 수 있다.
제어 로직(2100)은 직렬화하여 수신된 픽셀 데이터(RGB)를 병렬화하여 데이터 래치부(2300)로 전송할 수 있다.
디지털 회로(2700)는 별도의 제어 로직(2100)을 포함하지 않을 수 있다. 이 경우, 제어 신호들(STH, CTLG)은 외부로부터 직접 제공될 수 있다. 예를 들어, 소스 드라이버(2000)가 픽셀 데이터(RGB) 및 제어 신호(SCS)를 제공하는 타이밍 컨트롤러와 하나의 반도체 칩에 집적될 경우, 제어 신호들(STH, CTLG)은 타이밍 컨트롤러로부터 제공될 수도 있다.
아날로그 회로(2800)는 감마 전압 생성 회로(2600), 디지털-아날로그 변환부(2400), 및 출력 버퍼부(2500)를 포함한다.
감마 전압 생성 회로(2600)는 픽셀 데이터(RGB)가 나타내는 각각의 계조에 대응하는 계조 전압들(VG)을 생성한다. 예를 들어, 픽셀 데이터(RGB)가 N 비트 데이터 신호일 경우, 감마 전압 생성 회로(2600)는 2N개의 계조 전압들(VG)을 생성할 수 있다.
디지털-아날로그 변환부(2400)는 데이터 래치부(2300)로부터 출력된 픽셀 데이터(RGB)를 수신하고, 계조 전압들(VG) 중 픽셀 데이터(RGB)에 상응하는 아날로그 계조 전압을 출력한다. 예를 들어, 디지털-아날로그 변환부(2400)의 일 예인, 감마 디코더는 N 비트의 픽셀 데이터(RGB)를 디코딩하고, 디코딩 결과에 응답하여 2N개의 계조 전압들 중에서 하나의 계조 전압을 선택하고, 선택된 계조 전압을 출력할 수 있다.
출력 버퍼부(2500)는 디지털-아날로그 변환부(2400)에서 출력된 아날로그 계조 전압을 버퍼링하여 출력한다.
도 10을 참조하면, 감마 전압 생성 회로(2600)는 복수의 감마 증폭기들(GAMP[1:k])(2610), 바이어스 회로(2630), 및 전압 디바이더(2650)를 포함한다.
복수의 감마 증폭기들(2610) 각각은 상응하는 감마 기준 전압들(VGM<1> ~ VGM<m>)을 수신하고, 감마 기준 전압들(VGM<1> ~ VGM<m>)을 버퍼링하여 출력한다. 감마 기준 전압들(VGM<1> ~ VGM<m>)은 소스 드라이버(2000)의 외부로부터 인가되거나 또는 소스 드라이버에서 내부적으로 생성되어 공급될 수 있다.
바이어스 회로(2630)는 복수의 감마 증폭기들(2610)의 바이어스를 제어하기 위한 바이어스 신호(VBG)를 생성하여, 복수의 감마 앰프들(2610)에 공급한다.
전압 디바이더(2650)는 복수의 저항들(R)이 직렬로 연결된 저항열로 구현될 수 있으며, 복수의 감마 앰프들(2610)을 통해 버퍼링되어 출력된 감마 기준 전압들(VGM<1> ~ VGM<m>)에 기초하여 복수의 계조 전압들(VG<0> ~ VG<2N-1>)을 생성할 수 있다.
한편, 복수의 감마 증폭기들(2610) 각각은 도 6의 오프셋 전압 보상 회로(1000a)를 이용하여 구현될 수 있다. 이하에서, 감마 증폭기들에 관하여 설명하기로 한다.
도 11은 도 10의 복수의 감마 증폭기들 중 어느 하나를 나타내는 블록도이다.
도 11을 참조하면, 감마 증폭기(2610a)는 제1 오프셋 전압 보상 회로(2610-1), 제2 오프셋 전압 보상 회로(2610-2), 및 회로 선택부(2670)를 포함한다.
제1 오프셋 전압 보상 회로(2610-1)는 연산 증폭기(2611A), 스위치들(2641A, 2643A, 및2645A), 및 커패시터(2651A)를 포함하고, 제2 오프셋 전압 보상 회로(2610-2)는 연산 증폭기(2611B), 스위치들(2641B, 2643B, 및 2645B), 및 커패시터(2651B)를 포함한다.
회로 선택부(2670)는 스위치들(2671, 2673)을 포함한다.
제1 오프셋 전압 보상 회로(2610-1) 및 제2 오프셋 전압 보상 회로(2610-2) 각각은 도 6을 참조하여 상술한 오프셋 보상 회로(1000a)일 수 있다. 즉, 연산 증폭기들(2611A, 2611B) 각각은 연산 증폭기(1100)에, 스위치들(2641A, 2643A, 2645A, 2641B, 2643B, 및 2645B) 각각은 스위치들(1410, 1430, 및 1450)에, 커패시터들(2651A, 2651B) 각각은 커패시터(1510)에 대응될 수 있다.
다만, 제1 오프셋 전압 보상 회로(2610-1), 제2 오프셋 전압 보상 회로(2610-2), 및 회로 선택부(2670)에 포함되는 스위치들(2641A, 2643A, 2645A, 2641B, 2643B, 2645B, 2671, 및 2673)은 트랜스미션 게이트로 구현될 수 있다.
스위치들(2641A, 2643A, 2645A, 2641B, 2643B, 2645B, 2671, 및 2673) 각각은 상응하는 제어 신호들(CLK_A, CLK_AB, CLK_B, CLK_BB, CLK_C, 및 CLK_CB)에 응답하여 제어될 수 있다. 연산 증폭기들(2611A, 2611B) 각각은 연산 증폭기들(2611A, 2611B) 각각에 상응하는 선택 신호(CS_A, CS_B)에 응답하여 디스에이블 될 수 있다.
회로 선택부(2670)는 제1 오프셋 전압 보상 회로(2610-1) 및 제2 오프셋 전압 보상 회로(2610-2) 각각으로부터 출력되는 신호 중 어느 하나를 선택하여, 출력 신호(VOUT)로서 출력할 수 있다.
도 12는 도 11의 감마 증폭기의 동작의 일 예를 나타내는 타이밍도이다.
도 12에서 수평 동기 신호(HSYNC), 제1 오프셋 전압 보상 회로(2610-1)와 제2 오프셋 전압 보상 회로(2610-2) 각각의 동작 모드, 연산 증폭기들(2611A, 2611B) 각각을 선택하는 선택 신호(CS_A, CS_B), 및 복수의 클락들(CLK_A, CLK_B, 및 CLK_C)의 상태들이 도시된다.
선택 신호(CS_A, CS_B), 및 복수의 클락들(CLK_A, CLK_B, 및 CLK_C)은 도 10의 제어 신호(CTLG)에 포함되는 신호들일 수 있다. 선택 신호(CS_A, CS_B), 및 복수의 클락들(CLK_A, CLK_B, 및 CLK_C)의 로직 레벨 구간들(예를 들어, TA_D, TOPA_H, TOPA_L, TB_D, TOPB_H, TOPB_L, TA_H, TA_L, TB_H, TB_L, TC_D, TC_H, TC_L) 각각의 지속 시간은 제어 신호(CTLG)에 응답하여 자유롭게 제어될 수 있다.
도 12를 참조하면, 제1 오프셋 전압 보상 회로(2610-1) 및 제2 오프셋 전압 보상 회로(2610-2) 각각은 샘플링 모드, 드라이빙 모드, 및 아이들 모드 중 어느 하나로 동작할 수 있다. 제1 오프셋 전압 보상 회로(2610-1)는 연산 증폭기(2611A)를 선택하는 선택 신호(CS_A)가 로직 하이 레벨인 경우, 상기 샘플링 모드 또는 드라이빙 모드 중 어느 하나로 동작할 수 있고, 선택 신호(CS_A)가 로직 로우 레벨인 경우 상기 아이들 모드로 동작할 수 있다. 제1 오프셋 전압 보상 회로(2610-1)는 클락(CLK_A)이 로직 하이 레벨인 경우, 상기 샘플링 모드로 동작할 수 있고, 클락(CLK_A)이 로직 로우 레벨인 경우, 상기 드라이빙 모드로 동작할 수 있다. 제2 오프셋 전압 보상 회로(2610-B)는 연산 증폭기(2611B)를 선택하는 선택 신호(CS_B)가 로직 하이 레벨인 경우, 상기 샘플링 모드 또는 드라이빙 모드 중 어느 하나로 동작할 수 있고, 선택 신호(CS_B)가 로직 로우 레벨인 경우 상기 아이들 모드로 동작할 수 있다. 제2 오프셋 전압 보상 회로(2610-2)는 클락(CLK_B)이 로직 하이 레벨인 경우, 상기 샘플링 모드로 동작할 수 있고, 클락(CLK_B)이 로직 로우 레벨인 경우, 상기 드라이빙 모드로 동작할 수 있다.
상기 샘플링 모드는, 도 1을 참조하여 상술한 제1 구간에 대응될 수 있고, 상기 드라이빙 모드는 제2 구간에 대응될 수 있다. 즉, 상기 샘플링 모드에서, 제1 오프셋 전압 보상 회로(2610-1) 및 제2 오프셋 전압 보상 회로(2610-2) 각각은 입력 신호(VIN)에 상기 오프셋 전압이 반영된 신호를 출력 신호(VOUT)로서 출력하고, 상기 드라이빙 모드에서 상기 오프셋 전압이 보상되어 입력 신호(VIN)와 동등한 크기를 가지는 신호를 출력 신호(VOUT)로서 출력하게 된다.
실시예에 따라, 제1 오프셋 전압 보상 회로(2610-1) 및 제2 오프셋 전압 보상 회로(2610-2) 중 적어도 하나는 상기 드라이빙 모드로 동작하도록 제어될 수 있다. 또한 제1 오프셋 전압 보상 회로(2610-1) 및 제2 오프셋 전압 보상 회로(2610-2) 중 적어도 하나가 상기 드라이빙 모드로 동작하는 경우, 다른 하나는 상기 아이들 모드로 동작할 수 있다. 이 경우, 회로 선택부(2670)는 오프셋 전압이 보상되어 입력 신호(VIN)와 동등한 크기를 가지는 신호를 지속적으로 출력할 수 있다. 따라서, 도 11의 감마 증폭기(2610a)가 도 9의 감마 전압 생성 회로(2600)에 사용되는 경우, 감마 전압 생성 회로(2600)는 오프셋 전압이 보상된 복수의 감마 전압들을 지속적으로 출력할 수 있게 된다. 그리고, 제1 오프셋 전압 보상 회로(2610-1) 및 제2 오프셋 전압 보상 회로(2610-2) 중 적어도 하나가 상기 아이들 모드로 동작하는 경우, 상기 아이들 모드로 동작하는 오프셋 전압 보상 회로(2610-1, 2610-2)의 전력 소모를 감소시킬 수 있다.
실시예에 따라, 제1 오프셋 전압 보상 회로(2610-1)는 T1 시점부터 T2 시점까지 또는 T7 시점부터 T8 시점까지 샘플링 모드로 동작할 수 있고, T2 시점부터 T6 시점까지 또는T8 시점부터 T12 시점까지 드라이빙 모드로 동작할 수 있고, T6 시점부터 T7 시점까지 아이들 모드로 동작할 수 있다. 제2 오프셋 전압 보상 회로(2610-2)는 T4 시점부터 T5 시점까지 또는 T10 시점부터 T11 시점까지 샘플링 모드로 동작할 수 있고, T1 시점부터 T3 시점까지 또는T5 시점부터 T9 시점까지 드라이빙 모드로 동작할 수 있고, T3 시점부터 T4 시점까지 또는 T9 시점부터 T10 시점까지 아이들 모드로 동작할 수 있다.
도 13은 본 발명의 일 실시예에 따른 오프셋 전압 보상 회로를 포함하는 디스플레이 장치를 나타내는 블록도이다.
도 13을 참조하면, 디스플레이 장치(5000)는 디스플레이 패널(5100), 소스 드라이버(5200), 게이트 드라이버(5300) 및 컨트롤러(5400)를 포함한다.
디스플레이 패널(5100)은 복수의 게이트 라인들(GL1~GLn) 및 복수의 데이터 라인들(DL1~DLm)에 연결되는 적색 화소들, 녹색 화소들 및 청색 화소들을 포함한다. 여기서, n 및 m은 양의 정수를 나타낸다. 실시예에 따라, 디스플레이 패널(5100)은 펜타일(pentile) 구조를 가질 수 있다. 예를 들어, 디스플레이 패널(100)은 적색 화소들(R), 녹색 화소들(G1, G2) 및 청색 화소들(B)이 적색 화소(R), 제1 녹색 화소(G1), 청색 화소(B) 및 제2 녹색화소(G2)의 순서로 배치되는 홀수 로우들 및 청색 화소(B), 제2 녹색 화소(G2), 적색 화소(R) 및 제1 녹색화소(G1)의 순서로 배치되는 짝수 로우들을 포함할 수 있다. 따라서 디스플레이 패널(5100)은 복수의 데이터 라인들(DL1~DLm)에 각각 연결되는 m개의 컬럼들을 포함할 수 있다. 또한, 홀수 번째 데이터 라인들에는 적색 화소들(R) 및 청색 화소들(B)이 교번하여 연결되고, 짝수 번째 데이터 라인들에는 제1 녹색화소들(G1) 및 제2 녹색 화소들(G2)이 교번하여 연결될 수 있다.
컨트롤러(5400)는 입력 데이터(IDATA), 수평 동기 신호(HSYNC), 수직 동기 신호(VSYNC) 및 메인 클럭 신호(MCLK)를 수신한다.
컨트롤러(5400)는 수평 동기 신호(HSYNC), 수직 동기 신호(VSYNC) 및 메인 클럭 신호(MCLK)에 기초하여 게이트 제어 신호(GCS) 및 소스 제어 신호(SCS)를 생성한다.
또한, 컨트롤러(5400)는 수직 동기 신호(VSYNC)에 기초하여 입력 데이터(IDATA)를 프레임 단위로 구분하고, 수평 동기 신호(HSYNC)에 기초하여 입력 데이터(IDATA)를 게이트 라인 단위로 구분하여 영상 데이터(RGB)를 생성한다.
실시예에 따라, 영상 데이터(RGB)는 적색 화소들(R)에 대응되는 적색 영상 데이터(R_D), 제1 녹색 화소들(G1)에 대응되는 제1 녹색영상 데이터(G1_D), 제2 녹색 화소들(G2)에 대응되는 제2 녹색 영상 데이터(G2_D), 및 청색 화소들(B)에 대응되는 청색 영상 데이터(B_D)를 포함할 수 있다.
컨트롤러(5400)는 게이트 제어 신호(GCS)를 게이트 드라이버(5300)에 제공하고, 소스 제어 신호(SCS) 및 영상 데이터(RGB)를 소스 드라이버(5200)에 제공한다.
게이트 드라이버(5300)는 복수의 게이트 라인들(GL1~GLn)을 통해 디스플레이 패널(5100)과 연결된다. 게이트 드라이버(5300)는 게이트 제어 신호(GCS)에 기초하여 복수의 게이트 라인들(GL1~GLn)을 순차적으로 선택한다.
소스 드라이버(5200)는 복수의 데이터 라인들(DL1~DLm)을 통해 디스플레이 패널(5100)과 연결된다. 소스 드라이버(5200)는 소스 제어 신호(SCS)에 기초하여 영상 데이터(RGB)를 처리하여 복수의 구동 전압들을 생성하고, 상기 복수의 구동 전압들을 복수의 데이터 라인들(DL1~DLm)을 통해 디스플레이 패널(5100)에 제공한다.
일반적으로, 적색에 상응하는 적색 구동 전압, 녹색에 상응하는 녹색 구동 전압 및 청색에 상응하는 청색 구동 전압은 서로 다른 범위의 감마 전압(gamma voltage)을 사용하여 생성된다. 따라서 소스 드라이버에 포함되는 데이터 구동 회로가 서로 다른 컬러에 상응하는 구동 전압을 번갈아가면서 생성하여 디스플레이 패널(100)을 구동하는 경우 소스 드라이버의 소비 전력이 증가할 수 있다.
도 14는 본 발명의 일 실시예에 따른 오프셋 전압 보상 회로를 포함하는 시스템을 나타내는 블록도이다.
도 14를 참조하면, 시스템(7000)은 프로세서(7300), 메모리 장치(7500), 입출력 장치(7700) 및 디스플레이 장치(7900)를 포함할 수 있다.
프로세서(7300)는 특정 계산들 또는 태스크(task)들을 수행하는 특정 소프트웨어를 실행하는 것과 같이 다양한 컴퓨팅 기능들을 실행할 수 있다. 예를 들어, 프로세서(7300)는 마이크로프로세서 또는 중앙 처리 장치(Central Processing Unit; CPU)일 수 있다. 프로세서(7300)는 버스(7100)를 통하여 메모리 장치(7500)에 연결될 수 있다. 프로세서(7300)는 어드레스 버스(address bus), 제어 버스(control bus) 및 데이터 버스(data bus) 등을 통하여 메모리 장치(7500) 및 디스플레이 장치(7900)에 연결되어 통신을 수행할 수 있다. 실시예에 따라, 프로세서(7300)는 주변 구성요소 상호연결(Peripheral Component Interconnect; PCI) 버스와 같은 확장 버스에도 연결될 수 있다. 예를 들어, 메모리 장치(7500)는 동적 랜덤 액세스 메모리(Dynamic Random Access Memory; DRAM), 정적 랜덤 액세스 메모리(Static Random Access Memory; SRAM) 등과 같은 휘발성 메모리 장치 및 이피롬(Erasable Programmable Read-Only Memory; EPROM), 이이피롬(Electrically Erasable Programmable Read-Only Memory; EEPROM) 및 플래시 메모리 장치(flash memory device) 등과 같은 비휘발성 메모리 장치를 포함할 수 있다. 메모리 장치(7500)는 프로세서(7300)에 의해 실행되는 소프트웨어를 저장할 수 있다.
입출력 장치(7700)는 버스(7100)에 연결되며 키보드 또는 마우스와 같은 입력 수단 및 프린터와 같은 출력 수단을 포함할 수 있다. 프로세서(7300)는 입출력 장치(7700)의 동작을 제어할 수 있다.
디스플레이 장치(7900)는 버스(7100)를 통해 프로세서(7300)와 연결된다. 전술한 바와 같이, 디스플레이 장치(7900)는 복수의 게이트 라인들 및 복수의 데이터 라인들에 연결되는 복수의 화소들을 포함하는 디스플레이 패널 및 상기 디스플레이 패널을 구동하기 위한 구동 유닛을 포함할 수 있다. 상기 구동 유닛은 타이밍 컨트롤러, 소스 드라이버, 게이트 드라이버, 및 디스플레이 드라이버용 전원 회로를 포함할 수 있다.
시스템(7000)은 디스플레이 장치(1990)를 통해 사용자에게 화상을 제공하는 휴대폰, 스마트폰, 텔레비전, PDA(Personal Digital Assistant), MP3 플레이어, 노트북 컴퓨터, 데스크 톱 컴퓨터, 디지털 카메라 등을 포함하는 임의의 전자 장치일 수 있다.
이상 설명한 바와 같이, 본 발명의 실시예들에 따른 오프셋 전압 보상 회로는 CMOS 회로로 구현될 수 있다. 상기 오프셋 전압 보상 회로는 입력단, 증폭단, 및 출력단을 포함하고, 상기 입력단에서 PMOS 회로로 구현되는 제1 메인 입력부 및 제1 보조 입력부 각각은 상기 증폭단에서 NMOS 회로로 구현되는 제1 전류 미러로 연결된다. 그리고, 상기 입력단에서 NMOS 회로로 구현되는 제2 메인 입력부 및 제2 보조 입력부 각각은 상기 증폭단에서 PMOS 회로로 구현되는 제2 전류 미러로 연결된다. 이 경우, 상기 제1 전류 미러 및 상기 제2 전류 미러는 전원 전압 및 접지 전압 사이에 직렬 연결되어 상대적으로 작은 면적을 차지하도록 구현될 수 있다.
또한, 감마 전압 생성 회로가 상기 오프셋 전압 보상 회로를 이용하여 구현되는 경우, 상기 감마 전압 생성 회로는 오프셋 전압이 보상된 복수의 감마 전압들을 지속적으로 출력할 수 있다. 나아가, 상기 감마 전압 생성 회로에 포함되는 상기 오프셋 전압 보상 회로가 아이들 모드로 동작하는 경우, 상기 아이들 모드로 동작하는 오프셋 전압 보상 회로의 전력 소모를 감소시킬 수 있다.
본 발명의 실시예들에 따른 오프셋 전압 보상 회로는 연산 증폭기를 포함하는 여러 응용분야에서 폭 넓게 적용될 수 있을 것이다. 또한 특히, 본 발명은 디스플레이 장치를 통해 사용자에게 화상을 제공하는 컴퓨터(computer), 노트북(laptop), 핸드폰(cellular phone), 스마트폰(smart phone), MP3 플레이어, 피디에이(Personal Digital Assistants; PDA), 피엠피(Portable Multimedia Player; PMP), 디지털 TV, 디지털 카메라, 포터블 게임 콘솔(portable game console), 네비게이션(navigation) 기기, 웨어러블(wearable) 기기, IoT(internet of things;) 기기, IoE(internet of everything:) 기기, e-북(e-book), VR(virtual reality) 기기, AR(augmented reality) 기기 등과 같은 전자시스템에 더욱 유용하게 적용될 수 있다.
상기에서는 본 발명이 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (10)

  1. 교번하는 제1 구간 및 제2 구간에서 동작하며 연산 증폭기의 오프셋 전압을 보상하는 회로로서,
    제1 메인 입력부, 제1 보조 입력부, 제2 메인 입력부, 및 제2 보조 입력부를 포함하는 입력단;
    상기 제1 메인 입력부 및 상기 제1 보조 입력부 각각에서 생성되는 전류들을 수신하는 제1 전류 미러, 및 상기 제2 메인 입력부 및 상기 제2 보조 입력부 각각에서 생성되는 전류들을 수신하는 제2 전류 미러를 포함하는 증폭단 ;
    상기 제1 전류 미러 및 상기 제2 전류 미러 각각에서 생성되는 전압들을 수신하는 출력단;
    상기 제1 구간 및 상기 제2 구간 각각에 상응하여 상기 출력단으로부터 상기 입력단으로의 피드백 경로를 제어하는 스위치부; 및
    상기 제1 구간 및 상기 제2 구간 중 어느 하나에서, 상기 출력단에서 생성되는 중간 전압을 저장하는 전압 저장부를 포함하는 오프셋 전압 보상 회로.
  2. 제1 항에 있어서, 상기 오프셋 전압 보상 회로는 상보형 MOS 회로로 구현되고,
    상기 제1 메인 입력부 및 상기 제1 보조 입력부는 PMOS 회로로 구현되고, 상기 제2 메인 입력부 및 상기 제2 보조 입력부는 NMOS 회로로 구현되고, 상기 제1 전류 미러는 PMOS 회로로 구현되고, 상기 제2 전류 미러는 NMOS 회로로 구현되는 것을 특징으로 하는 오프셋 전압 보상 회로.
  3. 제1 항에 있어서, 상기 스위치부는
    상기 제1 구간에서, 상기 출력단에서 생성되는 출력 신호가 상기 입력단으로 입력되도록 상기 피드백 경로를 제어하고,
    상기 제2 구간에서, 상기 전압 저장부에 저장되는 저장 신호가 상기 입력단으로 입력되도록 상기 피드백 경로를 제어하는 것을 특징으로 하는 오프셋 전압 보상 회로.
  4. 제1 항에 있어서,
    상기 오프셋 전압 보상 회로는,
    상기 제1 구간에서 입력 신호에 오프셋 전압이 반영된 신호를 출력하고, 상기 제2 구간에서 상기 입력신호와 동등한 크기를 가지는 신호를 출력하는 것을 특징으로 하는 오프셋 전압 보상 회로.
  5. 제1 항에 있어서, 상기 입력단은,
    복수의 PMOS 트랜지스터들 및 복수의 NMOS 트랜지스터들을 포함하고,
    상기 복수의 PMOS 트랜지스터들은 상기 복수의 PMOS 트랜지스터들 각각의 게이트 단자로 입력되는 전압들의 차이에 상응하는 전류들을 생성하고, 상기 복수의 NMOS 트랜지스터들은 상기 복수의 NMOS 트랜지스터들 각각의 게이트 단자로 입력되는 전압들의 차이에 상응하는 전류들을 생성하는 것을 특징으로 하는 오프셋 전압 보상 회로.
  6. 제1 항에 있어서, 상기 증폭단은,
    복수의 PMOS 트랜지스터들 및 복수의 NMOS 트랜지스터들을 포함하고,
    상기 복수의 PMOS 트랜지스터들 및 상기 복수의 NMOS 트랜지스터들은 제1 전류 미러, 제2 전류 미러 및 플로팅 전류원으로 동작하는 것을 특징으로 하는 오프셋 전압 보상 회로.
  7. 제7 항에 있어서,
    상기 제1 전류 미러, 상기 제2 전류 미러 및 상기 플로팅 전류원은 전원 전압과 접지 전압 사이에 직렬 연결되는 것을 특징으로 하는 오프셋 전압 보상 회로.
  8. 복수의 감마 증폭기들, 바이어스 신호를 생성하여 상기 복수의 감마 증폭기들에 공급하는 바이어스 회로, 및 상기 복수의 감마 앰프들을 통해 버퍼링되어 출력되는 감마 기준 전압들에 기초하여 복수의 계조 전압들을 생성하는 전압 디바이더를 포함하고,
    상기 복수의 감마 증폭기들 각각은,
    제1 오프셋 전압 보상 회로;
    제2 오프셋 전압 보상 회로; 및
    상기 제1 오프셋 전압 보상 회로 및 상기 제2 오프셋 전압 보상 회로 각각으로부터 출력되는 신호 중 어느 하나를 선택하여 출력하는 회로 선택부를 포함하고,
    상기 제1 오프셋 전압 보상 회로 및 상기 제2 오프셋 전압 보상 회로 각각은,
    제1 메인 입력부, 제1 보조 입력부, 제2 메인 입력부, 및 제2 보조 입력부를 포함하는 입력단;
    상기 제1 메인 입력부 및 상기 제1 보조 입력부 각각에서 생성되는 전류들을 수신하는 제1 전류 미러, 및 상기 제2 메인 입력부 및 상기 제2 보조 입력부 각각에서 생성되는 전류들을 수신하는 제2 전류 미러를 포함하는 증폭단;
    상기 제1 전류 미러 및 상기 제2 전류 미러 각각에서 생성되는 전압들을 수신하는 출력단;
    상기 제1 구간 및 상기 제2 구간 각각에 상응하여 상기 출력단으로부터 상기 입력단으로의 피드백 경로를 제어하는 스위치부; 및
    상기 제1 구간 및 상기 제2 구간 중 어느 하나에서, 상기 출력단에서 생성되는 중간 전압을 저장하는 전압 저장부를 포함하는 오프셋 전압 보상 회로를 포함하는, 감마 전압 생성 회로.
  9. 제8 항에 있어서, 상기 오프셋 전압 보상 회로는 상보형 MOS 회로로 구현되고,
    상기 제1 메인 입력부 및 상기 제1 보조 입력부는 PMOS 회로로 구현되고, 상기 제2 메인 입력부 및 상기 제2 보조 입력부는 NMOS 회로로 구현되고, 상기 제1 전류 미러는 PMOS 회로로 구현되고, 상기 제2 전류 미러는 NMOS 회로로 구현되는 것을 특징으로 하는 감마 전압 생성 회로.
  10. 제8 항에 있어서, 상기 스위치부는
    상기 제1 구간에서, 상기 출력단에서 생성되는 출력 신호가 상기 입력단으로 입력되도록 상기 피드백 경로를 제어하고,
    상기 제2 구간에서, 상기 전압 저장부에 저장되는 저장 신호가 상기 입력단으로 입력되도록 상기 피드백 경로를 제어하는 것을 특징으로 하는 감마 전압 생성 회로.
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