KR101067495B1

KR101067495B1 - 레일-투-레일 차동입력단의 트랜스컨덕턴스 제어회로

Info

Publication number: KR101067495B1
Application number: KR1020030033407A
Authority: KR
Inventors: 황종태; 김동환; 이윤기
Original assignee: 페어차일드코리아반도체 주식회사
Priority date: 2003-05-26
Filing date: 2003-05-26
Publication date: 2011-09-27
Also published as: US20040239423A1; KR20040101704A; US7042289B2

Abstract

본 발명은 레일-투-레일(rail-to-rail)차동입력단의 트랜스컨덕턴스 제어회로에 관한 것이다.

RTR 차동입력단 트랜스컨덕턴스 제어회로는 PMOS차동쌍과 NMOS차동쌍의 게이트-소스 전압을 감지하고 감지된 전압을 전류로 변환하여 기준전류와 비교하며 PMOS차동쌍과 NMOS차동쌍을 통해 흐르는 전류를 조절하여 RTR 차동입력단의 트랜스컨덕턴스를 제어한다. 또한, 보다 일정한 트랜스컨덕턴스를 얻기 위해 여러 가지 바이어스 기술과 매칭기술을 이용한다.

이와 같이 하면, 보다 일정한 트랜스컨덕턴스를 가지는 차동입력단을 구현할 수 있으며 안정된 제어회로를 구현할 수 있다.

레일-투-레일(RTR) 차동입력단, 연산증폭기(OP Amp), 트랜스컨덕턴스 (transconductance)

Description

레일-투-레일 차동입력단의 트랜스컨덕턴스 제어회로{A Transconductance Control Circuit of Rail-To-Rail Differential Input Stages}

도1은 종래의 레일-투-레일 차동입력단의 구조를 나타내는 도면이다.

도2는 종래의 RTR차동입력단의 공통모드전압에 대한 트랜스컨덕턴스의 변화를 나타내는 도면이다.

도3은 본 발명의 실시예에 따른 트랜스컨덕턴스의 변화를 나타내는 도면이다.

도4는 본 발명의 실시예에 따른 일정한 트랜스컨덕턴스를 가지는 RTR 차동입력단의 블록도이다.

도5는 본 발명의 제1실시예에 따른 일정한 트랜스컨덕턴스를 가지는 RTR 차동입력단의 상세 구조를 나타내는 도면이다.

도6은 본 발명의 제2실시예에 따른 일정한 트랜스컨덕턴스를 가지는 RTR 차동입력단의 상세 구조를 나타내는 도면이다.

도7은 본 발명의 제3실시예에 따른 일정한 트랜스컨덕턴스를 가지는 RTR 차동입력단의 상세 구조를 나타내는 도면이다.

도8은 본 발명의 제4실시예에 따른 일정한 트랜스컨덕턴스를 가지는 RTR 차동입력단의 상세 구조를 나타내는 도면이다.

도9는 도8의 전압제어전류전원의 기능을 가지는 NMOS를 PMOS로 대체하여 일정한 트랜스컨덕턴스를 가지는 RTR 차동입력단의 구조를 나타내는 도면이다.

도10은 도6과 도7의 시뮬레이션 결과를 나타내는 도면이다.

본 발명은 차동증폭기(differential amplifier)에 관한 것으로서, 더욱 상세하게는 연산 증폭기(operational amplifier, 이하'OP Amp'라함)의 레일-투-레일(rail-to-rail, 이하'RTR'이라 함) 차동 입력단(stage)의 트랜스컨덕턴스(Gm) 제어회로에 관한 것이다.

저전압 증폭기의 입력단은 제한된 스윙(swing) 범위를 극복하기 위해 종종 RTR 공통 모드(common mode) 입력전압을 다루어야 한다. RTR 공통 모드 입력전압 스윙(swing)을 획득하기 위해, NMOS 차동쌍(differential pair)과 PMOS 차동쌍(differential pair)을 병렬로 연결한다. 이때, NMOS 차동쌍을 사용하면 동작범위를 최대의 전압레벨로 확장할 수 있고, PMOS 차동쌍을 사용하면 동작범위를 최소의 전압레벨로 확장할 수 있다. 허용할 수 있는 입력 범위를 음의 공급 레일(negative supply rail)로부터 양의 공급 레일(positive supply rail)까지 확장할 수 있는 차동쌍(differential pair)을 RTR 트랜스컨덕터(rail-to-rail transconductor)라 한다.

RTR 차동입력단의 공통모드 입력범위는 세 부분으로 나뉠 수 있다. 첫 번째 부분은 낮은 공통 모드 입력전압(Low common-mode input voltage) 부분으로서 PMOS 차동쌍만이 동작한다. 두 번째 부분은 중간의 공통 모드 입력전압(Intermediate common-mode input voltage)으로서 PMOS 차동쌍과 NMOS 차동쌍이 모두 동작하게 된다. 세 번째 부분은 높은 공통 모드 입력전압(High commomn-mode input voltage)부분으로서 NMOS차동쌍만이 동작하게 된다. 그런데, 공통모드 입력 전압이 상기의 세 부분 중 하나의 부분에서 다른 부분으로 이동할 때 트랜스컨덕턴스(transconductance, 이하 'Gm'이라함)는 100%씩 변화한다.

도1은 종래의 RTR 차동입력단의 구조를 나타내는 도면이다. RTR 차동입력단은 두 개의 보완적인 차동입력쌍을 포함한다. 즉, PMOS 차동쌍과 NMOS 차동쌍을 포함한다. NMOS 차동쌍은 2개의 NMOS(M1,M2)(10,20)을 포함하여 동작범위를 최대의 전압레벨로 확장하며 PMOS 차동쌍은 2개의 PMOS(M3,M4)(30,40)를 포함하여 동작범위를 최소의 전압레벨로 확장한다. 그리고 도1에서 도시한 IP(50)과 IN(60)은 차동입력단을 동작시키기 위한 전류전원이다.

도1에서, IN과 IP의 동작전압을 각각 Vn, Vp라 하고 NMOS(10,20)와 PMOS(30,40)의 게이트-소스 전압을 각각 VGS,n , VGS,p라 하면 RTR 차동 입력단의 차동쌍의 동작 범위는 다음과 같다. 첫 번째, 낮은 공동모드 입력전압의 경우 즉, Vcm > Vn+VGS,n=VA인 경우에는 NMOS 차동쌍만이 동작한다. 두 번째, 높은 공동모드 입력전압의 경우 즉, Vcm < Vp+VGS,p=VB인 경우에는 PMOS 차동쌍만이 동작한다. 여기서, Vcm은 공동모드 전압을 나타내고 이 값은 [(V+)+(V-)]/2로 정의 된다. 세 번째, Vcm이 VA와 VB의 사이의 값을 가질때에는 NMOS차동쌍과 PMOS차동쌍이 동시에 동작한다. 이 때 세 번째 동작의 경우에 있어 트랜스컨덕턴스(Gm)을 구해보면 다음의 수학식1과 같다.

여기서, Vin은 차동모드(differential-mode) 입력전압을 나타내고 이 값은 [(V+)-(V+)]/2로 정의된다. 또한, Gm,n과 Gm,p는 MOS의 커드래틱(quadratic) 방정식으로부터 수학식2와 수학식3으로 유도될 수 있다.

상기 수학식2과 수학식3에서μn과 μp는 각각 전자와 홀의 이동도를 나타내며 (W/L)n 과 (W/L)p는 각각 NMOS와 PMOS의 채널의 길이 L과 채널의 너비 W의 비를 나타낸다. 그리고 Cox는 옥사이드 커패시턴스(oxide capacitance)를 나타낸다. 상기의 수학식1부터 수학식3까지를 이용하여 Vcm이 VA과 VB사이의 값을 가질 때의 전체적인 트랜스컨덕턴스를 구해보면 수학식4와 같다.

수학식4에서 Kn과 Kp는 각각 크기(size)와 MOS들의 이동도의 함수이다. 따라서 각각의 사이즈를 잘 선택하면 동일한 K값을 얻을 수 있다. 이러한 분석을 통해 Vcm에 대한 트랜스컨덕턴스를 구해보면 수학식5와 같다. 여기서 IP=IN=I로 놓는다.

도2는 상기의 수학식5의 결과를 Vcm에 대한 Gm의 값을 그래프로 나타낸 도면이다. 도2에서 나타난 바와 전체적인 Vcm의 변화에 따라 Gm의 값이 최대 100%로 변함을 알 수 있다. 증폭기의 단일 이득 주파수(unity gain frequency)는 입력단의 Gm에 비례하기 때문에 Gm의 변화는 최적의 주파수 보상(optimal frequency compensation)을 방해한다. 따라서, Vcm의 변화에 따라 최적의 주파수 보상을 획득하기 위해서는 입력단의 Gm값이 일정하게 유지되어야 하나 종래의 기술은 그 변화가 심하여 문제가 있다.

본 발명은 이루고자 하는 기술적 과제는 상기한 종래 기술의 문제점을 해결하기 위한 것으로 간단한 회로를 통해 공통모드 입력전압의 전 범위에 대해서 일정 한 트랜스컨덕턴스를 가지는 제어회로를 제공하기 위한 것이다.

또한, 바이어싱(biasing) 기술을 통해 보다 일정한 트랜스컨덕턴스를 가지는 제어회로를 제공하며, 보다 안정된 제어회로를 제공하기 위한 것이다.

본 발명의 특징에 따른 일정한 트랜스컨덕턴스를 가지는 RTR 차동입력단은

제1차동쌍과 제2차동쌍을 포함하는 RTR 차동입력단;

상기의 제1차동쌍과 제2차동쌍의 소스에 각각 연결되어 바이어스 전류를 공급하는 공급전류부; 및

상기 제1차동쌍의 제1게이트-소스전압과 제2차동쌍의 제2게이트-소스전압을 각각 감지하고, 상기의 제1게이트-소스전압과 제2게이트-소스전압의 합에 대응하는 전류를 기준전류와 비교하며, 상기 비교 값에 따라 상기 제1,2차동쌍의 전류의 흐름을 제어하는 트랜스컨덕턴스 제어부를 포함한다.

또한, RTR 차동입력단의 트랜스컨덕턴스를 더욱 일정하게 하기 위해 상기의 트랜컨덕턴스 제어부의 기준전류를 복사 바이어싱(replica biasing)기술에 의해서 구현하거나 다이내믹 바이어싱(dynamic biasing)기술에 의해서 구현하는 것을 특징으로 한다. 그리고 매칭을 향상시키기 위해 매칭 기술을 이용한다.

아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 도면에서 본 발명을 명확하게 설명하 기 위해서 설명과 관계없는 부분은 생략하였다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다.

이제 본 발명의 실시예에 따른 일정한 트랜스컨덕턴스를 가지는 RTR 차동입력단 회로에 대하여 도면을 참고로 하여 상세하게 설명한다.

도3은 공통모드전압에 대한 RTR 차동입력단의 Gm값이 일정하게 유지되기 위한 차동쌍의 특성을 나타내는 도면이다.

RTR 차동입력단의 Gm을 일정하게 유지하기 위해서는 IP와 IN의 값이 공통모드 전압의 변화에 대하여 변화되어야 한다. 즉, 도3에 나타난 바와 같이 IP와 IN 값이 변화되어야 하며 이는 아래의 수학식6의 관계가 성립해야 한다.

상기 수학식6에서 Const의 의미는 일정한 값을 의미한다.

수학식6은 아래의 수학식7로 수정될 수 있다.

상기 수학식7에 NMOS와 PMOS의 임계전압(threshold voltage)을 각각 더하면 아래의 수학식8이 된다.

상기 수학식8에서 VTN과 VTP는 각각 NMOS와 PMOS의 임계전압을 나타낸다. 그리고 수학식8의 좌변을 다시 고치면 수학식9와 같다.

상기 수학식9에서 VGS,n는 도1에서 나타낸 NMOS 차동쌍인 M1(10)과 M2(20)의 게이트-소스 전압을 나타내고 VGS,p는 도1에 나타낸 PMOS 차동쌍인 M3(30)과 M4(40)의 게이트-소스 전압을 나타낸다. 상기 수학식9에서 알 수 있듯이 공통모드 전압의 변화에 대하여 RTR 차동입력쌍이 일정한 트랜스컨덕턴스(Gm)을 얻기 위해서는 공통모드 전압의 변화에 대하여 VGS,n + VGS,p의 값이 일정하게 유지되어야 한다.

이하에서는 상기의 결과를 이용하여 일정한 Gm을 가지는 차동입력단인 본 발명의 실시예에 대해서 알아본다.

도4는 본 발명의 실시예에 따른 일정한 Gm을 가지는 차동입력단을 블록도이다.

도4에 나타낸 바와 같이 일정한 Gm을 가지는 차동입력단은 두 개의 전류 전원(110,120)에 의해서 구동되며 PMOS 차동쌍(130)과 NMOS 차동쌍(140)을 가지는 차동입력단(100), 차동입력단의 Gm을 일정하게 유지하기 위한 제어부(200)를 포함한 다. 도4에서 PMOS 차동쌍과 NMOS 차동쌍은 도1에서 설명한 역할과 기능이 거의 동일하며, 이하에서는 생략한다.

도4에서 제어부(200)는 VGS 대등전류감지부(220), 전류비교기(240), 기준전류(260), 전압제어전류전원(voltag controlled current source, 이하'VCCS'라함)(280)을 포함한다. 여기서, VGS 대등전류감지부(220)는 2개의 VGS 감지부(222,224), 전압합산기(226), 전류발생기(228)을 포함하는데, 2개의 VGS 감지부(222,224)는 각각 PMOS 차동쌍 PMOS와 NMOS차동쌍의 NMOS에 연결되어 게이트-소스 전압을 감지한다. 전압합산기(226)는 VGS 감지부(222,224)에서 감지한 전압을 합산하고, 전류발생기(228)는 합산된 전압을 전류로 전환한다. 그리고 전류비교기(240)는 전류발생기(228)로부터 발생된 전류와 기준전류(260)를 비교한다. 전류비교기(240)의 출력은 전압제어전류전원(280)을 제어한다. 전압제어전류전원(280)은 VGS,n +VGS,p를 전 범위의 공통모드전압(common-mode voltage)에 대하여 항상 일정하게 유지시키기 위해 2개의 전류전원(110, 120)의 사이에 연결되어 전류의 흐름을 제어한다.

도5는 본 발명의 제1실시예에 따른 일정한 Gm을 가지는 차동입력단을 나타낸 도면이다.

본 발명의 제1실시예에 따른 일정한 Gm을 가지는 차동입력단은 2개의 전류전원(110,120)에 의해 구동되며 NMOS 차동쌍(M1,M2)(140a,140b)과 PMOS 차동쌍(M3,M4)(130a,130b)을 가지는 차동입력단, 1개의 NMOS(M5)와 4개의 PMOS(M6,M7,M8,M9) 및 1개의 기준전류(IREF)가지는 Gm제어부(300)를 포함한다. 도5 에서 M1(140a),M2(140b),M3(130a),M4(130b)는 차동입력단으로서 이의 역할과 기능에 대해서는 도1에서 설명한 것과 거의 동일한바 이하에서는 생략한다.

도 5에서 M5의 게이트(gate)는 PMOS 차동쌍(130a,130b)의 소스(source)에 연결되고, M6의 게이트는 NMOS 차동쌍(140a,140b)의 소스에 연결된다. 그리고 M5의 종횡비(aspect ratio)는 M1(140a)과 M2(140b)의 종횡비(aspect ratio)와 동일하며, M6의 종횡비(aspect ratio)는 M3(130a)과 M4(130b)의 종횡비(aspect ratio)와 동일하여 M5와 M6의 게이트-소스 전압이 각각 M1(140a)(또는 M2)과 M3(130a)(또는 M4)의 공통모드 게이트 -소스 전압과 동일하게 된다. 따라서, M5와 M6은 각각 VGS,n과 VGS,p를 감지하고 M5와 M6은 VGS,n + VGS,p에 비례하는 전류를 생성하게 된다. 즉, M5와 M6는 VGS,n과 VGS,p를 감지하고 VGS,n + VGS,p에 비례하는 전류를 생성하여 합산하여 VGS 대등전류감지부의 기능을 수행한다.

상기의 VGS,n + VGS,p에 비례하는 전류(즉, M5와 M6에 의해 생성된 전류를 말함)는 전류미러(current mirror)의 역할을 하는 M7과 M8에 의해서 M8의 드레인(drain)에 복사된다. 또한 M8의 드레인과 기준전류(IREF)를 연결함으로써 M8은 전류미러에 의해 복사된 전류와 기준전류(IREF)를 비교하는 기능을 수행한다. 즉, M8은 전류미러의 역할과 전류 비교기의 역할을 한다.

여기서, M9는 부동의 전압제어전류전원(floatig VCCS)의 역할을 한다. M5와 M6으로 인한 전류와 기준전류(IREF)를 동일하게 만들기 위해서, M8의 드레인과 M9의 게이트를 연결하여 M9의 드레인전류가 M8에 의해 제어되도록 한다. 또한, M9의 드레인과 소스가 각각 PMOS차동쌍(130a,130b)의 소스와 NMOS차동쌍(140a,140b)의 소스에 연결함으로써 M9는 전류 IP(110)와 IN(120)을 제어하는 기능을 수행한다. 결과적으로 도5 회로에서 M1(140a),M2(140b),M3(130a),M4(130b)가 수학식9를 만족하도록 바이어스(biased) 되어 일정한 Gm을 가지는 차동입력단이 구현된다.

도5에서, M9, M5, M7, M8은 음의 피드백 루프(negative feedback loop)를 형성하며 M9, M6, M5, M7, M8도 음의 피드백 루프(negative feedback loop)를 형성한다. 그리고 이러한 루프들은 M8의 드레인에서 오직 1개의 높은 임피던스 노드(High Impedance node)를 가지고 있으므로 일정한 Gm을 형성하기 위한 제어부(300)는 안정하게(stably) 동작한다.

도5에서, PMOS 차동쌍과 NMOS 차동쌍이 모두 동작할 때 M1(140a)에서 M4(130b)(즉, M1,M2,M3,M4)까지의 바이어스 전류들(bias currents)은 Gm 제어부(300)로 인해 기준전류(IREF)를 따른다. 한편, 2개의 차동쌍 중 하나만 동작할 때 바이어스 전류는 M9에 의해서 4IREF로 변화한다. 따라서, IP(110)과 IN(120)은 기준전류(IREF)보다 8배가 더 크도록 디자인해야 한다. 결과적으로 IP(110)과 IN(120) 및 IREF은 수학식10이 만족하여야만 한다.

따라서, 일정한 Gm을 가지는 차동입력단의 트랜스컨덕턴스(Gm)는 다음의 수학식11 또는 수학식12와 같이 표현된다.

또는

일반적인 CMOS(complementary MOS,즉 상보형 MOS) 공정(process)에서 절연된(isolated) NMOS들과 절연된(isolated) PMOS들을 함께 사용하는 것은 허용되지 않는다. p-기판(substrate)을 사용하는 CMOS 처리(process)에서는 NMOS의 바디(body)가 사전에 가장 낮은 전압레벨로 결정되어 진다. 그러므로 서로 다른 소스(source) 전압레벨을 가지는 NMOS들의 임계전압(threshold voltage)들은 상이하게 된다. 따라서, 도5에서 M5와 M6이 각각 VGS,n과 VGS,p를 감지하는데 오차(error)가 발생할 수 있다. 이러한 오차(error)는 공통모드 전압에 대한 Gm의 변화를 증가시키는 문제점이 발생할 수 있다.

상기의 CMOS 상의 오차를 극복하기 위해서 기준전류(IREF)를 생성하기 위해 복사 바이어싱(replica biasing) 기술을 사용한다. 아래에서 이에 대해 살펴본다.

도6은 본 발명의 제2실시예에 따른 복사 바이어싱(replica biasing) 기술을 이용한 일정한 Gm을 가지는 RTR 차동입력단을 나타내는 도면이다.

도6에서 나타난 바와 같이 기준전류(IREF)를 복사 바이어싱 기술로 구현한 부분(420)을 제외하고는 본 발명의 제1실시예와 동일하므로 중복되는 부분의 설명은 생략한다. 이하에서는 기준전류(IREF)를 구현한 부분에 대해서만 설명한다.

도6에서 기준전류를 복사 바이어싱 기술로 구현하는 부분은 4개의 NMOS(M10,M11,M13,M14)와 2개의 PMOS(M12,M15)을 포함한다. 여기서, M12, M13, M14, M15는 기준전류(IREF)를 생성하는 역할을 하는데 M12와 M15의 종횡비(aspect ratio)는 M3(130a)과 M4(130b)의 종횡비(aspect ratio)와 같고, M13과 M14의 종횡비(aspect ratio)는 M1(140a)과 M2(140b)의 종횡비와 동일하게 한다. 또한, M12와 M13은 기준전류(IREF)에 바이어스된다. 그러므로, 만약 M5과 M6에 의한 전류와 M14와 M15에 의한 전류가 동일하다면 음의 피드백 루프(negative feedback loop)는 RTR 차동입력단의 차동쌍들이 수학식9를 만족하게 한다. 도6에서 M12와 M13의 게이트는 바이어스 전압(VC)에 연결하며 바이어스 전압(VC)는 VA와 VB의 사이의 값이 되어야 한다. M10과 M11은 전류미러로 기준전류(IREF)가 복사되도록 한다.

본 발명의 제2실시예에 따른 복사 바이어싱 기술을 이용한 경우에 임계전압의 비매칭(mismatching)을 보상함에도 불구하고 도6에 나타낸 회로는 공통모드 전압 Vcm과 공급전원들의 변화에 따른 Gm의 변화를 줄이는 몇 가지 취급이 더 필요하다. 낮은 값의 공통모드전압(Vcm)에서 M1(140a)과 M3(130a)의 게이트-소스 전압이 감소하므로 NMOS차동쌍과 PMOS차동쌍 간에 소스(source) 전압의 차이도 감소한다. 결과적으로 M8의 드레인(drain)전류가 Vcm의 변화에 대해 비례적으로 감소하며, M9에 의한 싱크(sink)전류 또한 감소한다. 따라서, NMOS 차동쌍과 PMOS 차동쌍은 기준전류(IREF)보다 높게 바이어스 된다. 이러한 문제를 해결하기 위해서는 기준전류(IREF)가 공통모드 전압(Vcm)대하여 비례적으로 감소해야 한다. 상기의 문제점에 대한 해결 방법을 아래에서 알아본다.

도 7은 본 발명의 제3실시예에 따른 다이내믹 바이어싱(dynamic biasing) 기술을 이용한 일정한 Gm을 가지는 RTR 차동입력단을 나타내는 도면이다.

도7은 상기의 문제점의 해결책으로써 기준전류(IREF)가 공통모드 전압(Vcm)에 비례적으로 감소하도록 설계된 회로이다. 도7에서 나타낸 바와 같이 M12와 M13의 연결구조(540)가 도6과 다른 것을 제외하고는 도6과 동일한 바 공통되는 부분의 설명은 생략한다.

도 7에서, M12와 M13의 게이트(gate)는 도6에서와 같이 일정한 전압(VC)에 연결되어 있는 것이 아니라 M5와 M6의 소스(source)에 연결되어 있으므로 상기 연결된 부위의 노드(node) 전압은 거의 Vcm(공통모드전압)과 같다. 따라서, M14와 M15에 의해 발생되는 전류는 Vcm을 따르므로 이러한 연결을 통해 M14와 M15에 의해 발생되는 전류는 Vcm에 의하여 비례적으로 감소하며 M14와 M15에 의해 발생되는 전류는 Gm의 변화를 보상한다.

도 8은 본 발명의 제4실시예 따른 매칭 특성을 향상시킨 일정한 Gm을 가지는 RTR 차동입력단을 나타내는 도면이다. 도8은 M16(560),M17(580)을 제외하고 도7과 동일하므로 공통되는 부분의 설명은 생략한다.

도8에서, M16(560)과 M17(580)은 각각 게이트(gate)와 드레인(drain)이 상호 연결되어 다이오드 연결이 되고, M16(560)은 공급전압과 M14의 드레인 사이에 연결되며 M17(580)은 M6의 드레인과 접지 사이에 연결된다. M16(560)와 M17(580)은 VGS 감지부와 기준전류 발생부 사이의 매칭을 향상시키는 역할을 한다.

도9는 도8에 도시된 M9를 단지 PMOS(620)로 대체시킨 도면이다. 도8에서 부동 전압 제어 전류전원(floating VCCS)의 기능을 하는 M9를 PMOS(620)로 대체 시켰으므로 음의 피드백 루프(negative feedback loop)를 만들기 위해서는 전류미러부들의 위치와 VGS 감지부와 기준전류 발생부 사이의 매칭을 향상시키는 부분이 도9에 도시된 바와 같이 위치가 바뀐다.

도10은 본 발명의 시뮬레시션(simulation)결과를 나타내는 도면이다. 도10에 나타낸 시뮬레이션은 제2실시예와 제3실시예의 결과이다. 시뮬레이션 과정에서 공급전압(VDD)는 5V를 사용하였으며 회로소자인 CMOS는 CMOS BSIM3V3모델을 사용하였다. 도10에서, 700은 본 발명의 제2실시예의 따른 전체의 Gm을 나타내고 710은 제2 실시예의 PMOS차동쌍의 Gm을 나타내며 720은 제2실시예의 NMOS차동쌍의 Gm을 나타낸다. 또한, 800은 본 발명의 제3실시예에 따른 전체의 Gm을 나내고 810은 제3실시예의 PMOS차동쌍의 Gm을 타나내며 820은 제4실시예의 NMOS차동쌍의 Gm을 나타낸다. 도 10에 나타난 바와 같이 두 경우 모두 일정한 Gm을 가지는 RTR 차동입력부를 나타냄을 알 수 있다. 다만, 제2실시예의 시뮬레이션결과는 Vcm에 대해 Gm의 변화가 30.7%로 나타나며 제 4실시예의 시뮬레이션결과는 Gm의 변화가 13%로 나타났다. 따라서, 다이내믹 바이싱(dynamic biasing)을 통한 결과가 더욱더 일정한 Gm을 가짐을 확인할 수 있다

이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명은 이에 한정되는 것은 아니며, 그 외의 다양한 변경이나 변형이 가능하다.

이상에서 설명한 바와 같이, 본 발명에 따르면 RTR 차동입력단의 트랜스컨덕턴스를 일정하게 유지하기 위해 제1,제2차동쌍의 게이트-소스 전압을 감지하여 이를 기준전류와 비교하여 차동쌍을 흐르는 전류를 조절함으로써 더욱더 일정한 트랜스컨덕턴스를 가지는 RTR 차동입력단을 구현할 수 있다.

또한, 바이어싱기술과 매칭기술을 통해 더욱더 일정한 트랜스컨덕턴스를 가지는 RTR 차동입력단을 구현할 수 있다. 그리고 제어부가 항상 음의 피드백 루프(negative feedback loop)를 형성하며 오직 하나의 높은 임피던스(high impedance)를 가지므로 안정되게 동작한다.

Claims

제1차동쌍과 제2차동쌍을 포함하는 RTR 차동입력단;

상기의 제1차동쌍과 제2차동쌍의 소스에 각각 연결되어 바이어스 전류를 공급하는 공급전류부; 및

상기 제1차동쌍의 제1게이트-소스전압과 제2차동쌍의 제2게이트-소스전압을 각각 감지하고, 상기의 제1게이트-소스전압과 제2게이트-소스전압의 합에 대응하는 전류를 기준전류와 비교하며, 상기 비교 값에 따라 상기 제1,2차동쌍의 전류의 흐름을 제어하는 트랜스컨덕턴스 제어부

를 포함하며,

상기 트랜스컨덕턴스 제어부는,

상기 제1차동쌍의 제1게이트-소스전압과 제2차동쌍의 제2게이트-소스전압을 각각 감지하고, 상기의 제1게이트-소스전압과 제2게이트-소스전압의 합에 대응하는 전류를 발생시키는 게이트-소스전압 대등 전류 감지부;

상기의 게이트-소스전압 대등전류 감지부의 전류와 기준전류를 비교하는 전류비교기; 및

상기의 전류비교기의 출력에 의해 제어되어 상기 제1,2차동쌍의 전류의 흐름을 제어하는 전압제어전류전원

을 포함하며,

상기 게이트-소스전압 대등 전류 감지부는, 상기 제1차동쌍의 게이트-소스전압을 감지하는 제1게이트-소스전압 감지부와, 상기 제2차동쌍의 게이트-소스전압을 감지하는 제2게이트-소스전압 감지부와, 상기의 제1게이트-소스전압감지부의 출력과 제2게이트-소스전압 감지부의 출력에 해당하는 값을 합산하는 합산기와, 상기의 합산기의 출력에 해당하는 전압을 전류로 변환하는 전류발생기를 포함하는

RTR 차동입력단의 트랜스컨덕턴스 제어회로.
제1항에 있어서,

상기 제1차동쌍 및 제2차동쌍은 서로 다른 전도타입의 트랜지스터인 것을 특징으로 하는 RTR 차동입력단의 트랜스컨덕턴스 제어회로.
제2항에 있어서,

상기 제1차동쌍은 n-타입인 것을 특징으로 하고, 상기 제2차동쌍은 p-타입인 것을 특징으로 하는 RTR 차동입력단의 트랜스컨덕턴스 제어회로.
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제1차동쌍과 제2차동쌍을 포함하는 RTR 차동입력단;

상기의 제1차동쌍과 제2차동쌍의 소스에 각각 연결되어 바이어스 전류를 공급하는 공급전류부; 및

상기 제1차동쌍의 제1게이트-소스전압과 제2차동쌍의 제2게이트-소스전압을 각각 감지하고, 상기의 제1게이트-소스전압과 제2게이트-소스전압의 합에 대응하는 전류를 기준전류와 비교하며, 상기 비교 값에 따라 상기 제1,2차동쌍의 전류의 흐름을 제어하는 트랜스컨덕턴스 제어부

를 포함하며,

상기 트랜스컨덕턴스 제어부는,

상기 제1차동쌍의 제1게이트-소스전압과 제2차동쌍의 제2게이트-소스전압을 각각 감지하고, 상기의 제1게이트-소스전압과 제2게이트-소스전압의 합에 대응하는 전류를 발생시키는 게이트-소스전압 대등 전류 감지부;

상기의 게이트-소스전압 대등전류 감지부의 전류와 기준전류를 비교하는 전류비교기; 및

상기의 전류비교기의 출력에 의해 제어되어 상기 제1,2차동쌍의 전류의 흐름을 제어하는 전압제어전류전원

을 포함하며,

상기 게이트-소스 전압 대등 전류 감지부는

상기 제2차동쌍의 소스에 연결되어 제2차동쌍의 제2게이트-소스전압을 감지하는 제1트랜지스터와, 게이트가 상기 제1차동쌍의 소스에 연결되어 제1차동쌍의 게이트-소스전압을 감지하는 제2트랜지스터를 포함하며, 제1,제2트랜지스터의 소스가 상호 연결되어 상기 제1게이트-소스전압과 제2게이트-소스전압의 합에 비례하는 전류를 발생시키는

RTR 차동입력단의 트랜스컨덕턴스 제어회로.
제6항에 있어서,

상기 전류비교기는

게이트와 드레인이 상기의 제1트랜지스터의 드레인에 연결된 제3트랜지스터와, 게이트가 제3트랜지스터의 게이트에 연결되고 드레인이 상기의 기준전류에 연결된 제4트랜지스터를 포함하여, 상기의 제1게이트-소스전압과 제2소스전압의 합에 비례하는 전류를 복사하며 기준전류와 비교하는 것을 특징으로 하는 RTR 차동입력단의 트랜스컨덕턴스 제어회로.
제7항에 있어서,

상기 전압제어전류전원은

게이트가 상기 제4트랜지스터의 드레인에 연결되고 드레인과 소스가 각각 상기의 제2차동쌍의 소스와 제1차동쌍의 소스에 연결된 제5트랜지스터를 포함하여 상기 제1,2차동쌍의 전류의 흐름을 제어하는 것을 특징으로 하는 RTR 차동입력단의 트랜스컨덕턴스 제어회로.
제1항 내지 제3항, 제6항 내지 제8항 중 어느 한 항에 있어서,

전원을 공급하는 전원부의 전류가 상기 기준전류보다 8배가 더 큰 것을 특징으로 하는 RTR 차동입력단의 트랜스컨덕턴스 제어회로.
제8항에 있어서,

상기의 트랜스컨덕턴스 제어부는 기준전류를 발생시키는 기준전류발생부를 더 포함하는 RTR 차동입력단의 트랜스컨덕턴스 제어회로.
제8항에 있어서,

상기 트랜스컨덕턴스 제어부의 기준전류발생부는

출력이 상기의 제5트랜지스터의 게이트에 연결되어 기준전류를 제공하는 전류미러를 구성하는 제6,제7트랜지스터; 및

게이트가 상호 연결되고 소스가 각각 제1기준전류와 제2기준전류에 연결되고 상호 연결된 게이트가 바이어스 전압(bias voltage)에 연결된 제8,제9트랜지스터와, 게이트가 상기의 제8트랜지스터의 소스에 연결된 제10트랜지스터와, 게이트가 상기의 제9트랜지스터의 소스에 연결되고 소스가 상기의 제10트랜지스터의 소스에 연결되며 드레인이 상기 제6트랜지스터의 드레인에 연결된 제11트랜지스터를 포함하며 제8내지 11트랜지스터는 기준전류를 공급하고 제6,제7트랜지스터는 기준전류 를 복사하여 복사 바이어싱(replica biasing)기술을 가지는 것을 특징으로 하는 RTR 차동입력단의 트랜스컨덕턴스 제어회로.
제11항에 있어서,

상기 바이어스 전압이, 제1차동쌍의 게이트-소스 전압과 제1차동쌍의 공급전류부 동작전압을 합한 값과 제2차동쌍의 게이트-소스 전압과 제2차동쌍의 공급전류부 동작전압의 합한 값의 사이에 해당하는 값을 가지는 것을 특징으로 하는 RTR 차동입력단의 트랜스컨덕턴스 제어회로.
제12항에 있어서,

상기 제5트랜지스터가 NMOS인 것을 특징으로 하는 RTR 차동입력단의 트랜스컨덕턴스 제어회로.
제8항에 있어서,

상기 트랜스컨덕턴스 제어부의 기준전류발생부는

출력이 상기의 제5트랜지스터의 게이트에 연결되어 기준전류를 제공하는 전류미러를 구성하는 제6,제7트랜지스터; 및

게이트가 상호 연결되어 상기의 제5트랜지스터의 소스에 연결되고 소스가 각각 제1기준전류와 제2기준전류에 연결된 제8,제9트랜지스터와, 게이트가 상기의 제8트랜지스터의 소스에 연결된 제10트랜지스터와, 게이트가 상기의 제9트랜지스터의 소스에 연결되고 소스가 상기의 제10트랜지스터의 소스에 연결되며 드레인이 상기 제6트랜지스터의 드레인에 연결된 제11트랜지스터를 포함하며 제8 내지 제11트랜지스터는 기준전류를 공급하고 제6,제7트랜지스터는 기준전류를 복사하여 다이내믹 바이어싱(dynamic biasing)기술을 가지는 것을 특징으로 하는 RTR 차동입력단의 트랜스컨덕턴스 제어회로.
제14항에 있어서,

트랜스컨덕턴스제어부는

게이트와 드레인이 상호 연결되고 드레인이 상기 제10트랜지스터의 드레인에 연결되고 소스가 공급전원에 연결되어 상기의 게이트-소스 전압 대등전류부와 기준전류발생부사이의 매칭을 향상시키는 제12트랜지스터;

게이트와 드레인이 상호연결되고 드레인이 상기 제2트랜지스터의 드레인에 열결되고 소스가 접지에 연결되어 상기의 게이트-소스전압 대등전류부와 기준전류발생부사이의 매칭을 향상시키는 제13트랜지스터를 더 포함하는 것을 특징으로 하는 RTR 차동입력단의 트랜스컨덕턴스 제어회로.
제15항에 있어서,

상기 제5트랜지스터가 PMOS이고 상기의 전류미러의 기능을 하는 부분의 위치와 매칭의 역할을 하는 제13트랜지스터 및 제14트랜지스터의 위치가 바뀐 것을 특징으로 하는 RTR 차동입력단의 트랜스컨덕턴스 제어회로.
제1 및 제2 트랜지스터를 포함하는 제1 차동쌍;

상기 제1 및 제2 트랜지스터와 다른 전도 타입의 제3 및 제4 트랜지스터를 포함하는 제2 차동쌍;

상기 제1 차동쌍의 소스에 연결되어 있는 제1 전류 전원;

상기 제2 차동쌍의 소스에 연결되어 있는 제2 전류 전원;

상기 제2 차동쌍의 소스에 게이트가 연결되어 있는 제5 트랜지스터;

상기 제1 차동쌍의 소스에 게이트가 연결되어 있으며, 상기 제5 트랜지스터의 소스에 소스가 연결되어 있는 제6 트랜지스터; 및

상기 제1 및 제2 차동쌍 중 어느 하나의 소스에 드레인이 연결되고 다른 하나의 소스에 소스가 연결되어 있으며, 상기 제5 및 제6 트랜지스터를 통해 흐르는 제3 전류에 대응하는 제4 전류와 기준 전류에 따라 동작하는 제7 트랜지스터

를 포함하는 RTR 차동입력단의 트랜스컨덕턴스 제어회로.
제17항에 있어서,

상기 제3 전류를 수신하여 상기 제4 전류를 출력하며, 출력이 상기 제7 트랜지스터의 게이트에 연결되어 있는 전류 미러; 및

상기 전류 미러의 출력에 연결되어 있으며, 기준 전류를 생성하는 기준 전류 발생부

를 더 포함하는 RTR 차동입력단의 트랜스컨덕턴스 제어회로.
제17항에 있어서,

상기 전류 미러는

상기 제3 전류가 드레인을 통해 흐르는 제8 트랜지스터; 및

상기 제8 트랜지스터의 게이트에 게이트가 연결되어 있으며, 상기 제4 전류를 드레인을 통해 출력하는 제9 트랜지스터

를 포함하는 RTR 차동입력단의 트랜스컨덕턴스 제어회로.