KR19990022113A - 상수 및 일정한 공통 모드 출력 전류를 갖는 레일 투 레일 입력스테이지 - Google Patents

상수 및 일정한 공통 모드 출력 전류를 갖는 레일 투 레일 입력스테이지 Download PDF

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요한 헨드릭 휴이요트징
로날트 호게르포르스트
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엠. 제이. 엠. 반캄
코닌클리케 필립스 일렉트로닉스 엔. 브이.
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Abstract

일정한 상호 컨덕턴스 및 일정한 공통 모드 출력 전류를 갖는 레일 투 레일 입력 스테이지가 제공된다. 공통 모드 출력 전류는 전류 스위치(M5-M8)를 사용함으로써 제어된다. 저 및 고 공통 모드 입력 전압이 입력 스테이지에 인가될 때 전류 스위치(M5-M8)는 입력 스테이지 트랜지스터(M1-M4)의 테일 전류의 일부를 취하고 그것을 두 개의 동일한 부분으로 분리하여 출력으로 두 개의 동일한 전류 신호를 보낸다. 중간 공통 모드 입력 전압이 인가될 때 전류 스위치(M5-M8)는 공통 모드 출력 전류 및 상호 컨덕턴스가 일정하게 유지되도록 입력 쌍의 테일 전류를 조절한다. 전류 스위치(M5-M8)는 공통 모드 입력 전압의 변화에 응답하고 그로써 상호 컨덕턴스를 일정하게 유지한다.

Description

상수 및 일정한 공통 모드 출력 전류를 갖는 레일 투 레일 입력 스테이지
종래 기술
레일 투 레일 입력 스테이지는 병렬로 된 N-타입 및 P-타입의 트랜지스터로 구성될 수 있다. 그러한 입력 스테이지의 공통 모드 입력 전류가 공통 모드 입력 범위의 한 부분에서 다른 부분으로 이동할 때 상호 컨덕턴스는 팩터 2로 바꾼다. 이것은 주파수의 단일 이득 주파수가 입력 스테이지의 상호 컨덕턴스에 비례하므로 최적의 주파수 보상을 방해한다. 공통 모드 입력 범위에 있어 최적의 주파수 보상을 얻기위해 입력 스테이지의 상호 컨덕턴스는 일정해야 한다.(Dec. 1985의 IEEE J. Solid-State Circuits, vol. SC-20, pp.1144-1150에 있는 J.H. Huijsing 및 D. Linebarger의 레일 투 레일 입력 및 출력 범위를 갖는 저전압 연산 증폭기)
상호 컨덕턴스를 제어하는 몇몇 다른 방법들은 CMOS 기법 뿐만 아니라 바이폴러에 대해서도 보고된 바 있다. 바이폴러에서 설계된 보충 입력 스테이지를 위해 전류 스위치가 일정한 상호 컨덕턴스를 얻도록 사용된다.(Dec. 1985의 IEEE J. Solid-State Circuits, vol. SC-20, pp.1144-1150에 있는 J.H. Huijsing 및 D. Linebarger의 레일 투 레일 입력 및 출력 범위를 갖는 저전압 연산 증폭기)
Huijsing 외 다수인에 대한 미국 특허 제 4,555,673 호는 레일 투 레일 입력 성능 및 제어된 상호 컨덕턴스를 갖는 차동 증폭기를 개시한다. 상호 컨덕턴스를 제어하기 위해 이용된 방법은 공통 모드 전압이 공급 범위의 최소한의 한 부분에 있을 때 입력 스테이지의 차동 부분의 최소한의 하나로부터 떨어진 공급 전류의 최소한의 일부를 조정하도록 전류 제어 또는 전류 스위치를 사용한다.
만약 CMOS 보완 입력 스테이지가 강한 인버전으로 동작하면 일정한 상호 컨덕턴스는 제곱근 회로 또는 삼제곱 전류 미러를 이용함으로써 얻어질 수 있다.(Botma, J.H. 외 다수인의 레일 투 레일 상수 gm입력 스테이지 및 클래스 AB 레일 투 레일 출력 스테이지를 갖는 저전압 CMOS 연산 증폭기, Proceeding ISCAS93, pp.1314-1317; Hogervorst, R. 외 다수인의 상수 gm레일 투 레일 입력 스테이지를 갖는 CMOS 저전압 연산 증폭기, Proceedings ISCAS92, pp.2876-2879; Feb 1994의 R. Hogervorst, J.P.Tero, R.G.H. Rschauzier, J.H. Huijsing의 Digest ISSCC94 내의 VLSI 셀 라이브러리를 위한 컴팩트 전력 효율 레일 투 레일 입력/출력 증폭기) 약한 인버전으로 동작하는 CMOS 보완 입력 스테이지를 위해 전류 스위치가 일정한 상호 컨덕턴스를 얻도록 사용될 수 있다.(IEEE J. Solid-State Circuits, vol. SC-25, pp. 501-504, Dec. 1990의 M.D. Pardoen, M.G. DeGrauwe에 의한 레일 투 레일 입력/출력 CMOS 전력 증폭기)
앞서 설명한 보완적인 입력 스테이지는 공통의 결점을 가지고 있다.(즉 입력 쌍들의 공통 모드 출력 전류가 변화한다.) 이러한 전류는 가산 회로를 로드하고 공통 모드 입력 전압의 기능으로서 변화한다. 결과적으로 가산 회로 내의 바이어싱 전류는 변화한다. 몇몇 다른 이유로 이러한 변화는 용인할 수 없다. 연산 증폭기는 플로팅 전류원이 필요할 수도 있으며, 그것은 일반적으로 설계하기가 어렵다.(Digest ISSCC94, Feb 1994의 R. Hogervorst, J.P.Tero, R.G.H. Rschauzier, J.H. Huijsing에 의한 VLSI 셀 라이브러리를 위한 컴팩트 전력 효율 레일 투 레일 입력/출력 증폭기) 연산 증폭기의 입력에 대한 가산 회로의 오프세트 컨트리뷰션(contribution)은 변화하고 공통 모드 거절 비율을 낮춘다. 가산 회로에서 바이어스 전류 변화에 대처하기 위해 다중 경로 주파수 보상이 매우 복잡하게 될 수 있는데 그것은 각각의 시간에 경로가 부가되기 때문이며, 입력 트랜지스터의 양은 이중으로 되어야한다. 특히 레일 투 레일 입력 스테이지를 위해 이것은 비교적 큰 영역을 소비하게 된다.
본 발명은 앞의 해결책의 결점을 극복하고 일정한 상호 컨덕턴스 및 일정한 공통 모드 출력 전류를 갖는 레일 투 레일 입력 스테이지를 제공한다.
본 발명의 배경
본 발명의 분야
본 발명은 연산 증폭기에 관한 것이다. 특히 일정한 상호 컨덕턴스 및 일정한 공통 모드 출력 전류를 갖는 레일 투 레일 입력 스테이지에 관한 것이다.
도 1은 종래의 연산 증폭기의 입력 스테이지를 도시하는 구성도.
도 2는 본 발명에 따른 일정한 공통 모드 출력 전류를 갖는 레일 투 레일 입력 스테이지를 도시하는 구성도.
도 3은 본 발명에 따른 일정한 공통 모드 출력 전류를 갖는 일정한 상호 컨덕턴스 레일 투 레일 입력 스테이지를 도시하는 구성도.
도 4는 도 3의 회로에 대한 정상화된 상호 컨덕턴스 대 공통 모드 입력 전압을 도시하는 그래프도.
도 5a는 본 발명에 따른 일정한 공통 모드 출력 전류를 갖는 일정한 상호 컨덕턴스 레일 투 레일 입력 스테이지를 도시하는 BiCMOS 실시도.
도 5b는 본 발명에 따른 일정한 공통 모드 출력 전류를 갖는 일정한 상호 컨덕턴스 레일 투 레일 입력 스테이지를 도시하는 다른 바이폴러 실시도.
도 6은 본 발명에 따른 일정한 공통 모드 출력 전류를 가지며 강한 인버전으로 동작하는 일정한 상호 컨덕턴스 레일 투 레일 출력 스테이지의 CMOS를 도시하는 구성도.
도 7은 강한 인버전으로 동작하는 입력 스테이지를 갖는 도 6의 회로의 CMOS 실시예에 대한 공통 모드 입력 전압 대 정상화된 상호 컨덕턴스를 도시하는 그래프도.
도 8은 강한 인버전으로 동작하는 입력 쌍을 갖는 도 6의 회로에 대해 공통 모드 입력 전압 대 정상화된 상호 컨덕턴스를 도시하는 그래프도.
도 9는 본 발명에 따른 일정한 상호 컨덕턴스 및 일정한 공통 모드 출력 전류를 갖는 강한 인버전으로 동작하는 CMOS 레일 투 레일 입력 스테이지를 도시하는 구성도.
도 10은 도 9의 회로에 대해 공통 모드 입력 전압 대 정상화된 상호 컨덕턴스를 도시하는 그래프도.
도 11은 본 발명에 따른 일정한 공통 모드 출력 전류를 갖는 일정한 상호 컨덕턴스의 레일 투 레일 입력 스테이지의 다른 실시예를 도시하는 구성도.
도 12는 본 발명에 따른 도 11의 회로의 제 1 다른 실시예를 도시하는 구성도.
도 13은 본 발명에 따른 도 11의 회로의 제 2 다른 실시예를 도시하는 구성도.
본 발명의 요약
그러므로 본 발명의 목적은 연산 증폭기의 공통 모드 출력 전류 및 레일 투 레일 입력 스테이지의 상호 컨덕턴스를 일정한 값에 유지시키는 회로를 제공한다.
본 발명의 다른 목적은 입력 스테이지에 접속된 가산 회로의 바이어싱을 용이하게 하기 위해 연산 증폭기의 레일 투 레일 입력 스테이지의 공통 모드 출력 전류를 일정하게 유지하는 회로를 제공하는 것이다.
본 발명의 또 다른 목적은 입력 스테이지에 접속된 가산 회로가 증폭기의 오프세트 변화에 컨트리뷰트하지 안도록 연산 증폭기의 레일 투 레일 입력 스테이지의 공통 모드 출력 전류를 일정하게 유지하는 회로를 제공하는 것이다.
본 발명의 또 다른 목적은 연산 증폭기의 레일 투 레일 입력 스테이지의 공통 모드 출력 전류를 일정하게 유지하여 그로써 증폭기의 공통 모드 거절 비율을 증가시키는 회로를 제공하는 것이다.
본 발명의 다른 목적은 연산 증폭기의 레일 투 레일 입력 스테이지의 공통 모드 출력 전류를 일정하게 유지하여 다중 경로 보상의 연산 증폭기 실현을 간략화하고 그로써 실리콘 다이(die) 영역을 적게 요구하는 회로를 제공하는 것이다.
본 발명의 다른 목적은 효과적으로 확실하게 동작하고, 연산 증폭기의 레일 투 레일 입력 스테이지의 공통 모드 출력 전류를 일정하게 유지하는 회로를 제공하는 것이다.
본 발명은 일정한 상호 컨덕턴스 및 일정한 공통 모드 출력 전류를 갖는 레일 투 레일 입력 스테이지를 제공한다. 전류 스위치는 트랜지스터의 각각의 입력 쌍 및 전압원에 연결된다. 전압원은 전류 스위치의 게이트에 기준 및 바이어스 신호를 제공한다. 공통 모드 입력 전압이 입력 스테이지에 인가될 때 전류 스위치는 입력 전압을 전압원의 값과 비교하며 어느 입력 쌍이 동작해야 하는지를 결정한다. 입력 쌍의 활성화에 있어서 전류 스위치는 비 활성 쌍의 테일 전류를 취하고 그것을 두 개의 동일한 부분으로 분할하고 그 두 개의 동일한 전류 신호를 출력으로 보낸다. 따라서 입력 스테이지에 접속된 가산 회로에 의해 수신된 출력 전류는 일정하다. 이 제어 회로는 MOS, CMOS, 바이폴러 기법을 이용하여 구체화될 수 있다.
본 발명의 다른 실시예에서 전류 스위치에 접속된 전압원은 전류 스위치의 게이트에 전압차를 인가한다. 전류 스위치의 게이트에 전압차를 인가함으로써 전류 스위치의 상호 컨덕턴스값이 트랜지스터의 입력 쌍의 값에 대해 작아지게 할 수 있다. 입력 쌍에 대해서 전류 스위치의 상호 컨덕턴스 값을 감소시킴으로써 전류 스위치의 부가에 의해 야기된 입력 스테이지에 대한 오프세트 컨트리뷰션은 매우 감소되고 거의 제거된다.
본 발명의 다른 목적 및 특징들은 본 발명의 몇몇 실시예를 개시하는 첨부 도면과 관련한 다음 상세한 설명으로부터 명백해질 것이다. 그러나 도면들은 단지 설명을 위해서 설계되었으며 본 발명의 제한을 정의하는 것은 아니다.
도면에서 동일한 참조 부호는 몇몇 도 전체에 있어서의 동일한 소자를 나타낸다.
양호한 실시예의 상세한 설명
도 1은 종래 기술의 연산 증폭기의 입력 스테이지의 일례를 도시한다. 도시한 바와 같이 입력 스테이지는 두 개의 보완적인 차동 입력 쌍으로 구성될 수 있는 레일 투 레일 공통 모드 입력 범위를 갖는다. 입력 스테이지는 N-채널 입력 쌍, M1-M2, P-채널 입력 쌍, M3-M4로 이루어진다. 그러한 입력 스테이지를 위한 공통 모드 입력 전압 범위는 세 개의 부분으로 분할 될 수 있다 : (1) 낮은 공통 모드 입력 전압(P-채널 입력 쌍만 동작함); (2) 중간 공통 모드 입력 전압(P-채널 및 N-채널 입력 쌍 둘 다 동작함); (3) 높은 공통 모드 입력 전압(N-채널 입력 쌍만 동작함).
공통 모드 입력 범위의 한 부분으로부터 다른 부분으로 공통 모드 입력 전압이 이동할 때 2의 팩터에 의해 상호 컨덕턴스는 변화한다. 따라서 증폭기의 단일 이득 주파수가 입력 스테이지의 상호 컨덕턴스에 비례하므로 상호 컨덕턴스 내의 변화는 최적의 주파수 보상을 방해한다. 그러므로 전체 공통 모드 입력 범위에 대해 최적의 주파수 보상을 얻기 위해서는 입력 스테이지의 상호 컨덕턴스는 일정해야한다.
도 2는 출력 전류 제어 회로(22) 부가와 함께 보상적인 입력 스테이지 M1-M4을 도시한다. 제어 회로(22)는 한 쌍의 보상적인 전류 스위치(M7-M8및 M5-M6)이다. N-채널 전류 스위치(M7-M8)의 게이트는 Vss+Vref의 값에 기초하며 P-채널 스위치(M5-M6)의 게이트는 Vss+Vref+Vdif에 기초한다.
전류 스위치(M5-M8)은 공통 모드 입력 전압을 각각의 게이트 전압과 비교하며 어느 입력 쌍이 활성화되어야 하는 지를 결정한다. Vss+Vref이상의 공통 모드 입력 전압에 대해 N-채널 입력 쌍(M1-M2)이 활동적이고, 반면에 Vss+Vref+Vdif미만의 공통 모드 입력 전압에 대해 P-채널 입력 쌍(M3-M4)이 활동적이다.
입력 쌍이 활동중일 때 그것은 두 개의 동일한 공통 모드 전류로 테일 전류를 쪼개고 그 전류들을 출력에 보낸다.
만약 입력 쌍이 활동중이지 않으면 전류 스위치는 비 활동중인 입력 쌍의 테일 전류를 출력으로 보내지는 두 개의 동일한 부분으로 분리한다. 결과로서 입력 스테이지의 공통 모드 출력 전류는 전체 공통 모드 입력 범위에 걸쳐 일정하다.
입력 스테이지는 공통 모드 전류로써 가산 회로를 로드한다. 결과로서 가산 회로 내의 바이어스 전류는 변동하지 않는다. 그러므로 가산 회로는 공통 모드 입력 전압이 레일 투 레일로 부터 진동할 때 오프세트 변화에 도움이 되지 않는다. 이것은 입력 스테이지의 공통 모드 거절 비율의 증가를 나타낸다. 각각의 쌍의 전류 스위치(M5-M8)의 미스매치(mismatch)는 증폭기의 오프세트 변화에 도움이 된다는 것을 주지하여야 한다. 이것은 전류 스위치(M5-M8)의 값을 입력 트랜지스터(M1-M4) 보다 더 작게 함으로써 도움이 될 수 있다. 가산 회로 내의 일정한 바이어스 전류로 인해 다중 경로가 보상된 증폭기를 또한 간단하게 실행할 수 있다.
도 3은 도 2의 회로의 바이폴러 실시예를 도시한다. 회로(30)는 제어 회로(22)(도 2)와 유사한 제어 회로(32)를 가지며, 그 차이는 전압 소스 Vdif가 영으로 된다는 것이다. 그와 같이 입력 스테이지의 공통 모드 출력 전류만 일정한 값을 가질 뿐만 아니라 상호 컨덕턴스도 일정한 값으로 조절된다. 회로가 바이폴러 트랜지스터를 이용하여 도시되었지만 그것은 또한 약한 인버전으로 동작하는 CMOS 입력 스테이지를 위해 사용될 수 있다. 전류 스위치(Q5-Q7)쌍 (Q1-Q4) 의 테일 전류의 합계를 일정하게 유지한다. 바이폴러 트랜지스터의 상호 컨덕턴스는 그 테일 전류에 비례하므로 레일 투 레일 입력 범위(Q1-Q4)의 상호 컨덕턴스 또한 일정할 것이다. 트랜지스터(Q5-Q6)의 콜렉터는 네가티브 서플라이에 접속될 수 있으며 반면에 트랜지스터(Q7-Q8)의 콜렉터는 양의 서플라이 Vcc에 접속될 수 있다. 이것은 일정하지 않은 공통 모드 출력 전류를 나타내어도 상호 컨덕턴스는 여전히 일정하게 제어된다.
이 회로의 동작을 이해하기 위해 이 회로의 공통 모드 입력 범위는 세 개의 부분으로 분리될 수 있다.
1) 만약 낮은 공통 모드 입력 전압이 인가되면 PNP 입력 쌍(Q3-Q4)만 동작한다. 제어 회로(32)의 PNP 전류 스위치(Q5-Q6)는 NPN 전류 스위치(Q7-Q8)가 도통하는 동안 오프된다. 결과로서 PNP 입력 쌍(Q3-Q4)은 테일 전류 Ir1에 의해 바이어스되고 Iref의 값을 갖는다. PNP 입력 쌍(Q3-Q4)은 그 테일 전류 Ir1을 두 개의 동일한 공통 모드 부분으로 쪼개어 그 전류들을 입력 스테이지의 출력에 보낸다. NPN 전류 스위치(Q7-Q8)는 테일 전류 Ir2(그것은 또한 Lref의 값을 가지며)를 비 동작 NPN 입력 쌍(Q1-Q2)으로부터 제거한다. NPN 전류 스위치(Q7-Q8)는 또한 테일 전류 Ir2를 두 개의 동일한 공통 모드 부분으로 분할하여 이러한 전류들을 출력에 보낸다.
2) 만약 중간 공통 모드 입력 전압이 인가되면 NPN 뿐만 아니라 PNP 입력 쌍(Q1-Q4)도 동작하고 전류 스위치(Q5-Q8)는 테일 전류 Ir1및 Ir2의 일부분을 제거할 것이다. 만약 공통 모드 입력 전압이 증가하면 전류 스위치(Q5-Q6)를 통한 전류 도한 증가한다. 그러나 다른 쌍의 전류 스위치(Q7-Q8)를 통한 전류는 동일한 양으로 감소한다. 결과로서 테일 전류(Ir1-Ir2)의 합은 Iref의 값에서 유지된다. 공통 모드 출력 전류는 또한 변화하지 않는데 이것은 테일 전류(Ir1-Ir2)가 전류 스위치(Q5-Q6; Q7-Q8) 또는 입력 쌍(Q1-Q2; Q3-Q4)을 통해 출력으로 보내지기 때문이다.
3) 만약 높은 공통 모드 입력 전압이 인가되면 NPN 입력 쌍(Q1-Q2)만 동작한다. PNP 전류 스위치(Q5-Q6)는 NPN 전류 스위치(Q7-Q8)가 오프되는 동안 도통한다. 결과적으로 NPN 입력 쌍(Q1-Q2)는 테일 전류 Ir2에 의해 바이어스되며 그것을 Iref값을 갖는다. NPN 입력 쌍(Q1-Q2)은 그 테일 전류 Ir2를 두 개의 동일한 공통 모드 전류로 쪼개어 그러한 전류들을 출력에 보낸다. PNP 전류 스위치(Q5-Q6)는 전류 Ir2를 비동작 PNP 입력 쌍(Q3-Q4)로부터 제거하고 그것을 두 개의 동일한 부분으로 분할하며 이러한 전류들을 출력으로 보낸다.
따라서 입력 스테이지의 공통 모드 출력 전류는 일정하다로 결론 내릴 수 있다. 또한 입력 쌍(Q1-Q4)의 테일 전류(Ir1-Ir2)의 합과 그러므로써 레일 투 레일 입력 스테이지의 상호 컨덕턴스는 일정한 값으로 조정된다.
도 4는 도 3의 회로에 대한 공통 모드 입력 전압 대 정상화된 상호 컨덕턴스 gm을 나타내는 그래프도이다. 그래프에서 볼 수 있듯이 상호 컨덕턴스 gm은 전체 공통 모드 입력 범위에 걸쳐 대략 일정하다.
도 5a는 도 3에 도시된 회로(30)와 유사한 BiCMOS 실시예(50)를 도시한다. 두 개의 회로(50 및 30) 사이의 주요한 차이는 전류 스위치(Q5-Q8)의 잡음 및 오프세트 컨트리뷰션에 있다. 도 3에서 전류 스위치(Q5-Q8)는 신호 증폭을 위해 사용되지 않는 테일 전류의 일부를 두 개의 동일한 부분으로 쪼갠다. 이러한 전류 스위치(Q5-Q8)는 바이폴러이므로 입력 트랜지스터(Q1-Q4)와 비교 가능하다. 그와 같이 전류 스위치는 입력 스테이지의 잡음 및 오프세트에 도움을 준다. 이 문제점은 도 5a에 도시된 바와 같이 BiCMOS에서 극복될 수 있다. 도 5a에서 제어 회로(52)의 전류 스위치(Q5-Q8)를 통한 전류는 MOS 트랜지스터(M1-M4)에 의해 쪼개진다. 이러한 방식으로 MOS 트랜지스터(M1-M4)는 바이폴러 전류 스위치(Q5-Q8) 대신에 입력 스테이지의 잡음 및 오프세트에 도움을 준다. 이것은 MOS 트랜지스터(M1-M4)에 바이폴러 전류 스위치(Q5-Q8) 보다 훨씬 작은 상호 컨덕턴스를 부여함으로써 무시할 수 있게 되며 그것은 쉽게 이루어진다. 이러한 동일한 기법은 CMOS 기법에 적용될 수 있으나 부가적인 MOS 트랜지스터(M1-M4)는 전류 스위치(Q5-Q8) 보다 훨씬 작은 W/L 비율을 가져야만 한다.
도 5b는 도 3에 도시된 회로의 다른 바이폴러 실시예를 도시한다. 이 회로는 레일 투 레일 입력 스테이지(Q1-Q4) 및 전류 스위치(Q5-Q8)를 포함한다. 전류 스위치(Q5-Q8)는 레지스터(Q5-Q8)에 의해 퇴화된다. 이러한 레지스터(R5-R8)는 전류 스위치(Q5-Q8)의 상호 컨덕턴스를 효과적으로 낮추고 그와 같이 전류 스위치(Q5-Q8)의 잡음 및 오프세트 컨트리뷰션을 감소시킨다. 일정한 상호 컨덕턴스를 얻기위해 전압원 VLS는 0.5*Iref*R5의 값을 가져야 한다.
도 6은 도 3의 회로(30)의 CMOS 실시예(60)를 도시한다. 도 3의 바이폴러 케이스에 도시된 바와 같이 전압원 Vdif는 제로이다. 우선 트랜지스터(M5-M6) 및 트랜지스터(M7-M8)의 W/L 비율이 약한 인버전으로 바이어스되는 입력 트랜지스터(M1-M4)의 W/L 비율과 동일하다고 가정한다. 이 회로는 이제 그 바이폴러 상대물과 같이 동작하며(도 3) 입력 스테이지의 상호 컨덕턴스는 공통 모드 입력 범위에 걸쳐 일정하다.
만약 입력 스테이지가 강한 인버전으로 동작하면, 입력 트랜지스터(M1-M4)의 상호 컨덕턴스는 입력 트랜지스터(M1-M4)의 W/L 비율의 제곱근에 비례한다. 상호 컨덕턴스 제어가 입력 쌍(M1-M4)의 테일 전류의 합을 일정하게 유지하기 때문에 전체 공통 모드 입력 범위(도 7)에 걸쳐 상호 컨덕턴스 gm은 약 40% 변동한다. 상호 컨덕턴스 gm의 피크값은 공통 모드 입력 전압이 전류 스위치(M5-M8)의 바이어스 전압과 동일할 때 발생한다. 이러한 입력 전압에서 입력 쌍(M1-M4)의 테일 전류는 .5Iref와 동일하다.
트랜지스터(M7-M8) 및 트랜지스터(M5-M6)의 W/L 비율을 입력 트랜지스터(M1-M4) 보다 3배 크게 만듦으로써 강한 인버전의 동작을 향상시킬 수 있다. 입력 스테이지는 도 3의 회로와 동일한 방법으로 근본적으로 동작하지만 공통 모드 입력 범위의 중간 부분에서 회로는 조금 다르게 동작한다. 만약 공통 모드 입력 전압이 전류 스위치(M5-M8)의 바이어스 전류와 동일하면 전류 스위치(M5-M8)을 통한 전류는 입력 쌍(M1-M4)의 전류 보다 3배 더 크다. 만약 공통 모드 입력 전압이 전류 스위치(M5-M8)의 바이어스 전압과 동일하면 전류 스위치(M5-M8)를 통한 전류는 입력 쌍(M1-M4)의 전류 보다 3배 더 크다. 결과로서 입력 쌍(M1-M4)의 테일 전류는 .25Iref와 동일하며 공통 모드 입력 범위의 외부에서와 동일한 상호 컨덕턴스 gm을 나타낸다.
도 8은 강한 인버전으로 동작하는 도 6의 회로에 대해 공통 모드 입력 전압 범위 대 정상화된 상호 컨덕턴스 gm을 도시한다. 전류 스위치(M5-M8)는 입력 트랜지스터(M1-M4)(도 6) 보다 3배 더 큰 W/L 비율을 갖는다. 이 그래프로부터 상호 컨덕턴스 gm은 전체 공통 모드 입력 전압 범위에 걸쳐 약 17% 정도 변동한다는 결론을 내릴 수 있다.
도 9는 제어 회로(92) 내의 전류 스위치(M5-M8)의 게이트들 사이에 전압 차이를 인가함으로써 동일한 결과가 얻어질 수 있는 회로(90)를 도시한다. 바이어스 전압원 및 전압원 Vdir은 트랜지스터(M9) 및 트랜지스터(M10)에 의해 실현된다. 따라서 이러한 트랜지스터들(M9-M10)에게 다른 비율을 부여함으로써 전류 스위치(M5-M6) 및 전류 스위치(M7-M8)들의 게이트들 사이의 전압차가 이루어질 수 있다. 이러한 접근법의 주요 이점은 전류 스위치(M5-M6) 및 전류 스위치(M7-M8)의 값이 입력 트랜지스터(M1-M4)에 비해 작게 만들어 질 수 있다는 것이며, 그것은 전류 스위치(M5-M8)의 잡음 및 오프세트 컨트리뷰션을 감소시키는 경향이 있다. 더욱이 오프세트 전압 변화는 공통 모드 거절 비율을 증가시키는 공통 모드 입력 범위의 큰 부분에 걸쳐 펼쳐진다. 도 10은 도 9의 회로에 대해 공통 모드 입력 범위 대 정상화된 상호 컨덕턴스 gm을 도시한다. 도 10으로부터 상호 컨덕턴스 gm은 전체 공통 모드 입력 범위에 걸쳐 대략 19%가 변동한다는 결론을 내릴 수 있다.
도 11은 다중 경로가 보상된 증폭기에 대해 일정한 공통 모드 출력 전류 및 일정한 상호 컨덕턴스를 갖는 레일 투 레일 입력 스테이지를 도시한다. 회로는 일정한 공통 모드 출력 전류 및, 다중 출력을 갖는 가산 회로(Q9-Q16)를 갖는 레일 투 레일 입력 스테이지(Q1-Q8)로 이루어진다. 다중 출력은 연산 증폭기의 다중 경로 주파수 보상을 위해 사용될 수 있다. 이득 경로는 높은 이득을 갖는 낮은 주파수 경로에 사용되고 반면에 다중 경로들은 낮은 이득 고주파 경로에 사용될 수 있다. 입력 스테이지(Q1-Q8)의 신호는 트랜지스터(Q11)으로부터 테이프된다. 입력 스테이지(Q1-Q8)는 일정한 공통 모드 출력 전류를 가지므로 트랜지스터(Q15-Q16)은 또한 일정한 값을 갖는다. 그러므로 더 이상의 입력 쌍들을 부가할 필요가 없다.
몇몇 응용에 있어서, 전류 스위치들의 나머지 잡음 및 오프세트 컨트리뷰션은 허용되지 않는다. 이러한 경우에 도 12에 도시된 바와 같은 변형들이 이용될 수 있다. 이 회로에서 다중 경로 트랜지스터(M17-M20)만 일정한 전류 레벨로 바이어스된다. 이것은 도 11의 회로와 동일한 이점을 갖는다(즉 부가적인 입력 쌍들이 필요하다.). 더욱이 제어 트랜지스터(Q5-Q8)들이 주요 신호 경로와 접속되지 않으므로 제어 트랜지스터(Q5-Q8)에 기인하는 부가적인 잡음 및 오프세트는 없다. 가산 회로(M9-M14)는 플로팅 전류원(Ir3)으로 바이어스된다.
도 13은 회로를 바이어스하기 위한 플로팅 전류원을 필요로하지 않는 응용예를 도시한다. 다중 경로 트랜지스터의 전류 레벨이 변화하여도 트랜지스터(M19) 및 트랜지스터(M17)의 드레인 전류의 합(즉 트랜지스터 M21의 드레인 전류)은 동일한 양만큼 바뀐다. 결과로서 다중 경로들은 공통 모드 입력 전압에 종속하는 출력 전류를 갖지 않고 부가적인 입력 쌍들은 필요하지 않다. 더욱이 도 12에 도시된 회로와 동일한 이점을 갖는다(즉 제어 트랜지스터 또는 전류 스위치(Q5-Q8)에 기인하는 부가적인 잡음 및 오프세트가 없다.).
본 발명의 몇몇 실시예가 도시되고 설명되었지만 많은 변형 및 수정이 추가된 청구 범위에 정의한 바와 같이 본 발명의 사상 및 범위를 벗어나지 않고 이루어질 수 있음을 알 수 있다.

Claims (9)

  1. 연산 증폭기(opamp)의 레일 투 레일 입력 스테이지의 상호 컨덕턴스(gm) 및 공통 모드 출력 전류를 제어하는 회로로서, 상기 입력 스테이지는 출력을 가지며, 트랜지스터(M1-M4)의 적어도 N-타입 및 P-타입 입력 차동 쌍 각각은 게이트 전압 및 테일 전류를 가지고, 상기 연산 증폭기는 저, 중, 고 공통 모드 입력 전압을 포함하는 공통 모드 입력 전압 범위를 갖는 제어 회로에 있어서,
    트랜지스터(M1-M2)의 N-타입 입력 차동 쌍에 연결된, 게이트가 있는 제 1 전류 스위치(M7-M8)와,
    트랜지스터(M3-M4)의 P-타입 입력 차동 쌍에 연결된, 게이트가 있는 제 2 전류 스위치(M5-M8)와,
    상기 전류 스위치(M5-M8)의 상기 게이트에 기준 및 바이어스 전압을 제공하는 상기 전류 스위치(M5-M8)에 연결된 전압 수단을 포함하며,
    상기 전류 스위치(M5-M8)는 상기 차동 입력 쌍(M1-M4)의 상기 공통 모드 입력 전압을 상기 전류 스위치 게이트 전압과 비교하며, 그로써 상기 차동 입력 쌍(M1-M4) 중 적어도 하나에서 활성화되는 것을 특징으로 하는 제어 회로.
  2. 제 1 항에 있어서, 상기 전류 스위치(M5-M8)는 일정한 공통 모드 출력 전류를 유지하기 위해 공통 모드 입력 전압 변화에 응답하는 것을 특징으로 하는 제어 회로.
  3. 제 2 항에 있어서, 저 및 고 공통 모드 입력 전압이 상기 입력 스테이지에 인가될 때 상기 전류 스위치(M5-M8)는 비활동성 차동 입력 쌍의 상기 테일 전류를 두 개의 동일한 전류 신호로 분리하고 상기 입력 스테이지의 상기 출력으로 이러한 전류들을 보내는 것을 특징으로 하는 제어 회로.
  4. 제 3 항에 있어서, 중간 공통 모드 입력 전압이 상기 입력 스테이지에 인가될 때 상기 전류 스위치(M5-M8)는 상기 활동성 입력 쌍들의 상기 테일 전류를 조절하고 이러한 전류 신호들을 상기 입력 스테이지의 상기 출력에 보내는 것을 특징으로 하는 제어 회로.
  5. 제 4 항에 있어서, 상기 전류 스위치(M5-M8) 및 상기 입력 쌍(M1-M4)들은 바이폴러 및 CMOS 트랜지스터의 조합체인 것을 특징으로 하는 제어 회로.
  6. 제 5 항에 있어서, 상기 전류 스위치(Q5-Q8)에 연결된 부가적인 MOS 트랜지스터(M1-M4)와,
    상기 부가적인 MOS 트랜지스터(M1-M4)에 기준 및 바이어스 전압 신호를 제공하기 위해 상기 부가적인 MOS 트랜지스터(M1-M4)의 상기 게이트에 연결된 전압 수단을 더 포함하며,
    상기 부가적인 MOS 트랜지스터(M1-M4)는 상기 전류 스위치(Q5-Q8)에 의해 야기된 상기 입력 스테이지 내에서 잡음 및 오프세트 컨트리뷰션을 제거하는 것을 특징으로 하는 제어 회로.
  7. 제 4 항에 있어서, 상기 전압 수단은 상기 제 1(M7-M8) 및 제 2(M5-M6) 전류 스위치의 상기 게이트 사이에 전압차를 인가하는 것을 특징으로 하는 제어 회로.
  8. 제 7 항에 있어서, 상기 전류 스위치(M5-M8)의 상기 게이트 사이에 전압차를 인가함으로써 상기 전류 스위치(M5-M8)의 상기 값은 상기 입력 트랜지스터(M1-M4)에 대해 작게 할 수 있고 그로써 상기 전류 스위치(M5-M8)에 의해 상기 입력 스테이지에 대한 잡음 및 오프세트 컨트리뷰션을 감소시킬 수 있는 것을 특징으로 하는 제어 회로.
  9. 제 4 항에 있어서, 상기 전류 스위치(Q5-Q8) 및 상기 트랜지스터(Q1-Q4)의 상기 입력 차동쌍 사이에 연결된 저항(Q5-Q8)을 더 포함하며,
    상기 저항(R5-R8)은 상기 전류 스위치(Q5-Q8)의 상기 상호 컨덕턴스(gm)를 낮춤으로써 상기 전류 스위치(Q5-Q8)의 잡음 및 오프세트 컨트리뷰션을 감소시키는 것을 특징으로 하는 제어 회로.
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