KR100560413B1 - 에이비급 레일-투-레일 연산 증폭기 - Google Patents

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Abstract

출력 스테이지의 바이어스 전류를 외부에서 인가되는 바이어스 제어 신호에 따라 제어할 수 있는 AB급 레일-투-레일 연산 증폭기가 개시된다. 양의 공급 전압 레일과 음의 공급 전압 레일에서 동작되는 AB급 레일-투-레일 연산 증폭기는 적은 소모 전력이 요구되며, 공통 모드 입력 전압에 따른 출력 스테이지에서 바이어스 전류 변화량이 적어야 한다. 이를 위하여 외부에서 인가되는 바이어스 제어 신호를 수신하여 한정된 전압 레벨로 출력 스테이지의 바이어스 전압을 제어하고, 이에 따라 출력 스테이지의 바이어스 전류를 제어할 수 있다. 또한, AB급 레일-투-레일 연산 증폭기의 고주파 특성을 개선하고, 고주파에서 상기 연산 증폭기의 안정도를 향상 시키기 위해 AB급 레일-투-레일 연산 증폭기는 주파수 보상회로를 구비한다.

Description

에이비급 레일-투-레일 연산 증폭기{Class-AB Rail-to-Rail Operational Amplifier}
도 1은 본 발명의 제1 실시예에 따른 AB급 레일-투-레일 연산 증폭기의 회로도이다.
도 2는 본 발명의 제1 실시예에 따라 입력 스테이지의 AB급 레일-투-레일 동작을 설명하기 위한 회로도이다.
도 3은 본 발명의 제1 실시예에 따른 전류 가산 회로 및 바이어스 제어 회로의 동작을 설명하기 위한 회로도이다.
도 4a 및 도 4b는 본 발명의 제1 실시예에 따른 AB급 레일-투-레일 연산 증폭기의 주요 소신호 경로상의 트랜지스터들을 모델링한 등가 회로도들이다.
도 5는 본 발명의 제1 실시예에 따른 출력 스테이지의 트랜지스터들을 소신호 모델링한 등가 회로도이다.
도 6은 본 발명의 제2 실시예에 따른 AB급 레일-투-레일 연산 증폭기의 회로도이다.
도 7a 및 도 7b는 본 발명의 제2 실시예에 따른 위상 여유도(phase margin)의 증가를 설명하기 위한 보오드 선도(Bode Plot)들이다.
본 발명은 연산 증폭기(OP amp, operational amplifier)에 관한 것으로, 더욱 자세하게는 양의 공급 전압 레일과 음의 공급 전압 레일 사이에서, 동작을 수행하는 AB급 연산 증폭기에 관한 것이다.
통상, 연산 증폭기는 두 개의 입력단자를 가지고, 하나 또는 두 개의 출력 단자를 가지는 전압 증폭기이다. 두 개의 입력단자에 입력되는 입력 전압의 차이는 연산 증폭기에 의해 증폭되어 전압의 형태로 출력된다. 이때, 입력 전압의 차이가 0인 공통 모드 전압이 입력되는 경우, 출력 신호는 나타나지 않으며, 입력 전압의 차이가 0이 아닌 차동 모드 전압이 입력되는 경우, 출력 신호는 연산 증폭기가 가지는 전압이득에 따라 증폭된 출력 전압으로 나타난다.
이상적인 연산 증폭기는 무한대의 전압이득을 가지며, 무한대의 입력 임피던스를 가진다. 또한, 이상적인 연산 증폭기는 0의 출력 임피던스를 가져야 한다. 그러나, 실제 트랜지스터 소자로 이루어진 연산 증폭기는 이상적인 경우와 차이를 가지게 된다. 즉, 연산 증폭기의 회로 구성에 따라 일정한 전압이득을 가지게 되며, 유한한 입력 임피던스와 0보다 큰 출력 임피던스를 가지게 된다.
비록, 실제 연산 증폭기의 용도에 따라 그 목표를 달리하지만, 통상적인 연산 증폭기에 요구되는 대략의 특성은 아래와 같다.
첫째, 높은 전압이득을 가져야 한다. 즉, 적은 입력 전압차에도 동작하여 큰 출력전압을 얻을 수 있어야 한다. 또한, 입력신호의 주파수 변화에 관계없이 일정한 전압이득을 유지하여야 한다. 높은 전압이득은 연산 증폭기를 부궤환 회로로 구성하여 일정한 이득을 가진 전자회로로 구성할 때, 보다 정확한 이득을 가진 회로로 구성하는데 도움을 준다. 또한, 연산 증폭기의 주파수 특성은 높은 주파수에서도 높은 전압이득을 유지할 것을 요구한다.
통상, 증폭기는 주파수가 높을수록 전압이득이 떨어지는 특성을 가진다. 이는 주파수 영역에서의 회로해석에 따르면, 전압이득의 표현식은 하나 이상의 극(pole)을 가지는 것을 의미한다. 증폭기가 높은 주파수에서도 높은 전압이득을 가지기 위해서는 전압이득식에서의 지배극(dominant pole), 즉 3DB 주파수가 높아야 함을 의미한다.
둘째, 높은 입력 임피던스를 가져야한다. 이상적인 연산 증폭기의 경우, 입력 임피던스가 무한대가 되어 입력전류가 0이지만, 통상의 경우 입력전류는 0이 되지 않으며, 소정의 값을 가지게 된다. 이러한 입력전류의 존재는 공통모드에서도 연산 증폭기가 동작하여 전압이득을 가지게 되는 불리함을 가져온다.
따라서, 높은 입력 임피던스를 가지기 위해, 입력단을 MOS(metal oxide semiconductor)트랜지스터의 게이트에 연결하거나, BJT(bipolar junction transistor)의 베이스에 연결한다. 입력단을 MOS트랜지스터의 게이트에 연결하는 것이 높은 입력 임피던스를 얻는데 유리하다. 그러나, 게이트에서의 전하 저장 효과(charge storage effect) 때문에 입력 신호의 주파수가 증가하면, 전압이득이 저하되는 단점을 가진다.
셋째, 낮은 출력 임피던스를 가져야 한다. 이는 연산 증폭기가 출력단에 연결되는 임의의 회로의 임피던스에 관계없이 일정한 출력전압을 발생시켜야 함을 의미한다. 즉, 연산 증폭기의 출력단에 연결되는 회로를 테브난 등가 회로로 표현할 경우, 하나의 전압전원과 하나의 임피던스로 나타낼 수 있는데, 이러한 임피던스에 관계없이 일정한 출력전압을 발생하기 위해서는 연산 증폭기의 출력 임피던스는 0에 가까운 값을 가져야 한다.
본 발명이 속하는 기술분야에서, 레일-투-레일(rail-to-rail) 입력을 가지고, 레일-투-레일 출력 스테이지를 가지는 CMOS(complementary metal oxide semiconductor) 연산 증폭기의 구조는 미국 등록 특허 제 5,311,145호에 개시되어 있다. 상기 특허는 AB급 출력 스테이지에 일정한 정적 바이어스 전류를 공급하기 위한 회로구조를 주요 특징으로 하고 있다. 즉, 플로팅 전류원(floating current source)이 가산회로(summing circuit)에 연결되어 전류를 가산회로에 공급함에 따라 AB급 출력 스테이지 내의 출력 트랜지스터들에 일정한 정적 바이어스 전류를 공급하는 것이다.
그러나 이러한 플로팅 전류원을 구비하기 위하여는 다수의 트랜지스터들이 사용되어야 하므로, 반도체 제조 공정에 의해 제작되는 연산 증폭기의 면적을 증가시키는 원인이 된다. 또한, 신호가 전송되는 경로에 다수의 트랜지스터가 존재하므로 주변 트랜지스터 및 배선의 영향에 따라 다수의 극(pole)이 존재하게 된다. 다수의 극은 상술한 바와 같이 연산 증폭기의 주파수 특성을 저하시키는 원인이 된다.
또한, 상기 특허는 2개의 바이어스 제어 트랜지스터들(QD1, QD2)을 서로 병렬 결합하고, 각각의 바이어스 제어 트랜지스터의 게이트 단자에는 다이오드 연결된 회로의 출력전압이 인가된다. 이러한 구조는 외부 신호의 제어에 따라 동작하지 않으며, 연산 증폭기의 제조 공정에 의해 결정되는 다수의 상수에 따라 출력 스테이지의 게이트 전압이 결정되므로, 출력 스테이지의 정적 바이어스 전류값이 반도체 제조 공정에 따라 변동한다는 단점이 있다.
또한, 신호가 전달되는 경로 주변에 위치한 다수의 트랜지스터 및 배선들에 따라 저하되는 주파수 특성 및 위상 특성의 개선에 대하여는 침묵하고 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 제1 목적은 외부 제어 신호에 따라 출력단의 정적 바이어스 전류를 제어할 수 있는 AB급 연산 증폭기를 제공하는 데 있다.
또한, 본 발명의 제2 목적은 신호의 전달 경로 부근에 위치하는 다수의 트랜지스터 및 배선의 영향에 따라 저하되는 위상특성을 개선하기 위한 AB급 연산 증폭기를 제공하는 데 있다.
상기 제1 목적을 달성하기 위한 본 발명은, 양의 공급 전압 레일; 음의 공급 전압 레일; 제1 전류원을 통해 상기 음의 공급 전압 레일에 연결된 제1 차동 증폭기 및 제2 전류원을 통해 상기 양의 공급 전압 레일에 연결된 제2 차동 증폭기를 가지는 차동 입력 스테이지; 상기 양의 공급 전압 레일과 상기 음의 공급 전압 레일 사이에 연결되고 차동 입력 스테이지의 출력 신호들이 입력되는 전류 미러, 제3 전류원 및 제4 전류원을 가지는 전류 가산 회로; 상기 양의 공급 전압 레일과 상기 음의 공급 전압 레일 사이에 연결되고, 상기 전류 가산 회로의 출력단들에 연결되어 차동 증폭 신호를 출력하기 위한 출력 스테이지; 및 상기 전류 미러 및 제4 전류원 사이에 연결되고, 상기 전류 가산 회로의 출력단들 및 상기 출력 스테이지의 입력단들에 연결되며, 외부 바이어스 제어 신호들을 수신하여 상기 출력 스테이지의 입력 신호들의 바이어스 전압을 제어하고, 상기 출력 스테이지의 바이어스 전류를 제어하기 위한 바이어스 제어 회로를 포함하는 것을 특징으로 하는 AB급 레일-투-레일 연산 증폭기를 제공한다.
또한, 상기 제2 목적을 달성하기 위한 본 발명은, 양의 공급 전압 레일; 음의 공급 전압 레일; 제1 전류원을 통해 상기 음의 공급 전압 레일에 연결된 제1 차동 증폭기 및 제2 전류원을 통해 상기 양의 공급 전압 레일에 연결된 제2 차동 증폭기를 가지는 차동 입력 스테이지; 상기 양의 공급 전압 레일과 상기 음의 공급 전압 레일 사이에 연결되고 차동 입력 스테이지의 출력 신호들이 입력되는 전류 미러, 제3 전류원 및 제4 전류원을 가지는 전류 가산 회로; 상기 양의 공급 전압 레일과 상기 음의 공급 전압 레일 사이에 연결되고, 상기 전류 가산 회로의 출력단들에 연결되어 차동 증폭 신호를 출력하기 위한 출력 스테이지; 상기 전류 미러와 상기 제4 전류원 사이에 연결되고, 상기 전류 가산 회로의 출력단들 및 상기 출력 스테이지의 입력단들에 연결되며, 외부 바이어스 제어 신호들을 수신하여 상기 출력 스테이지의 입력 신호들의 바이어스 전압을 제어하며 상기 출력 스테이지의 바이어스 전류를 제어하기 위한 바이어스 제어 회로; 및 상기 입력 스테이지의 출력단과 상기 출력 스테이지의 출력단 사이에 연결되어 출력 신호의 주파수를 보상하기 위한 주파수 보상회로를 포함하는 것을 특징으로 하는 AB급 레일-투-레일 연산 증폭기를 제공한다.
이하, 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명한다.
도 1은 본 발명의 제1 실시예에 따른 AB급 레일-투-레일 연산 증폭기의 회로도이다.
도 1을 참조하면, AB급 연산 증폭기는 차동 입력 스테이지, 전류 가산 회로, 바이어스 제어 회로 및 출력 스테이지로 이루어진다.
차동 입력 스테이지는 2개의 차동 증폭기 및 차동 증폭기들의 공통노드들에 연결된 전류원들로 이루어진다.
제1 차동 증폭기은 NMOS트랜지스터 QN1 및 QN2로 이루어지며, 상기 트랜지스터들은 정합되며, 소스 결합된 구조를 가진다. 상기 각 트랜지스터의 소스는 도전성 라인을 통해 제1 공통노드에 연결되며, 제1 공통노드와 음의 공급 전압 레일 Vss사이에는 제1 전류원이 연결된다. 상기 제1 전류원은 NMOS트랜지스터 QC1 으로 이루어지며, 제1 차동 증폭기의 바이어스 전류을 싱크(sink)하여 트랜지스터 QN1 및 QN2 에 일정한 바이어스 전류가 공급되도록 한다. 이러한 제1 차동 증폭기에 공 급되는 바이어스 전류량은 트랜지스터 QC1의 게이트 단자에서의 바이어스 제어 전압 VS1에 의해 조절된다.
차동 입력 스테이지의 제2 차동 증폭기는 PMOS트랜지스터 QP1 및 QP2로 이루어지며, 상기 트랜지스터들은 정합되며, 소스 결합된 구조를 가진다. 상기 각 트랜지스터의 소스는 도전성 라인을 통해 제2 공통노드에 연결되며, 제2 공통노드와 양의 공급 전압 레일 Vdd사이에는 제2 전류원이 연결된다. 상기 제2 전류원은 PMOS트랜지스터 QC2로 이루어지며, 제2 차동 증폭기의 바이어스 전류을 공급하여 트랜지스터 QP1 및 QP2 에 일정한 바이어스 전류가 공급되도록 한다. 이러한 제2 차동 증폭기에 공급되는 바이어스 전류량은 트랜지스터 QC2의 게이트 단자에서의 바이어스 제어 전압 VS2에 의해 조절된다.
바람직하게는 제1 차동 증폭기에 공급되는 바이어스 전류와 제2 차동 증폭기에 공급되는 바이어스 전류는 동일한 값을 가지도록 바이어스 제어 전압들을 트랜지스터 QC1 및 QC2의 게이트 단자에 가한다.
또한, 제1 차동 증폭기의 트랜지스터 QN1 및 제2 차동 증폭기의 트랜지스터 QP1의 게이트들은 양의 입력단자 POS에 공통으로 연결되며, 제1 차동 증폭기의 트랜지스터 QN2 및 제2 차동 증폭기의 트랜지스터 QP2의 게이트들은 음의 입력단자 NEG에 공통으로 연결된다.
상기 제1 차동 증폭기의 출력단은 트랜지스터 QN1 및 QN2의 드레인이 되며, 특히 차동 모드에서의 동작시, 소신호 출력단은 QN1의 드레인이 된다. 또한, 제2 차동 증폭기의 출력단은 트랜지스터 QP1 및 QP2의 드레인이 되며, 특히 차동 모드에서의 동작시, 소신호 출력단은 QP1의 드레인이 된다.
이러한 입력 스테이지는 본 발명에 따른 연산 증폭기가 레일-투-레일(rail-to-rail)동작을 수행하게 한다. 즉, 입력 스테이지에서의 입력 공통 모드 전압 범위는 음의 공급 전압 레일 Vss에서 양의 공급 전압 레일 Vdd까지의 모든 영역이 된다.
전류 가산 회로는 다수의 트랜지스터들로 이루어진 전류 미러 및 적어도 하나의 전류원을 포함한다. 전류 미러는 양의 공급 전압 레일 Vdd 및 바이어스 제어 회로 사이에 연결된다. 또한, 적어도 하나의 전류원은 상기 바이어스 제어 회로 및 음의 공급 전압 레일 Vss 사이에 연결된다.
전류 미러는 트랜지스터 QS1, QS2, QS3 및 QS4로 이루어지며, 상기 트랜지스터들은 PMOS트랜지스터들이다. 트랜지스터 QS1의 게이트는 트랜지스터 QS2의 게이트와 공통 연결되고 트랜지스터 QS3의 드레인에 연결된다. 또한, 상기 트랜지스터 QS1 및 QS2 의 소스들은 양의 공급 전압 레일 Vdd에 연결된다. 트랜지스터 QS1의 드레인은 도전성 라인을 통해 제1 차동 증폭기의 트랜지스터 QN2의 드레인에 연결되며, 트랜지스터 QS3의 소스에 연결된다.
트랜지스터 QS2의 게이트는 트랜지스터 QS1의 게이트와 공통 연결되고 트랜지스터 QS3의 드레인에 연결된다. 또한, 트랜지스터 QS2의 드레인은 도전성 라인을 통해 제1 차동 증폭기의 트랜지스터 QN1의 드레인, 트랜지스터 QS4의 소스 및 트랜 지스터 QB4의 소스에 연결된다.
트랜지스터 QS3, QS4 의 게이트들은 서로 공통 연결되며 바이어스 제어 회로의 트랜지스터 QB4의 게이트와 공통 연결되어 외부로부터 제2 바이어스 전압 VB2를 공급 받는다.
트랜지스터 QS3의 소스는 트랜지스터 QS1의 드레인 및 제1 차동 증폭기의 트랜지스터 QN2의 드레인에 연결된다. 또한, 트랜지스터 QS3의 드레인은 QS1 및 QS2의 게이트들에 연결되고, 트랜지스터 QS6의 드레인에 연결된다. 특히 트랜지스터 QS1 및 QS3에 의해 형성되는 부궤환 회로는 제1 차동 증폭기의 트랜지스터 QN2에 의해 증폭된 소신호 전압을 제어하는 역할을 한다.
트랜지스터 QS4의 소스는 트랜지스터 QS2의 드레인 및 제1 차동 증폭기의 트랜지스터 QN1의 드레인에 연결된다. 또한, 트랜지스터 QS4의 드레인은 바이어스 제어 회로의 트랜지스터 QB1의 드레인 및 출력 스테이지의 트랜지스터 QO1의 게이트들에 연결된다. 상기 트랜지스터 QS4는 제1 차동 증폭기의 트랜지스터 QN1과 폴디드 케스코드(folded-cascade) 연결되어 소신호의 주요 전달 경로가 된다.
또한, 전류 가산 회로는 적어도 하나의 전류원을 포함한다. 바람직하게는 2개의 전류원을 가진다.
제3 전류원은 트랜지스터 QS7로 이루어지며 게이트 단자에 바이어스 제어 전압 VS1이 인가된다. 트랜지스터 QS7의 소스는 음의 공급 전압 레일 Vss에 연결되고 드레인은 트랜지스터 QS6의 소스 및 제2 차동 증폭기의 트랜지스터 QP2의 드레인에 연결된다.
제4 전류원은 트랜지스터 QS8로 이루어지며, 게이트 단자는 트랜지스터 QC1 및 QS7의 게이트들에 공통 연결되며, 바이어스 제어 전압 VS1이 인가된다. 트랜지스터 QS8의 소스는 음의 공급 전압 레일 Vss에 연결되고 드레인은 트랜지스터 QS5의 소스, 제2 차동 증폭기의 트랜지스터 QP1의 드레인 및 바이어스 제어 회로의 트랜지스터 QB2의 소스에 연결된다.
제3 전류원에 연결된 트랜지스터 QS6의 소스는 트랜지스터 QS7의 드레인 및 제2 차동 증폭기의 트랜지스터 QP2의 드레인에 연결된다. 또한, 트랜지스터 QS6의 드레인은 트랜지스터 QS3의 드레인 및 트랜지스터 QS1, QS2의 게이트들에 연결된다. 트랜지스터 QS6의 게이트는 트랜지스터 QB2 및 QS5의 게이트들에 공통 연결되며, 게이트 단자에는 제1 바이어스 전압 VB1이 인가된다.
특히, 트랜지스터 QS3, QS6으로 이루어진 경로에서는 전류의 가산이 일어난다. 즉, 음의 입력 단자 NEG에 소신호 전압이 가해지면, 트랜지스터 QN2에서 발생한 소신호 전류는 트랜지스터 QN2로부터 트랜지스터 QS3으로 흐르며, 트랜지스터 QP2에서 발생한 소신호 전류는 트랜지스터 QP2로부터 트랜지스터 QS6으로 흐른다. 따라서, 트랜지스터 QS3 및 QS6으로 이루어진 경로 상에서 소신호 전류들은 가산된다. 만일, 각각의 트랜지스터의 트랜스컨덕턴스 및 소신호 출력저항 r0 가 동일하다면, 가산된 소신호 전류값은 트랜지스터 QS3의 드레인 및 트랜지스터 QS6의 드레인에서 0이 된다.
트랜지스터 QS5의 소스는 트랜지스터 QS8의 드레인, 제2 차동 증폭기의 트랜 지스터 QP1의 드레인 및 바이어스 제어 회로의 트랜지스터 QB2의 소스에 연결된다. 또한, 트랜지스터 QS5의 드레인은 바이어스 제어 회로의 트랜지스터 QB3의 드레인 및 출력 스테이지의 트랜지스터 QO2의 게이트들에 연결된다. 상기 트랜지스터 QS5는 제2 차동 증폭기의 트랜지스터 QP1과 폴디드 케스코드(folded-cascade) 연결되어 소신호의 주요 전달 경로가 된다.
바이어스 제어 회로는 트랜지스터 QS4와 제4 전류원인 트랜지스터 QS8 사이에 연결되는 제1 바이어스 제어부 및 전류 미러의 트랜지스터 QS2와 트랜지스터 QS5 사이에 연결되는 제2 바이어스 제어부를 가진다.
제1 바이어스 제어부는 2개의 트랜지스터 QB1 및 QB2를 가진다.
트랜지스터 QB1의 게이트에는 제1 제어전압 VC1이 인가되고, 소스에는 트랜지스터 QB2의 드레인이 연결된다. 또한, 드레인은 트랜지스터 QS4의 드레인 및 출력 스테이지의 트랜지스터 QO1의 게이트에 연결된다.
트랜지스터 QB2의 게이트에는 제1 바이어스 전압 VB1이 인가되며, 소스는 트랜지스터 QS8의 드레인 및 트랜지스터 QP1의 드레인에 연결된다. 또한, 트랜지스터 QB2의 드레인은 트랜지스터 QB1의 소스에 연결된다.
QS4, QB1 및 QB2로 이루어진 경로를 통해 출력스테이지의 트랜지스터 QO1의 게이트의 바이어스 전압은 소정의 레벨을 가진다. 출력 트랜지스터 QO1의 게이트 전압은 제2 바이어스 전압 VB2 및 제1 제어전압 VC1에 의해 결정된다.
제2 바이어스 제어 회로는 2개의 트랜지스터 QB3 및 QB4를 가진다.
트랜지스터 QB3의 게이트에는 제2 제어전압 VC2가 인가되고, 소스에는 트랜 지스터 QB4의 드레인이 연결된다. 또한, 드레인은 트랜지스터 QS5의 드레인 및 출력 스테이지의 트랜지스터 QO2의 게이트에 연결된다.
트랜지스터 QB4의 게이트에는 제2 바이어스 전압 VB2가 인가되며, 소스는 트랜지스터 QS2의 드레인, 트랜지스터 QS4의 소스 및 트랜지스터 QN1의 드레인에 연결된다. 또한, 트랜지스터 QB4의 드레인은 트랜지스터 QB3의 소스에 연결된다.
QS5, QB3 및 QB4로 이루어진 경로를 통해 출력스테이지의 트랜지스터 QO2의 게이트의 바이어스 전압은 소정의 레벨을 가진다. 출력 트랜지스터 QO2의 게이트 전압은 제1 바이어스 전압 VB1 및 제2 제어전압 VC2에 의해 결정된다.
출력 스테이지는 2개의 출력 트랜지스터 QO1 및 QO2로 이루어진다.
트랜지스터 QO1의 소스는 양의 공급 전압 레일 Vdd에 연결되고, 드레인은 트랜지스터 QO2의 드레인 및 연산 증폭기의 출력 단자인 VOUT에 연결된다. 또한 트랜지스터 QO1의 게이트는 전류 가산 회로의 트랜지스터 QS4의 드레인 및 제1 바이어스 제어부의 트랜지스터 QB1의 드레인에 연결된다.
트랜지스터 QO2의 소스는 음의 공급 전압 레일 Vss에 연결되고, 드레인은 트랜지스터 QO1의 드레인 및 연산 증폭기의 출력 단자인 VOUT에 연결된다. 또한 트랜지스터 QO2의 게이트는 전류 가산 회로의 트랜지스터 QS5의 드레인 및 제2 바이어스 제어부의 트랜지스터 QB3의 드레인에 연결된다.
이러한 트랜지스터 QO1 및 QO2은 공통 소스 구조를 가지며, 각각의 게이트에 인가되는 바이어스 전압에 따라 바이어스 전류가 결정되며, 연산 증폭기가 AB급 레일-투-레일 동작을 수행하게 한다.
도 2는 본 실시예에 따라 입력 스테이지의 AB급 레일-투-레일 동작을 설명하기 위한 회로도이다. 도 2의 구성요소는 도 1에서 설명한 구성요소들의 일부분이며, 특히 입력 스테이지 및 전류 미러의 일부 트랜지스터들 및 다수의 전류원들을 포함하고 있다.
도 2를 참조하면, 제1 전류원인 트랜지스터 QC1를 통해 음의 공급 전압 레일 Vss에 연결된 제1 차동 증폭기 및 제2 전류원인 트랜지스터 QC2를 통해 양의 공급 전압 레일 Vdd에 연결된 제2 차동 증폭기가 도시된다. 제1 차동 증폭기는 소스들이 결합된 트랜지스터 QN1 및 QN2로 이루어지며, 상기 트랜지스터 QN1 및 QN2는 차동쌍을 이룬다. 제2 차동 증폭기는 소스들이 결합된 트랜지스터 QP1 및 QP2로 이루어지며, 상기 트랜지스터 QP1 및 QP2는 차동쌍을 이룬다.
바람직하게는 제1 차동 증폭기는 NMOS트랜지스터로 구성하며, 제2 차동 증폭기는 PMOS트랜지스터로 구성한다. 또한, 제1 차동 증폭기의 2개의 트랜지스터 QN1 및 QN2는 정합되게 하고, 제2 차동 증폭기의 2개의 트랜지스터 QP1 및 QP2도 정합되게 함이 바람직하다. 따라서, 트랜지스터 QN1 및 QN2의 문턱 전압은 동일하며, 트랜지스터 QP1 및 QP2의 문턱 전압은 동일하다.
또한, 트랜지스터 QP1의 게이트 및 트랜지스터 QN1의 게이트는 양의 입력 단자 POS에 공통 연결되며, 트랜지스터 QP2의 게이트 및 트랜지스터 QN2의 게이트는 음의 입력 단자 NEG에 공통 연결된다.
연산 증폭기가 동작하기 위하여, 연산 증폭기를 이루는 모든 트랜지스터는 포화 영역에서 동작하여야 한다. 따라서, 상기 입력 스테이지의 모든 트랜지스터는 포화 영역에서 동작한다고 가정한다. 또한, 트랜지스터의 몸체 효과(body effect)는 무시하고 입력 스테이지의 동작 영역을 설명한다.
먼저, 제1 차동 증폭기의 입력 전압 범위는 최소값 Vimin1 및 최대값 Vimax1 사이가 된다. 제1 차동 증폭기의 입력 전압의 최소값 Vimin1은 수학식1 및 수학식2와 같이 주어진다.
Vimin1 = Vss + △c1 + Vgsn
Vss는 음의 공급 전압 레일의 값이며, △c1은 트랜지스터 QC1의 ｜Vdsat｜이다. 또한, Vgsn은 트랜지스터 QN1 및 QN2의 게이트와 소스사이의 전압차이다.
그런데, Vgsn = △n + Vtn 이므로(Vtn = QN1 및 QN2의 문턱 전압, △n = QN1 및 QN2의 ｜Vdsat｜),
Vimin1 = Vss + △c1 + △n + Vtn 이 된다.
제1 차동 증폭기의 입력 전압의 최대값 Vimax1은 수학식3 및 수학식4와 같이 주어진다.
Vimax1 = Vdd - △s1 + Vgdn
Vdd는 양의 공급 전압 레일의 값이며, △s1는 전류 가산 회로의 트랜지스터 QS1 및 QS2의 ｜Vdsat｜이다. 상기 트랜지스터 QS1 및 QS2가 전류 미러를 형성하므로 QS1 및 QS2는 정합된다, 따라서 각각의｜Vdsat｜값은 동일하다. 또한, Vgdn은 제1 차동 증폭기의 트랜지스터 QN1 및 QN2의 게이트 및 드레인 간의 전압차이다. 그런데 Vgdn의 최대값은 트랜지스터가 핀치-오프되기 시작하는 전압차인 Vtn이므로, 수학식3은 다음의 수학식4로 표현된다.
Vimax1 = Vdd - △s1 + Vtn
통상적으로 Vdd - △s1 + Vtn는 Vdd 보다 크므로 제1 차동 증폭기의 공통 모드 입력 범위는 Vss + △c1 + △n + Vtn에서 Vdd가 된다.
제2 차동 증폭기의 입력 전압 범위는 최소값 Vimin2 및 최대값 Vimax2 사이가 된다. 제2 차동 증폭기의 입력 전압의 최소값 Vimin2은 수학식5 및 수학식6와 같이 주어진다.
Vimin2 = Vss + △s2 + Vgdp
△s2은 상호간에 정합된 트랜지스터 QS7 및 QS8의 ｜Vdsat｜이다. 또한, Vgdp은 트랜지스터 QP1 및 QP2의 게이트와 드레인 사이의 전압차이다. 그런데 Vgdp의 최소값은 -｜Vtp｜이므로(Vtp는 QP1 및 QP2의 문턱전압), 수학식5는 다음의 수학식6으로 표현할 수 있다.
Vimin2 = Vss + △s2 -｜Vtp｜ 이 된다.
제2 차동 증폭기의 입력 전압의 최대값 Vimax2은 수학식7 및 수학식8과 같이 주어진다.
Vimax2 = Vdd - △c2 + Vgsp
△c2는 제2 전류원인 트랜지스터 QC2의 ｜Vdsat｜이다. 또한, Vgsp는 트랜지스터 QP1 및 QP2의 게이트와 소스간의 전압차이다. Vgsp는 -△p -｜Vtp｜와 동일하다(△p는 QP1 및 QP2의 ｜Vdsat｜). 따라서 수학식7은 다음의 수학식8로 표현된다.
Vimax2 = Vdd - △c2 - △p -｜Vtp｜
통상적으로 Vss + △s2 -｜Vtp｜는 Vss 보다 낮으므로, 제2 차동 증폭기의 공통 모드 입력 범위는 Vss에서 Vdd - △c2 - △p -｜Vtp｜가 된다. 또한, 제1 차동 증폭기와 제2 차동 증폭기가 상술한 식들로 표현된 동작 범위를 가지기 위해서 QC1의 바이어스 제어 전압 VS1은 Vss + Vtn + △n이어야 하고, QC2의 바이어스 제어 전압 VS2는 Vdd - △p -｜Vtp｜여야 한다.
상술한 바와 같이 제1 차동 증폭기와 제2 차동 증폭기의 동작 범위를 조합하면 상기 입력 스테이지는 3가지 동작 영역을 가짐을 알 수 있다.
첫째, 입력 전압이 Vss에서 Vss + △c1 + △n + Vtn 사이의 레벨로 가해지는 경우이다. 이때, 제1 차동 증폭기의 2개의 트랜지스터 QN1 및 QN2는 오프되며, 제2 차동 증폭기는 온되어 포화영역에서 동작한다. 따라서 소신호 해석에서 입력 스테이지의 출력 저항을 Ro라 한다면, 저주파 차동 모드 전압 이득은 Gmp(QP1 및 QP2의 트랜스컨덕턴스)와 Ro의 곱이 된다.
둘째, 입력 전압이 Vss + △c1 + △n + Vtn에서 Vdd - △c2 - △p -｜Vtp｜ 사이의 레벨로 가해지는 경우이다. 이때, 제1 차동 증폭기 및 제2 차동 증폭기는 온되고 상기 차동 증폭기의 모든 트랜지스터들은 포화 영역에서 동작한다. 따라서 소신호 해석에서 QN1 및 QN2의 트랜스컨덕턴스를 Gmn이라 한다면, 저주파 차동 모드 전압 이득은 (Gmn + Gmp)Ro가 된다.
셋째, 입력 전압이 Vdd - △c2 - △p -｜Vtp｜에서 Vdd 사이의 레벨로 가해지는 경우이다. 이때, 제1 차동 증폭기는 온되고, 트랜지스터 QN1 및 QN2는 포화영역에서 동작하나 제2 차동 증폭기는 오프된다. 따라서 소신호 해석에서, 저주파 차동 모드 전압 이득은 Gmn과 Ro의 곱이 된다.
상술한 바에 따르면, 본 실시예에서의 소신호 전압 이득은 공통 모드 전압값에 따라 그 값이 달라져서 전압 이득이 비선형적인 특성을 가진다. 그러나, 연산 증폭기를 부궤환 회로에 사용할 경우, 소신호 전압 이득의 크기가 모든 공통 모드 전압에서 충분히 크다면 비선형 특성은 선형 특성으로 바뀌게 된다.
따라서, 입력 공통 모드 전압 범위는 음의 공급 전압 레벨인 Vss에서 양의 공급 전압 레벨인 Vdd까지의 모든 영역에서 동작함을 알 수 있다.
도 3은 본 실시예에 따른 전류 가산 회로 및 바이어스 제어 회로의 동작을 설명하기 위한 회로도이다. 도 3의 구성요소는 도 1에서 설명한 구성요소들의 일부분이며, 특히 전류 가산 회로, 바이어스 제어 회로 및 출력 스테이지를 포함하고 있다.
도 3을 참조하면, 전류 가산 회로의 전류 미러와 제4 전류원 사이에 바이어스 제어 회로가 연결되며, 상기 바이어스 제어 회로는 외부 바이어스 제어 신호들 에 따라 출력 스테이지의 게이트 바이어스를 제어한다. 출력 스테이지의 게이트 바이어스는 출력 스테이지의 정적 바이어스 전류를 결정하므로 외부 바이어스 제어 신호에 따라 출력 스테이지의 정적 바이어스 전류를 결정할 수 있다.
전류 미러의 트랜지스터 QS1 및 QS2는 정합되는 것이 바람직하다. 또한, 제3 전류원 QS7 및 제4 전류원 QS8은 정합됨이 바람직하다. 제3 전류원은 전류 싱크(current sink)의 기능을 가진다. 즉, 전류 미러의 트랜지스터 QS1을 통해 양의 공급 전압 레일 Vdd로 부터의 바이어스 전류가 트랜지스터 QS3 및 트랜지스터 QS6의 경로로 흐르게 하며, 제2 전류원 QC2 및 트랜지스터 QP2의 경로로 흐르는 전류를 싱크하는 기능을 수행한다. 또한, 트랜지스터 QC1, QS7 및 QS8은 서로 정합되어 있고, 게이트 단자는 공통 연결되므로 제1 전류원, 제3 전류원 및 제4 전류원에 흐르는 각각의 바이어스 전류는 서로 동일하다.
제4 전류원을 구성하는 트랜지스터 QS8은 바이어스 제어 회로에 바이어스 전류를 싱크(sink)한다. 즉, 전류 미러의 트랜지스터 QS2를 통해 양의 공급 전압 레일 Vdd로부터 공급된 바이어스 전류는 제1 바이어스 제어부 및 제2 바이어스 제어부로 분주되어 흐르고, 다시 트랜지스터 QS8의 드레인 단자에서 결합되어 QS8을 통해 음의 공급 전압 레일 Vss로 흐른다.
바람직하게는 트랜지스터 QS4 및 트랜지스터 QB4는 서로 정합된다. 또한, 상기 트랜지스터들의 게이트들은 공통 연결되므로 제2 바이어스 전압 VB2에 따라 각각의 트랜지스터에는 서로 동일한 바이어스 전류가 흐른다.
바람직하게는 트랜지스터 QS5 및 트랜지스터 QB2는 서로 정합된다. 또한, 상 기 트랜지스터들의 게이트들은 공통 연결되므로 제1 바이어스 전압 VB1에 따라 각각의 트랜지스터에는 서로 동일한 바이어스 전류가 흐른다.
연산 증폭기가 동작하기 위하여, 연산 증폭기를 이루는 모든 트랜지스터는 포화 영역에서 동작하여야 한다. 따라서, 상기 전류 가산 회로, 바이어스 제어 회로 및 출력 스테이지의 모든 트랜지스터는 포화 영역에서 동작한다고 가정한다. 또한, 트랜지스터의 몸체 효과(body effect)는 무시하고 입력 스테이지의 동작 영역을 설명한다.
먼저, 출력 스테이지의 트랜지스터 QO1의 게이트 전압 범위는 최소값 Vomin1 및 최대값 Vomax1 사이가 된다. 트랜지스터 QO1의 게이트 전압의 최소값 Vomin1은 수학식9 및 수학식10와 같이 주어진다.
Vomin1 = VC1 - Vgdb1
Vgdb1은 트랜지스터 QB1의 게이트와 드레인 사이의 전압차이다. 그런데, Vgdb1의 최대값은 Vtb1이므로(Vtb1은 트랜지스터 QB1의 문턱전압), 수학식9는 수학식10으로 표현된다.
Vomin1 = VC1 - Vtb1
트랜지스터 QO1의 게이트 전압의 최대값 Vomax1은 수학식11 및 수학식12와 같이 주어진다.
Vomax1 = VB2 - Vgds4
Vgds4는 트랜지스터 QS4의 게이트와 드레인 사이의 전압차이다. 그런데, Vgds4의 최소값은 -｜Vts4｜이므로(Vts4는 트랜지스터 QS4의 문턱전압), 수학식11은 다음의 식12로 표현된다.
Vomax1 = VB2 +｜Vts4｜
다만, 상기 제1 바이어스 제어부의 트랜지스터들은 포화영역에서 동작하여야 하므로, VC1은 Vss + △s8 + △b2 + △b1 + Vtb1 보다 커야 한다. 여기서 △s8은 트랜지스터 QS8의 ｜Vdsat｜이며, △b2는 트랜지스터 QB2의 ｜Vdsat｜이고, △b1은 트랜지스터 QB1의 ｜Vdsat｜이다. 또한, VB2는 Vdd - △s2 - △s4 -｜Vts4｜보다 낮아야 한다. 여기서 △s2는 트랜지스터 QS2의 ｜Vdsat｜이고, △s4는 트랜지스터 QS4의 ｜Vdsat｜이다.
이러한, 조건이 만족한다면, 트랜지스터 QO1의 게이트 전압은 VC1 - Vtb1와 VB2 +｜Vts4｜사이의 값이 된다.
출력 스테이지의 트랜지스터 QO2의 게이트 전압 범위는 최소값 Vomin2 및 최대값 Vomax2 사이가 된다. 트랜지스터 QO2의 게이트 전압의 최소값 Vomin2은 수학식13 및 수학식14와 같이 주어진다.
Vomin2 = VB1 - Vgds5
Vgds5은 트랜지스터 QS5의 게이트와 드레인 사이의 전압차이다. 그런데, Vgds5의 최대값은 Vts5이므로(Vts5은 트랜지스터 QS5의 문턱전압), 수학식13는 수학식14로 표현된다.
Vomin2 = VB1 - Vts5
트랜지스터 QO2의 게이트 전압의 최대값 Vomax2은 수학식15 및 수학식16와 같이 주어진다.
Vomax2 = VC2 - Vgdb3
Vgdb3는 트랜지스터 QB3의 게이트와 드레인 사이의 전압차이다. 그런데, Vgdb3의 최소값은 -｜Vtb3｜이므로(Vtb3는 트랜지스터 QB3의 문턱전압), 수학식15은 다음의 수학식16로 표현된다.
Vomax2 = VC2 +｜Vtb3｜
다만, 상기 제2 바이어스 제어부의 트랜지스터는 포화영역에서 동작하여야 하므로, VC2는 Vdd - △s2 - △b4 - △b3 -｜Vtb3｜ 보다 낮아야 한다. △s2는 트랜지스터 QS2의 ｜Vdsat｜이며, △b4는 트랜지스터 QB4의 ｜Vdsat｜이고, △b3은 트랜지스터 QB3의 ｜Vdsat｜이다. 또한, VB1은 Vss - △s8 - △s5 -｜Vts5｜보다 높아야 한다. 여기서 △s8는 트랜지스터 QS8의 ｜Vdsat｜이고, △s5는 트랜지스터 QS5의 ｜Vdsat｜이다.
이러한, 조건이 만족한다면, 트랜지스터 QO2의 게이트 전압은 VB1 - Vts5와 VC2 +｜Vtb3｜사이의 값이 된다.
상술한 바와 같이 바이어스 제어 회로는 외부의 바이어스 제어 신호들 및 바이어스 제어 회로의 트랜지스터들의 게이트와 드레인 간의 전압차에 의해 출력 스테이지의 게이트 바이어스를 제어할 수 있으며, 외부의 바이어스 제어 신호들에 따라 출력 스테이지의 바이어스 전류를 제어할 수 있다.
도 4a 및 도 4b는 본 실시예에 따른 AB급 레일-투-레일 연산 증폭기의 주요 소신호 경로상의 트랜지스터들을 모델링한 등가 회로도들이다.
도 4a는 양의 입력단자인 POS에 인가된 소신호의 주요 전달 경로가 되는 제1 차동 증폭기의 트랜지스터 QN1 및 전류 가산 회로의 트랜지스터 QS4를 소신호 모델로 도시한 등가 회로도이다. 또한, 상기 등가 회로도에서 트랜지스터 QS2 및 QB4에 따른 소신호 저항값은 반영하지 아니하였다. 따라서, 상기 모델링에 의한 회로는 실제 트랜지스터들의 소신호 동작과는 다소 상이한 점을 가질 수 있다.
도 4a를 참조하면, 트랜지스터 QN1 및 QS4는 포화 영역에서 동작하고, 소신호 입력 vi가 트랜지스터 QN1의 게이트에 가해지면, 드레인과 소스 간에는 전압 제어 전류원의 소신호 전류는 gmn1vi가 된다. 또한, 드레인과 소스간의 소신호 출력 저항은 roN1으로 표현할 수 있다. gmn1은 트랜지스터 QN1의 트랜스컨덕턴스이다. 트랜지스터 QS4는 트랜지스터 QN1과 연결되어 폴디드-케스코드 구조를 가진다. 트랜지스터 QN1의 소신호 출력 전압이며 트랜지스터 QS4의 소신호 입력 전압인 vx에 따라 트 랜지스터 QS4의 소스와 드레인 사이에는 크기가 gms4vx인 전압 제어 전류원이 연결되며, 이와 병렬로 트랜지스터 QS4의 소신호 출력저항인 roS4가 연결된다. 트랜지스터 QS4의 드레인 단자에 연결된 트랜지스터들의 입력 저항을 RL1이라 한다면, 저항 RL1에서의 소신호 전압은 vo1으로 표시할 수 있다.
상기 모델링에 따른 등가 회로에서, 출력 스테이지의 트랜지스터 QO1의 게이트에 입력되는 소신호 전압 vo1은 다음의 수학식 17과 같이 표현된다.
Figure 112003038030001-pat00001
이는, gmn1≫1/roN1 이며, gms4≫1/roS4라고 가정하여, 근사화한 결과이다.
도 4b는 양의 입력단자인 POS에 인가된 소신호의 다른 주요 전달 경로가 되는 제2 차동 증폭기의 트랜지스터 QP1 및 전류 가산 회로의 트랜지스터 QS5를 소신호 모델로 도시한 등가 회로도이다. 또한, 상기 등가 회로도에서 트랜지스터 QS8 및 QB2에 다른 소신호 저항값은 반영하지 아니하였다. 따라서, 상기 모델링에 의한 회로는 실제 트랜지스터들의 소신호 동작과는 다소 상이한 점을 가질 수 있다.
도 4b를 참조하면, 트랜지스터 QP1 및 QS5는 포화 영역에서 동작하고, 소신호 입력 vi가 트랜지스터 QP1의 게이트에 가해지면, 드레인과 소스 간에는 전압 제어 전류원의 소신호 전류는 gmp1vi가 된다. 또한, 드레인과 소스간의 소신호 출력 저 항은 roP1으로 표현할 수 있다. gmp1은 트랜지스터 QP1의 트랜스컨덕턴스이다. 트랜지스터 QS5는 트랜지스터 QP1과 연결되어 폴디드-케스코드 구조를 가진다. 트랜지스터 QP1의 소신호 출력 전압이며 트랜지스터 QS5의 소신호 입력 전압인 vy에 따라 트랜지스터 QS5의 소스와 드레인 사이에는 크기가 gms5vy인 전압 제어 전류원이 연결되며, 이와 병렬로 트랜지스터 QS5의 소신호 출력저항인 roS5가 연결된다. 트랜지스터 QS5의 드레인 단자에 연결된 트랜지스터들의 입력 저항을 RL2이라 한다면, 저항 RL2에서의 소신호 전압은 vo2으로 표시할 수 있다.
상기 모델링에 따른 등가 회로에서, 출력 스테이지의 트랜지스터 QO2의 게이트에 입력되는 소신호 전압 vo2은 다음의 수학식18과 같이 표현된다.
Figure 112003038030001-pat00002
이는, gmp1≫1/roP1 이며, gms5≫1/roS5라고 가정하여, 근사화한 결과이다.
도 5는 본 실시예에 따른 출력 스테이지의 트랜지스터들을 소신호 모델링한 등가 회로도이다.
도 5를 참조하면, 출력 스테이지의 트랜지스터 QO1의 게이트 단자의 소신호 입력 전압 vo1에 따라 트랜지스터 QO1의 드레인과 소스 사이에는 gmO1vo1의 값을 가진 전압 제어 전류원이 연결되고, 이와 병렬로 트랜지스터 QO2의 게이트 단자의 소신 호 입력 전압 vo2에 따라 트랜지스터 QO2의 드레인과 소스 사이에는 gmO2vo2의 값을 가진 전압 제어 전류원이 연결된다. 또한, 상기 전류원들과 병렬로 트랜지스터의 소신호 출력 저항들인 ro1 및 ro2가 연결된다. ro1은 트랜지스터 QO1의 소신호 출력 저항이며, ro2는 트랜지스터 QO2의 소신호 출력 저항이다.
상기 모델링에 따른 연산 증폭기의 소신호 전압 vo는 수학식 19로 표현된다.
Figure 112003038030001-pat00003
상술한 바와 같이, 본 실시예에 의할 경우, 외부 바이어스 제어 신호에 따라 출력 스테이지의 정적 바이어스 전류를 제어할 수 있으므로, 적은 동작 전류 및 높은 소신호 이득을 가지는 AB급 레일-투-레일 연산 증폭기를 얻을 수 있다.
또한, 바이어스 제어 회로에 사용되는 트랜지스터의 수를 최적화하여 반도체 제조 공정에서 연산 증폭기가 차지하는 면적을 최소화할 수 있는 장점을 가진다.
실시예 2
도 6은 본 발명의 제2 실시예에 따른 AB급 레일-투-레일 연산 증폭기의 회로도이다. 상기 도 6은 주파수 보상용 커패시터들을 포함하는 것을 제외한 나머지 구성요소들은 제1 실시예에서의 도 1과 동일하다. 따라서, 용이한 이해를 위하여 제1 실시예에서 언급한 부분은 설명을 생략한다.
도 6을 참조하면, 제1 주파수 보상용 커패시터 C1은 전류 가산 회로의 트랜지스터 QS2의 드레인과 연산 증폭기의 출력 단자인 VOUT 사이에 연결된다. 또한, 제2 주파수 보상용 커패시터 C2는 전류 가산 회로의 트랜지스터 QS8의 드레인과 연산 증폭기의 출력 단자인 VOUT 사이에 연결된다.
통상, 연산 증폭기는 부궤환 회로에 사용되므로, 연산 증폭기는 발진하지 않아야 하며, 안정하게 동작하여야 한다. 연산 증폭기는 공통 소스 구조를 가진 차동 증폭기을 입력단으로 사용하므로 높은 소신호 이득을 가지는 장점을 가지나, 주파수 특성은 좋지 않다. 이를 개선하기 위해 본 발명에서는 공통 소스 구조를 가진 차동 증폭기에 공통 게이트 구조를 가진 트랜지스터를 연결하여 폴디드-캐스코드 회로를 구현하였다.
그러나, 출력 스테이지 또한 공통 소스 구조를 가지므로 높은 소신호 이득을 얻을 수 있으나 주파수 특성은 좋지 않게 된다. 연산 증폭기 사용자의 필요에 따라 요구되는 특성은 상이하므로, 높은 소신호 이득 및 낮은 전력 소모를 필요로 할 경우, 상기 실시예 1에서 개시한 연산 증폭기가 필요할 것이다. 또한, 연산 증폭기을 고주파 신호를 처리하는 회로에 사용할 경우, 비록 낮은 소신호 이득을 가진다 하더라도, 고주파 특성이 개선되고, 저소비 전력을 가지는 연산 증폭기가 요청된다할 것이다.
본 실시예에서 주파수 보상용 커패시터 C1 및 C2는 고주파에서 연산 증폭기의 이득을 감소시킨다. 즉 주파수 영역 해석에서 주요극(dominant pole) 값을 줄이는 역할을 수행한다. 따라서 고주파에서의 이득은 실시예 1의 경우에 비해 줄어드나 위상 특성은 개선되어 위상 여유도(phase margin)은 증가한다.
도 7a 및 도 7b는 본 실시예에 따른 위상 여유도의 증가를 설명하기 위한 보 오드 선도(Bode Plot)들이다.
도 7a는 주파수 보상용 커패시터 C1 및 C2를 사용하지 않은 경우의 위상 여유도를 도시한 보오드 선도이다.
도 7a를 참조하면, 연산 증폭기의 이득이 1, 즉 이득이 0dB가 되는 주파수에서의 위상은 약 -143°이다. 위상 여유도는 180°에 이득이 1이 되는 주파수에서의 위상을 더한 값이므로, 위상 여유도는 약 37°가 된다.
이는 연산 증폭기의 이득이 1일 때, 연산 증폭기가 불안정하게 되는 위상의 한계까지의 위상의 여유가 약 37°임을 나타낸다.
도 7b는 본 실시예에 따라 주파수 보상용 커패시터 C1 및 C2를 사용한 경우의 위상 여유도를 도시한 보오드 선도이다.
도 7b를 참조하면, 연산 증폭기의 이득이 1이 되는 주파수에서의 위상은 약 -103°이다. 따라서, 위상 여유도는 약 73°가 된다. 따라서 주파수 보상용 커패시터 C1 및 C2의 사용에 의해 위상 여유도는 약 36°증가함을 알 수 있다.
따라서, 본 실시예에 의할 경우, 위상 특성이 개선된 AB급 레일-투-레일 연산 증폭기을 얻을 수 있다.
상기와 같은 본 발명에 따르면, 외부 바이어스 제어 신호에 따라 출력 스테이지의 정적 바이어스 전류를 제어할 수 있으므로, 적은 동작 전류 및 높은 소신호 이득을 가지는 AB급 레일-투-레일 연산 증폭기를 얻을 수 있으며, 바이어스 제어 회로에 사용되는 트랜지스터의 수를 최적화하여 반도체 제조 공정에서 연산 증폭기 가 차지하는 면적을 최소화할 수 있다.
또한, 위상 특성이 개선된 AB급 레일-투-레일 연산 증폭기을 얻을 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (23)

  1. 양의 공급 전압 레일;
    음의 공급 전압 레일;
    제1 전류원을 통해 상기 음의 공급 전압 레일에 연결된 제1 차동 증폭기 및 제2 전류원을 통해 상기 양의 공급 전압 레일에 연결된 제2 차동 증폭기를 가지는 차동 입력 스테이지;
    상기 양의 공급 전압 레일과 상기 음의 공급 전압 레일 사이에 연결되고 차동 입력 스테이지의 출력 신호들이 입력되는 전류 미러, 제3 전류원 및 제4 전류원을 가지는 전류 가산 회로;
    상기 양의 공급 전압 레일과 상기 음의 공급 전압 레일 사이에 연결되고, 상기 전류 가산 회로의 출력단들에 연결되어 차동 증폭 신호를 출력하기 위한 출력 스테이지; 및
    상기 전류 미러 및 제4 전류원 사이에 서로 병렬로 연결되고 외부 바이어스 제어신호에 의해 상기 출력 스테이지의 바이어스 전압이 제어되는 제1 바이어스 제어부 및 제2 바이어스 제어부를 가지며, 상기 전류 가산 회로의 출력단들 및 상기 출력 스테이지의 입력단들에 연결되어, 상기 출력 스테이지의 바이어스 전류를 일정하게 제어하기 위한 바이어스 제어 회로를 포함하며,
    상기 제1 바이어스 제어부는 제1 바이어스 전압이 게이트에 가해지는 제1 바이어스 제어 트랜지스터 및 제1 제어 전압이 게이트에 가해지는 제2 바이어스 제어 트랜지스터를 가지고, 상기 제2 바이어스 제어부는 제2 바이어스 전압이 게이트에 가해지는 제3 바이어스 제어 트랜지스터 및 제2 제어 전압이 게이트에 가해지는 제4 바이어스 제어 트랜지스터를 가지는 것을 특징으로 하는 AB급 레일-투-레일 연산 증폭기.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서, 상기 제1 바이어스 제어부는 약 제1 바이어스 전압과 제1 제어 전압 사이의 전압으로 상기 출력 스테이지의 제1 입력단에 바이어스 전압을 공급하는 것을 특징으로 하는 AB급 레일-투-레일 연산 증폭기.
  5. 삭제
  6. 제1항에 있어서, 상기 제1 바이어스 제어부는 약 제2 바이어스 전압과 제2 제어 전압 사이의 전압으로 상기 출력 스테이지의 제2 입력단에 바이어스 전압을 공급하는 것을 특징으로 하는 AB급 레일-투-레일 연산 증폭기.
  7. 제1항에 있어서, 상기 전류 가산 회로의 전류 미러는 상기 양의 공급 전압 레일과 상기 바이어스 제어 회로 사이에 연결되고, 상기 제4 전류원은 상기 음의 공급 전압 레일과 상기 바이어스 제어 회로 사이에 연결되는 것을 특징으로 하는 AB급 레일-투-레일 연산 증폭기.
  8. 제7항에 있어서, 상기 전류 미러는 제1 공통 게이트 증폭기를 포함하되, 상기 제1 공통 게이트 증폭기는 상기 제1 차동 증폭기와 캐스코드 연결되어 상기 제1 차동 증폭기의 입력에 상응하는 제1 증폭신호를 출력하는 것을 특징으로 하는 AB급 레일-투-레일 연산 증폭기.
  9. 제8항에 있어서, 상기 전류 가산 회로는 제3 전류원, 제4 전류원 및 제2 공통 게이트 증폭기를 포함하되, 상기 제2 공통 게이트 증폭기는 상기 제2 차동 증폭기와 캐스코드 연결되어 상기 제2 차동 증폭기의 입력에 상응하는 제2 증폭신호를 출력하는 것을 특징으로 하는 AB급 레일-투-레일 연산 증폭기.
  10. 제9항에 있어서, 상기 출력 스테이지는,
    상기 제1 공통 게이트 증폭기의 출력단에 연결되어 상기 제1 증폭신호를 입력하고 상기 차동 증폭 신호를 출력하기 위한 제1 출력 트랜지스터; 및
    상기 제2 공통 게이트 증폭기의 출력단에 연결되어 상기 제2 증폭신호를 입 력하고 상기 차동 증폭 신호를 출력하기 위한 제2 출력 트랜지스터를 포함하는 것을 특징으로 하는 AB급 레일-투-레일 연산 증폭기.
  11. 제10항에 있어서, 상기 제1 출력 트랜지스터는 상기 양의 공급 전압 레일과 상기 출력 스테이지의 출력 단자 사이에 연결된 공통 소스 구조를 가지며, 상기 제2 출력 트랜지스터는 상기 음의 공급 전압 레일과 상기 출력 스테이지의 출력 단자 사이에 연결된 공통 소스 구조를 가지며, 상기 출력 트랜지스터들의 드레인들이 상기 출력 스테이지의 출력 단자에 연결된 것을 특징으로 하는 AB급 레일-투-레일 연산 증폭기.
  12. 양의 공급 전압 레일;
    음의 공급 전압 레일;
    제1 전류원을 통해 상기 음의 공급 전압 레일에 연결된 제1 차동 증폭기 및 제2 전류원을 통해 상기 양의 공급 전압 레일에 연결된 제2 차동 증폭기를 가지는 차동 입력 스테이지;
    상기 양의 공급 전압 레일과 상기 음의 공급 전압 레일 사이에 연결되고 차동 입력 스테이지의 출력 신호들이 입력되는 전류 미러, 제3 전류원 및 제4 전류원을 가지는 전류 가산 회로;
    상기 양의 공급 전압 레일과 상기 음의 공급 전압 레일 사이에 연결되고, 상기 전류 가산 회로의 출력단들에 연결되어 차동 증폭 신호를 출력하기 위한 출력 스테이지;
    상기 전류 미러 및 제4 전류원 사이에 서로 병렬로 연결되고 외부 바이어스 제어신호에 의해 상기 출력 스테이지의 바이어스 전압이 제어되는 제1 바이어스 제어부 및 제2 바이어스 제어부를 가지며, 상기 전류 가산 회로의 출력단들 및 상기 출력 스테이지의 입력단들에 연결되어, 상기 출력 스테이지의 바이어스 전류를 일정하게 제어하기 위한 바이어스 제어 회로; 및
    상기 입력 스테이지의 출력단과 상기 출력 스테이지의 출력단 사이에 연결되어 전달 함수에 저주파대의 극점을 추가시킴으로써 출력 신호의 주파수를 보상하기 위한 주파수 보상회로를 포함하며,
    상기 제1 바이어스 제어부는 제1 바이어스 전압이 게이트에 가해지는 제1 바이어스 제어 트랜지스터 및 제1 제어 전압이 게이트에 가해지는 제2 바이어스 제어 트랜지스터를 가지고, 상기 제2 바이어스 제어부는 제2 바이어스 전압이 게이트에 가해지는 제3 바이어스 제어 트랜지스터 및 제2 제어 전압이 게이트에 가해지는 제4 바이어스 제어 트랜지스터를 가지는 것을 특징으로 하는 AB급 레일-투-레일 연산 증폭기.
  13. 삭제
  14. 삭제
  15. 제12항에 있어서, 상기 제1 바이어스 제어부는 약 제1 바이어스 전압과 제1 제어 전압 사이의 전압으로 상기 출력 스테이지의 제1 입력단에 바이어스 전압을 공급하는 것을 특징으로 하는 AB급 레일-투-레일 연산 증폭기.
  16. 삭제
  17. 제12항에 있어서, 상기 제1 바이어스 제어부는 약 제2 바이어스 전압과 제2 제어 전압 사이의 전압으로 상기 출력 스테이지의 제2 입력단에 바이어스 전압을 공급하는 것을 특징으로 하는 AB급 레일-투-레일 연산 증폭기.
  18. 제12항에 있어서, 상기 전류 가산 회로의 전류 미러는 상기 양의 공급 전압 레일과 상기 바이어스 제어 회로 사이에 연결되고, 상기 제4 전류원은 상기 음의 공급 전압 레일과 상기 바이어스 제어 회로 사이에 연결되는 것을 특징으로 하는 AB급 레일-투-레일 연산 증폭기.
  19. 제18항에 있어서, 상기 전류 미러는 제1 공통 게이트 증폭기를 포함하되, 상기 제1 공통 게이트 증폭기는 상기 제1 차동 증폭기와 캐스코드 연결되어 상기 제1 차동 증폭기의 입력에 상응하는 제1 증폭신호를 출력하는 것을 특징으로 하는 AB급 레일-투-레일 연산 증폭기.
  20. 제19항에 있어서, 상기 전류 가산 회로는 제3 전류원, 제4 전류원 및 제2 공통 게이트 증폭기를 포함하되, 상기 제2 공통 게이트 증폭기는 상기 제2 차동 증폭기와 캐스코드 연결되어 상기 제2 차동 증폭기의 입력에 상응하는 제2 증폭신호를 출력하는 것을 특징으로 하는 AB급 레일-투-레일 연산 증폭기.
  21. 제20항에 있어서, 상기 출력 스테이지는,
    상기 제1 공통 게이트 증폭기의 출력단에 연결되어 상기 제1 증폭신호를 입력하고 상기 차동 증폭 신호를 출력하기 위한 제1 출력 트랜지스터; 및
    상기 제2 공통 게이트 증폭기의 출력단에 연결되어 상기 제2 증폭신호를 입력하고 상기 차동 증폭 신호를 출력하기 위한 제2 출력 트랜지스터를 포함하는 것을 특징으로 하는 AB급 레일-투-레일 연산 증폭기.
  22. 제21항에 있어서, 상기 제1 출력 트랜지스터는 상기 양의 공급 전압 레일과 상기 출력 스테이지의 출력 단자 사이에 연결된 공통 소스 구조를 가지며, 상기 제2 출력 트랜지스터는 상기 음의 공급 전압 레일과 상기 출력 스테이지의 출력 단자 사이에 연결된 공통 소스 구조를 가지며, 상기 출력 트랜지스터들의 드레인들이 상기 출력 스테이지의 출력 단자에 연결된 것을 특징으로 하는 AB급 레일-투-레일 연산 증폭기.
  23. 제12항에 있어서, 상기 주파수 보상회로는 상기 제1 증폭기의 출력단과 상기 출력 스테이지의 출력단 사이에 연결된 제1 커패시터 및 상기 제2 증폭기의 출력단과 상기 출력 스테이지의 출력단 사이에 연결된 제2 커패시터를 포함하는 것을 특징으로 하는 AB급 레일-투-레일 연산 증폭기.
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