CN114640314B - 一种用于传感器线性化电路的cmos功率放大器 - Google Patents

Abstract

本发明公开一种用于传感器线性化电路的CMOS功率放大器，包括：折叠式共源共栅结构的差分输入级电路、浮动栅极推挽式输出级电路和偏置电路；所述偏置电路分别与所述折叠式共源共栅结构的差分输入级电路、所述浮动栅极推挽式输出级电路连接。本发明实现足够大的开环增益，同时有着较强的驱动能力，并保证CMOS功率放大器在工作中的稳定性。

Description

一种用于传感器线性化电路的CMOS功率放大器

技术领域

本发明属于CMOS功率放大器技术领域，尤其涉及一种用于传感器线性化电路的CMOS功率放大器。

背景技术

CMOS功率放大器是具有足够大开环增益和较强驱动能力的放大器，可为其他电路模块提供较大的功率驱动。在线性化电路中，CMOS功率放大器直接决定了线性化电路对于非线性的矫正能力。因此为了保证线性化电路在工作中具有很强的非线性矫正能力以及对于不同传感器的适应性，必须要求CMOS功率放大器具有足够大开环增益和较强驱动能力。

因此，有必要实现一种用于传感器线性化电路的CMOS功率放大器，以提高线性化电路的性能。

发明内容

本发明提出了一种用于传感器线性化电路的CMOS功率放大器。其目的在于，实现足够大的开环增益，同时有着较强的驱动能力，并保证CMOS功率放大器在工作中的稳定性。

为实现上述目的，本发明提供了一种用于传感器线性化电路的CMOS功率放大器，包括：折叠式共源共栅结构的差分输入级电路、浮动栅极推挽式输出级电路和偏置电路；

所述偏置电路分别与所述折叠式共源共栅结构的差分输入级电路、所述浮动栅极推挽式输出级电路连接。

可选地，所述折叠式共源共栅结构的差分输入级电路包括：N型MOS管N1、N2、N3、N4、N5、N6、N7，P型MOS管P1、P2、P3、P4、P5、P6、P7、P8、P9和运算放大器A1、A2；

所述MOS管P1、P2的栅极分别通过Bias2、Bias3偏置；所述MOS管P1的源极接VDD，而漏极接入所述MOS管P2的源极；所述MOS管P2的漏极接入所述折叠式共源共栅结构的输入MOS管P3、P4的源极；所述MOS管P3、P4的栅极分别由Bias1、Bias4端口接入；所述MOS管P3、P4的漏极分别接所述MOS管N6、N7的漏极；所述MOS管P5、P6的源极接到VDD；所述MOS管P5的漏极分别接所述MOS管P8的源极以及运算放大器A2的同相输入端；所述MOS管P6的漏极分别接所述MOS管P9的源极以及运算放大器A2的反相输入端；所述MOS管P8、P9的栅极分别接Bias3端口和运算放大器A2的输出端口OUT2；所述MOS管P8、P9的漏极分别接所述MOS管N1、N2的漏极；所述MOS管N1、N2的栅极通过Bias5偏置；所述MOS管N2的源极接到所述MOS管N4的漏极；所述MOS管N4由Bias7偏置；所述MOS管N4的源极接入所述MOS管N5的漏极；所述MOS管N5的栅极接运算放大器A1的输出端；所述MOS管N5的源极接所述MOS管N7的漏极和运算放大器A1的反相输入端；所述MOS管N6、N7的栅极由Bias8偏置；所述MOS管N6、N7的源极接GND；所述MOS管N3的漏极接所述MOS管N1的源极；所述MOS管N3的源极接运算放大器A1的同相输入端和所述MOS管N6的漏极；所述MOS管P7的漏极与栅极相连，并接入所述MOS管P5的漏极；所述MOS管P7的源极和所述MOS管P8的漏极相连。

可选地，所述运算放大器A1包括N型MOS管N8、N9、N10、N11和P型MOS管P10、P11、P12以及电容C1；

所述MOS管P10的源极接VDD，栅极接端口Bias2，漏极接所述MOS管P11、P12的源极；所述MOS管P11、P12的栅极由Bias3偏置；所述MOS管P11、P12的漏极分别接所述MOS管N8、N9的漏极；所述MOS管N8、N9的栅极相连；所述MOS管N8的漏极和栅极相连；所述MOS管N8、N9的源极分别接所述MOS管N10、N11的漏极；所述MOS管N10、N11的栅极由Bias8偏置；所述MOS管N10、N11的源极接GND；所述MOS管N9的漏极接所述电容C1的上端，最终通过OUT1端口接出。

可选地，所述运算放大器A2包括N型MOS管N12、N13、N14、N15和P型MOS管P13、P14、P15、P16以及电容C2；

所述MOS管P13、14的源极接VDD，栅极接Bias10端口；所述MOS管P13、14的漏极分别接所述MOS管P15、P16的源极；所述MOS管P15、P16的栅极相连，并接到所述MOS管P15的漏极；所述MOS管P15、P16的漏极分别接所述MOS管N12、N13的漏极，所述MOS管N12、N13栅极接到Bias6端口；所述MOS管N12、N13的源极分别接所述MOS管N14、N15的漏极，所述MOS管N14、N15栅极接到Bias9端口；所述MOS管P16的漏极接电容C2的下端，最终通过OUT2端口接出。

可选地，所述浮动栅极推挽式输出级电路包括N型MOS管N2、N4、N16、N17、N18、N19和P型MOS管P17、P18、P19、P20、P21和电容C3、C4以及电阻R4、R5、R6；

所述MOS管P17、P18的漏极和栅极相连；所述MOS管P17的源极连VDD，漏极链接所述P18的源极；所述MOS管P18的漏极分别连接所述MOS管N2的漏极和P19的源极；所述MOS管N16、N17的漏极与栅极相连；所述MOS管N16的源极连所述MOS管N17的漏极；所述MOS管N17的源极连GND，所述MOS管N16的漏极分别连接所述MOS管N4的源极和所述MOS管P19的漏极，所述MOS管N2、N4的栅极分别由Bias5端口、Bias7端口偏置，所述MOS管P19的栅极由Bias10端口偏置；所述MOS管P19的源极连所述电阻R4的上端，所述电阻R4的下端与所述电容C3的上端相连，所述MOS管P19的漏极与所述电阻R5的下端相连，所述电阻R5的上端与所述电容C4相连，最终连接所述电容C2的下端；所述MOS管P21的漏极连接所述MOS管N19的漏极，所述MOS管P21的源极与VDD相连，所述MOS管N19的源极与GND相连，所述MOS管P21的栅极与所述MOS管P19的源极相连，所述MOS管N19的栅极与所述MOS管P19的漏极相连，所述MOS管N19的漏极和所述电容C3的下端相连，且与R6的上端相连，最终通过VEXC输出。

可选地，所述MOS管P21和N19都工作在饱和区，所述MOS管P21在正半周工作，所述MOS管N19在负半周工作，同时所述MOS管P21、N19的输出都加载到所述电阻R6上，实现在所述电阻R6上得到一个完整的波形。

可选地，所述MOS管N2、N4、P19首尾相连接。

可选地，所述偏置电路包括N型MOS管N20、N21、N22、N23、N24、N25、N26、N27、N28、N29、N30、N31、N32、N33、N34、N35、N36、N37、N38和P型MOS管P22、P23、P24、P25、P26、P27、P28、P29、P30、P31、P32、P33、P34、P35、P36、P37；

所述MOS管P22的源极与VDD相连，栅极由Bias2偏置；所述MOS管P23的源极与所述MOS管P22的栅极相连，栅极由Bias3偏置；所述MOS管P23的漏极提供偏置电压Bias7；所述MOS管N21的漏极和栅极相连，且连接所述MOS管P23的漏极；所述MOS管N22的漏极和源极相连，且连接所述MOS管N21的源极；所述MOS管N20的漏极连接所述MOS管N21的栅极，栅极连接SET，源极连接VDD；所述MOS管P24的源极和所述MOS管N23的漏极连接Current；所述MOS管P24和N23的栅极分别接SET1和SET端口；所述MOS管P24的漏极和N23的源极接所述MOS管N24的漏极；所述MOS管N24的源极连接GND；所述MOS管N24的栅极和漏极相连接，且连接所述MOS管N25的栅极；所述MOS管N25的漏极提供偏置电压Bias3，源极连接GND；所述MOS管P24的漏极和栅极相连接，且与所述MOS管P26的栅极相连接；所述MOS管P25、P26的源极与VDD相连；所述MOS管P26的漏极提供偏置电压Bias6；所述MOS管N26的漏极和栅极相连，且与所述MOS管P26的漏极连接；所述MOS管N27的漏极与所述MOS管P26的源极相连，栅极与所述MOS管N26的栅极连接，源极连接GND；所述MOS管P27、P29、P31、P33的源极与VDD连接，栅极与Bias2端口连接，漏极分别与所述MOS管P28、P30、P32、P34的源极相连接；所述MOS管P28、P30、P32、P34的栅极连接Bias3端口，漏极分别连接所述MOS管N28、N31、N33、N35；所述MOS管N28的漏极和栅极相连接且提供偏置电压Bias5；所述MOS管N29的漏极于栅极连接，且与所述MOS管N28的源极相连；所述MOS管N30的漏极与栅极连接，且与所述MOS管N29的源极相连；所述MOS管N31的漏极提供偏置电压Bias8，所述MOS管N32的漏极与所述MOS管N31的源极相连；所述MOS管N32、N34的栅极相连，且与所述MOS管N31的漏极相连；所述MOS管N31、N34的栅极与Bias3端口连接；所述MOS管N33的源极与所述MOS管N34的漏极相连；所述MOS管N35的漏极提供偏置电压Bias9，栅极连接端口Bias6；所述MOS管N36的漏极与所述MOS管N35的源极相连，栅极连接所述MOS管N35的漏极；所述MOS管N30、N32、N34、N36的源极与GND连接；所述MOS管P35、P36的源极与VDD连接；所述MOS管P35的栅极与SET端口连接；所述MOS管P36、P37的漏极和栅极连接；所述MOS管P37的源极连接所述MOS管P36的漏极；所述MOS管N37的漏极分别连接所述MOS管P37的漏极和所述MOS管P35的漏极；所述MOS管N37、N38的栅极分别连接Bias6端口和Bias9端口；所述MOS管N38的漏极连接所述MOS管N37的源极，源极连接GND。

与现有技术相比，本发明具有如下优点和技术效果：

本发明公开了一种用于传感器线性化电路的CMOS功率放大器，(1)功率放大器输出级采用推挽式结构，电路工作时，两只对称的开关管每次只有一个导通，所以导通损耗小、效率高。推挽式输出级既提高了电路的负载能力，并且增加了开关速度。(2)功率放大器输入级采用PMOS作为输入管，减小了输入管的闪烁噪声。(3)频率补偿电路采用RC串联网络补偿方法，实现了滞后补偿的功能，提高了电路的稳定性。

附图说明

构成本申请的一部分的附图用来提供对本申请的进一步理解，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：

图1为本发明实施例的一种用于传感器线性化电路的CMOS功率放大器的电路图；

图2为本发明实施例的折叠式共源共栅结构的差分输入级的电路图；

图3为本发明实施例的放大器A1的电路图；

图4为本发明实施例的放大器A2的电路图；

图5为本发明实施例的常用推挽式放大器的输出级；

图6为本发明实施例的带有浮动偏置推挽式放大器输出级的结构图；

图7为本发明实施例的偏置电路的结构图。

具体实施方式

需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本申请。

需要说明的是，在附图的流程图示出的步骤可以在诸如一组计算机可执行指令的计算机系统中执行，并且，虽然在流程图中示出了逻辑顺序，但是在某些情况下，可以以不同于此处的顺序执行所示出或描述的步骤。

实施例

如图1所示，本实施例中提供一种用于传感器线性化电路的CMOS功率放大器，包括：

折叠式共源共栅结构的差分输入级电路、浮动栅极推挽式输出级电路和偏置电路；

偏置电路分别与折叠式共源共栅结构的差分输入级电路、浮动栅极推挽式输出级电路连接；折叠式共源共栅结构的差分输入级电路与浮动栅极推挽式输出级电路连接。

具体的，如图2-4所示，折叠式共源共栅结构的差分输入级电路包括：N型MOS管N1、N2、N3、N4、N5、N6、N7，P型MOS管P1、P2、P3、P4、P5、P6、P7、P8、P9和运算放大器A1、A2；

所述MOS管P1、P2的栅极分别通过Bias2、Bias3偏置；所述MOS管P1的源极接VDD，而漏极接入所述MOS管P2的源极；所述MOS管P2的漏极接入所述折叠式共源共栅结构的输入MOS管P3、P4的源极；所述MOS管P3、P4的栅极分别由Bias1、Bias4端口接入；所述MOS管P3、P4的漏极分别接所述MOS管N6、N7的漏极；所述MOS管P5、P6的源极接到VDD；所述MOS管P5的漏极分别接所述MOS管P8的源极以及运算放大器A2的同相输入端；所述MOS管P6的漏极分别接所述MOS管P9的源极以及运算放大器A2的反相输入端；所述MOS管P8、P9的栅极分别接Bias3端口和运算放大器A2的输出端口OUT2；所述MOS管P8、P9的漏极分别接所述MOS管N1、N2的漏极；所述MOS管N1、N2的栅极通过Bias5偏置；所述MOS管N2的源极接到所述MOS管N4的漏极；所述MOS管N4由Bias7偏置；所述MOS管N4的源极接入所述MOS管N5的漏极；所述MOS管N5的栅极接运算放大器A1的输出端；所述MOS管N5的源极接所述MOS管N7的漏极和运算放大器A1的反相输入端；所述MOS管N6、N7的栅极由Bias8偏置；所述MOS管N6、N7的源极接GND；所述MOS管N3的漏极接所述MOS管N1的源极；所述MOS管N3的源极接运算放大器A1的同相输入端和所述MOS管N6的漏极；所述MOS管P7的漏极与栅极相连，并接入所述MOS管P5的漏极；所述MOS管P7的源极和所述MOS管P8的漏极相连。

具体的，运算放大器A1包括N型MOS管N8、N9、N10、N11和P型MOS管P10、P11、P12以及电容C1；

所述MOS管P10的源极接VDD，栅极接端口Bias2，漏极接所述MOS管P11、P12的源极；所述MOS管P11、P12的栅极由Bias3偏置；所述MOS管P11、P12的漏极分别接所述MOS管N8、N9的漏极；所述MOS管N8、N9的栅极相连；所述MOS管N8的漏极和栅极相连；所述MOS管N8、N9的源极分别接所述MOS管N10、N11的漏极；所述MOS管N10、N11的栅极由Bias8偏置；所述MOS管N10、N11的源极接GND；所述MOS管N9的漏极接所述电容C1的上端，最终通过OUT1端口接出。

具体的，运算放大器A2包括N型MOS管N12、N13、N14、N15和P型MOS管P13、P14、P15、P16以及电容C2；

所述MOS管P13、14的源极接VDD，栅极接Bias10端口；所述MOS管P13、14的漏极分别接所述MOS管P15、P16的源极；所述MOS管P15、P16的栅极相连，并接到所述MOS管P15的漏极；所述MOS管P15、P16的漏极分别接所述MOS管N12、N13的漏极，所述MOS管N12、N13栅极接到Bias6端口；所述MOS管N12、N13的源极分别接所述MOS管N14、N15的漏极，所述MOS管N14、N15栅极接到Bias9端口；所述MOS管P16的漏极接电容C2的下端，最终通过OUT2端口接出。

进一步地，所述MOS管P3和P4的栅极分别为放大器的同相输入端和反相输入端，OUT3和OUT4为折叠式共源共栅放大器的输出端。A1、A2放大器的作用是引入负反馈使折叠式共源共栅放大器的输出阻抗更高。

常用推挽式放大器的输出级如图5所示，当M1和M2都工作在B类放大状态时称为B类功率放大器；当M1和M2工作在AB类放大状态时称为AB类功率放大器。工作在B类或者AB类的放大电路虽然功耗小，有利于提高效率，但是存在严重的失真，使得输入信号的半个或者一部分波形被割掉。

所以本实施例中使用了带有浮动偏置推挽式放大器输出级，如图6所示。

具体的，浮动栅极推挽式输出级电路包括N型MOS管N2、N4、N16、N17、N18、N19和P型MOS管P17、P18、P19、P20、P21和电容C3、C4以及电阻R4、R5、R6；

所述MOS管P17、P18的漏极和栅极相连；所述MOS管P17的源极连VDD，漏极链接所述P18的源极；所述MOS管P18的漏极分别连接所述MOS管N2的漏极和P19的源极；所述MOS管N16、N17的漏极与栅极相连；所述MOS管N16的源极连所述MOS管N17的漏极；所述MOS管N17的源极连GND，所述MOS管N16的漏极分别连接所述MOS管N4的源极和所述MOS管P19的漏极，所述MOS管N2、N4的栅极分别由Bias5端口、Bias7端口偏置，所述MOS管P19的栅极由Bias10端口偏置；所述MOS管P19的源极连所述电阻R4的上端，所述电阻R4的下端与所述电容C3的上端相连，所述MOS管P19的漏极与所述电阻R5的下端相连，所述电阻R5的上端与所述电容C4相连，最终连接所述电容C2的下端；所述MOS管P21的漏极连接所述MOS管N19的漏极，所述MOS管P21的源极与VDD相连，所述MOS管N19的源极与GND相连，所述MOS管P21的栅极与所述MOS管P19的源极相连，所述MOS管N19的栅极与所述MOS管P19的漏极相连，所述MOS管N19的漏极和所述电容C3的下端相连，且与R6的上端相连，最终通过VEXC输出。

进一步地，所述MOS管子P21和N19都工作在饱和区，但是所述MOS管P21在正半周工作，所述MOS管N19在负半周工作，同时所述MOS管P21、N19的输出都可以加载到负载R6上，从而在负载R6上得到一个完整的波形。

进一步地，浮动偏置结构包括MOS管P17、P18、N2、N4、P19、N16、N17，如图6所示，其目的是为了让MOS管P21、N19工作在饱和区，利用前级两个管子的额电流分配时产生不同的压降来控制输出MOS管P21、N19的栅极电压。这个结构的优点在于做电流分配的MOS管N2、N4、P19是处在首尾相连接的状态下的，这样就形成了一个正反馈，没有任何的共模电流流过MOS管N2、N4、P19。

进一步地，功率放大器最终用在反馈环路中，所以本实施例使用了频率补偿方法使反馈系统稳定。本实施例中使用了RC串联网络补偿方法，又称“滞后补偿”。如图6中的R4、R5、C3、C4实现了频率补偿的功能。

偏置电路如图7所示。是为了让如图1所示的一种用于传感器线性化电路的CMOS功率放大器高性能的工作。

具体的，偏置电路包括N型MOS管N20、N21、N22、N23、N24、N25、N26、N27、N28、N29、N30、N31、N32、N33、N34、N35、N36、N37、N38和P型MOS管P22、P23、P24、P25、P26、P27、P28、P29、P30、P31、P32、P33、P34、P35、P36、P37；

所述MOS管P22的源极与VDD相连，栅极由Bias2偏置；所述MOS管P23的源极与所述MOS管P22的栅极相连，栅极由Bias3偏置；所述MOS管P23的漏极提供偏置电压Bias7；所述MOS管N21的漏极和栅极相连，且连接所述MOS管P23的漏极；所述MOS管N22的漏极和源极相连，且连接所述MOS管N21的源极；所述MOS管N20的漏极连接所述MOS管N21的栅极，栅极连接SET，源极连接VDD；所述MOS管P24的源极和所述MOS管N23的漏极连接Current；所述MOS管P24和N23的栅极分别接SET1和SET端口；所述MOS管P24的漏极和N23的源极接所述MOS管N24的漏极；所述MOS管N24的源极连接GND；所述MOS管N24的栅极和漏极相连接，且连接所述MOS管N25的栅极；所述MOS管N25的漏极提供偏置电压Bias3，源极连接GND；所述MOS管P24的漏极和栅极相连接，且与所述MOS管P26的栅极相连接；所述MOS管P25、P26的源极与VDD相连；所述MOS管P26的漏极提供偏置电压Bias6；所述MOS管N26的漏极和栅极相连，且与所述MOS管P26的漏极连接；所述MOS管N27的漏极与所述MOS管P26的源极相连，栅极与所述MOS管N26的栅极连接，源极连接GND；所述MOS管P27、P29、P31、P33的源极与VDD连接，栅极与Bias2端口连接，漏极分别与所述MOS管P28、P30、P32、P34的源极相连接；所述MOS管P28、P30、P32、P34的栅极连接Bias3端口，漏极分别连接所述MOS管N28、N31、N33、N35；所述MOS管N28的漏极和栅极相连接且提供偏置电压Bias5；所述MOS管N29的漏极于栅极连接，且与所述MOS管N28的源极相连；所述MOS管N30的漏极与栅极连接，且与所述MOS管N29的源极相连；所述MOS管N31的漏极提供偏置电压Bias8，所述MOS管N32的漏极与所述MOS管N31的源极相连；所述MOS管N32、N34的栅极相连，且与所述MOS管N31的漏极相连；所述MOS管N31、N34的栅极与Bias3端口连接；所述MOS管N33的源极与所述MOS管N34的漏极相连；所述MOS管N35的漏极提供偏置电压Bias9，栅极连接端口Bias6；所述MOS管N36的漏极与所述MOS管N35的源极相连，栅极连接所述MOS管N35的漏极；所述MOS管N30、N32、N34、N36的源极与GND连接；所述MOS管P35、P36的源极与VDD连接；所述MOS管P35的栅极与SET端口连接；所述MOS管P36、P37的漏极和栅极连接；所述MOS管P37的源极连接所述MOS管P36的漏极；所述MOS管N37的漏极分别连接所述MOS管P37的漏极和所述MOS管P35的漏极；所述MOS管N37、N38的栅极分别连接Bias6端口和Bias9端口；所述MOS管N38的漏极连接所述MOS管N37的源极，源极连接GND。

偏置电路为折叠式共源共栅放大器提供了偏置电压包括Bias2、Bias3、Bias5、Bias6、Bias7、Bias8、Bias9。

以上所述，仅为本申请较佳的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应该以权利要求的保护范围为准。

Claims (7)

1.一种用于传感器线性化电路的CMOS功率放大器,其特征在于，包括：折叠式共源共栅结构的差分输入级电路、浮动栅极推挽式输出级电路和偏置电路；

所述偏置电路分别与所述折叠式共源共栅结构的差分输入级电路、所述浮动栅极推挽式输出级电路连接；所述折叠式共源共栅结构的差分输入级电路与所述浮动栅极推挽式输出级电路连接；

所述浮动栅极推挽式输出级电路包括N型MOS管N2、N4、N16、N17、N18、N19和P型MOS管P17、P18、P19、P20、P21和电容C3、C4以及电阻R4、R5、R6；

所述MOS管P17、P18的漏极和栅极相连；所述MOS管P17的源极连VDD，漏极链接所述P18的源极；所述MOS管P18的漏极分别连接所述MOS管N2的漏极和P19的源极；所述MOS管N16、N17的漏极与栅极相连；所述MOS管N16的源极连所述MOS管N17的漏极；所述MOS管N17的源极连GND，所述MOS管N16的漏极分别连接所述MOS管N4的源极和所述MOS管P19的漏极，所述MOS管N2、N4的栅极分别由Bias5端口、Bias7端口偏置，所述MOS管P19的栅极由Bias10端口偏置；所述MOS管P19的源极连所述电阻R4的上端，所述电阻R4的下端与所述电容C3的上端相连，所述MOS管P19的漏极与所述电阻R5的下端相连，所述电阻R5的上端与所述电容C4相连，最终连接所述电容C2的下端；所述MOS管P21的漏极连接所述MOS管N19的漏极，所述MOS管P21的源极与VDD相连，所述MOS管N19的源极与GND相连，所述MOS管P21的栅极与所述MOS管P19的源极相连，所述MOS管N19的栅极与所述MOS管P19的漏极相连，所述MOS管N19的漏极和所述电容C3的下端相连，且与R6的上端相连，最终通过VEXC输出。

2.根据权利要求1所述的用于传感器线性化电路的CMOS功率放大器，其特征在于，所述折叠式共源共栅结构的差分输入级电路包括：N型MOS管N1、N2、N3、N4、N5、N6、N7，P型MOS管P1、P2、P3、P4、P5、P6、P7、P8、P9和运算放大器A1、A2；

所述MOS管P1、P2的栅极分别通过Bias2、Bias3偏置；所述MOS管P1的源极接VDD，而漏极接入所述MOS管P2的源极；所述MOS管P2的漏极接入所述折叠式共源共栅结构的输入MOS管P3、P4的源极；所述MOS管P3、P4的栅极分别由Bias1、Bias4端口接入；所述MOS管P3、P4的漏极分别接所述MOS管N6、N7的漏极；所述MOS管P5、P6的源极接到VDD；所述MOS管P5的漏极分别接所述MOS管P8的源极以及运算放大器A2的同相输入端；所述MOS管P6的漏极分别接所述MOS管P9的源极以及运算放大器A2的反相输入端；所述MOS管P8、P9的栅极分别接Bias3端口和运算放大器A2的输出端口OUT2；所述MOS管P8、P9的漏极分别接所述MOS管N1、N2的漏极；所述MOS管N1、N2的栅极通过Bias5偏置；所述MOS管N2的源极接到所述MOS管N4的漏极；所述MOS管N4由Bias7偏置；所述MOS管N4的源极接入所述MOS管N5的漏极；所述MOS管N5的栅极接运算放大器A1的输出端；所述MOS管N5的源极接所述MOS管N7的漏极和运算放大器A1的反相输入端；所述MOS管N6、N7的栅极由Bias8偏置；所述MOS管N6、N7的源极接GND；所述MOS管N3的漏极接所述MOS管N1的源极；所述MOS管N3的源极接运算放大器A1的同相输入端和所述MOS管N6的漏极；所述MOS管P7的漏极与栅极相连，并接入所述MOS管P5的漏极；所述MOS管P7的源极和所述MOS管P8的漏极相连。

3.根据权利要求2所述的用于传感器线性化电路的CMOS功率放大器，其特征在于，所述运算放大器A1包括N型MOS管N8、N9、N10、N11和P型MOS管P10、P11、P12以及电容C1；

所述MOS管P10的源极接VDD，栅极接端口Bias2，漏极接所述MOS管P11、P12的源极；所述MOS管P11、P12的栅极由Bias3偏置；所述MOS管P11、P12的漏极分别接所述MOS管N8、N9的漏极；所述MOS管N8、N9的栅极相连；所述MOS管N8的漏极和栅极相连；所述MOS管N8、N9的源极分别接所述MOS管N10、N11的漏极；所述MOS管N10、N11的栅极由Bias8偏置；所述MOS管N10、N11的源极接GND；所述MOS管N9的漏极接所述电容C1的上端，最终通过OUT1端口接出。

4.根据权利要求2所述的用于传感器线性化电路的CMOS功率放大器，其特征在于，所述运算放大器A2包括N型MOS管N12、N13、N14、N15和P型MOS管P13、P14、P15、P16以及电容C2；

所述MOS管P13、14的源极接VDD，栅极接Bias10端口；所述MOS管P13、14的漏极分别接所述MOS管P15、P16的源极；所述MOS管P15、P16的栅极相连，并接到所述MOS管P15的漏极；所述MOS管P15、P16的漏极分别接所述MOS管N12、N13的漏极，所述MOS管N12、N13栅极接到Bias6端口；所述MOS管N12、N13的源极分别接所述MOS管N14、N15的漏极，所述MOS管N14、N15栅极接到Bias9端口；所述MOS管P16的漏极接电容C2的下端，最终通过OUT2端口接出。

5.根据权利要求1所述的用于传感器线性化电路的CMOS功率放大器，其特征在于，所述MOS管P21和N19都工作在饱和区，所述MOS管P21在正半周工作，所述MOS管N19在负半周工作，同时所述MOS管P21、N19的输出都加载到所述电阻R6上，实现在所述电阻R6上得到一个完整的波形。

6.根据权利要求1所述的用于传感器线性化电路的CMOS功率放大器，其特征在于，所述MOS管N2、N4、P19首尾相连接。

7.根据权利要求1所述的用于传感器线性化电路的CMOS功率放大器，其特征在于，所述偏置电路包括N型MOS管N20、N21、N22、N23、N24、N25、N26、N27、N28、N29、N30、N31、N32、N33、N34、N35、N36、N37、N38和P型MOS管P22、P23、P24、P25、P26、P27、P28、P29、P30、P31、P32、P33、P34、P35、P36、P37；

所述MOS管P22的源极与VDD相连，栅极由Bias2偏置；所述MOS管P23的源极与所述MOS管P22的栅极相连，栅极由Bias3偏置；所述MOS管P23的漏极提供偏置电压Bias7；所述MOS管N21的漏极和栅极相连，且连接所述MOS管P23的漏极；所述MOS管N22的漏极和源极相连，且连接所述MOS管N21的源极；所述MOS管N20的漏极连接所述MOS管N21的栅极，栅极连接SET，源极连接VDD；所述MOS管P24的源极和所述MOS管N23的漏极连接Current；所述MOS管P24和N23的栅极分别接SET1和SET端口；所述MOS管P24的漏极和N23的源极接所述MOS管N24的漏极；所述MOS管N24的源极连接GND；所述MOS管N24的栅极和漏极相连接，且连接所述MOS管N25的栅极；所述MOS管N25的漏极提供偏置电压Bias3，源极连接GND；所述MOS管P24的漏极和栅极相连接，且与所述MOS管P26的栅极相连接；所述MOS管P25、P26的源极与VDD相连；所述MOS管P26的漏极提供偏置电压Bias6；所述MOS管N26的漏极和栅极相连，且与所述MOS管P26的漏极连接；所述MOS管N27的漏极与所述MOS管P26的源极相连，栅极与所述MOS管N26的栅极连接，源极连接GND；所述MOS管P27、P29、P31、P33的源极与VDD连接，栅极与Bias2端口连接，漏极分别与所述MOS管P28、P30、P32、P34的源极相连接；所述MOS管P28、P30、P32、P34的栅极连接Bias3端口，漏极分别连接所述MOS管N28、N31、N33、N35；所述MOS管N28的漏极和栅极相连接且提供偏置电压Bias5；所述MOS管N29的漏极于栅极连接，且与所述MOS管N28的源极相连；所述MOS管N30的漏极与栅极连接，且与所述MOS管N29的源极相连；所述MOS管N31的漏极提供偏置电压Bias8，所述MOS管N32的漏极与所述MOS管N31的源极相连；所述MOS管N32、N34的栅极相连，且与所述MOS管N31的漏极相连；所述MOS管N31、N34的栅极与Bias3端口连接；所述MOS管N33的源极与所述MOS管N34的漏极相连；所述MOS管N35的漏极提供偏置电压Bias9，栅极连接端口Bias6；所述MOS管N36的漏极与所述MOS管N35的源极相连，栅极连接所述MOS管N35的漏极；所述MOS管N30、N32、N34、N36的源极与GND连接；所述MOS管P35、P36的源极与VDD连接；所述MOS管P35的栅极与SET端口连接；所述MOS管P36、P37的漏极和栅极连接；所述MOS管P37的源极连接所述MOS管P36的漏极；所述MOS管N37的漏极分别连接所述MOS管P37的漏极和所述MOS管P35的漏极；所述MOS管N37、N38的栅极分别连接Bias6端口和Bias9端口；所述MOS管N38的漏极连接所述MOS管N37的源极，源极连接GND。