CN1607724A - Ab类干线－至－干线运算放大器 - Google Patents

Ab类干线－至－干线运算放大器 Download PDF

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Abstract

外部偏置控制信号控制AB类干线－至－干线运算放大器的输出级电路的静态偏置电流。AB类干线－至－干线运算放大器接收外部偏置控制信号，并控制输出级电路的偏置电压，从而可以控制输出级电路的静态偏置电流。AB类干线－至－干线运算放大器还可以包括一个频率补偿电路，用于补偿运算放大器的高频特性。

Description

AB类干线-至-干线运算放大器
技术领域
本发明涉及AB类干线(rail)-至-干线运算放大器。
背景技术
运算放大器具有有限的电压增益、有限的输入阻抗，而且输出阻抗大于0。
通常，要求运算放大器具有高电压增益，并把这一高电压增益维持在一个高频率上。一般情况下，运算放大器的电压增益随频率的增加而减小。
还要求运算放大器具有高输入阻抗和低输出阻抗。
序号为5,311,145的美国专利中公开了一种具有一个干线-至-干线输入级和一个干线-至-干线输出级的互补金属氧化物半导体(CMOS)运算放大器。根据序号为5,311,145的美国专利的CMOS运算放大器，把一个浮置电流源连接于一个加法电路，以向加法电路提供电流，并且把一个偏置电流提供给一个AB类输出级的输出晶体管。
根据序号为5,311,145的美国专利的CMOS运算放大器，由于浮置电流源具有多个晶体管，所以运算放大器的面积可能增大。另外，沿信号路径设置该多个晶体管。根据电压增益的频域特性，由于相邻于信号路径而设置的晶体管和布线，电压增益拥有多个极点，因此，可能使运算放大器的频率特性变差。
根据序号为5,311,145的美国专利的CMOS运算放大器，把两个偏置电压晶体管QD1和QD2互相并行地耦合在一起，把一个二极管耦合电路的输出电压施加于每一个偏置控制晶体管的栅电极。序号为5,311,145的美国专利的CMOS运算放大器，可以不受外部控制信号的控制，而且输出级的栅电压随运算放大器的制造工艺中所确定的不同的参数而变化，因而，输出级的静态偏置电流可能依赖于运算放大器的制造工艺。
因此，由于相邻于信号路径而设置的晶体管和布线，运算放大器的频率特性和相位特性可能变差。
发明内容
因此，提供本发明，旨在基本消除因现有技术的限制和缺点所导致的一个或多个问题。
本发明提供了一种能够使用外部控制信号控制运算放大器的输出级电路的静态偏置电流的AB类干线-至-干线运算放大器。
本发明还提供了一种能够防止因相邻于信号路径设置的晶体管和布线使运算放大器的相位特性变差的AB类干线-至-干线运算放大器。
根据本发明的一个方面，一个干线-至-干线运算放大器包括一个差分输入级电路、一个电流加法电路、一个输出级电路、以及一个偏置控制电路。差分输入级电路包括一个第一差分放大器和一个第二差分放大器。经由第一电流源把第一差分放大器耦合于一个负电源干线电压，并经由第二电流源把第二差分放大器耦合于一个正电源干线电压。电流加法电路包括一个电流镜像(mirror)电路、第三电流源、以及第四电流源。把电流加法电路耦合在正和负电源干线电压之间，并接收差分输入级电路的输出信号。把输出级电路耦合于电流加法电路的输出端，以输出差分放大的信号。把输出级电路耦合在正和负电源干线电压之间。把偏置控制电路耦合于电流加法电路的输出端，并将其耦合在电流镜像电路和第四电流源之间。偏置控制电路接收至少一个偏置控制信号，以控制输出级电路的输入端的偏置电压，并控制输出级电路的偏置电流。
例如，干线-至-干线运算放大器还包括一个频率补偿电路。对频率补偿电路进行配置，以补偿输出级电路的输出信号的频率特性。可以把频率补偿电路耦合在差分输入级电路的输出端和输出级电路的输出端之间。频率补偿电路可以包括一个第一电容器和一个第二电容器。
附图说明
通过对本发明的实施例的更具体的描述，如附图中所说明的，本发明的以上的和其它的特性与优点将会变得十分明显。这些图不必依比例确定，而重点在于对本发明的原理的说明。
图1是一个电路图，描述了根据本发明的一个示例性实施例的AB类干线-至-干线运算放大器。
图2A和2B是模拟根据本发明的一个示例性实施例的AB类干线-至-干线运算放大器的晶体管的小信号等效电路。
图3是模拟根据本发明的一个示例性实施例的AB类干线-至-干线运算放大器的一个输出级电路中的晶体管的小信号等效电路。
图4是一个电路图，描述了根据本发明的另一个示例性实施例的AB类干线-至-干线运算放大器。
图5A和5B是伯德图，描述了本发明的AB类干线-至-干线运算放大器的相位裕度。
优选实施例
<实施例1>
图1是一个电路图，描述了根据本发明的一个示例性实施例的AB类干线-至-干线运算放大器。
参照图1，AB类干线-至-干线运算放大器包括一个差分输入级电路10、一个电流加法电路20、一个偏置控制电路30、以及一个输出级电路40。
差分输入级电路10包括第一和第二差分放大器12和14、以及第一和第二电流源16和18。
第一差分放大器12包括NMOS晶体管QN1和QN2。NMOS晶体管QN1和QN2可以为相匹配的晶体管对。NMOS晶体管QN1和QN2具有共源极配置。把每一晶体管QN1和QN2的源电极连接于一个公共节点N1，并且把一个第一电流源16连接在公共节点N1和一个负电源干线电压Vss之间。第一电流源16包括一个NMOS晶体管QC1，并汲入(sink)第一差分放大器12的一个偏置电流，使得可以把基本恒定的偏置电流提供给晶体管QN1和QN2。一个输入给晶体管QC1的栅电极的偏置控制电压VS1控制提供给第一差分放大器12的偏置电流量。
第二差分放大器14包括PMOS晶体管QP1和QP2。PMOS晶体管QP1和QP2可以为匹配的晶体管对。PMOS晶体管QP1和QP2具有共源极配置。把每一个晶体管QP1和QP2的源电极连接于一个公共节点N2，并且把一个第二电流源18连接在公共节点N2和一个正电源干线电压Vdd之间。第二电流源18包括一个PMOS晶体管QC2，并汲入第二差分放大器14的一个偏置电流，使得可以向晶体管QP1和QP2提供基本恒定的偏置电流。一个输入到晶体管QC2的栅电极的偏置控制电压VS2控制提供给第二差分放大器14的偏置电流量。
例如，提供给第一差分放大器12的偏置电流具有与提供给第二差分放大器14的偏置电流基本相同的值。即，可以对偏置控制电压VS1和VS2加以控制，使得提供给第一差分放大器12的偏置电流的值与提供给第二差分放大器14偏置电流的值基本相同。
把晶体管QP1和QN1的栅电极共连于一个正输入端POS，并且把晶体管QP2和QN2的栅电极共同连接于负输入端NEG。
晶体管QN1和QN2的漏电极是第一差分放大器12的输出端(节点N3，N4)。具体地讲，QN1的漏电极为小信号操作模式下的第一差分放大器12的一个输出端(节点N3)。晶体管QP1和QP2的漏电极为第二差分放大器14的输出端(节点N5、N6)。具体地讲，QP1的漏电极为小信号操作模式下的第二差分放大器14的输出端(节点N5)。
运算放大器在差分输入级电路10上执行干线-至-干线的操作。差分输入级电路10上的一个输入共模电压在正电源干线电压Vdd和负电源干线电压Vss之间的整个范围内变化。
电流加法电路20包括一个电流镜像电路22和至少一个电流源。把电流镜像电路22连接在正电源干线电压Vdd和负电源干线电压Vss之间。把该至少一个电流源连接在偏置控制电路30和负电源干线电压Vss之间。
电流镜像电路22包括晶体管QS1、QS2、QS3、QS4、QS5、以及QS6。例如，晶体管QS1～QS4为PMOS晶体管。一个第一共栅极放大器包括晶体管QS3和QS4，一个第二共栅极放大器包括晶体管QS5和QS6。把晶体管QS1的栅电极共连于晶体管QS2的栅电极，并将其连接于晶体管QS3的漏电极。另外，还把晶体管QS1和QS2的源电极连接于正电源干线电压Vdd。把晶体管QS1的漏电极连接于第一差分放大器12的晶体管QN2的漏电极，并将其连接于晶体管QS3的源电极。
把晶体管QS2的栅电极连接于晶体管QS3的漏电极。把晶体管QS2的漏电极连接于晶体管QN1的漏电极、晶体管QS4的源电极以及晶体管QB4的源电极。
把晶体管QS3和QS4的栅电极彼此共连，并共连于偏置控制电路30的晶体管QB4的栅电极，而且接收第二偏置电压VB2。
把晶体管QS3的源电极连接于晶体管QS1的漏电极和晶体管QN2的漏电极。把晶体管QS3的漏电极连接于晶体管QS1的QS2的栅电极，并将其连接于晶体管QS6的漏电极。晶体管QS1和QS3形成了一个负反馈电路，这一负反馈电路控制由第一差分放大器12的晶体管QN2放大的小信号。
把晶体管QS4的漏电极连接于偏置控制电路30的晶体管QB1的漏电极和输出级电路40的晶体管QO1的栅电极。把晶体管QS4重叠地(folded)以共射-共基放大器方式(cascode)连接于第一差分放大器12的晶体管QN1，从而形成一个小信号操作模式下的主信号路径。
电流加法电路20包括至少一个电流源，例如两个电流源24和26。
第三电流源24包括一个晶体管QS7。晶体管QS7的栅电极接收偏置控制电压VS1。把晶体管QS7的源电极连接于负电源干线电压Vss，并且把晶体管QS7的漏电极连接于晶体管QS6的源电极和第二差分放大器14的晶体管QP2的漏电极。
第四电流源26包括一个晶体管QS8。晶体管QS8的栅电极共连于晶体管QC1和QS7的栅电极，并接收偏置控制电压VS1。把晶体管QS8的源电极连接于负电源干线电压Vss，把晶体管QS8的漏电极连接于晶体管QS5的源电极、第二差分放大器14的晶体管QP1的漏电极以及偏置控制电路30的晶体管QB2的源电极。
把晶体管QS6的栅电极共连于晶体管QB2和QS5的栅电极。晶体管QS6的栅电极接收第一偏置电压VB1。
一个由晶体管QS3和QS6组成的信号路径对电流进行加法运算。当把一个电压小信号施加于NEG端时，由晶体管QN2所生成的小信号流入晶体管QS3，由晶体管QP2生成的小信号流入晶体管QS6。从而，在由晶体管QS3和QS6之和组成的信号路径上这些小信号彼此相加。当晶体管QN2的跨导(gm)和小信号输出电阻(ro)与晶体管QP2的跨导(gm)和小信号输出电阻(ro)相同时，以及晶体管QS3的跨导(gm)和小信号输出电阻(ro)与晶体管QS6的跨导(gm)和小信号输出电阻(ro)相同时，在晶体管QS3和QS6的漏极处求和运算后的小信号为0。
把晶体管QS5的漏电极连接于偏置控制电路30的晶体管的QB3的漏电极和输出级电路40的晶体管QO2的栅电极。把晶体管QS5重叠地以共射-共基放大器方式连接于第二差分放大器14的晶体管QP1，从而形成一个小信号操作模式下的主信号路径。
偏置控制电路30包括一个第一偏置控制电路32和一个第二偏置控制电路34。把第一偏置控制电路32连接在晶体管QS4和QS8之间。把第二偏置控制电路34连接在晶体管QS2和QS5之间。
第一偏置控制电路32包括偏置控制晶体管QB1和QB2。偏置控制晶体管QB1的栅电极接收第一控制电压VC1，并且把偏置控制晶体管QB1的源电极连接于晶体管QB2的漏电极。
偏置控制晶体管QB2的栅电极接收第一偏置电压VB1。
晶体管QO1的栅极偏置电压具有由晶体管QS4、QB1以及QB2组成的信号路径预先确定的电压电平。第二偏置电压VB2和第一控制电压VC1控制晶体管QO1的栅极偏置电压。
第二偏置控制电路34包括偏置控制晶体管QB3和QB4。偏置控制晶体管QB3的栅电极接收第二控制电压VC2，并且把偏置控制晶体管QB3的源电极连接于晶体管QB4的漏电极。
偏置控制晶体管QB4的栅电极接收第二偏置电压VB2。
晶体管QO2的栅极偏置电压具有由晶体管QS5、QB3以及QB4构成的信号路径预先确定的电压电平。第一偏置电压VB1和第二控制电压VC2控制晶体管QO2的栅极偏置电压。
输出级电路40包括晶体管QO1和QO2。
把晶体管QO1的源电极连接于正电源干线电压Vdd，并且把晶体管QO1的漏电极连接于晶体管QO2的漏电极和运算放大器的输出端VOUT。把晶体管QO1的栅电极连接于电流加法电路20的晶体管QS4的漏电极，以及第一偏置控制电路32的晶体管QB1的漏电极。
把晶体管QO2的源电极连接于负电源干线电压Vss，并且把晶体管QO2的漏电极连接于晶体管QO1的漏电极和运算放大器的输出端VOUT。
晶体管QO1和QO2具有一个共源极配置。施加于晶体管QO1和QO2的栅电极的偏置电压确定了晶体管QO1和QO2的偏置电流。因此，该运算放大器可以起一个AB类干线-至-干线运算放大器的作用。
以下，将描述根据本发明的一个示例性实施例的AB类干线-至-干线运算放大器的操作。
参照图1，第一差分放大器12的晶体管QN1和QN2为差分对，第二差分放大器14的晶体管QP1和QP2为差分对。
例如，第一差分放大器12由NMOS晶体管组成，而第二差分放大器14由PMOS晶体管组成。当NMOS晶体管QN1和QN2为匹配的晶体管对时，晶体管QN1和QN2的阈电压可以相同。当PMOS晶体管QP1和QP2为匹配的晶体管对时，晶体管QP1和QP2的阈电压可以相同。
以下，假设差分输入级电路10的晶体管操作在饱和区中，并忽略晶体管的体效应。
首先，第一差分放大器12的输入电压范围在Vmin1和Vmax1之间。Vmin1为第一差分放大器12的输入电压的最小值，Vmax1为第一差分放大器12的输入电压的最大值。
<表达式1>
Vimin1＝Vss+Δc1+Vgsn
其中，Vss代表负电源干线电压，Δc1代表晶体管QC1的饱和模式下的漏极-源极电压(|Vds，sat|)，Vgsn代表晶体管QN1和QN2的栅极-源极电压。
由于Vgsn＝Δn+Vtn(Vtn代表晶体管QN1和QN2的阈电压，Δn代表晶体管QN1和QN2的|Vds，sat|)，所以可以得到表达式2。
<表达式2>
Vimin1＝Vss+Δc1+Δn+Vtn
<表达式3>
Vimax1＝Vdd-ΔS1+Vgdn
其中，Vdd代表正电源干线电压，Δs1代表晶体管QS1和QS2的|Vds，sat|。由于晶体管QS1和QS2互相匹配，形成了一个电流镜像。因此，晶体管QS1和QS2的|Vds，sat|是相同的。Vgdn代表晶体管QN1和QN2的栅极-漏极电压。Vgdn的最大值为Vtn，Vtn是在夹断时晶体管QN1和QN2的栅极-漏极电压。
于是，可以把表达式3表示为表达式4。
<表达式4>
Vimax1＝Vdd-Δs1+Vtn
通常，(Vdd-Δs1+Vtn)大于Vdd，第一差分放大器12的共模输入电压范围在(Vss+Δc1+Δn+Vtn)和Vdd之间。
第二差分放大器14的输入电压范围在Vmin2和Vmax2之间。Vmin2为第二差分放大器14的输入电压的最小值，Vmax2为第二差分放大器14的输入电压的最大值。
<表达式5>
Vimin2＝Vss+Δs2+Vgdp
Δs2代表两个匹配的晶体管QS7和QS8的|Vds，sat|。Vgdp代表晶体管QP1和QP2的栅极-漏极电压。由于Vgdp的最小值是-|Vtp|(Vtp代表晶体管QP1和QP2的阈电压)，所以可以把表达式5表示为表达式6。
<表达式6>
Vimin2＝Vss+Δs2-|Vtp|
<表达式7>
Vimax2＝Vdd-Δc2+Vgsp
其中，Δc2代表晶体管QC2的|Vds，sat|。Vgsp代表晶体管QP1和QP2的栅极-源极电压。由于Vgsp与(-Δp-|Vtp|)相同，所以可以把表达式7表示为表达式8。Δp代表晶体管QP1和QP2的|Vds，sat|。
<表达式8>
Vimax2＝Vdd-Δc2-Δp-|Vtp|
通常，(Vss+Δs2-|Vtp|)小于Vss，第二差分放大器14的共模输入电压范围在Vss和(Vdd-Δc2-Δp-|Vtp|)之间。晶体管QC1的偏置控制电压VS1为(Vss+Vtn+Δn)，以及晶体管QC2的偏置控制电压VS2为(Vdd-Δp-|Vtp|)，使得第一和第二差分放大器12和14满足以上的表达式。
差分输入级电路10有3个操作区域。
在第一操作模式下，输入电压范围在Vss和(Vss+Δc1+Δn+Vtn)之间，第一差分放大器12的晶体管QN1和QN2被截止，第二差分放大器14被导通，以按饱和模式操作。于是，当在小信号操作模式下差分输入级10的输出电阻为Ro时，低频差分模式电压增益为Gmp(晶体管QP1和QP2的跨导)×Ro。
在第二操作模式下，输入电压范围在(Vss+Δc1+Δn+Vtn)和(Vdd-Δc2-Δp-|Vtp|)之间，第一和第二差分放大器12和14被导通，第一和第二差分放大器12和14的晶体管操作在饱和模式下。于是，当晶体管QN1和QN2的跨导处于小信号操作模式下时，低频差分模式电压增益为(Gmn+Gmp)×Ro。
在第三操作模式下，输入电压范围在(Vdd-Δc2-Δp-|Vtp|)和Vdd之间，第一差分放大器12被导通，晶体管QN1和QN2操作在饱和模式下，第二差分放大器14被截止。于是，低频差分模式电压增益为Gmp×Ro。
小信号电压增益随共模输入电压的变化而变化，而且小信号电压增益具有非线性特性。然而，当负反馈电路中使用运算放大器的情况下，当在整个共模输入电压范围小信号电压增益足够大时，可以把这一非线性特性改变成线性特性。
于是，运算放大器可以在整个共模输入电压范围(从Vss到Vdd)操作。
把偏置控制电路30连接在电流镜像电路20和第四电流源26之间。偏置控制电路30根据外部偏置控制信号VC1和VC2控制输出级电路40的栅极偏置电压。输出级电路40的栅极偏置电压确定了输出级电路40的静态偏置电流，因而，可以通过外部偏置控制信号VC1和VC2控制输出级电路40的静态偏置电流。
第三电流源24具有电流汲入功能。从正电源干线电压Vdd所提供的偏置电流经由电流镜像22的晶体管QS1流入晶体管QS3和QS6，第三电流源24汲入沿由晶体管QC2和QP2组成的信号路径流动的电流。晶体管QC1、QS7以及QS8可以为匹配的晶体管对，并且把晶体管QC1、QS7以及QS8的栅电极互相共连，从而流经第一、第三以及第四电流源16、24以及26的偏置电流基本相同。
第四电流源26的晶体管QS8汲入流经偏置控制电路30的偏置电流。把经由晶体管QS2从正电源干线电压Vdd所提供的偏置电流划分成两个支流，这两个支流分别流入第一和第二偏置控制电路32和34，以在晶体管QS8的漏电极处加以混合，然后所混合的电流经由晶体管QS8流入负电源干线电压Vss。
例如，晶体管QS4和QB4为匹配的晶体管对。把晶体管QS4和QB4的栅电极互相共连。于是，流经晶体管QS4的偏置电流与流经晶体管QB4的偏置电流基本相同。
例如，晶体管QS5和QB2为匹配的晶体管对。把晶体管QS5和QB2的栅电极互相共连。于是，流经晶体管QS5的偏置电流与流经晶体管QB2的偏置电流基本相同。
以下，假设电流加法电路20、偏置控制电路30以及输出级电路40的晶体管操作在饱和区中，并且忽略这些晶体管的体效应。
首先，输出级电路40的栅极电压范围在Vomin1和Vomax1之间。Vomin1是晶体管QO1的栅极电压的最小值，Vomax1是晶体管QO1的栅极电压的最大值。
<表达式9>
Vomin1＝VC1-Vgdb1
其中，Vgdb1代表晶体管QB1的栅极-漏极电压。由于Vgdb1的最大值为Vtb1(Vtb1代表晶体管QB1的阈电压)，所以可以把表达式9表示为表达式10。
<表达式10>
Vomin1＝VC1-Vtb1
把晶体管QO1的栅极电压的最大值Vomax1表示为表达式11和12。
<表达式11>
Vomax1＝VB2-Vgds4
Vgds4代表晶体管QS4的栅极-漏极电压。由于Vgds4的最小值为-|Vts4|(Vts4代表晶体管QS4的阈电压)，把表达式11表示为表达式12。
<表达式12>
Vomax1＝VB2+|Vts4|
由于第一偏置控制电路32的晶体管操作在饱和模式下，所以VC1高于(Vss+Δs8+Δb2+Δb1+Vtb1)，VB2低于(Vdd-Δs2-Δs4-|Vts4|)。Δs8代表晶体管QS8的|Vds，sat|，Δb2代表晶体管QB2的|Vds，sat|，Δb1代表晶体管QB1的|Vds，sat|。Δs2代表晶体管QS2的|Vds，sat|，Δs4代表晶体管QS4的|Vds，sat|。
于是，晶体管QO1的栅极电压处于(VC1-Vtb1)和(VB2+|Vts4|)之间的范围内。
输出级电路40的晶体管QO2的栅极电压范围在Vomin2和Vomax2之间。Vomin2是晶体管QO2的栅极电压的最小值，Vomax2是晶体管QO2的栅极电压的最大值。
<表达式13>
Vomin2＝VB1-Vgds5
Vgds5代表晶体管QS5的栅极-漏极电压。由于Vgds5的最大值为Vts5(Vts5代表晶体管QS5的阈电压)，所以表达式13可以表示为表达式14。
<表达式14>
Vomin2＝VB1-Vts5
<表达式15>
Vomax2＝VC2-Vgdb3
Vgdb3代表晶体管QB3的栅极-漏极电压。由于Vgdb3的最小值为-|Vtb3|(Vtb3代表晶体管QB3的阈电压)，所以表达式15可以表示为表达式16。
<表达式16>
Vomax2＝VC2+|Vtb3|
由于第二偏置控制电路34的晶体管操作在饱和模式下，所以VC2低于(Vdd-Δs2-Δb4-Δb3-|Vtb3|)，VB1高于(Vss-Δs8-Δs5-|Vts5|)。Δs2代表晶体管QS2的|Vds，sat|，Δb4代表晶体管QB4的|Vds，sat|，以及Δb3代表晶体管QB3的|Vds，sat|。Δs8代表晶体管QS8的|Vds，sat|，Δs5代表晶体管QS5的|Vds，sat|。
于是，晶体管QO2的栅极电压处于(VB1-Vts5)和(VC2+|Vtb3|)的范围内。
偏置控制电路30根据外部偏置控制信号VB1和VB2以及晶体管QB1、QB2、QB3以及QB4的栅极-漏极电压，控制输出级电路40的栅极偏置电压。输出级电路40的栅极偏置电压确定了输出级电路40的偏置电流，因而外部偏置控制信号VB1和VB2可以控制输出级电路40的偏置电流。
图2A和2B是模拟根据本发明的一个示例性实施例的AB类干线-至-干线运算放大器的晶体管的小信号等效电路。
图2A是模拟晶体管QN1和QS4的一个小信号等效电路，包括施加于POS端的小信号的一个主信号路径。在图2A中，忽略了晶体管QS2和QB4的小信号电阻。
参照图2A，晶体管QN1和QS4操作在饱和模式下，当把一个小信号vi施加于晶体管QN1的栅电极时，在晶体管QN1的漏和源电极之间生成一个电压控制的电流源gmN1×vi。把一个小信号电阻roN1连接于晶体管QN1的漏和源电极之间。gmN1代表晶体管QN1的跨导。把晶体管QS4重叠地以共射-共基放大器方式连接于晶体管QN1。在晶体管QS4的漏和源电极之间生成一个电压控制的电流源gmS4×vx。vx是晶体管QN1的一个小信号输出电压和晶体管QS4的一个小信号输入电压。把一个小信号电阻roS4并行地连接于电压控制的电流源gmS4×vx。当连接于晶体管QS4的漏电极的晶体管的一个输入电阻为RL1时，电阻RL1两端的小信号电压为vo1。
输入给晶体管QO1的栅电极的小信号电压vo1可以由表达式17加以表示，表达式17是近似的，使用了假设：gmN1＞＞1/roN1和gmS4＞＞1/roS4。
<表达式17>
vo1＝-gmN1×{(roN1×gmS4×roS4)‖RL1}×vi
图2B是模拟晶体管QN1和QS4的一个小信号等效电路，包括施加于POS端的小信号的一个主信号路径。
在图2B中，忽略了晶体管QS8和QB2的小信号电阻。
参照图2B，晶体管QP1和QS5操作在饱和模式下，当把小信号vi施加于晶体管QP1的栅电极时，在晶体管QP1的漏和源电极之间生成一个电压控制的电流源gmP1×vi。把一个小信号电阻roP1连接于晶体管QP1的漏和源电极之间。gmP1代表晶体管QP1的跨导。把晶体管QS5重叠地以共射-共基放大器的方式连接于晶体管QP1。在晶体管QS5的漏和源电极之间生成一个电压控制的电流源gmS5×vy。vy是晶体管QP1的小信号输出电压和晶体管QS5的小信号输入电压。把一个小信号电阻roS5并联到电压控制的电流源gmS5×vy。当连接于晶体管QS5的漏电极的晶体管的一个输入电阻器为RL2时，电阻RL2两端的一个小信号电压为vo2。
输入到晶体管QO2的栅电极的一个小信号电压vo2可以由表达式18加以表示，表达式18是近似的，使用了假设：gmP1＞＞1/roP1和gmS5＞＞1/roS5。
<表达式18>
vo2＝-gmP1×{(roP1×gmS8×roS5)‖RL2}×vi
图3是模拟根据本发明的一个示例性实施例的AB类干线-至-干线运算放大器的一个输入级电路中的晶体管的小信号等效电路。
参照图3，当把小信号vo1施加于晶体管QO1的栅电极时，在晶体管QO1的漏和源电极之间生成一个电压控制的电流源gmO1×vo1。当把小信号vo2施加于晶体管QO2的栅电极时，在晶体管QO2的漏和源电极之间生成一个电压控制的电流源gmO2×vo2。把电压控制的电流源gmO2×vo2并联到电压控制的电流源gmO1×vo1。把小信号电阻器ro1和ro2并联到电压控制的电流源gmO1×vo1和gmO2×vo2。
ro1代表晶体管QO1的一个小信号电阻器，ro2代表晶体管QO2的一个小信号电阻器。
表达式19表示了运算放大器的一个小信号输出电压vo。
<表达式19>
vo＝(gmO1×vo1+gmO2×vo2)×(ro1‖ro2)
如以上所描述的，外部偏置控制信号VB1和VB2控制输出级电路40的静态偏置电流，使得AB类干线-至-干线运算放大器可以具有小操作电流和高小信号增益。
可以减少偏置控制电路30中使用的晶体管的个数，从而可以减小运算放大器所占据的芯片面积。
<实施例2>
图4是一个电路图，描述了根据本发明的另一个示例性实施例的AB类干线-至-干线运算放大器。
除了一个频率补偿电路410外，图4中电路的元件与图1中电路的元件相同。因此，将不再重复对这些相似元件的描述。
参照图4，例如频率补偿电路410包括第一电容器C1和第二电容器C2。把第一电容器C1连接在电流加法电路20的晶体管QS2的漏电极和运算放大器的输出端VOUT之间。把第二电容器C2连接在电流加法电路20的晶体管QS8的漏电极和运算放大器的输出端VOUT之间。
由于通常在负反馈电路中使用该运算放大器，所以要求该运算放大器以稳定方式无振荡操作。由于通用运算放大器使用了拥有作为输入级电路的共源极配置的差分放大器，所以通用运算放大器具有高小信号增益的优点，但通用运算放大器的频率特性是较差的。根据本发明的示例性实施例的运算放大器提供了重叠的共射-共基放大器(folded cascode)电路，其中把拥有共源极配置的差分放大器(QN1和QN2，QP1和QP2)连接于具有共栅极配置的晶体管QS3、QS4、QS5、QS6。
电容器C1和C2提高了运算放大器的高频特性。即，电容器C1和C2改进了高频区中的相位裕度。
图5A和5B是伯德图，描述了本发明的AB类干线-至-干线运算放大器的相位裕度。
图5A是一个伯德图，描述了图1的AB类干线-至-干线运算放大器的相位裕度，其中未使用电容器C1和C2。
参照图5A，增益为1(或0dB)时的频率上的相位大约为-143°(度)。于是，相位裕度大约为37°(即180°-143°)。
图5B是一个伯德图，描述了图4的AB类干线-至-干线运算放大器的相位裕度，其中使用了电容器C1和C2。
参照图5B，增益为1(或0dB)时的频率上的相位大约为-103°(度)。于是，相位裕度大约为73°(即180°-103°)。于是，当把频率补偿电容器C1和C2用于运算放大器时，相位裕度增加了大约36°。通过使用频率补偿电容器C1和C2，可以提高运算放大器的频率特性。
根据本发明的以上的示例性实施例，由外部偏置控制信号控制AB类干线-至-干线运算放大器的输出级电路的静态偏置电流。因此，这一AB类干线-至-干线运算放大器提供了小操作电流和高小信号增益。另外，还减少了偏置控制电路的晶体管的个数，从而可以减小运算放大器的芯片面积。
而且，还可以提高AB类干线-至-干线运算放大器的相位特性。
尽管已参照其优选实施例具体说明和描述了本发明，但这一技术领域中的熟练技术人员将会意识到，可以在不背离所附权利要求所定义的本发明的构思与范围的情况下，对本发明进行各种形式与细节上的改动。
对相关申请的交叉参照
本申请要求2003年10月13日提出的、序号为2003-70964的韩国专利申请的优先权，特将它们的全部内容并入此处，以作参考。

Claims (14)

1.一种干线-至-干线运算放大器，包括：
差分输入级电路，包括第一差分放大器和第二差分放大器，经由第一电流源把所述第一差分放大器耦合于负电源干线电压，经由第二电流源把所述第二差分放大器耦合于正电源干线电压；
电流加法电路，包括电流镜像电路、第三电流源、以及第四电流源，把该电流加法电路耦合在所述正和负电源干线电压之间，并接收所述差分输入级电路的输出信号；
输出级电路，耦合于所述电流加法电路的输出端，以输出差分放大的信号，把该输出级电路耦合在所述正和负电源干线电压之间；以及
偏置控制电路，耦合于所述电流加法电路的输出端，并耦合在所述电流镜像电路和所述第四电流源之间，该偏置控制电路接收至少一个偏置控制信号，以控制所述输出级电路的输入端的偏置电压，并控制所述输出级电路的偏置电流。
2.根据权利要求1所述的干线-至-干线运算放大器，其中，所述偏置控制电路包括第一偏置控制电路和第二偏置控制电路，把该第一偏置控制电路并行地耦合于所述电流镜像电路和所述第四电流源之间的该第二偏置控制电路。
3.根据权利要求2所述的干线-至-干线运算放大器，其中，所述第一偏置控制电路包括第一偏置控制晶体管和第二偏置控制晶体管，所述第一偏置控制晶体管的控制电极接收第一偏置控制晶体管偏置电压，所述第二偏置控制晶体管的控制电极接收第一偏置控制晶体管控制电压。
4.根据权利要求3所述的干线-至-干线运算放大器，其中，所述第一偏置控制电路把第一输入端偏置电压提供给所述输出级电路的第一输入端，所述第一输入端偏置电压具有在大约所述第一偏置控制晶体管偏置电压和大约所述第一偏置控制晶体管控制电压之间的一个电压电平。
5.根据权利要求3所述的干线-至-干线运算放大器，其中，所述第二偏置控制电路包括第三偏置控制晶体管和第四偏置控制晶体管，该第三偏置控制晶体管的控制电极接收第二偏置控制晶体管偏置电压，该第四偏置控制晶体管的控制电极接收第二偏置控制晶体管控制电压。
6.根据权利要求5所述的干线-至-干线运算放大器，其中，所述第二偏置控制电路把第二输入端偏置电压提供给所述输出级电路的第二输入端，该第二输入端偏置电压具有在大约所述第二偏置控制晶体管偏置电压和大约所述第二偏置控制晶体管控制电压之间的一个电压电平。
7.根据权利要求1所述的干线-至-干线运算放大器，其中，把所述电流镜像电路耦合在所述正和负电源干线电压之间，并把所述第四电流源耦合在所述负电源干线电压和所述偏置控制电路之间。
8.根据权利要求7所述的干线-至-干线运算放大器，其中，所述电流镜像电路包括以共射-共基放大器方式连接于所述第一差分放大器的第一共栅极放大器，该第一共栅极放大器输出相应于所述第一差分放大器的输入信号的第一放大的信号。
9.根据权利要求8所述的干线-至-干线运算放大器，其中，所述电流加法电路还包括以共射-共基放大器方式连接于所述第二差分放大器的第二共栅极放大器，所述第二共栅极放大器输出相应于所述第二差分放大器的输入信号的第二放大的信号。
10.根据权利要求9所述的干线-至-干线运算放大器，其中，所述输出级电路包括：
第一晶体管，耦合于所述第一共栅极放大器的输出端，用于接收所述第一放大的信号，以输出所述差分放大的信号；以及
第二晶体管，耦合于所述第二共栅极放大器的输出端，用于接收所述第二放大的信号，以输出所述差分放大的信号。
11.根据权利要求10所述的干线-至-干线运算放大器，其中，把所述第一晶体管耦合在所述正电源干线电压和所述输出级电路的输出端之间，把所述第二晶体管耦合在所述负电源干线电压和所述输出级电路的所述输出端之间，所述第一和第二晶体管拥有共源极配置，并且把所述第一和第二晶体管的第一电流电极耦合于所述输出级电路的所述输出端。
12.根据权利要求1所述的干线-至-干线运算放大器，其中，所述干线-至-干线运算放大器为AB类干线-至-干线运算放大器。
13.根据权利要求1所述的干线-至-干线运算放大器，还包括：
配置用来补偿所述输出级电路的输出信号频率特性的频率补偿电路，把所述频率补偿电路耦合在所述差分输入级电路的输出端和所述输出级电路的输出端之间。
14.根据权利要求13所述的干线-至-干线运算放大器，其中，所述频率补偿电路包括第一电容器和第二电容器，把该第一电容器耦合于所述第一差分放大器的输出端和所述输出级电路的所述输出端之间，把该第二电容器耦合于所述第二差分放大器的输出端和所述输出级电路的所述输出端之间。
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