JP2008219655A - レールトゥレール型増幅回路及び半導体装置 - Google Patents
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Abstract
【課題】レールトゥレール増幅回路の消費電力の低下と小面積化の実現。
【解決手段】DACからのアナログ信号を増幅するレールトゥレール型増幅回路100であり、nチャネル型トランジスタ対を備える差動入力Ninと、pチャネル型トランジスタ対を備える差動入力Pinを備え、差動入力Pinと高電圧側の電源Vccとの間に電流源Csp1が設けられ、電流源Csp1と差動入力Pinとの間に、DACへの入力デジタルデータの所定ビット位置のデータに応じて、差動入力Pinへの電流供給を制御するPin用電流制御部Swp1を備える。低電圧側の電源Vssと差動入力Ninとの間に、電流源Csn1が設けられ、電流源Csn1と差動入力Ninとの間に、DACへの入力デジタルデータの所定ビット位置のデータに応じて、差動入力Ninへの電流供給を制御するNin用電流制御部Swn1を備える。
【選択図】図2
【解決手段】DACからのアナログ信号を増幅するレールトゥレール型増幅回路100であり、nチャネル型トランジスタ対を備える差動入力Ninと、pチャネル型トランジスタ対を備える差動入力Pinを備え、差動入力Pinと高電圧側の電源Vccとの間に電流源Csp1が設けられ、電流源Csp1と差動入力Pinとの間に、DACへの入力デジタルデータの所定ビット位置のデータに応じて、差動入力Pinへの電流供給を制御するPin用電流制御部Swp1を備える。低電圧側の電源Vssと差動入力Ninとの間に、電流源Csn1が設けられ、電流源Csn1と差動入力Ninとの間に、DACへの入力デジタルデータの所定ビット位置のデータに応じて、差動入力Ninへの電流供給を制御するNin用電流制御部Swn1を備える。
【選択図】図2
Description
レールトゥレールの増幅回路を備える半導体装置に関する。
図7は、デジタルアナログ変換(DAC)回路200と、従来のレールトゥレール型オペアンプ(増幅回路)300を用いて後段の負荷(例えば液晶表示パネルの各画素)を駆動する方式を概念的に示している。オペアンプ300が、DAC回路200から供給される信号を、高圧側−低圧側の電源電圧範囲で最大限の振幅の信号に増幅して出力することが望まれる場合、出力振幅をほぼ電源電圧範囲で最大とすることの可能なレールトゥレール(Rail to Rail)型増幅回路を採用することが有効である。
レールトゥレール型増幅回路300は、nチャネル型トランジスタ対を備える差動入力Ninと、pチャネル型トランジスタ対を備える差動入力Pinとを備え、入力信号の電圧に応じて、差動入力Pin、差動入力Ninの動作が切り替わり、入力電圧に対し、増幅回路の高圧側電源Vcc、低圧側電源Vssの全域を振幅とする増幅信号を出力する。このようなレールトゥレール型増幅回路は、下記特許文献1等に開示されている。
図8は、従来のレールトゥレール型オペアンプの回路構成の一例を示す。このオペアンプは、差動入力部に、正入力端子IN1、反転入力端子IN2を備え、さらに、nチャネル型トランジスタQn1、Qn2の差動対により構成される差動入力Ninと、pチャネル型トランジスタQp1、Qp2の差動対により構成される差動入力Pinとを備え、差動入力Nin及びPinの何れも、両端子IN1,IN2に対応するトランジスタがそれぞれ接続されている。
差動入力Pinと高圧側電源Vccとの間には、電流源として機能し常時オンのpchトランジスタ(以下電流源トランジスタという)Qp24と、電流ミラー回路CMp1を構成するpchトランジスタQp25、Qp26が設けられている。電流源トランジスタQp24のゲートはバイアス電源Vbp2に接続されており、電流源トランジスタQp24は、そのバイアス電源電圧Vbp2に応じて、電源Vccから一定の電流を差動入力Pinの共通接続端に供給する。
電流ミラー回路CMp1の電流入力側トランジスタQp26は、ソースが電源Vccに接続され、ゲート・ドレインが短絡接続され、このゲートードレインは、nchトランジスタQn23のドレインに接続されている。
nchトランジスタQn23は、ソースが、差動入力Ninの共通接続端及び常時オンの電流源トランジスタQn24のドレインとに接続され、ゲートはバイアス電源Vbn1に接続されている。
差動入力Ninと低圧側電源Vssとの間には、電流源として機能し常時オンのnchトランジスタ(以下電流源トランジスタという)Qn24と、電流ミラー回路CMn1を構成するnchトランジスタQn25、Qn26が設けられている。電流源トランジスタQn24のゲートはバイアス電源Vbn2に接続されており、電流源トランジスタQn24は、そのバイアス電源電圧Vbn2に応じて、一定の電流を差動入力Ninの共通接続端から電源Vssに引き抜く。
また、電源ミラー回路CMn1の電流入力側トランジスタQn26は、ソースが電源Vssに接続され、ゲート・ドレインが短絡接続され、このゲートードレインは、pchトランジスタQp23のソースに接続されている。pchトランジスタQp23は、そのソースが、差動入力Pinの共通接続端と及び電流源トランジスタQp24のドレインとに接続されており、ゲートはバイアス電源Vbn1に接続されている。
このような差動入力部、電流源、電流ミラー回路を備えるレールトゥレール型増幅回路300は、さらに、バッファ部と出力部を備え、バッファ部はトランジスタQp31〜Qp37、Qn31〜Qn37を備え、出力部は高圧側電源Vccと出力端子Outの間に設けられたpチャネル型出力トランジスタQop1、低圧側電源Vssと出力端子Outの間に設けられたnチャネル型出力トランジスタQon1とを備える。バッファ部では、差動入力Pin、Ninに入力される信号に応じた差動信号の電流を調整し、出力端子Outからは、正入力端子IN1と反転入力端子IN2に印加される電圧差に応じた増幅信号が出力される。なお、この増幅回路300において、反転入力端子IN2は出力端子Outと接続され負帰還路が設けられている。
DAC200から正入力端子IN1に供給されるアナログ信号の電圧が、差動入力Pinの共通端電位(VPcom)からトランジスタQp1の閾値電圧(|Vthp|)を引いた電圧(VPcom−|Vthp|)よりも低く、かつ、差動入力Ninの共通端(VNcom)に対し、トランジスタQn1の閾値電圧(|Vthn|)を加えた電圧(VNcom+|Vthn|)よりも低い低い電圧範囲では、差動入力Pinのみが動作する。ここで、概ね、この差動入力Pinのみが動作する電圧範囲においてnchトランジスタQn23がオンするように動作するように設定されており、電流源トランジスタQn24が低圧側電源Vssに向かって引き込む電流量に応じて、トランジスタQn23を介して、電流ミラー回路CMp1のトランジスタQp26に電流が流れ、対応する電流がトランジスタQp25を介して差動入力Pinのトランジスタ対の共通接続端に供給される。
正入力端子IN1に供給されるアナログ信号の電圧が、上記差動入力Pinが動作可能であると共に、差動入力Ninの共通入力端よりもトランジスタQn1の閾値電圧分よりも高い電圧範囲では、差動入力Pin及びNinの両方が動作する。上記差動入力Ninが動作するとその分共通端の電圧が上昇し、バイアス電圧Vbn1よりもトランジスタQn23の閾値電圧Vthn23より高くなると、トランジスタQn23がオフし、電流ミラー回路CMp1は動作しない。また、差動入力Pinが動作中はその共通端の電圧と、バイアス電圧Vbp1との差が、トランジスタQp23の動作閾値電圧よりも小さくなるように設定されているため、pchトランジスタQp23はオフし、電流ミラー回路CMn1も動作しない。
正入力端子IN1に供給されるアナログ信号の電圧が、差動入力Pinの動作可能な電圧(VPcom−|Vthp|)よりも高くなると、差動入力Pinは動作せず、差動入力Ninの動作可能な電圧(VNcom+|Vthn|)より高い場合には、差動入力Ninのみが動作する。この際には、pchトランジスタQp23のソースが接続される差動入力Pinの共通入力端の電位が高く、pchトランジスタQp23はオンして、電流ミラー回路CMn1が動作し、電流源トランジスタQp24が高圧側電源Vccから流す電流量に応じて、トランジスタQp23を介して、電流ミラー回路CMn1のトランジスタQn26に電流が流れ、対応する電流がトランジスタQn25を介して差動入力Ninのトランジスタ対の共通接続端から引き抜かれる。
上述のような増幅回路300は、レールトゥレール動作して、出力電圧をほぼ電源電圧(Vss〜Vcc)いっぱいまで取り出すことができる。しかし、上述のように、差動入力Pinのみが動作する電圧範囲、差動入力Ninのみが動作する電圧範囲において、それぞれ、差動入力PinとNinの両方が動作する電圧範囲の時と、2つの差動入力Pin、Ninが流す電流の総和が等しくするために、電流源トランジスタQp24,Qn24の他に、電流ミラー回路CMp1,CMn1を備えている。この電流ミラー回路CMp1,CMn1は、電流素子であり、集積回路に内蔵するためには基板で大きな面積を必要とする。また、差動入力Pinのみが動作する低圧側の入力電圧範囲では、電源ミラー回路CMp1が流す電流による電力消費を避けられず、差動入力Ninのみが動作する高圧側の入力電圧範囲では、電源ミラー回路CMn1が流す電流による電力消費を避けることができない。
そこで、pチャネル型とnチャネル型の一方のみの差動入力を備えるいわゆる片ch入力型の増幅回路を2つ設け、この2つの増幅回路を入力電圧に応じて選択して用いる方式が考えられる。しかし、このように極性の異なる2つの増幅回路を用いた場合、2つの増幅回路の切り替わりの部分で微分直線性誤差が大きくなる。特に2つの増幅回路の切り替わり部分は、入力されるアナログ信号の電圧振幅の中央付近であり、一般的にそのような範囲のアナログ信号の存在確率は多いといえ、その領域での誤差の拡大は望ましくない。また、2つの増幅回路を必要とするため、素子数が2倍に増えることとなり、増幅回路を備える装置全体の小面積化の上で不利となる。
本発明は、レールトゥレール型増幅回路において低消費電力化を実現する。
本発明は、デジタルアナログ変換回路からのアナログ信号を増幅するためのレールトゥレール型増幅回路であって、nチャネル型トランジスタ対を備える第1差動入力部と、pチャネル型トランジスタ対を備える第2差動入力部と、前記第2差動入力部と高電圧側の第1電源ラインとの間に設けられ、前記第1電源ラインからの電流を前記第2差動入力部に供給する第1電流源と、該第1電流源と前記第2差動入力部との間に設けられ、前記デジタルアナログ変換回路への入力デジタルデータの所定ビット位置のデジタルデータに応じ、前記第2差動入力部への前記第1電流源からの電流供給を制御する第2入力部用電流制御部と、低電圧側の第2電源ラインと前記第1差動入力部との間に設けられ、前記第1差動入力部から前記第2電源ラインに電流を流すための第2電流源と、該第2電流源と前記第1差動入力部との間に設けられ、前記デジタルアナログ変換回路への入力デジタルデータの所定ビット位置のデジタルデータに応じ、前記第1差動入力部から前記第2電流源への電流供給を制御する第1入力部用電流制御部と、を備える。
本発明の他の態様は、上記レールトゥレール型増幅回路において、前記第1入力部用電流制御部と前記第2入力部用電流制御部に対して供給される前記デジタルデータは、前記デジタルアナログ変換回路への入力デジタルデータの最上位ビットデータである。
本発明の他の態様は、上記レールトゥレール型増幅回路において、前記第1入力部用電流制御部と前記第2入力部用電流制御部に対して供給される前記デジタルデータは、前記デジタルアナログ変換回路への入力デジタルデータの最上位ビットデータを含む上位側の複数のビット位置のデータであり、供給される複数のビット位置のデータに応じて前記第1差動入力部と前記第2差動入力部に流す電流比を制御する。
本発明の他の態様では、デジタルアナログ変換回路と、該デジタルアナログ変換回路からのアナログ信号を増幅するためのレールトゥレール型増幅回路を備える半導体装置であり、前記レールトゥレール型増幅回路は、nチャネル型トランジスタ対を備える第1差動入力部と、pチャネル型トランジスタ対を備える第2差動入力部と、前記第2差動入力部と高電圧側の第1電源ラインとの間に設けられ、前記第1電源ラインからの電流を前記第2差動入力部に供給する第1電流源と、該第1電流源と前記第2差動入力部の間に設けられ、前記デジタルアナログ変換回路への入力デジタルデータの所定ビット位置のデジタルデータに応じ、前記第2差動入力部への前記第1電流源からの電流供給を制御する第2入力部用電流制御部と、前記第1差動入力部と低電圧側の第2電源ラインとの間に設けられ、前記第1差動入力部から前記第2電源ラインに電流を流すための第2電流源と、該第2電流源と前記第1差動入力部の間に設けられ、前記デジタルアナログ変換回路への入力デジタルデータの所定ビット位置のデジタルデータに応じ、前記第1差動入力部から前記第2電流源への電流供給を制御する第1入力部用電流制御部と、を備える。また、前記第1入力部用電流制御部と前記第2入力部用電流制御部に対して供給される前記デジタルデータは、前記デジタルアナログ変換回路への入力デジタルデータの最上位ビットデータを含む上位側の複数のビット位置のデータであり、供給される複数のビット位置のデータに応じ、前記第1差動入力部と前記第2差動入力部とに流す電流比を制御し、前記デジタルアナログ変換回路の微分直線性誤差を調整する。
上述のように、本発明では、増幅回路にアナログ信号を供給するデジタルアナログ変換回路への入力デジタル信号の所定ビット(上位側ビット)を用いて、レールトゥレール型増幅回路の第1及び第2差動入力への電流供給路を切り替えることにより、第1及び第2差動入力に流れる電流の総和を一定に維持することができる。
このため、電流ミラー回路が不要であり、このミラー回路による電流消費を削減できる。また、1つの増幅回路内にnチャネル型とpチャネル型の差動入力を設け、これらの差動入力で得られる信号を、共通するバッファ回路、出力部によって、増幅して出力することができるため、最小限の回路素子によって増幅回路を構成することができる。
また、単一の増幅回路によって入力アナログ信号を増幅しているため、増幅処理を第1差動入力と第2差動入力とを切り替えながら実行するが、常に増幅特性を整合させた状態で処理でき、かつ、バッファ回路や出力部は共通である。よって、デジタルアナログ変換回路への入力デジタル信号に対する微分直線性誤差を許容範囲内に維持することができる。
さらに、増幅回路に供給するデジタル信号の所定ビットデータを上位複数ビット分とすることにより、第1及び第2差動入力の切り替わりに上昇しやすい微分直線性誤差を低減することが容易となる。
以下、本発明の実施の形態について図面を用いて説明する。
[実施形態1]
図1は、実施形態1に係るレールトゥレール型増幅回路100と、デジタルアナログ変換回路(DAC)200について概念的に示している。本実施形態において、DAC200は、入力デジタル信号(例えば8ビットデジタル信号)を抵抗ストリングを用いて対応するアナログ信号に変換し、得られたアナログ信号をレールトゥレール型増幅回路100の入力部(後述する第1及び第2差動入力部)に供給する。また、本実施形態では、アナログ信号だけでなく、DAC200への入力デジタル信号の所定上位桁のビット(この例では最上位桁ビット(most significant bit):MSB)を切替信号SELとして増幅回路100に供給する切替信号配線がDAC200の入力部から増幅回路100の入力部に設けられている。
図1は、実施形態1に係るレールトゥレール型増幅回路100と、デジタルアナログ変換回路(DAC)200について概念的に示している。本実施形態において、DAC200は、入力デジタル信号(例えば8ビットデジタル信号)を抵抗ストリングを用いて対応するアナログ信号に変換し、得られたアナログ信号をレールトゥレール型増幅回路100の入力部(後述する第1及び第2差動入力部)に供給する。また、本実施形態では、アナログ信号だけでなく、DAC200への入力デジタル信号の所定上位桁のビット(この例では最上位桁ビット(most significant bit):MSB)を切替信号SELとして増幅回路100に供給する切替信号配線がDAC200の入力部から増幅回路100の入力部に設けられている。
レールトゥレール型増幅回路100の具体的構成は、以下、図2を参照して説明するが、概略すると、nチャネル型トランジスタ対を備える第1差動入力部、pチャネル型トランジスタ対を備える第2差動入力部を有する入力部、各差動入力部に電流を供給する電流源、入力部で得られた検出信号の電流、電圧を調整するバッファ部、調整された検出信号を増幅して出力する出力部と、を備える。さらに、本実施形態では、上記DAC200からの切替信号SELに応じて、2つの差動入力部への供給電流比を切り替える電流制御部を備え、電流ミラー回路を省略してこの電流制御部を設けることで、常時、入力部に供給する電流の総和を一定に維持している。
上記DAC200においてアナログ信号に変換され、レールトゥレール型増幅回路100において増幅されたアナログ増幅信号は、一例として、図1に示すような液晶表示(LCD)パネルなどの表示装置に対し、データ信号などとして供給される。図1においては、DAC200と、増幅回路100とを複数設けている。これは、一例として、増幅回路100の出力を、LCDパネルなど、多数の画素を備えるパネルの各画素の供給するデータ信号として用いる場合には、画素数に応じた多数のデータ信号を限られた期間内に処理してパネルに供給する必要があることから、1つのパネルに対し、デジタルデータ信号をアナログデータ信号に変換するための変換増幅部を複数系列設け、並列処理を行っている。なお、図1に示す複数のDAC200は、デジタル信号をアナログ信号に変換する際に、抵抗ストリングを共用することで、複数のDAC200を備える半導体装置全体としての小面積化を図ると共に、複数のDAC200間で(複数のチャネル間で)、出力するアナログ信号の電圧がばらつくことを防止している。
次に、本実施形態1に係るレールトゥレール型増幅回路のより具体的な回路構成について図2を参照して説明する。なお、既に説明した構成と共通する部分には同一符号を付して説明を簡略化する。
差動入力部は、正入力端子IN1、反転入力端子IN2と、を備え、両端子IN1,IN2には、nチャネル型トランジスタQn1、Qn2の差動対により構成される差動入力Nin(第1差動入力)と、pチャネル型トランジスタQp1、Qp2の差動対により構成される差動入力Pin(第2差動入力)とが接続されている。
差動入力Pinの共通端(トランジスタQp1、Qp2のソース)と、高圧側電源Vccとの間には、電流源Csp1と、Pin用電流制御部Swp1とが設けられている。電流源Csp1は、ゲートがバイアス電源Vbp2に接続され、ソースが電源Vccに接続されたpチャネル型トランジスタによって構成され、図2の例では2つのトランジスタQp4,Qp6が並列して設けられており、この2つのトランジスタQp4,Qp6は常時オンしていて、電源Vccからの電流をPin用電流制御部Swp1に供給している。
Pin用電流制御部Swp1は、2つのpチャネル型トランジスタQp3、Qp5によって構成されており、そのゲートにはそれぞれ後述するロジック回路L10からの切替信号が供給され、切替信号のレベル(ここではLレベル)に応じてオンし、電流源Csp1の対応する電流源トランジスタQp4,Qp6からの電流を差動入力Pinの共通端に供給する。
差動入力Ninの共通端(トランジスタQn1、Qn2のソース)と、低圧側電源Vssとの間には、電流源Csn1と、Nin用電流制御部Swn1とが設けられている。電流源Csn1は、ゲートがバイアス電源Vbn2に接続され、ソースが電源Vssに接続されたnチャネル型トランジスタによって構成され、図2の例では2つのトランジスタQn4,Qn6が並列して設けられており、この2つのトランジスタQn4,Qn6は常時オンしていて、Nin用電流制御部Swn1側から電源Vssに向けて電流を引き抜く。
Nin用電流制御部Swn1は、2つのnチャネル型トランジスタQn3、Qn5によって構成されており、そのゲートにはPin用電流制御部Swp1と同様ロジック回路L10からの切替信号が供給されている。このNin用電流制御部Swn1の各トランジスタQn3、Qn5は、切替信号のレベル(ここではHレベル)に応じてオンし、差動入力Ninの共通端から電流源Csn1に向けて電流を流す。
DACから供給される切替信号は、この例では、上記のように最上位桁ビットであり、この切替信号は切替端子SEL1からロジック回路L10に供給される。ロジック回路L10は、この例では、2段のインバータL1,L2であり、このロジック回路L10は供給されるMSBデータを電流制御部Swp1、Swn1の各トランジスタQp3,Qp5、Qn3,Qn5を動作させるのに必要な電流量の切替信号に調整し、各トランジスタQp3,Qp5、Qn3,Qn5のゲートに供給する。
以下、上記増幅回路100の動作について、DAC200への入力デジタル信号のビット数nが8であり、DAC200がこれを対応する0レベル〜255レベルのアナログ信号に変換し、このアナログ信号が増幅回路100の正入力端子IN1に供給され場合を例に簡単に説明する。
アナログ信号が255レベルに相当する電圧信号である場合、増幅回路100のロジック回路L10には、MSBデータとしてHレベルの切替信号が供給される(128レベル以上の場合Hレベルの切替信号が供給される)。このため、pチャネルトランジスタより構成されるPin用電流制御部Swp1の各トランジスタはオン動作せず、一方、nチャネルトランジスタより構成されるNin用電流制御部Swn1の各トランジスタQn3,Qn5がオンする。また、増幅回路100の正入力端子IN1に供給されるアナログ信号が255レベルに相当する電圧信号であるから、差動入力Pinは動作せず、差動入力Ninが動作する。
Nin用電流制御部Swn1を介して差動入力Ninの共通端子から電流源Csn1に流れる電流の総和は一定であり、差動入力NinのトランジスタQn1は、正入力端子IN1に印加されるアナログ信号の電圧と、トランジスタQn2への反転入力端子IN2に印加される電圧(出力電圧)との差に応じた電流を流す。この例では、電流源Csn1の流す総電流を1とすると、トランジスタQn1に流れる電流が「1」、トランジスタQn2に流れる電流は「0」となる。
差動入力NinのトランジスタQn1のドレインは、バッファ部のノードT1に接続され、このノードT1は、電流調整用のpチャネルトランジスタQp35と、電圧調整用のpチャネル用トランジスタQp37に接続され、また出力部のpチャネル型出力トランジスタQop1のゲートに接続されている。なお、トランジスタQp35はそのゲートがバイアス電源Vbp2に接続され、バイアス電源電圧Vbp2に応じた電流をノードT1に対して供給する。また、トランジスタQp37は、そのゲート及びドレインが上記ノードT1に接続されており、そのソースが、バイアス電源Vbp2に応じた電流を流すトランジスタQp36を介して電源Vccに接続されている。
差動入力NinのトランジスタQn2のドレインは、バッファ部のノードT2に対し、電源Vccとの間に設けられた電流ミラー回路を構成するpチャネルトランジスタQp31,Qp32と、このトランジスタQp31、Qp32とカスコード(cascode)接続されたpチャネル型トランジスタQp33、Qp34とを介して接続されている。このトランジスタQp33、Qp34は、ゲートがバイアス電源Vbp1に共通接続され、上記トランジスタQp31及びQp32のゲートがトランジスタQp33のソースに接続されており、増幅回路100内の出力経路に出力抵抗を設けて増幅回路のゲインを向上させている。
また、ノードT2は、電流調整用のnチャネルトランジスタQn35と、電圧調整用のnチャネル用トランジスタQn37に接続され、また出力部のnチャネル型出力トランジスタQon2のゲートに接続されている。なお、トランジスタQn35はそのゲートがバイアス電源Vbn2に接続され、バイアス電源電圧Vbn2に応じた電流をノードT2から引き抜く。また、トランジスタQn37は、そのゲート及びドレインが、上記ノードT2に接続されており、そのドレインが、バイアス電源Vbn2に応じた電流を流すトランジスタQn36を介して電源Vssに接続されている。
上述のように、差動入力NinのトランジスタQn1に流れる電流が「1」、トランジスタQn2に流れる電流が「0」の場合、ノードT1とノードT2における電流比も1:0が維持され、T1及びT2の電位はこの電流に応じて決まる。したがって、出力部のpチャネルトランジスタQop1からは、最大電圧(ここではVccに等しい)の信号が出力される。
アナログ信号が0レベルの電圧信号である場合、増幅回路100のロジック回路L10には、Lレベルの切替信号が供給され(0〜127レベル以下の場合Lレベルの切替信号が供給される)、Nin用電流制御部Swn1の各トランジスタは動作せず、pチャネルトランジスタより構成されるPin用電流制御部Swp1の各トランジスタQp3,Qp5がオンする。また、増幅回路100の正入力端子IN1に供給されるアナログ信号が0レベルに相当する電圧信号であるから、差動入力Pinが動作し、差動入力Ninは動作しない。
ここで、差動入力PinのトランジスタQp1のドレインは上述のノードT2に直接接続されており、一方のトランジスタQp2のドレインは、ノードT1に対し、電源Vssとの間に設けられた電流ミラー回路を構成するnチャネルトランジスタQn31,Qn32と、このトランジスタQn31、Qn32とカスコード接続されたnチャネル型トランジスタQn33、Qn34とを介して接続されている。このトランジスタQn33、Qn34は、ゲートがバイアス電源Vbn1に共通接続され、上記トランジスタQn31及びQn32のゲートが、トランジスタQp33のソースに接続されており、上記pチャネル側のカスコード接続回路と共に、増幅回路100内の出力経路に出力抵抗を設けて増幅回路のゲインを向上させている。
切替信号SEL1がLレベルの場合には、差動入力Nin側は動作しないので、ノードT1の電位は、上記差動入力PinのトランジスタQp2の出力によって決まり、またノードT2の電位は、同様に差動入力PinのトランジスタQp1の出力によって決まる。この例では、ノードT1の電位「0」に対しノードT2の電位は「1」となり、出力部のnチャネルトランジスタQon1からは、最小電圧(ここではVssに等しい)の信号が出力される。
以上のように図2に示す回路構成では、DACへの入力デジタル信号のMSBデータが切替信号SELとして供給されるので、例えば8ビットデジタルデータ(0レベル〜255レベル)の場合には、増幅回路100に供給されるアナログ信号が0〜127レベルの場合にはPin用電流制御部Swp1が動作して差動入力Pinに電流が供給され、128レベル〜255レベルの場合にはNin用電流制御部Swn1が動作して差動入力Ninに電流が供給される(電流が引き抜かれる)。
[実施形態2]
図3は、実施形態2に係るレールトゥレール型増幅回路110の回路構成例を示す。図2に示す回路構成と相違する点は、図1のDAC200から、MSBだけでなく上位複数ビット(この例では、上位4ビット)データを切替信号SEL1〜SEL4として供給し、Pin用電流制御部Swp2、Nin用電流制御部Swn2を制御することである。
図3は、実施形態2に係るレールトゥレール型増幅回路110の回路構成例を示す。図2に示す回路構成と相違する点は、図1のDAC200から、MSBだけでなく上位複数ビット(この例では、上位4ビット)データを切替信号SEL1〜SEL4として供給し、Pin用電流制御部Swp2、Nin用電流制御部Swn2を制御することである。
上位複数ビットを処理するロジック部L12は、MSBデータを反転増幅する2段のインバータL1,L2と、MSBから2桁目〜4桁目のビットデータに相当する切替信号SEL2〜SEL4のノア(NOR)論理を求めるNORゲートL3と、NOR論理結果とインバータL1の出力のNOR論理を求めるNORゲートL4とを備える。
インバータL2からのMSBデータに応じたレベルの切替信号は、Pin用電流制御部Swp2に設けられている2つのpチャネルトランジスタQp3,Qp5の一方(ここではQp3)と、Nin用電流制御部Swn2に設けられている2つのnチャネルトランジスタQn3,Qn5の一方(ここではQn5)のゲートに供給されて対応するトランジスタの動作を制御する。
また、NORゲートL4の出力は、Pin用電流制御部Swp2に設けられている2つのpチャネルトランジスタQp3,Qp5の他方(ここではQp5)と、Nin用電流制御部Swn2に設けられている2つのnチャネルトランジスタQn3,Qn5の他方(ここではQn3)のゲートに供給されて対応するトランジスタの動作を制御する。
NORゲートL3からは、MSBから2桁目〜4桁目のビットデータのいずれもがLレベルであるときはHレベルが出力され、1つでもHレベルがある場合にはLレベルが出力される。そして、NORゲートL4からは、MSBがLレベルの場合には、Lレベルが出力されるため、ロジック回路L12の出力は、(L,L)となる。MSBがHレベルの時は、残りのビット全てがLレベル時、ロジック回路L12の出力が、(H,L)となり、他のビットのいずれか1つでもHレベルがあると、ロジック回路L12の出力は、(H,H)となる。したがって、差動入力Pinと、差動入力Ninへの電流供給比は、
(i)MSBがLレベル、他のビットがL又はHの時(L12出力=L,L)、
Pin:Nin=2:0
(ii)MSBがHレベル、他のビットがLの時(L12出力=H,L)、
Pin:Nin=1:1
(iii)MSBがHレベル、他のビットに1つでもHがある時(L12出力=H,H)、
Pin:Nin=0:2
となる。
(i)MSBがLレベル、他のビットがL又はHの時(L12出力=L,L)、
Pin:Nin=2:0
(ii)MSBがHレベル、他のビットがLの時(L12出力=H,L)、
Pin:Nin=1:1
(iii)MSBがHレベル、他のビットに1つでもHがある時(L12出力=H,H)、
Pin:Nin=0:2
となる。
アナログ信号のレベルで考えると、n=8ビットの場合を例にすると、0レベル〜127レベルの場合には、差動入力Pinにのみ電流が供給され、差動入力Pinが動作して対応する0〜127レベルの信号が出力トランジスタQon2側から増幅されて出力される。128レベルの場合には、Pin用電流制御部Swp2、Nin用電流制御部Swn2の両方が1:1で電流を流し、また差動入力Pin及び差動入力Ninの両方が動作し、対応して出力トランジスタQop2,Qon2がバランスをとりながら動作し、電源VccとVssの中間の電圧を持つ信号が出力される。144レベル〜255レベルの場合には、差動入力Ninにのみ電流が供給され、かつ、差動入力Ninが動作し、対応する144〜255レベルの信号が出力トランジスタQop1側から増幅されて出力される。
このように実施形態2では、nビットのデジタル信号に対応したアナログ信号に対し、3段階で、差動入力Pin及び差動入力Ninに流す対する電流比切替が実行される。
ここで、図4及び図5を用いて、上記実施形態1及び2の増幅回路を用いた場合、従来の増幅回路を用いた場合のそれぞれについて、消費電力と、オフセット電圧(微分直線性誤差に対応)の違いについて説明する。
図4は、本実施形態1,2の増幅回路(図2,図3)と従来方式の増幅回路(図8)の入力電圧(IN1)に対する消費電流(A)の違いを示している。図中、実線が実施形態1の増幅回路、二点鎖線が実施形態2、点線が従来の増幅回路の特性である。従来のように電流ミラー回路CMp1、CMn1を用いた増幅回路では、上述したように差動入力Pinのみを動作させる際の電流ミラー回路CMp1での消費電流、差動入力Ninのみを動作させる際の電流ミラー回路CMn1での消費電流がそれぞれ存在する。しかし、本実施形態1,2のいずれの増幅回路100、110でも、電流ミラー回路を省略することが可能となっているためこの電流ミラー回路での消費電流がなく、入力電圧によらず消費電流は一定であり、実施形態1及び2のいずれも、図4の例では従来方式に対して約83%の電力消費でよく、低消費電力化が達成されている。回路特性によりこの数値は変動するが、電流ミラー回路を用いた従来方式の回路と比較して本実施形態1,2のようにDACへの入力デジタル信号の所定ビットを利用して差動入力Nin,Pinへの電流供給比を切り替える方式では、約80%〜85%程度の電力消費量とでき、低消費電力化が実現できる。また、図4には表されていないが、従来方式と比較して電流ミラー回路を省略できることにより、本実施形態に係る増幅回路の面積は90%程度にすることが可能となっている(後述する実施形態3の増幅回路でも同様の小面積化が実現できる)。
図5は、本実施形態1,2に係る増幅回路(図2,図3)と、従来方式の増幅回路(図8)の入力電圧に対するオフセット電圧変化(任意単位)の違いを示している(なお、図5は、回路のプロセスばらつきを含まない状態における結果の一例である)。なお、図4と同様に、図中、実線が実施形態1の増幅回路、二点鎖線が実施形態2、点線が従来の増幅回路の特性である。なお、図5では、説明のためグラフ中、丸で囲った領域を一部拡大して示している。
従来方式の増幅回路では、DACからのアナログ信号の電圧値(入力電圧)によってnチャネル型差動入力が動作するか、pチャネル型差動入力部が動作するか、その両方の差動入力部が動作するかが切り替わるため、オフセット電圧はそれぞれの切り替わり領域において曲線的な変化ではあるが、切り替わり領域で比較的大きなオフセット電圧が生じている。
これに対し、実施形態1の増幅回路100は、MSBデータによって差動入力の動作切替と電流供給比を切り替えるため、n−1桁目のビット位置に相当する入力電圧において切り替わりに伴う一時的なオフセット電圧の上昇が見られる。しかし、一旦切り替わるとその後のオフセット電圧の変化は直線的であり、かつ従来方式と比較し入力電圧全域についての変化量は小さくなっていることが理解できる。
実施形態2の増幅回路110は、上位4ビットデータを用い、MSBデータと、それ以外の上位ビットのレベルに応じて2回、3段階に差動入力Nin、Pinの動作及びこの差動入力への電流供給比の切替を行っている。このため、図5に示されるように、各切替領域における変化量は実施形態1における変化量と比較しても低減されている。したがって、デジタル信号のMSBの変化点での直線性を向上させたい場合には、差動入力における動作切り替えを、MSBだけでなく、複数のビットを用いて実行することで、切り替え時の変動量を小さくすることができることが理解できる。例えば実施形態2の増幅回路110のオフセット電圧の変化量は、実施形態1の増幅回路100の変化量の1/2とすることが可能となっている。
また、このオフセット電圧の変化量は、例えば以下に説明する実施形態3のように切替幅をさらに小さくすることで、より小さくすることができ、入力アナログ信号に対する微分直線性誤差を改善することが可能である。
[実施形態3]
図6は、実施形態3に係るレールトゥレール型増幅回路120の回路構成を示している。実施形態2に係る増幅回路110(図3)との相違点は、上位桁の複数ビットデータの各レベルをロジック回路L14で判定し、各レベルに応じて3回、4段階に差動入力の動作切替を制御することである。ロジック回路L14は、MSBデータを増幅する2つのインバータL1,L2と、2つのナンド(NAND)ゲートL5,L6、NORゲートL7,L8を備える。NANDゲートL5は、デジタル信号の2ビット目、3ビット目の切替信号SEL2,SEL3のナンド(NAND)論理を求め、NORゲートL7は、2ビット目、3ビット目の切替信号SEL2,SEL3のNOR論理を求める。NANDゲートL6は、NANDゲートL5の出力とインバータL1の出力とのNAND論理を求め、NORゲートL8は、NORゲートL7の出力と、インバータLの出力とのNOR論理を求める。
図6は、実施形態3に係るレールトゥレール型増幅回路120の回路構成を示している。実施形態2に係る増幅回路110(図3)との相違点は、上位桁の複数ビットデータの各レベルをロジック回路L14で判定し、各レベルに応じて3回、4段階に差動入力の動作切替を制御することである。ロジック回路L14は、MSBデータを増幅する2つのインバータL1,L2と、2つのナンド(NAND)ゲートL5,L6、NORゲートL7,L8を備える。NANDゲートL5は、デジタル信号の2ビット目、3ビット目の切替信号SEL2,SEL3のナンド(NAND)論理を求め、NORゲートL7は、2ビット目、3ビット目の切替信号SEL2,SEL3のNOR論理を求める。NANDゲートL6は、NANDゲートL5の出力とインバータL1の出力とのNAND論理を求め、NORゲートL8は、NORゲートL7の出力と、インバータLの出力とのNOR論理を求める。
また、Pin用電流制御部Swp3は、MSBに応じた切替信号SEL1がゲートに供給されるpチャネル型トランジスタQp3,Qp5と、NANDゲートL6の出力がゲートに出力されるpチャネル型トランジスタQp7、NORゲートL8の出力がゲートに出力されるpチャネル型トランジスタQp9を備える。また、電源Vccとの間に設けられている電流源Csp3の各電流源トランジスタQp4、Qp6、Qp8,Qp10が、それぞれ上記トランジスタQp3,Qp5,Qp7,Qp9に接続されている。
Nin用電流制御部Swn3は、MSBに応じた切替信号SEL1がゲートに供給されるnチャネル型トランジスタQn3,Qnp5と、NANDゲートL6の出力がゲートに出力されるpチャネル型トランジスタQn9、NORゲートL8の出力がゲートに出力されるpチャネル型トランジスタQn7を備える。また、電源Vssとの間に設けられている電流源Csn3の各電流源トランジスタQn4、Qn6、Qn8,Qp10が、それぞれ上記トランジスタQn3,Qn5,Qn7,Qn9に接続されている。
このような回路構成の電流供給比切替動作の一例を説明すると以下のようになる。MSB、2桁目、3桁目のビットデータ(SEL1,2,3)のいずれもがLレベルであるときは、インバータL2出力、NANDゲートL6出力、NORゲート出力L8が、全てLレベルとなる。MSBがLレベル、残りのビットがHレベルの時は、インバータL2出力、NANDゲートL6出力、NORゲート出力L8は、(L,H,L)となる。
MSBがHレベルで、残りがLレベルの時は、インバータL2出力、NANDゲートL6出力、NORゲート出力L8は、(H,H,L)となる。また、SEL1,2,3のいずれもがHレベルであるときは、インバータL2出力、NANDゲートL6出力、NORゲート出力L8が、全てHレベルとなる。したがって、差動入力Pinと、差動入力Ninへの電流供給比をまとめると、
(i)MSBがLレベル、他のビットもLの時、
Pin:Nin=4:0
(ii)MSBがLレベル、他のビットがHの時、
Pin:Nin=3:1
(iii)MSBがHレベル、他のビットがLの時、
Pin:Nin=1:3
(iv)MSBがHLレベル、他のビットがHの時、
Pin:Nin=0:4
となる。
(i)MSBがLレベル、他のビットもLの時、
Pin:Nin=4:0
(ii)MSBがLレベル、他のビットがHの時、
Pin:Nin=3:1
(iii)MSBがHレベル、他のビットがLの時、
Pin:Nin=1:3
(iv)MSBがHLレベル、他のビットがHの時、
Pin:Nin=0:4
となる。
上記電流供給比の例において(i)の場合には、差動入力Pinのみが動作し、(iv)の場合には差動入力Ninのみが動作する。したがって、その際のノードT1、T2は、差動入力Pinのみが動作する場合には、pチャネル型トランジスタQp1のドレイン出力(ノードT2)、差動入力Ninのみが動作する場合には、nチャネル型トランジスタQn1のドレイン出力(T1)の電位に応じて出力信号のレベルが決まる。
(ii)及び(iii)の場合には、差動入力PinとNinの両方が動作し、電流ミラー回路Qp31、Qp32によってノードT2において差動入力PinのトランジスタQp1の出力信号と、そのときの差動入力NinのトランジスタQn2の出力信号とが、切替信号によって制御された電流比で加算される。そして、ノードT1,T2に得られた出力信号に応じて出力トランジスタQop1、Qon2がそれぞれ動作し、供給されるアナログ信号に応じた増幅信号が出力端子Outに得られる。
以上のように、実施形態3の増幅回路120では、上位3ビットを用いて入力電圧に対する電流供給比の切替を4段階に制御しており、実施形態2の回路110よりもさらに細かい調整をしており、例えばDACが10ビットデジタルデータを変換するような場合にも、電流供給比の切替領域における微分直線性誤差の増大を抑制し、十分な変換精度を維持することができる。また、ロジック回路L14の構成を変更することにより、上位3ビットを用いて、さらにPin:Nin=2:2の電流供給比を実行することもでき、この場合には、切替は5段階となり、さらに微分直線性誤差を低減を図ることが可能となる。
また、一例として図1に示すように本実施形態1〜3によるDAC及び増幅回路の出力信号が表示パネルの各画素に供給する表示データであるような場合、直線的なデジタルアナログ変換の他に、パネルの表示特性などに応じたγ補正が施される場合がある。そこで、γ補正用のデジタルデータをさらに本実施形態(特に、実施形態2及び3)の増幅回路に供給し、例えばアナログ信号の低電圧側における切替範囲を高電圧側の切替範囲よりも狭め、低電圧側におけるアナログ信号の変換・増幅精度を高めても良い。
なお、以上の各実施形態1〜3において、バイアス電源電圧Vbp1,Vbp2、Vbn1,Vbn2は、それぞれ増幅回路の回路素子の閾値、電流特性や、増幅率などに応じて最適な電圧に設定する。一例として、電源Vccを5V、電源Vssを0V(接地)とした場合に、Vbp1,Vbp2,Vbn1,Vbn2は、それぞれ、4.5V,3.5V,1.5V,1.0Vに設定することができる。
100,110,120 レールトゥレール増幅回路、200 DAC(デジタルアナログ変換回路)、Csp1,Csp2,Csp3 第1電流源、Csn1,Csn2,Csn3 第2電流源、Swp1,Swp2,Swp3 Pin用電流制御部、L10,L12,L14 ロジック回路。
Claims (4)
- デジタルアナログ変換回路からのアナログ信号を増幅するためのレールトゥレール型増幅回路であって、
nチャネル型トランジスタ対を備える第1差動入力部と、
pチャネル型トランジスタ対を備える第2差動入力部と、
前記第2差動入力部と高電圧側の第1電源ラインとの間に設けられ、前記第1電源ラインからの電流を前記第2差動入力部に供給する第1電流源と、
該第1電流源と前記第2差動入力部との間に設けられ、前記デジタルアナログ変換回路への入力デジタルデータの所定ビット位置のデジタルデータに応じ、前記第2差動入力部への前記第1電流源からの電流供給を制御する第2入力部用電流制御部と、
低電圧側の第2電源ラインと前記第1差動入力部との間に設けられ、前記第1差動入力部から前記第2電源ラインに電流を流すための第2電流源と、
該第2電流源と前記第1差動入力部との間に設けられ、前記デジタルアナログ変換回路への入力デジタルデータの所定ビット位置のデジタルデータに応じ、前記第1差動入力部から前記第2電流源への電流供給を制御する第1入力部用電流制御部と、
を備えることを特徴とするレールトゥレール型増幅回路。 - 請求項1に記載のレールトゥレール型増幅回路において、
前記第1入力部用電流制御部と前記第2入力部用電流制御部に対して供給される前記デジタルデータは、前記デジタルアナログ変換回路への入力デジタルデータの最上位ビットデータであることを特徴とするレールトゥレール型増幅回路。 - 請求項1に記載のレールトゥレール型増幅回路において、
前記第1入力部用電流制御部と前記第2入力部用電流制御部に対して供給される前記デジタルデータは、前記デジタルアナログ変換回路への入力デジタルデータの最上位ビットデータを含む上位側の複数のビット位置のデータであり、供給される複数のビット位置のデータに応じて前記第1差動入力部と前記第2差動入力部とに流す電流比を制御することを特徴とするレールトゥレール型増幅回路。 - デジタルアナログ変換回路と、該デジタルアナログ変換回路からのアナログ信号を増幅するためのレールトゥレール型増幅回路を備える半導体装置であり、
前記レールトゥレール型増幅回路は、
nチャネル型トランジスタ対を備える第1差動入力部と、
pチャネル型トランジスタ対を備える第2差動入力部と、
前記第2差動入力部と高電圧側の第1電源ラインとの間に設けられ、前記第1電源ラインからの電流を前記第2差動入力部に供給する第1電流源と、
該第1電流源と前記第2差動入力部の間に設けられ、前記デジタルアナログ変換回路への入力デジタルデータの所定ビット位置のデジタルデータに応じ、前記第2差動入力部への前記第1電流源からの電流供給を制御する第2入力部用電流制御部と、
前記第1差動入力部と低電圧側の第2電源ラインとの間に設けられ、前記第1差動入力部から前記第2電源ラインに電流を流すための第2電流源と、
該第2電流源と前記第1差動入力部の間に設けられ、前記デジタルアナログ変換回路への入力デジタルデータの所定ビット位置のデジタルデータに応じ、前記第1差動入力部から前記第2電流源への電流供給を制御する第1入力部用電流制御部と、
を備え、
前記第1入力部用電流制御部と前記第2入力部用電流制御部に対して供給される前記デジタルデータは、前記デジタルアナログ変換回路への入力デジタルデータの最上位ビットデータを含む上位側の複数のビット位置のデータであり、
供給される複数のビット位置のデータに応じ、前記第1差動入力部と前記第2差動入力部とに流す電流比を制御し、前記デジタルアナログ変換回路の微分直線性誤差を調整することを特徴とする半導体装置。
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