JP6227143B2 - オペアンプ回路 - Google Patents

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Description

本発明は、オペアンプ回路に関し、特に複数の差動対を有するオペアンプ回路の技術に関する。
従来では、アナログ電圧を精度よく増幅するため、オペアンプを用いた増幅回路が用いられる。しかし、近年のＣＭＯＳプロセスの微細化に伴う電源電圧の低化により、電圧振幅が縮小し、Ｓ／Ｎ（Ｓｉｇｎａｌ−ｔｏ−Ｎｏｉｓｅ ｒａｔｉｏ）が悪化するという課題が顕在化してきた。
その対策として、信号の差動化により信号振幅を最大で電源電圧の２倍の信号振幅を得ることでＳ／Ｎ改善を行う、いわゆる完全差動型増幅回路が用いられるようになった。また、光、加速度、音など、自然界の情報をアナログ信号として回路に取込むセンサ素子の出力インピーダンスは一般的に高い（数ＭΩ以上）。このため、このようなセンサ素子に接続するためには、数ＧΩ以上の高い入力インピーダンスが得られる非反転型の増幅回路を接続する必要がある。
図１５は、従来のシングルエンド型オペアンプの回路であるが、非反転型増幅回路としては、図１５のシングルエンド型オペアンプを２個用いて構成される図１４の計装アンプ（インスツルメンテーション・アンプ、非特許文献１）構成や、図１０、図１１にオペアンプの記号として示す構成（非特許文献２）が挙げられる。
ここで、従来の差動増幅回路（例えば図１４）の動作を、簡潔に述べる。以下では、式（１）〜（２２）については、例えば図１４に該当する式（１）〜（４）の場合、反転入力端子と反転入力端子の電位とはＶＩＮＰとして同じ表記としているが、区別は明らかであるので特に説明はしない。以下、差動入力電圧を、
ＶＩＮ＝ＶＩＮＰ−ＶＩＮＭ （１）
ＶＩＮに対する差動出力電圧を、
ＶＯＵＴ＝Ｇ・ＶＩＮ＝ＶＯＵＴＰ−ＶＯＵＴＭ （２）
とする。
ここで、Ｇは増幅回路の電圧利得である。尚、簡略化のため、オペアンプの利得は無限大とする。
まず、計装アンプについて説明する。計装アンプは、図１４のように、図１５に示すシングルエンド型オペアンプを２個と、抵抗Ｒ１００、Ｒ２００、Ｒ２０１によって構成される抵抗ネットワークとからなる。
Ｒ２００＝Ｒ２０１ （３）
とすると、その利得Ｇは、
Ｇ＝（Ｒ１００＋２・Ｒ２００）／Ｒ１００ （４）
となり、式（２）により差動出力電圧が得られる。
また、２重差動対型オペアンプを用いた構成も同様の動作を示す。
図１０、図１１は、２重差動対型オペアンプの記号を示す。
図１０に対しては、
Ｇ＝１ （５）
また、図１１に対しては、
Ｒ１００＝Ｒ１０１ （６）
Ｒ２００＝Ｒ２０１ （７）
とすると、
Ｇ＝（Ｒ１００＋Ｒ２００）／Ｒ１００ （８）
となる。
図１０に示す計装アンプの構成によると、オペアンプの入力端子が仮想接地され、一定電圧になる反転型増幅回路と異なり、非反転型増幅回路ではオペアンプの入力端子には信号が入力され、一定電圧とならない。特に、センサ素子に接続される場合、その信号振幅は広範に渡る可能性があるという課題を有している。信号振幅が広範に渡る場合、後述のように、差動対がオフになる可能性がある。
本課題に対し、図１３の２重差動型オペアンプの回路では、２つのＮＭＯＳ型差動対Ｄ１０、Ｄ２０に対し、それぞれＰＭＯＳ型差動対Ｄ３０、Ｄ４０を並列に接続する。この構成により、グランド電位から電源電位の範囲における広範な入力電圧に対しても、ＮＭＯＳ型差動対、ＰＭＯＳ型差動対のうち少なくとも一方が動作する。よって、この構成（ｒａｉｌ−ｔｏ−ｒａｉｌ）によれば、グランド電位から電源電位の全範囲において、差動増幅動作が可能なる。
図１５のシングルエンド型オペアンプにおいても同様に、ＮＭＯＳ型差動対Ｄ１０に対し、ＰＭＯＳ型差動対Ｄ３０が並列に接続する。この構成もｒａｉｌ−ｔｏ−ｒａｉｌ構成であり、グランド電位から電源電位の全範囲において、差動信号の増幅動作が可能である。
一方、このように、ＮＭＯＳ型の差動対とＰＭＯＳ型の差動対とが並列に接続された構成では、ＮＭＯＳ型の差動対の相互コンダクタンスをｇｍｎ、ＰＭＯＳ型差動対の相互コンダクタンスをｇｍｐとすると、両者を合算した差動対の実質的な相互コンダクタンスｇｍｄｉｆｆは、
ｇｍｄｉｆｆ＝ｇｍｎ＋ｇｍｐ （９）
となる。
しかし、たとえばグランド電位付近の電圧が入力された場合、ＮＭＯＳ型差動対がＯＦＦし、動作できなくなることでｇｍｎ≒０となり、
ｇｍｄｉｆｆ≒ｇｍｐ （１０）
に減少してしまう。
他方、同様の考察により、電源電位付近の電圧が入力された場合、ＰＭＯＳ型差動対がＯＦＦし、動作できなくなることでｇｍｐ≒０となり、
ｇｍｄｉｆｆ≒ｇｍｎ （１１）
となる。
このように、オペアンプの差動対の相互コンダクタンスは、入力電圧により大きく変動してしまう。また、いずれかの差動対がＯＦＦすることで、能動負荷ＡＬ１０１（図１５）、ＡＬ１００（図１３）に流れる電流も変化してしまい、オペアンプのスルーレート劣化や帯域幅劣化が起こってしまう。
特許文献１では、入力電圧による差動対の動作状態の変動が回路特性へ与える影響を抑えるため、シングルエンドオペアンプについて、差動対がＯＦＦした場合の電流経路を確保するためのトランジスタを並列に接続する。このトランジスタによって、差動対がＯＦＦするような入力電圧に対しても、能動負荷に流れる電流が変化しない構成が提案されている。
また、特許文献２では、予備の電流を流したトランジスタが差動対に並列に接続され、ＮＭＯＳ型の差動対、ＰＭＯＳ型の差動対のうち一方がＯＦＦした場合、ＯＮしている差動対の電流を増加させて、差動対全体の相互コンダクタンスの変動が抑制される構成が提案されている。
特開２００９−３３２３０号公報 米国特許第５７３４２９７号明細書
特許文献１の構成によると、入力電圧の変動時に能動負荷に流れる電流は一定に保てるが、差動対がＯＦＦすることで生じた相互コンダクタンスの減少分は補うことができない。
また、特許文献２の構成によると、いずれかの差動対がＯＦＦするような状態において、相互コンダクタンスの変動を抑制することはできるが、すべての差動対がＯＮしている場合に、予備のトランジスタに流している電流だけ消費電流が増加するという課題を有していた。
本発明は、入力電圧変動時の相互コンダクタンスの変動抑制、能動負荷に流れる電流の変化の抑制、消費電流の増加の抑制を、簡単な構成で実現することを目的とする。
本発明のオペアンプ回路は、
Ｎチャネル型とＰチャネル型とのうちチャネル型を同じくする２つの電界効果トランジスタからなる第１の差動対と、前記第１の差動対と異なるチャネル型の２つの電界効果トランジスタからなり、前記第１の差動対に並列に接続される第２の差動対とを含む第１の並列部と、
前記第１の差動対と同一のチャネル型の２つの電界効果トランジスタからなる第３の差動対と、前記第２の差動対と同一のチャネル型の２つの電界効果トランジスタからなり、前記第３の差動対に並列に接続される第４の差動対とを含む第２の並列部と、
前記第１の差動対と前記第３の差動対とにバイアス電流を供給する一つの第１の電流源と、
前記第２の差動対と前記第４の差動対とにバイアス電流を供給する一つの第２の電流源と
を備えたことを特徴とする。
本発明によれば、回路の消費電力の増加及び回路規模の増加を伴わずに、能動負荷に流れる電流を一定に保つとともに、相互コンダクタンスの変動の抑制を図ることができる。
実施の形態１の図で、オペアンプ回路１０００の回路の概略図。 実施の形態１の図で、オペアンプ回路１０００の具体例を示す回路図。 実施の形態１の図で、オペアンプ回路１０００を図１０の差動増幅回路に適用する場合の回路図。 実施の形態２の図で、差動増幅回路２００１の回路の概略図。 実施の形態２の図で、差動増幅回路２００１の具体例を示す回路図。 実施の形態３の図で、差動増幅回路３００１の回路の概略図。 実施の形態３の図で、差動増幅回路３００１の具体例を示す回路図。 実施の形態４の図で、差動増幅回路４００１の回路の概略図。 実施の形態４の図で、差動増幅回路４００１の具体例を示す回路図。 オペアンプ記号を用いた差動増幅回路を示す回路図。 オペアンプ記号を用いた差動増幅回路の、別の一例を示す回路図。 オペアンプ記号を用いた差動増幅回路の、さらに別の一例を示す回路図。 従来技術を示す図で、２重差動型オペアンプを示す回路図。 従来技術を示す図で、従来の計装アンプの一例を表す回路図。 従来技術を示す図で、従来の計装アンプを構成するためのオペアンプの具体例を表す回路図。
以下の実施の形態１〜４では、Ｎチャネル型のＭＯＳトランジスタであるＮＭＯＳトランジスタＮ１１をトランジスタＮ１１と記載する。またＰチャネル型のＭＯＳトランジスタであるＰＭＯＳトランジスタＰ３１をトランジスタＰ３１と記載する。他のＮＭＯＳトランジスタ、ＰＭＯＳトランジスタも同様である。
実施の形態１．
図１は、差動増幅回路を構成するオペアンプ回路１０００の回路図である。
図２は、オペアンプ回路１０００の具体例を示す回路図である。図２は図１の能動負荷ＡＬ１００の回路構成を記載した図である。後述するが、オペアンプ回路１０００は、図１０、図１１、図１２に示す差動増幅回路に適用できる。つまり、図１０、図１１、図１２でオペアンプ記号として示した２重差動型オペアンプＡ１００には、オペアンプ回路１０００が組み込まれてもよい。
（オペアンプ回路１０００の構成）
オペアンプ回路１０００は、差動対Ｄ１０（第１の差動対）、差動対Ｄ２０（第３の差動対）、差動対Ｄ３０（第２の差動対）、差動対Ｄ４０（第４の差動対）を備える。差動対Ｄ１０、Ｄ２０、Ｄ３０，Ｄ４０は、図１３の場合と同様に、差動対Ｄ１０に対し差動対Ｄ３０が並列に接続し、差動対Ｄ２０に対し差動対Ｄ４０が並列に接続する。差動対Ｄ１０と差動対Ｄ３０とは第１の並列部ＰＣ１０１を構成し、差動対Ｄ２０と差動対Ｄ４０とは第２の並列部ＰＣ１０２を構成する。
（差動対の構成）
（１）差動対Ｄ１０は、トランジスタＮ１１、Ｎ１２からなる。トランジスタＮ１１、Ｎ１２は、それぞれ、反転入力端子として配置された第１の反転入力端子ＶＩ１Ｍ、非反転入力端子として配置された第１の非反転入力端子ＶＩ１Ｐに、ゲート端子が接続されている。
（２）差動対Ｄ２０は、トランジスタＮ２１、Ｎ２２からなる。トランジスタＮ２１、Ｎ２２は、それぞれ、反転入力端子として配置された第２の反転入力端子ＶＩ２Ｍ、非反転入力端子として配置された第２の非反転入力端子ＶＩ２Ｐに、ゲート端子が接続されている。
（３）差動対Ｄ３０は、トランジスタＰ３１、Ｐ３２からなる。トランジスタＰ３１、Ｐ３２は、それぞれ、反転入力端子として配置された第１の反転入力端子ＶＩ１Ｍ、非反転入力端子として配置された第１の非反転入力端子ＶＩ１Ｐに、ゲート端子が接続されている。
（４）差動対Ｄ４０は、トランジスタＰ４１、Ｐ４２からなる。トランジスタＰ４１、Ｐ４２は、それぞれ、反転入力端子として配置された第２の反転入力端子ＶＩ２Ｍ、非反転入力端子として配置された第２の非反転入力端子ＶＩ２Ｐに、ゲート端子が接続されている。
（バイアス電流の供給）
差動対Ｄ１０及びＤ２０は、１つのトランジスタＮ１０（第１の電流源）からバイアス電流が供給される。図１のように、トランジスタＮ１１とトランジスタＮ１２とのソース端子どうしは接続されている。トランジスタＮ２１とトランジスタＮ２２とのソース端子どうしも接続されている。差動対Ｄ１０と差動対Ｄ２０のソース端子どうしはショートされている。電流源であるトランジスタＮ１０は、ショートされた差動対Ｄ１０と差動対Ｄ２０とのソース端子に、ドレインからバイアス電流を供給する。
（バイアス電流の電流源）
トランジスタＮ１０、Ｎ１００は、ＮＭＯＳ型の差動対Ｄ１０、Ｄ２０のバイアス電流用のカレントミラーを構成するＮＭＯＳトランジスタである。トランジスタＮ１００のドレインに電流源ＩＲ１が接続する。トランジスタＮ１００のソースは接地されている。トランジスタＮ１００のドレインとゲートとを接続する接続経路が形成され、この接続経路の途中とトランジスタＮ１０のゲートとが接続される。トランジスタＮ１０のソースは接地されている。
（差動対と能動負荷との接続）
差動対Ｄ１０及びＤ２０は、トランジスタＮ１１及びＮ２１のドレインがショートされており、これらのドレインは、能動負荷ＡＬ１００の第１の入力端子Ｔ１に接続される。更に、差動対Ｄ１０及びＤ２０では、トランジスタＮ１２及びＮ２２のドレインがショートされており、これらのドレインは、能動負荷ＡＬ１００の第２の入力端子Ｔ２に接続される。
（バイアス電流の供給）
差動対Ｄ３０及びＤ４０は、１つのトランジスタＰ３０（第２の電流源）からバイアス電流が供給される。図１のように、トランジスタＰ３１とトランジスタＰ３２とのソース端子どうしは接続されている。トランジスタＰ４１とトランジスタＰ４２とのソース端子どうしも接続されている。差動対Ｄ３０と差動対Ｄ４０のソース端子どうしはショートされている。電流源であるトランジスタＰ３０は、ショートされた差動対Ｄ３０と差動対Ｄ４０とのソース端子に、ドレインからバイアス電流を供給する。
（バイアス電流の電流源）
トランジスタＰ３０、Ｐ１０１は、ＰＭＯＳ型の差動対Ｄ３０、Ｄ４０のバイアス電流用のカレントミラーを構成するＰＭＯＳトランジスタである。トランジスタＰ１０１のドレインに電流源ＩＲ２が接続する。トランジスタＰ１０１のドレインとゲートとを接続する接続経路が形成され、この接続経路の途中とトランジスタＰ３０のゲートとが接続される。
（差動対と能動負荷との接続）
また、トランジスタＰ３１及びＰ４１では、ドレインがショートされて、これらのドレインは、能動負荷ＡＬ１００の第３の入力端子Ｔ３に接続される。更に、トランジスタＰ３２及びＰ４２では、ドレインがショートされて、これらのドレインは、能動負荷ＡＬ１００の第４の入力端子Ｔ４に接続される。
図１のように、能動負荷ＡＬ１００は、反転出力端子ＶＯＭと、非反転出力端子ＶＯＰとを有する。能動負荷ＡＬ１００は、第１の反転入力端子ＶＩ１Ｍ、第１の非反転入力端子ＶＩ１Ｐ、第２の反転入力端子ＶＩ２Ｍ、第２の非反転入力端子ＶＩ２Ｐのそれぞれに入力された電圧に応じて、次式で表される差動出力電圧ＶＯＵＴを出力する。
ＶＯＵＴ＝ＡＰ・ＶＰ＋ＡＭ・ＶＭ （１２）
ここで、
ＶＯＵＴ＝ＶＯＰ−ＶＯＭ （１３）
ＶＰ＝ＶＩ１Ｐ−ＶＩ１Ｍ （１４）
ＶＭ＝ＶＩ２Ｐ−ＶＩ２Ｍ （１５）
である。
更に、差動対Ｄ１０、Ｄ２０、Ｄ３０、Ｄ４０の相互コンダクタンスをｇｍ１０、ｇｍ２０、ｇｍ３０、ｇｍ４０とおき、
ｇｍＰ＝ｇｍ１０＋ｇｍ３０ （１６）
ｇｍＭ＝ｇｍ２０＋ｇｍ４０ （１７）
と定義する。この場合、式（１２）において、電圧利得ＡＰ及びＡＭは、
ＡＰ＝ｇｍＰ・Ｚｏｕｔ （１８）
ＡＭ＝ｇｍＭ・Ｚｏｕｔ （１９）
と表される。
尚、式（１８）、式（１９）のＺｏｕｔは、能動負荷ＡＬ１００の、電流・電圧変換ノードにおける出力インピーダンスである。
図１のオペアンプ回路１０００の場合、差動対Ｄ１０及びＤ２０に対して一つの電流源であるトランジスタＮ１０からバイアス電流を供給し、差動対Ｄ３０及びＤ４０に対して一つの電流源であるトランジスタＰ３０からバイアス電流を供給する。この構成により、差動対Ｄ１０とＤ２０との一方、あるいは、差動対Ｄ３０とＤ４０との一方がＯＦＦする電圧が、第１の反転入力端子ＶＩ１Ｍ等から入力された場合、ＯＦＦしていない他方の差動対にバイアス電流が流れる。例えば差動対Ｄ１０とＤ２０とのうち、差動対Ｄ１０がＯＦＦした場合、トランジスタＮ１０のすべてのバイアス電流が、ＯＦＦしていない差動対Ｄ２０に流れる。同様に、差動対Ｄ３０とＤ４０とのうち、差動対Ｄ３０がＯＦＦした場合、トランジスタＰ３０のすべてのバイアス電流が、ＯＦＦしていない差動対Ｄ４０に流れる。このため、上記の例で差動対Ｄ１０がＯＦＦした場合、式（１６）において、
ｇｍＰ＝ｇｍ１０＋ｇｍ３０
のうちｇｍ１０＝０となったとしても、トランジスタＮ１０のすべてのバイアス電流が差動対Ｄ２０に流れるので、
式（１７）において、
ｇｍＭ＝ｇｍ２０＋ｇｍ４０
のうち、ｇｍ２０が増大する。
よって、式（１２）の
ＶＯＵＴ＝ＡＰ・ＶＰ＋ＡＭ・ＶＭ
におけるＶＯＵＴの変動を抑制できる。また回路電流は一定に保たれるので周波数特性の変動を抑えることができる。
図２は、能動負荷ＡＬ１００をＮＭＯＳトランジスタ及びＰＭＯＳトランジスタを用いて具体化したものである。能動負荷ＡＬ１００は、それぞれの差動対から得られた信号電流を加算し、加算した電流を電圧信号に変換する。
（能動負荷の構成）
能動負荷ＡＬ１００は、カスコード接続されたトランジスタＰ５１、Ｐ５２、Ｐ６１、Ｐ６２、及びカスコード接続されたトランジスタＮ７１、Ｎ７２、Ｎ８１、Ｎ８２で構成される。カスコード接続されたトランジスタＰ５１、Ｐ５２、Ｐ６１、Ｐ６２は、第１の負荷部Ｌ１０１を構成する。カスコード接続されたトランジスタＮ７１、Ｎ７２、Ｎ８１、Ｎ８２は、第２の負荷部Ｌ１０２を構成する。トランジスタＰ５１とＰ５２、トランジスタＰ６１とＰ６２は、それぞれ、電流源ＩＲ３によりバイアスされたトランジスタＰ５０、Ｐ６０、抵抗Ｒ１により、ゲート電圧Ｖ３及びＶ４が供給される。トランジスタＮ７１とＮ７２とは、電流源ＩＲ４によりバイアスされたトランジスタＮ７０により、ゲート電圧Ｖ５が供給される。トランジスタＮ８１とＮ８２とは、ゲート制御電圧Ｖ６が、コモンモード・フィードバック回路ＣＭＦＢにより供給される。コモンモード・フィードバック回路ＣＭＦＢは、出力端子ＶＯＰ及びＶＯＭの出力コモンモード電圧をモニタし、出力コモンモード電圧が所定の入力電圧ＶＣＯＭと等しくなるようゲート制御電圧Ｖ６を出力する。
（図１０への適用）
図１、図２に示すオペアンプ回路１０００を図１０に示す差動増幅回路に適用することができる。
図３は、オペアンプ回路１０００を図１０に示す差動増幅回路に適用する場合の回路図である。図３に示す差動増幅回路は、非反転入力電圧ＶＩＮＰ及び反転入力電圧ＶＩＮＭが、第１の非反転入力端子ＶＩ１Ｐ及び第２の反転入力端子ＶＩ２Ｍに入力される。非反転出力電圧ＶＯＰ及び反転出力電圧ＶＯＭは、それぞれ、差動増幅回路の非反転出力ＶＯＵＴＰ及び反転出力ＶＯＵＴＭとする。また、差動増幅回路では、非反転出力電圧ＶＯＰと反転出力電圧ＶＯＭとの差分が、差動出力電圧ＶＯＵＴとして出力される。更に非反転出力電圧ＶＯＵＴＰ（図２のＶＯＰ）は第１の反転入力端子ＶＩ１Ｍに帰還され、反転出力電圧ＶＯＵＴＭ（図２のＶＯＭ）は、第２の非反転入力端子ＶＩ２Ｐに帰還される。
図３の回路は、差動対Ｄ１０及びＤ２０に対して一つの電流源であるトランジスタＮ１０からバイアス電流を供給し、差動対Ｄ３０及びＤ４０に対して一つの電流源であるトランジスタＰ３０からバイアス電流を供給する。従来、図１０の差動増幅回路では、図１３の回路が組み込まれていた。つまり、従来の図１０の差動増幅回路では、差動対Ｄ１０、Ｄ２０、Ｄ３０、Ｄ４０に対しては、図１３のように、トランジスタＮ１０，Ｎ２０、Ｐ３０，Ｐ４０のそれぞれの電流源から、バイアス電流を供給していた。この構成の場合、一方の入力電圧が電源電位となり、他方の入力電圧がグランド電位になると、２個のＰチャネル差動対、２個のＮチャネルの差動対のうち、Ｐチャネル、Ｎチャネルの各１個の差動対しか動作しない。これにより出力部（能動負荷）を流れる電流が入力電圧により変動し、変動に伴い、差動増幅回路としての相互コンダクタンスが変化し、回路の周波数特性が変動する。電源電圧が１Ｖ程度と低い微細ＣＭＯＳではこの現象が顕著である。
従来に対して、図３のように、差動対Ｄ１０及びＤ２０に対して一つの電流源からバイアス電流を供給し、差動対Ｄ３０及びＤ４０に対して一つの電流源からバイアス電流を供給する。この構成により、前述のように、図３において、入力電圧ＶＩＮＰが電源電位、入力電圧ＶＩＮＭがグランド電位となり、差動対Ｄ２０と差動対Ｄ３０とがＯＦＦした場合でも、電流源のトランジスタＮ１０から供給されるバイアス電流は差動対Ｄ１０を介して出力段に流れ、電流源のトランジスタＰ３０から供給されるバイアス電流は差動対Ｄ４０を介して出力段に流れる。よって、差動対Ｄ２０と差動対Ｄ３０とがＯＦＦした場合でも回路電流は一定に保たれ、周波数特性の変動を抑えることができる。
本構成において、式（１２）における電圧利得ＡＰ及びＡＭが十分大きいと仮定する。
その場合、ＶＩ１ＰとＶＩ１Ｍ、ＶＩ２ＰとＶＩ２Ｍが、それぞれイマジナリ・ショートされて同電位となる。
出力電圧として、
ＶＯＵＴ＝ＶＯＵＴＰ−ＶＯＵＴＭ＝ＶＩＮＰ−ＶＩＮＭ （２０）
が得られる。すなわち、オペアンプ回路１０００を適用した図３の差動増幅回路は、差動信号に対する電圧バッファとして動作する。図１０はボルテージフォロワの場合を示す。
（図１１への適用）
また、図１のオペアンプ回路１０００は、図１１の差動増幅回路に適用してもよい。図１１は、抵抗ネットワークを用いた非反転増幅回路である。図１１の構成により、信号を増幅することが可能である。
図１１のように、第１の非反転入力端子ＶＩ１Ｐ（ＶＩＮＰ）と第２の反転入力端子ＶＩ２Ｍ（ＶＩＮＭ）とから、それぞれ非反転信号、反転信号として差動信号が入力される。オペアンプ回路１０００の非反転出力端子（ＶＯＰ）と反転出力端子（ＶＯＭ）における電圧の差分が差動出力信号として取り出される。反転出力端子ＶＯＭ（ＶＯＵＴＭ）の出力が、第２の非反転入力端子ＶＩ２Ｐに帰還され、非反転出力端子ＶＯＰ（ＶＯＵＴＰ）の出力が、第１の反転入力端子ＶＩ１Ｍに帰還される。抵抗Ｒ２００（第１の抵抗要素）は、非反転出力端子ＶＯＰから第１の反転入力端子ＶＩ１Ｍに帰還する経路に配置される。抵抗Ｒ２０１（第２の抵抗要素）は、反転出力端子ＶＯＭから第２の非反転入力端子ＶＩ２Ｐに帰還する経路に配置される。抵抗Ｒ１００は、コモン電圧端子として配置された第１のコモン電圧端子ＶＣＯＭから、抵抗Ｒ２００と第１の反転入力端子ＶＩ１Ｍとの間に接続する経路に配置される。抵抗Ｒ１０１（第４の抵抗要素）は、コモン電圧端子として配置された第２のコモン電圧端子ＶＣＯＭから、抵抗Ｒ２０１と第２の非反転入力端子ＶＩ２Ｐとの間に接続する経路に配置される。
（図１２への適用）
また、図１のオペアンプ回路１０００は、図１２に示す差動増幅回路に適用してもよい。図１のオペアンプ回路１０００は図１２のオペアンプＡ１００に内蔵されているものとする。
図１２では、第１の非反転入力端子ＶＩ１Ｐ（ＶＩＮＰ）と第２の反転入力端子ＶＩ２Ｍ（ＶＩＮＭ）とから、それぞれ非反転信号、反転信号として差動信号が入力される。オペアンプ回路１０００の非反転出力端子（ＶＯＰ）と反転出力端子端子（ＶＯＭ）における電圧の差分が差動出力信号として取り出される。反転出力端子ＶＯＭ（ＶＯＵＴＭ）の出力が、第２の非反転入力端子ＶＩ２Ｐに帰還され、非反転出力端子ＶＯＰ（ＶＯＵＴＰ）の出力が、第１の反転入力端子ＶＩ１Ｍに帰還される。抵抗Ｒ１００は、第１の反転入力端子ＶＩ１Ｍと第２の非反転入力端子ＶＩ２Ｐとを接続する経路に配置される。抵抗Ｒ２００は、非反転出力端子ＶＯＰから第１の反転入力端子ＶＩ１Ｍに帰還する経路に配置される。抵抗Ｒ２０１は、反転出力端子ＶＯＭから第２の非反転入力端子ＶＩ２Ｐに帰還する経路に配置される。
図１２に示す差動増幅回路（計装アンプ）では、
Ｒ２００＝Ｒ２０１ （２１）
とすると、
式（２）における利得Ｇは、
Ｇ＝（Ｒ１００＋２・Ｒ２００）／Ｒ１００ （２２）
となり、コモン電圧ＶＣＯＭを用いず、より簡素な構成で増幅回路を構成することが可能である。
本実施の形態１におけるオペアンプ回路１０００では、図２のように、コモンモード・フィードバック回路ＣＭＦＢのゲート制御電圧Ｖ６をトランジスタＮ８１及びＮ８２のゲート電圧に与えている。しかし、トランジスタＮ８１及びＮ８２に限らず、トランジスタＰ５１及びＰ５２や、トランジスタＮ１０や、トランジスタＰ３０のうちのいずれか、もしくは複数に与える構成としてもよい。
また、トランジスタＰ６１及びＰ６２、トランジスタＮ７１及びＮ７２については、ソース電位をモニタし、ソース電位が一定になるようにゲート電圧を制御するゲインブースト型カスコード構成としてもよい。また、電流源のトランジスタＮ１０、Ｐ３０をカスコード接続としてもよい。
実施の形態１のオペアンプ回路１０００によれば、差動対Ｄ１０及びＤ２０、差動対Ｄ３０及びＤ４０に対して一つの電流源からバイアス電流を供給するので、能動負荷に流れる電流を一定に保つとともに、相互コンダクタンスの変動の抑制を図ることができる。
実施の形態２．
図４、図５を参照して実施の形態２を説明する。
図４は、実施の形態２の差動増幅回路２００１（オペアンプ回路）を示す概略図である。
図５は、実施の形態２の差動増幅回路２００１の具体例を示す回路図である。図５は図４の能動負荷ＡＬ１００、出力アンプＯＡ１００の回路構成を示す図である。
ここでは、実施の形態１との差分にのみ注目し説明を行う。
実施の形態２の差動増幅回路２００１は、実施の形態１のオペアンプ回路１０００の能動負荷ＡＬ１００の出力部に、電圧増幅回路（出力アンプＯＡ１００）を接続した構成である。
図５は、図２のオペアンプ回路１０００の回路構成に、電圧増幅回路である出力アンプＯＡ１００を接続した構成である。図５のように、能動負荷ＡＬ１００の反転出力端子Ｔ５（出力電圧ＶＭ）、非反転出力端子Ｔ６（出力電圧ＶＰ）が、それぞれ出力アンプＯＡ１００の反転出力端子、非反転入力端子に接続する。
図５の具体例において、出力アンプＯＡ１００は、トランジスタＮＯ１１、ＮＯ１２、ＰＯ２１、ＰＯ２２により構成されている。出力アンプＯＡ１００は、能動負荷ＡＬ１００の出力電圧ＶＭをゲートに受けて増幅するトランジスタＮＯ１１と、出力電圧ＶＰをゲートに受けて増幅するトランジスタＮＯ１２を有する。また出力アンプＯＡ１００は、所定の電圧をゲートに受けて、トランジスタＮＯ１１、ＮＯ１２にバイアス電流を供給するトランジスタＰＯ２１及びＰＯ２２を有する。出力アンプＯＡ１００は、ソース接地型増幅回路である。
出力アンプＯＡ１００を接続する図５の構成により、差動増幅回路２００１の利得が向上し、より精度の高い増幅動作が可能である。また、図５の構成において、実施の形態１で述べたように、入力電圧による差動対の相互コンダクタンスの変動が抑制されているので、位相補償ネットワークに用いる容量値を従来に対して小さく設定することができる。よって、位相補償による帯域幅の低下が抑えられ、広帯域化が可能である。
尚、図５において、出力アンプＯＡ１００は、カレントミラー接続されたトランジスタＰＯ２１及びＰＯ２２によりバイアスされたトランジスタＮＯ１１及びＮＯ１２によるＡ級増幅回路の構成としているが、この構成は一例である。出力アンプＯＡ１００の構成としては、ＰＭＯＳトランジスタによるＡ級増幅回路の構成としてもよいし、ＡＢ級増幅回路とすることも可能であることは言うまでもない。また、図５において、出力アンプＯＡ１００は１段の増幅回路としているが、多段接続型とすることも可能である。
実施の形態３．
図６、図７を参照して実施の形態３を説明する。
図６は、実施の形態３の差動増幅回路３００１（オペアンプ回路）の概略図である。
図７は、実施の形態３の差動増幅回路３００１の回路の具体例を示す。図７は図６の能動負荷ＡＬ２００、ＡＬ２０１の回路構成を示す図である。実施の形態３では、実施の形態１との差分にのみ注目し説明を行う。
実施の形態３は、実施の形態１に対して、実施の形態１の能動負荷ＡＬ１００を、反転出力用の能動負荷ＡＬ２００（第１の能動負荷）と、非反転出力用の能動負荷ＡＬ２０１（第２の能動負荷）とに独立して設けた構成である。能動負荷ＡＬ２００は、差動対Ｄ１０、Ｄ３０により得られた信号電流を加算し、加算された信号電流を電圧信号に変換する。能動負荷ＡＬ２０１は、差動対Ｄ２０、Ｄ４０により得られた信号電流を加算し、加算された信号電流を電圧信号に変換する。
図７のように、第１の並列部ＰＣ１０１は、差動対Ｄ１０、Ｄ３０のトランジスタＮ１１、Ｎ１２、Ｐ３１、Ｐ３２のドレインが、能動負荷ＡＬ２００に接続する。第２の並列部ＰＣ１０２は、差動対Ｄ２０、Ｄ４０のトランジスタＮ２１、Ｎ２２、Ｐ４１、Ｐ４２のドレインが、能動負荷ＡＬ２０１に接続する。
図７のように、能動負荷ＡＬ２００は、カスコード接続されたトランジスタＰ５１、Ｐ５２、Ｐ６１、Ｐ６２及びカスコード接続されたトランジスタＮ７１、Ｎ７２、Ｍ８１、Ｎ８２により構成される。能動負荷ＡＬ２０１は、カスコード接続されたトランジスタＰ５３、Ｐ５４、Ｐ６３、Ｐ６４及びカスコード接続されたトランジスタＮ７３、Ｎ７４、Ｎ８３、Ｎ８４により構成される。能動負荷ＡＬ２００は、第１の接続部Ｌ２０１と、第２の接続部Ｌ２０２を有する。能動負荷ＡＬ２０１は、第３の接続部Ｌ２０３と、第４の接続部Ｌ２０４を有する。第１の接続部Ｌ２０１は、差動対Ｄ１０のトランジスタＮ１１，Ｎ１２のドレインが接続し、第２の接続部Ｌ２０２は、差動対Ｄ３０のトランジスタＰ３１，Ｐ３２のドレインが接続する。第３の接続部Ｌ２０３は、差動対Ｄ２０のトランジスタＮ２１，Ｎ２２のドレインが接続し、第４の接続部Ｌ２０４は、差動対Ｄ４０のトランジスタＰ４１，Ｐ４２のドレインが接続する。
実施の形態３は、差動対Ｄ１０及びＤ２０、差動対Ｄ３０及びＤ４０の電流源のみを共通とした、２つのシングルエンド型オペアンプの構成である。
図６、図７の構成により、図１４の従来の計装アンプの構成においても、入力電圧によるオペアンプの相互コンダクタンスの変動を抑制することが可能になるとともに、実施の形態１及び２で必要とされるコモンモード・フィードバック回路を不用とすることで回路設計の容易化を図ることが可能である。
実施の形態４．
図８、図９を参照して実施の形態４を説明する。
図８は、実施の形態４の差動増幅回路４００１（オペアンプ回路）の概略図である。
図９は、実施の形態４の差動増幅回路４００１の具体例を示す。図９は図８の能動負荷ＡＬ２００、ＡＬ２０１，出力アンプＯＡ２００、ＯＡ２０１の回路構成を示す図である。実施の形態４では、実施の形態３との差分にのみ注目し説明を行う。
実施の形態４は、実施の形態３で述べた能動負荷ＡＬ２００及びＡＬ２０１の出力部に、それぞれ電圧増幅回路（出力アンプＯＡ２００、出力アンプＯＡ２０１）を接続する。つまり、能動負荷ＡＬ２００と出力端子ＶＯＰとの間と、及び能動負荷ＡＬ２０１と出力端子ＶＯＭとの間とに、それぞれ出力アンプＯＡ２００、ＯＡ２０１を配置した。
図９に示す具体例において、出力アンプＯＡ２００（第１の電圧増幅回路）は，トランジスタＮＯ１１及びＰＯ１２により構成され、出力アンプＯＡ２０１（第２の電圧増幅回路）は、トランジスタＮＯ２１及びＰＯ２２により構成されている。
出力アンプＯＡ２００は能動負荷ＡＬ２００の出力端子Ｔ７と接続し、出力アンプＯＡ２０１は能動負荷ＡＬ２０１の出力端子Ｔ８と接続する。出力アンプＯＡ２００は出力端子Ｔ７から出力された電圧を増幅し、出力アンプＯＡ２０１は出力端子Ｔ８から出力された電圧を増幅する。
出力アンプＯＡ２００は、能動負荷ＡＬ２００の出力端子Ｔ７の出力電圧をゲートに受けて増幅するトランジスタＮＯ１１と、所定の電圧をゲートに受けてトランジスタＮ０１１にバイアス電流を供給するトランジスタＰＯ１２とを有するソース接地型増幅回路である。出力アンプＯＡ２０１は、能動負荷ＡＬ２０１の出力端子Ｔ８の出力電圧をゲートに受けて増幅するトランジスタＮＯ２１と、所定の電圧をゲートに受けてトランジスタＮＯ２１にバイアス電流を供給するトランジスタＰＯ２２とを有するソース接地型増幅回路である。
図９の構成により、差動増幅回路としての利得が向上し、より精度の高い増幅動作が可能になる。また、図９の構成において、実施の形態１で述べた通り、入力電圧による差動対の相互コンダクタンスの変動が抑制されているので、位相補償ネットワークに用いる容量値を従来に対し小さく設定することができる。よって、位相補償による帯域幅の低下が抑えられ、広帯域化が可能である。
なお、図９において、電圧増幅回路である出力アンプＯＡ２００、出力アンプＯＡ２０１は、カレントミラー接続されたトランジスタＰＯ１２及びＰＯ２２によりそれぞれバイアスされたトランジスタＮＯ１１及びＮＯ２１によるＡ級増幅回路の構成としているが、一例である。出力アンプＯＡ２００、出力アンプＯＡ２０１は、ＰＭＯＳトランジスタによるＡ級増幅回路の構成としてもよいし、ＡＢ級増幅回路などとすることも可能であることは言うまでもない。また、図９において、電圧増幅回路は１段の増幅回路としているが、多段接続型とすることも可能である。
１０００ オペアンプ回路、２００１，３００１，４００１ 差動増幅回路、Ａ１００ ２重差動型オペアンプ、Ａ２００，２０１ シングルエンド型オペアンプ、ＡＬ１００，ＡＬ２００，ＡＬ２０１ 能動負荷、ＣＭＦＢ コモンモード・フィードバック回路、Ｄ１０，Ｄ２０ ＮＭＯＳ型差動対、Ｄ３０，Ｄ４０ ＰＭＯＳ型差動対、ＩＲ１〜４ 電流源、Ｌ１０１ 第１の負荷部、Ｌ１０２ 第２の負荷部、Ｌ２０１ 第１の接続部、Ｌ２０２ 第２の接続部、Ｌ２０３ 第３の接続部、Ｌ２０４ 第４の接続部、Ｎ１１，Ｎ１２，Ｎ２１，Ｎ２２ ＮＭＯＳ型差動対を構成するＮＭＯＳトランジスタ、Ｎ１００，Ｎ１０，Ｎ２０ ＮＭＯＳ型差動対バイアス用カレントミラーを構成するＮＭＯＳトランジスタ、Ｎ７１〜７４，Ｎ８１〜Ｎ８４ 能動負荷を構成するＮＭＯＳトランジスタ、Ｎ７０ 能動負荷のバイアス源を構成するＮＭＯＳトランジスタ、ＮＯ１１，ＮＯ２１ 出力アンプを構成するＮＭＯＳトランジスタ、ＯＡ１００，ＯＡ２００，ＯＡ２０１ 出力アンプ、Ｐ１０１，Ｐ３０，Ｐ４０ ＰＭＯＳ型差動対バイアス用カレントミラーを構成するＰＭＯＳトランジスタ、Ｐ３１，Ｐ３２，Ｐ４１，Ｐ４２ ＰＭＯＳ型差動対を構成するＰＭＯＳトランジスタ、Ｐ５１〜５４，Ｐ６１〜６４ 能動負荷を構成するＰＭＯＳトランジスタ、Ｐ５０，Ｐ６０ 能動負荷のバイアス源を構成するＰＭＯＳトランジスタ、ＰＯ１２，ＰＯ２２ 出力アンプを構成するＰＭＯＳトランジスタ、ＰＣ１０１ 第１の並列部、ＰＣ１０２ 第２の並列部、Ｒ１００，Ｒ１０１，Ｒ２００，Ｒ２０１ 差動増幅回路の抵抗ネットワークを構成する抵抗、Ｒ１ 能動負荷のバイアス源を構成する抵抗、Ｔ１，Ｔ２，Ｔ３，Ｔ４ 入力端子、ＶＩＮＰ，ＶＩＮＭ 差動増幅回路の差動入力端子、ＶＯＵＴＰ，ＶＯＵＴＭ 差動増幅回路の差動出力端子、ＶＩ１Ｐ，ＶＩ１Ｍ ２重差動型オペアンプの第１の差動入力端子、ＶＩ２Ｐ，ＶＩ２Ｍ ２重差動型オペアンプの第２の差動入力端子、ＶＯＰ，ＶＯＭ ２重差動型オペアンプの差動出力端子、ＶＣＯＭ ２重差動型オペアンプのコモンモード電圧入力端子、ＶＩＰ，ＶＩＭ シングルエンド型オペアンプの差動入力端子、ＶＯ シングルエンド型オペアンプの出力端子。

Claims (13)

  1. Ｎチャネル型とＰチャネル型とのうちチャネル型を同じくする２つの電界効果トランジスタからなる第１の差動対と、前記第１の差動対と異なるチャネル型の２つの電界効果トランジスタからなり、前記第１の差動対に並列に接続される第２の差動対とを含む第１の並列部と、
    前記第１の差動対と同一のチャネル型の２つの電界効果トランジスタからなる第３の差動対と、前記第２の差動対と同一のチャネル型の２つの電界効果トランジスタからなり、前記第３の差動対に並列に接続される第４の差動対とを含む第２の並列部と、
    前記第１の差動対と前記第３の差動対とにバイアス電流を供給する一つの第１の電流源と、
    前記第２の差動対と前記第４の差動対とにバイアス電流を供給する一つの第２の電流源と、
    前記第１の並列部と、前記第２の並列部とが接続する能動負荷と
    を備え、
    前記第１の並列部は、
    それぞれの差動対を構成する一方の電界効果トランジスタのゲート端子が反転入力端子として配置された第１の反転入力端子に接続され、それぞれの差動対を構成する他方の電界効果トランジスタのゲート端子が非反転入力端子として配置された第１の非反転入力端子に接続され、
    前記第２の並列部は、
    それぞれの差動対を構成する一方の電界効果トランジスタのゲート端子が反転入力端子として配置された第２の反転入力端子に接続され、それぞれの差動対を構成する他方の電界効果トランジスタのゲート端子が非反転入力端子として配置された第２の非反転入力端子に接続され、
    前記第１の並列部と前記第２の並列部とは、
    前記第１の差動対の前記一方の電界効果トランジスタのドレインと、前記第３の差動対の前記一方の電界効果トランジスタのドレインとが短絡されて前記能動負荷に接続し、
    前記第１の差動対の前記他方の電界効果トランジスタのドレインと、前記第３の差動対の前記他方の電界効果トランジスタのドレインとが短絡されて前記能動負荷に接続し、
    前記第２の差動対の前記一方の電界効果トランジスタのドレインと、前記第４の差動対の前記一方の電界効果トランジスタのドレインとが短絡されて前記能動負荷に接続し、
    前記第２の差動対の前記他方の電界効果トランジスタのドレインと、前記第４の差動対の前記他方の電界効果トランジスタのドレインとが短絡されて前記能動負荷に接続する
    ことを特徴とするオペアンプ回路。
  2. 前記第１の差動対と前記第３の差動対とは、
    Ｎチャネル型の電界効果トランジスタからなり、
    前記第２の差動対と前記第４の差動対とは、
    Ｐチャネル型の電界効果トランジスタからなり、
    前記能動負荷は、
    カスコード接続された４つのＰチャネル型の電界効果トランジスタを有し、前記第１の差動対及び前記第３の差動対が接続する第１の負荷部と、
    カスコード接続された４つのＮチャネル型の電界効果トランジスタを有し、前記第２の差動対及び前記第４の差動対が接続する第２の負荷部と
    を備えたことを特徴とする請求項１に記載のオペアンプ回路。
  3. 前記オペアンプ回路は、さらに、
    前記能動負荷の出力端子に接続する電圧増幅回路を備えたことを特徴とする請求項１または請求項２に記載のオペアンプ回路。
  4. 前記能動負荷は、
    反転出力電圧を出力する反転出力端子と、非反転出力電圧を出力する非反転出力端子とを備え、
    前記電圧増幅回路は、
    前記反転出力端子の前記反転出力電圧がゲート端子に印加され、ソース端子が接地された電界効果トランジスタと、前記非反転出力端子の前記反転出力電圧がゲート端子に印加され、ソース端子が接地された電界効果トランジスタとを備えたソース接地型の電圧増幅回路であることを特徴とする請求項３に記載のオペアンプ回路。
  5. 前記能動負荷は、
    反転出力端子と、非反転出力端子とを備え、
    前記反転出力端子の出力を前記第２の非反転入力端子に帰還し、
    前記非反転出力端子の出力を前記第１の反転入力端子に帰還することを特徴とする請求項１に記載のオペアンプ回路。
  6. 前記能動負荷は、
    反転出力端子と、非反転出力端子とを備え、
    前記反転出力端子の出力を前記第２の非反転入力端子に帰還し、
    前記非反転出力端子の出力を前記第１の反転入力端子に帰還し、
    前記オペアンプ回路は、さらに、
    前記非反転出力端子から前記第１の反転入力端子に帰還する経路に配置された第１の抵抗要素と、
    前記反転出力端子から前記第２の非反転入力端子に帰還する経路に配置された第２の抵抗要素と、
    コモン電圧端子として配置された第１のコモン電圧端子から、前記第１の抵抗要素と前記第１の反転入力端子との間に接続する経路に配置された第３の抵抗要素と、
    コモン電圧端子として配置された第２のコモン電圧端子から、前記第２の抵抗要素と前記第２の非反転入力端子との間に接続する経路に配置された第４の抵抗要素と
    を備えたことを特徴とする請求項１に記載のオペアンプ回路。
  7. 前記能動負荷は、
    反転出力端子と、非反転出力端子とを備え、
    前記反転出力端子の出力を前記第２の非反転入力端子に帰還し、
    前記非反転出力端子の出力を前記第１の反転入力端子に帰還し、
    前記オペアンプ回路は、さらに、
    前記第１の反転入力端子と前記第２の非反転入力端子とを接続する経路に配置された抵抗要素と、
    前記非反転出力端子から前記第１の反転入力端子に帰還する経路に配置された抵抗要素と、
    前記反転出力端子から前記第２の非反転入力端子に帰還する経路に配置された抵抗要素と
    を備えたことを特徴とする請求項１に記載のオペアンプ回路。
  8. Ｎチャネル型とＰチャネル型とのうちチャネル型を同じくする２つの電界効果トランジスタからなる第１の差動対と、前記第１の差動対と異なるチャネル型の２つの電界効果トランジスタからなり、前記第１の差動対に並列に接続される第２の差動対とを含む第１の並列部と、
    前記第１の差動対と同一のチャネル型の２つの電界効果トランジスタからなる第３の差動対と、前記第２の差動対と同一のチャネル型の２つの電界効果トランジスタからなり、前記第３の差動対に並列に接続される第４の差動対とを含む第２の並列部と、
    前記第１の差動対と前記第３の差動対とにバイアス電流を供給する一つの第１の電流源と、
    前記第２の差動対と前記第４の差動対とにバイアス電流を供給する一つの第２の電流源と、
    前記第１の並列部が接続する第１の能動負荷と、
    前記第２の並列部が接続する第２の能動負荷と
    を備え、
    前記第１の並列部は、
    それぞれの差動対を構成する一方の電界効果トランジスタのゲート端子が第１の反転入力端子に接続され、それぞれの差動対を構成する他方の電界効果トランジスタのゲート端子が第１の非反転入力端子に接続され、
    前記第２の並列部は、
    それぞれの差動対を構成する一方の電界効果トランジスタのゲート端子が第２の反転入力端子に接続され、それぞれの差動対を構成する他方の電界効果トランジスタのゲート端子が第２の非反転入力端子に接続され、
    前記第１の並列部は、
    前記第１の差動対と前記第２の差動対との前記電界効果トランジスタのドレインが前記第１の能動負荷に接続し、
    前記第２の並列部は、
    前記第３の差動対と前記第４の差動対との前記電界効果トランジスタのドレインが前記第２の能動負荷に接続する
    ことを特徴とするオペアンプ回路。
  9. 前記第１の能動負荷は、
    カスコード接続された４つの電界効果トランジスタを有し、前記第１の差動対の前記一方の電界効果トランジスタのドレインと、前記第１の差動対の前記他方の電界効果トランジスタのドレインとが接続する第１の接続部と、
    カスコード接続された４つの電界効果トランジスタを有し、前記第２の差動対の前記一方の電界効果トランジスタのドレインと、前記第２の差動対の前記他方の電界効果トランジスタのドレインが接続する第２の接続部とを備え、
    第２の能動負荷は、
    カスコード接続された４つの電界効果トランジスタを有し、前記第３の差動対の前記一方の電界効果トランジスタのドレインと、前記第３の差動対の前記他方の電界効果トランジスタのドレインとが接続する第３の接続部と、
    カスコード接続された４つの電界効果トランジスタを有し、前記第４の差動対の前記一方の電界効果トランジスタのドレインと、前記第４の差動対の前記他方の電界効果トランジスタのドレインとが接続する第４の接続部とを備えた
    ことを備えたことを特徴とする請求項８に記載のオペアンプ回路。
  10. 前記オペアンプ回路は、
    前記第１の能動負荷の出力端子に接続する第１の電圧増幅回路と、
    前記第２の能動負荷の出力端子に接続する第２の電圧増幅回路と
    を備えたことを特徴とする請求項８に記載のオペアンプ回路。
  11. 前記第１の電圧増幅回路は、
    前記第１の能動負荷の前記出力端子から出力される電圧がゲート端子に印加され、ソース端子が接地された電界効果トランジスタを備えたソース接地型の電圧増幅回路であり、
    前記第２の電圧増幅回路は、
    前記第２の能動負荷の前記出力端子から出力される電圧がゲート端子に印加され、ソース端子が接地された電界効果トランジスタを備えたソース接地型の電圧増幅回路であることを特徴とする請求項１０に記載のオペアンプ回路。
  12. 前記第１の差動対は、
    ２つの前記電界効果トランジスタのソース端子どうしが短絡され、
    前記第３の差動対は、
    ２つの前記電界効果トランジスタのソース端子どうしが短絡され、
    前記第１の電流源は、
    短絡されたそれぞれの前記ソース端子に前記バイアス電流を供給し、
    前記第２の差動対は、
    ２つの前記電界効果トランジスタのソース端子どうしが短絡され、
    前記第４の差動対は、
    ２つの前記電界効果トランジスタのソース端子どうしが短絡され、
    前記第２の電流源は、
    短絡されたそれぞれの前記ソース端子に前記バイアス電流を供給することを特徴とする請求項１から請求項１１のいずれか一項に記載のオペアンプ回路。
  13. 前記第１の電流源は、
    前記第１の差動対と前記第３の差動対とに前記バイアス電流を供給する一つのトランジスタを備え、
    前記第２の電流源は、
    前記第２の差動対と前記第４の差動対とに前記バイアス電流を供給する一つのトランジスタを備えることを特徴とする請求項１から請求項１２のいずれか一項に記載のオペアンプ回路。
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