CN107395162B - 箝位电路及箝位电压的方法 - Google Patents

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Abstract

本发明公开了一种箝位电路及箝位电压的方法，该箝位电路包括：第一开关控制单元，包括控制端以及第一开关端和第二开关端，其中，控制端和第一开关端耦接至比较器的第一级输出的高电势端，并且其中，第一开关控制单元被配置为在高电势端的电压低于第一预定值时，将高电势端的电压箝位至第一电压；以及第二开关控制单元，包括控制端以及第一开关端和第二开关端，其中，控制端和第一开关端耦接至比较器的第一级输出的低电势端，并且其中，第二开关控制单元被配置为在低电势端的电压高于第二预定值时，将低电势端的电压箝位至第二电压。

Description

箝位电路及箝位电压的方法
本申请是申请日为2012年3月15日，申请号为201210069342X，发明创造名称为“箝位电路及箝位电压的方法”的专利申请的分案申请。
技术领域
本发明涉及电子线路领域，尤其涉及一种箝位电路及箝位电压的方法。
背景技术
随着现代通信技术的广泛应用，高速低功耗的电子设备成为市场的主流，这些设备都依赖高性能的模数转换器(Analog-Digital Conversion，简称为ADC)，特别是对速度的要求越来越高，高速ADC成为决定设备性能的关键因素。而电压比较器是模数转换电路中的重要模块，比较器的性能往往对转换器的转换速度和精度具有决定性的影响，高速比较器的设计是高速ADC设计的关键。
在相关技术中，比较器的第一级的尾电流是固定不变的，所以，第一级的电压转换速率将受到限制。其中，转换速率是比较器的输出状态产生转换所需要的时间，通常要求尽可能地短，以便实现高速比较。
图1是根据相关技术的比较器的内部电路示意图，如图1所示，节点PGate为比较器的第一级(即，跨导电路GM)输出的高电势节点，节点NGate为比较器的第一级输出的低电势节点。图2是根据相关技术的比较器的第一级输出的节点PGate的电压输出波形示意图，图3是根据相关技术的比较器的第一级输出的节点NGate的电压输出波形示意图，如图2和3所示，比较器的第一级输出的节点电压的摆幅均在VGND与VCC之间，即，电压处于满摆幅输出。
然而，比较器第一级输出电压的摆幅往往与比较器的延迟时间成正比，在相关技术中，比较器第一级的满摆幅电压输出势必造成比较器的延时时间比较长，进而导致电压转换速率比较低。
针对相关技术中比较器的延时时间比较长而导致电压转换速率低的问题，目前尚未提出有效的解决方案。
发明内容
本发明的主要目的在于提供一种箝位电压的方案，以至少解决上述相关技术中比较器的延时时间比较长而导致电压转换速率低的问题。
为了实现上述目的，根据本发明的一个方面，提供了一种箝位电路。
一种箝位电路，包括：第一开关控制单元，包括控制端以及第一开关端和第二开关端，其中，所述控制端和所述第一开关端耦接至比较器的第一级输出的高电势端，并且其中，所述第一开关控制单元被配置为在所述高电势端的电压低于第一预定值(V1)时，将所述高电势端的电压箝位至第一电压(VGate1)；以及第二开关控制单元，包括控制端以及第一开关端和第二开关端，其中，所述控制端和所述第一开关端耦接至所述比较器的所述第一级输出的低电势端，并且其中，所述第二开关控制单元被配置为在所述低电势端的电压高于第二预定值(V2)时，将所述低电势端的电压箝位至第二电压(VGate2)。
其中，所述第一开关控制单元和所述第二开关控制单元中的每一个包括：使用相应的所述第一开关控制单元和所述第二开关控制单元的控制端能选择的第一开关端与第二开关端之间的低阻抗状态和高阻抗状态。
其中，所述第一开关控制单元是第一金属氧化物半导体场效应晶体管MOSFET，并且其中，所述第二开关控制单元是第二MOSFET。
其中，所述第一MOSFET在所述高电势端的电压高于或等于所述第一预定值时截止，并且在所述高电势端的电压低于所述第一预定值时导通，以箝位所述高电势端的电压，并且其中，所述第二MOSFET在所述低电势端的电压低于或等于所述第二预定值时截止，并且在所述低电势端的电压高于所述第二预定值时导通，以箝位所述低电势端的电压。
其中，该箝位电路，包括：第一偏置单元，所述第一偏置单元耦接至所述第一开关控制单元且耦接在所述高电势端与所述低电势端之间，所述第一偏置单元被配置为在所述低电势端的电压被箝位的情况下，箝位所述高电势端的电压；以及第二偏置单元，所述第二偏置单元耦接至所述第二开关控制单元且耦接在所述高电势端与所述低电势端之间，所述第二偏置单元被配置为在所述高电势端的电压被箝位的情况下，箝位所述低电势端的电压。
其中，所述第一偏置单元包括第三MOSFET，所述第三MOSFET被配置为使用所述第三MOSFET的栅极电压来控制所述高电势端的最高电压值，并且其中，所述第二偏置单元包括第四MOSFET，所述第四MOSFET被配置为使用所述第四MOSFET的栅极电压来控制所述低电势端的最低电压值。
为了实现上述目的，根据本发明的另一方面，还提供了一种箝位电压的方法。
一种用于箝位电压的方法，包括：在比较器的第一级输出的高电势端的电压低于第一预定值(V1)时，使用第一开关控制单元将所述高电势端的电压箝位至第一电压(VGate1)，其中，所述第一开关控制单元包括控制端以及第一开关端和第二开关端，并且其中，所述控制端和所述第一开关端耦接至所述比较器的所述第一级输出的所述高电势端；以及在所述比较器的所述第一级输出的低电势端的电压高于第二预定值(V2)时，使用第二开关控制单元将所述低电势端的电压箝位至第二电压(VGate2)，其中，所述第二开关控制单元包括控制端以及第一开关端和第二开关端，并且其中，所述控制端和所述第一开关端耦接至所述比较器的所述第一级输出的所述低电势端。
其中，所述第一开关控制单元和所述第二开关控制单元中的每一个包括：使用相应的所述第一开关控制单元和所述第二开关控制单元的控制端能选择的第一开关端与第二开关端之间的低阻抗状态和高阻抗状态。
其中，所述第一开关控制单元是第一金属氧化物半导体场效应晶体管MOSFET，并且其中，所述第二开关控制单元是第二MOSFET。
其中，该用于箝位电压的方法，包括：在所述高电势端的电压高于或等于所述第一预定值时使所述第一MOSFET截止，并且在所述高电势端的电压低于所述第一预定值时使所述第一MOSFET导通，以箝位所述高电势端的电压；以及在所述低电势端的电压低于或等于所述第二预定值时使所述第二MOSFET截止，并且在所述低电势端的电压高于所述第二预定值时使所述第二MOSFET导通，以箝位所述低电势端的电压。
其中，该用于箝位电压的方法，包括：在所述低电势端的电压被箝位的情况下，使用第一偏置单元箝位所述高电势端的电压，所述第一偏置单元耦接至所述第一开关控制单元、耦接在所述高电势端与所述低电势端之间；以及在所述高电势端的电压被箝位的情况下，使用第二偏置单元箝位所述低电势端的电压，所述第二偏置单元耦接至所述第二开关控制单元、耦接在所述高电势端与所述低电势端之间。
其中，所述第一偏置单元包括第三MOSFET，所述第三MOSFET被配置为使用所述第三MOSFET的栅极电压来控制所述高电势端的最高电压值，并且其中，所述第二偏置单元包括第四MOSFET，所述第四MOSFET被配置为使用所述第四MOSFET的栅极电压来控制所述低电势端的最低电压值。
为了实现上述目的，根据本发明的一个方面，提供了一种箝位电路。
根据本发明的箝位电路包括：第一开关控制单元，与比较器的第一级输出的高电势端相连，用于在该高电势端的电压低于第一预定值V1时，将该高电势端的电压箝位至VGate1；以及第二开关控制单元，与比较器的第一级输出的低电势端相连，用于在该低电势端的电压高于第二预定值V2时，将该低电势端的电压箝位至VGate2；其中，比较器的第一级输出的电压位于VGND与VCC之间。
优选地，第一开关控制单元为第一MOSFET，第二开关控制单元均为第二MOSFET，其中，第一MOSFET用于在上述高电势端的电压高于或等于V1时关闭，在上述高电势端的电压低于V1时导通，以箝位上述高电势端的电压；第二MOSFET用于在上述低电势端的电压低于或等于V2时关闭，在上述低电势端的电压高于V2时导通，以上述箝位低电势端的电压。
优选地，上述箝位电路还包括：第一偏置单元，与第一开关控制单元相连，且连接在上述高电势端与上述低电势端之间，用于在低电势端的电压被箝位的情况下，箝位高电势端的电压；以及第二偏置单元，与第二开关控制单元相连，且连接在上述高电势端与上述低电势端之间，用于在高电势端的电压被箝位的情况下，箝位低电势端的电压。
优选地，第一偏置单元为第三MOSFET，第一偏置单元还用于通过调整第三MOSFET的栅极电压来控制上述高电势端的最高电压值；第二偏置单元为第四MOSFET，第二偏置单元还用于通过调整第四MOSFET的栅极电压控制上述低电势端的最低电压值。
优选地，上述高电势端经过第一电流镜单元与第一开关控制单元相连，上述低电势端经过第二电流镜单元与第二开关控制单元相连，其中，第一电流镜单元为与第一开关控制单元相匹配的电流镜电路，第二电流镜单元为与第二开关控制单元相匹配的电流镜电路。
优选地，比较器为以下至少之一：P沟道MOSFET差分对比较电路、N沟道MOSFET差分对比较电路、轨至轨输入对比较电路。
为了实现上述目的，根据本发明的另一方面，还提供了一种箝位电压的方法。
根据本发明的箝位电压的方法包括：设置第一开关控制单元与比较器的第一级输出的高电势端相连，第一开关控制单元在该高电势端的电压低于第一预定值V1时，将该高电势端的电压箝位至VGate1；以及设置第二开关控制单元与比较器的第一级输出的低电势端相连，第二开关控制单元在该低电势端的电压高于第二预定值V2时，将该低电势端的电压箝位至VGate2；其中，比较器的第一级输出的电压位于VGND与VCC之间。
优选地，使用第一MOSFET作为第一开关控制单元，第一MOSFET在上述高电势端的电压高于或等于V1时关闭，在上述高电势端的电压低于V1时导通，以箝位上述高电势端的电压；使用第二MOSFET作为第二开关控制单元，第二MOSFET在上述低电势端的电压低于或等于V2时关闭，在上述低电势端的电压高于V2时导通，以箝位上述低电势端的电压。
优选地，该方法还包括：设置第一偏置单元与第一开关控制单元相连，并将第一偏置单元连接在上述高电势端与上述低电势端之间，使用第一偏置单元在低电势端的电压被箝位的情况下，箝位高电势端的电压；以及设置第二偏置单元与第二开关控制单元相连，并将第二偏置单元连接在上述高电势端与上述低电势端之间，使用第二偏置单元在高电势端的电压被箝位的情况下，箝位低电势端的电压。
优选地，使用第三MOSFET作为第一偏置单元，通过调整第三MOSFET的栅极电压来控制上述高电势端的最高电压值；使用第四MOSFET作为第二偏置单元，通过调整第四MOSFET的栅极电压控制上述低电势端的最低电压值。
通过本发明，采用箝位比较器的第一级输出的节点电压的方式，限制了比较器第一级的输出电压摆幅，解决了相关技术中比较器的延时时间比较长而导致电压转换速率低的问题，提高了比较器的处理速度。
附图说明
此处所说明的附图用来提供对本发明的进一步理解，构成本申请的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：
图1是根据相关技术的比较器的内部电路示意图；
图2是根据相关技术的比较器的第一级输出的PGate节点的电压输出波形示意图；
图3是根据相关技术的比较器的第一级输出的NGate节点的电压输出波形示意图；
图4是根据本发明实施例的箝位电路的结构框图；
图5是根据本发明优选实施例的箝位电路的结构框图；
图6是根据本发明实施例的箝位电压的方法的流程图；
图7是根据本发明实施例一的比较器的内部电路示意图；
图8是根据本发明实施例一的比较器的第一级输出的PGate节点的电压输出波形示意图；
图9是根据本发明实施例一的比较器的第一级输出的NGate节点的电压输出波形示意图；
图10是根据本发明实施例二的比较器的内部电路示意图；
图11是根据本发明实施例二的比较器的第一级输出的PGate节点的电压输出波形示意图；
图12是根据本发明实施例二的比较器的第一级输出的NGate节点的电压输出波形示意图。
具体实施方式
下文中将参考附图并结合实施例来详细说明本发明。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。
根据本发明实施例，提供了一种箝位电路。图4是根据本发明实施例的箝位电路的结构框图，如图4所示，该电路包括：第一开关控制单元42，与比较器的第一级输出的高电势端相连，用于在该高电势端的电压低于第一预定值V1时，将该高电势端的电压箝位至VGate1；以及第二开关控制单元44，与比较器的第一级输出的低电势端相连，用于在该低电势端的电压高于第二预定值V2时，将该低电势端的电压箝位至VGate2；其中，比较器的第一级输出的电压位于VGND与VCC之间。
通过上述箝位电路，采用第一开关控制单元42箝位比较器的第一级输出的高电势端电压，第二开关控制单元44箝位比较器的第一级输出的低电势端电压的方式，限制了比较器第一级的输出电压摆幅，解决了相关技术中比较器的延时时间比较长而导致电压转换速率低的问题，提高了比较器的处理速度。
需要说明的是，在实施过程中，实时的高电势端(例如，节点PGate)的电压与高电势端(例如，节点NGate)电压的关系为VPGate>VNGate；当电源电压VCC降低时，节点PGate的第一预定值V1和最低箝位电压VGate1跟着下降，所以，V1与VGate1的值也可能会小于VGate2。此外，V1≧VGate1和VGate2≧V2通常不会同时满足。因为当满足V1≧VGate1时，比较器的第一级输出的高电势端的电压被箝位，而此时，比较器的第一级输出的低电势端的电压可能没有高于V2；同理，当满足VGate2≧V2时，比较器的第一级输出的低电势端的电压被箝位，而此时，比较器的第一级输出的高电势端的电压可能没有低于V1。
优选地，第一开关控制单元42为第一金属氧化物半导体场效应管(Metal OxideSemiconductor Field Effect Transistor，英文缩写为MOSFET，也简称为MOS管)，第二开关控制单元44均为第二MOSFET，其中，第一MOSFET用于在比较器的第一级输出的高电势端的电压高于或等于V1时关闭，在该高电势端的电压低于V1时导通，以箝位该高电势端的电压；第二MOSFET用于在比较器的第一级输出的低电势端的电压低于或等于V2时关闭，在该低电势端的电压高于V2时导通，以箝位该低电势端的电压。这样可以提高系统的灵活性和精准性。
例如，当第一MOSFET的栅极电压低于第一预定值V1时，第一MOSFET开启(即导通)，此时，由于比较器的第一级输出的高电势端的下拉电流有上限，所以，该最高电势端的电压箝位有下限VGate1。
图5是根据本发明优选实施例的箝位电路的结构框图，如图5所示，该电路还包括：第一偏置单元52，与第一开关控制单元42相连，且连接在比较器的第一级输出的高电势端与低电势端之间，用于在低电势端的电压被箝位的情况下，箝位高电势端的电压；以及第二偏置单元54，与第二开关控制单元44相连，且连接在比较器的第一级输出的高电势端与低电势端之间，用于在高电势端的电压被箝位的情况下，箝位低电势端的电压。
优选地，第一偏置单元52为第三MOSFET，第一偏置单元52还用于通过调整第三MOSFET的栅极电压来控制比较器的第一级输出的高电势端的最高电压值；第二偏置单元54为第四MOSFET，第二偏置单元54还用于通过调整所述第四MOSFET的栅极电压控制比较器的第一级输出的低电势端的低高电压值。例如，在比较器的第一级输出的高电势端与低电势端之间分别并列设置两个MOS管作为第一偏置单元52和第二偏置单元54，在实施过程中，作为第一偏置单元52的MOS管的栅极电压可以根据要求进行选择，即，可以通过调整MOS管的栅极电压来限制比较器的第一级输出的高电势端的最高箝位电压；同理，作为第二偏置单元54的MOS管的栅极电压也可以根据要求进行选择，即，也可以通过调整MOS管的栅极电压来限制比较器的第一级输出的低电势端的最低箝位电压。可见，本优选实施例可以通过第一开关控制单元42来控制比较器第一级输出的高电势端的最低箝位电压，通过第一偏置单元52来控制比较器的第一级输出的高电势端的最高箝位电压；同理，通过第二开关控制单元44来控制比较器第一级输出的低电势端的最高箝位电压，通过第二偏置单元54来控制比较器的第一级输出的低电势端的最低箝位电压。
优选地，比较器的第一级输出的高电势端经过第一电流镜单元与第一开关控制单元42相连，比较器的第一级输出的低电势端经过第二电流镜单元与第二开关控制单元44相连，其中，第一电流镜单元为与第一开关控制单元42相匹配的电流镜电路，第二电流镜单元为与第二开关控制单元44相匹配的电流镜电路。
优选地，上述比较器可以为以下至少之一：P沟道MOSFET差分对(differentialpair)比较电路、N沟道MOSFET差分对比较电路、轨至轨(rail-to-rail)输入对比较电路。该方法简单实用、可操作性强。
对应于上述箝位电路，本发明实施例还提供了一种箝位电压的方法。图6是根据本发明实施例的箝位电压的方法的流程图，如图6所示，该方法包括以下步骤：
步骤S602，设置第一开关控制单元42与比较器的第一级输出的高电势端相连，第一开关控制单元42在该高电势端的电压低于第一预定值V1时，将该高电势端的电压箝位至VGate1；以及
步骤S604，设置第二开关控制单元44与比较器的第一级输出的低电势端相连，第二开关控制单元44在该低电势端的电压高于第二预定值V2时，将该低电势端的电压箝位至VGate2；其中，比较器的第一级输出的电压位于VGND与VCC之间。
通过上述步骤，采用箝位比较器的第一级输出的节点电压的方式，限制了比较器第一级的输出电压摆幅，解决了相关技术中比较器的延时时间比较长而导致电压转换速率低的问题，提高了比较器的处理速度。
优选地，在步骤S602中，使用第一MOSFET作为第一开关控制单元42，第一MOSFET在比较器的第一级输出的高电势端的电压高于或等于V1时关闭，在该高电势端的电压低于V1时导通，以箝位该高电势端的电压；在步骤S604中，使用第二MOSFET作为第二开关控制单元44，第二MOSFET在比较器的第一级输出的低电势端的电压低于或等于V2时关闭，在该低电势端的电压高于V2时导通，以该箝位低电势端的电压。该方法简单实用、可操作性强。
优选地，还可以设置第一偏置单元52与第一开关控制单元42相连，并将第一偏置单元52连接在比较器的第一级输出的高电势端与低电势端之间，使用第一偏置单元52在低电势端的电压被箝位的情况下，箝位高电势端的电压；以及设置第二偏置单元54与第二开关控制单元44相连，并将第二偏置单元54连接在比较器的第一级输出的高电势端与低电势端之间，使用第二偏置单元54在高电势端的电压被箝位的情况下，箝位低电势端的电压。
在实施过程中，可以使用第三MOSFET作为第一偏置单元52，通过调整第三MOSFET的栅极电压来控制高电势端的最高电压值；可以使用第四MOSFET作为第二偏置单元54，通过调整第四MOSFET的栅极电压控制低电势端的最低电压值。
下面结合优选实施例和附图对上述实施例的实现过程进行详细说明。
实施例一
图7是根据本发明实施例一的比较器的内部电路示意图，如图7所示，在节点PGate(比较器的第一级输出的高电势节点)处连接一个箝位MOS管MPClamp(即，第一开关控制单元42)，用于箝位节点PGate的最低电压，在节点NGate(比较器的第一级输出的低电势节点)处连接一个箝位MOS管MNClamp(即，第二开关控制单元44)，用于箝位节点NGate的最高电压，从而限制比较器第一级输出节点的电压摆幅，使得比较器的时间延迟降低，电压转换速率增高。
图8是根据本发明实施例一的比较器的第一级输出的PGate节点的电压输出波形示意图，如图8所示，节点PGate的电压被箝位至VPGate_clamped(即，VGate1)与VCC之间。图9是根据本发明实施例一的比较器的第一级输出的NGate节点的电压输出波形示意图，如图9所示，节点NGate的电压被箝位至VGND与VNGate_clamped(即，VGate2)之间。
可见，在本实施例中，节点PGate和节点NGate的电压摆幅均没有达到满摆幅(VGND～VCC)，从而使得比较器的第一级输出的延时时间变短，即，通过限制第一级的输出电压摆幅的方式，减少了比较器的延迟时间，以提高比较器的电压转换速率。
实施例二
本实施例使用用于箝位的MOSFET来限制具有有限的电压转换速率的节点的电压摆幅，以加速比较器，提供了一种比较器第一级输出电压的箝位方法，其中，对比较器的第一级输出的节点和级联节点均进行箝位，以限制箝位比较器的第一级输出的电压摆幅。
图10是根据本发明实施例二的比较器的内部电路示意图，如图10所示，两个用于箝位的PMOS管(MP7)和NMOS管(MN7)(即，开关控制单元)被加入，以限制比较器第一级的输出电压摆幅，以减少比较器的延迟时间。
其中，中间的两个MOS管(MP6、MN6)充当前馈AB类级，即，在比较器内部的第一级(GM电路，即MP0、MP1)输出的高电势端(节点PGate)与低电势端(节点NGate)之间设置两个MOS管(MP6、MN6)，以限制高电势端的最高电压和低电势端的最低电压。
具体地，MP6(即，第一偏置单元52)和MN6(即，第二偏置单元54)属于AB类偏置电路，PC1、NC1为控制AB类偏置电路的栅极电压，其中，MP6和MN6有如下作用：(1)使偏置输出级处于AB类状态；(2)分离节点PGate和NGate，从而可以使节点PGate和NGate可以具有不同的箝位电压；(3)设置箝位电压，即，通过选择不同的MP6和MN6来设置节点PGate和NGate的箝位电压的值。例如，在图10中，通过调整MP6的栅极(PC1)可以控制节点PGate的最高电压值，通过调整MN6的栅极(NC1)可以控制节点NGate的最低电压值。
优选地，比较器第一级输出与上述箝位电路之间还可以通过一个电流镜电路。如图10所示，设置在节点PGate的由MP2、MP3、MP4、MP5组成的电流镜电路，以及设置在节点NGate的由MN2、MN3、MN4、MN5组成的电流镜电路，其中，VPC2、VNC2为栅极电压。需要说明的是，这里MP4和MP5是cascode级用于提高电流镜匹配的元件，同理MN4和MN5也是，在实际应用中这四个元件是优选方案，即，是可有可无的。
在实施过程中，MP7为箝位PMOS管。当节点PGate电压太低时，MP7将导通，以箝位节点PGate。例如，当输出MP7栅极电压低于一定值时，MP7导通，由于对节点PGate的下拉电流有上限，所以节点PGate电压钳位有下限。如图10所示，MP7的漏极连接到MP5的源极，该连接将箝位MP5的源极电压。MN7为箝位NMOS管。当节点NGate电压太高时，MN7将导通，以箝位节点NGate。如图10所示，MN7的漏极连接到MN5的源极，该连接将箝位MN5的源极电压。
当1.2uA都经过MP0时，MN2电流为“0.4uA+1.2uA”，MN3作为电流镜电流也为1.6uA，MP1电流为0，所以，MN5电流1.6uA，拉低节点NGate的电位，从而导通MN6(1.6uA)。由于MP2和MP3是电流镜，MN6电流(即1.6uA下拉电流)＝MP7电流+MP3电流，所以，MP7电流为1.2uA，节点PGate被MP7箝位，节点NGate的电压被MN6箝位在“NC1-VGS(MN6)”，即，用NC1的电压减去MN6的阈值电压。
当1.2uA都经过MP1时，MN2、MN3电流都是0.4uA，MP3和MP2电流镜，所以，MP3电流为0.4uA，MP5、MP6导通0.4uA电流拉高节点PGate和NGate的电位，此时，MN7电流为：MP1电流-MN3电流+MP6电流＝1.2-0.4+0.4＝1.2uA。所以，节点NGate电位(即电压)箝位为MN7的VGS(阈值电压)，而节点PGate的电压箝位在“PC1-VGS(MP6)”，即，用PC1的电压减去MP6的阈值电压。
图11是根据本发明实施例二的比较器的第一级输出的PGate节点的电压输出波形示意图，如图11所示，节点PGate的电压的最大摆幅是从节点PGate的Clamped电压(即，VGate1)至PC1-VGS(MP6)，均没有至VCC。图12是根据本发明实施例二的比较器的第一级输出的NGate节点的电压输出波形示意图，如图12所示，节点NGate的电压的最大摆幅是从节点NGate的Clamped电压(即，VGate2)至NC1-VGS(MN6)，均没有至GND。也就是说，通过本实施提供的箝位方法，限制了比较器内部第一级输出的电压的摆幅幅度，从而降低了比较器的延时时间，提高了比较器的速度。
以下结合图10、图11和图12，对节点PGate和节点NGate的箝位电压进行总结：
(1)对于节点PGate：MP7开启，则节点PGate电压为VPGate≧VP1(即VGate1)，MP6最大开启VPGate≦VP2(即，图11中的PC1-VGS(MP6))，调整PC1可以调整VP2而不是VP1。
(2)对于节点NGate：MN7开启，则节点NGate电压VNGate≧VN1(即VGate2)，MN6最大开启VNGate≦VN2(即图12中的NC1-VGS(MN6))，调整NC1可以调整VN2。
另外，在实施过程中，如果MP7和MN7的漏极连接到它们的栅极，即，将MP7的漏极连接到MP7的栅极，将MN7的漏极连接到MN7的栅极，则虽然部分箝位功能仍然保留着，但是，此时对MP5和MN5的源极电压的箝位失效。
需要说明的是，可以作为本发明实施例提供的MOS管箝位电路的输入级的电路有：PMOS管差分对、NMOS管差分对、轨对轨(rail-to-rail)输入对等等。
本实施例中，用箝位MOS管来限制比较器第一级的输出电压摆幅，其中，第一级的两个输出均有各自的箝位电路，箝位电路对第一级的输出节点和级联节点均进行箝位。即，通过用MOS管箝位电路来限制节点的电压摆幅，使得延时时间减少了大约七分之一。
综上所述，通过本发明实施例，采用箝位比较器的第一级输出的节点电压的方式，限制了比较器第一级的输出电压摆幅，解决了相关技术中比较器的延时时间比较长而导致电压转换速率低的问题，提高了比较器的处理速度。
显然，本领域的技术人员应该明白，上述的本发明的各模块或各步骤可以用通用的计算装置来实现，它们可以集中在单个的计算装置上，或者分布在多个计算装置所组成的网络上，可选地，它们可以用计算装置可执行的程序代码来实现，从而，可以将它们存储在存储装置中由计算装置来执行，并且在某些情况下，可以以不同于此处的顺序执行所示出或描述的步骤，或者将它们分别制作成各个集成电路模块，或者将它们中的多个模块或步骤制作成单个集成电路模块来实现。这样，本发明不限制于任何特定的硬件和软件结合。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (12)

1.一种箝位电路，包括：
第一开关控制单元，包括控制端以及第一开关端和第二开关端，其中，所述控制端和所述第一开关端耦接至比较器的第一级输出的高电势端，并且其中，所述第一开关控制单元被配置为在所述高电势端的电压低于第一预定值(V1)时，将所述高电势端的电压箝位至第一电压(VGate1)；以及
第二开关控制单元，包括控制端以及第一开关端和第二开关端，其中，所述控制端和所述第一开关端耦接至所述比较器的所述第一级输出的低电势端，并且其中，所述第二开关控制单元被配置为在所述低电势端的电压高于第二预定值(V2)时，将所述低电势端的电压箝位至第二电压(VGate2)。
2.根据权利要求1所述的箝位电路，其中，所述第一开关控制单元和所述第二开关控制单元中的每一个包括：使用相应的所述第一开关控制单元和所述第二开关控制单元的控制端能选择的第一开关端与第二开关端之间的低阻抗状态和高阻抗状态。
3.根据权利要求1所述的箝位电路，其中，所述第一开关控制单元是第一金属氧化物半导体场效应晶体管，并且
其中，所述第二开关控制单元是第二金属氧化物半导体场效应晶体管。
4.根据权利要求3所述的箝位电路，其中，所述第一金属氧化物半导体场效应晶体管在所述高电势端的电压高于或等于所述第一预定值时截止，并且在所述高电势端的电压低于所述第一预定值时导通，以箝位所述高电势端的电压，并且
其中，所述第二金属氧化物半导体场效应晶体管在所述低电势端的电压低于或等于所述第二预定值时截止，并且在所述低电势端的电压高于所述第二预定值时导通，以箝位所述低电势端的电压。
5.根据权利要求1所述的箝位电路，包括：
第一偏置单元，所述第一偏置单元耦接至所述第一开关控制单元、耦接在所述高电势端与所述低电势端之间，所述第一偏置单元被配置为在所述低电势端的电压被箝位的情况下，箝位所述高电势端的电压；以及
第二偏置单元，所述第二偏置单元耦接至所述第二开关控制单元、耦接在所述高电势端与所述低电势端之间，所述第二偏置单元被配置为在所述高电势端的电压被箝位的情况下，箝位所述低电势端的电压。
6.根据权利要求5所述的箝位电路，其中，所述第一偏置单元包括第三金属氧化物半导体场效应晶体管，所述第三金属氧化物半导体场效应晶体管被配置为使用所述第三金属氧化物半导体场效应晶体管的栅极电压来控制所述高电势端的最高电压值，并且
其中，所述第二偏置单元包括第四金属氧化物半导体场效应晶体管，所述第四金属氧化物半导体场效应晶体管被配置为使用所述第四金属氧化物半导体场效应晶体管的栅极电压来控制所述低电势端的最低电压值。
7.一种用于箝位电压的方法，包括：
在比较器的第一级输出的高电势端的电压低于第一预定值(V1)时，使用第一开关控制单元将所述高电势端的电压箝位至第一电压(VGate1)，其中，所述第一开关控制单元包括控制端以及第一开关端和第二开关端，并且其中，所述控制端和所述第一开关端耦接至所述比较器的所述第一级输出的所述高电势端；以及
在所述比较器的所述第一级输出的低电势端的电压高于第二预定值(V2)时，使用第二开关控制单元将所述低电势端的电压箝位至第二电压(VGate2)，其中，所述第二开关控制单元包括控制端以及第一开关端和第二开关端，并且其中，所述控制端和所述第一开关端耦接至所述比较器的所述第一级输出的所述低电势端。
8.根据权利要求7所述的用于箝位电压的方法，其中，所述第一开关控制单元和所述第二开关控制单元中的每一个包括：使用相应的所述第一开关控制单元和所述第二开关控制单元的控制端能选择的第一开关端与第二开关端之间的低阻抗状态和高阻抗状态。
9.根据权利要求7所述的用于箝位电压的方法，其中，所述第一开关控制单元是第一金属氧化物半导体场效应晶体管，并且
其中，所述第二开关控制单元是第二金属氧化物半导体场效应晶体管。
10.根据权利要求9所述的用于箝位电压的方法，包括：
在所述高电势端的电压高于或等于所述第一预定值时使所述第一金属氧化物半导体场效应晶体管截止，并且在所述高电势端的电压低于所述第一预定值时使所述第一金属氧化物半导体场效应晶体管导通，以箝位所述高电势端的电压；以及
在所述低电势端的电压低于或等于所述第二预定值时使所述第二金属氧化物半导体场效应晶体管截止，并且在所述低电势端的电压高于所述第二预定值时使所述第二金属氧化物半导体场效应晶体管导通，以箝位所述低电势端的电压。
11.根据权利要求7所述的用于箝位电压的方法，包括：
使用第一偏置单元在所述低电势端的电压被箝位的情况下，箝位所述高电势端的电压，所述第一偏置单元耦接至所述第一开关控制单元、耦接在所述高电势端与所述低电势端之间；以及
使用第二偏置单元在所述高电势端的电压被箝位的情况下，箝位所述低电势端的电压，所述第二偏置单元耦接至所述第二开关控制单元、耦接在所述高电势端与所述低电势端之间。
12.根据权利要求11所述的用于箝位电压的方法，其中，所述第一偏置单元包括第三金属氧化物半导体场效应晶体管，所述第三金属氧化物半导体场效应晶体管被配置为使用所述第三金属氧化物半导体场效应晶体管的栅极电压来控制所述高电势端的最高电压值，并且
其中，所述第二偏置单元包括第四金属氧化物半导体场效应晶体管，所述第四金属氧化物半导体场效应晶体管被配置为使用所述第四金属氧化物半导体场效应晶体管的栅极电压来控制所述低电势端的最低电压值。
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