JP2010537579A - 適応型バイアシングを用いた高スイング演算増幅器出力段 - Google Patents
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Abstract
【選択図】図8
Description
Claims (21)
- 演算増幅器であって、
第1の電力供給ノードと、
第2の電力供給ノードであって、前記第1の電力供給ノードと前記第2の電力供給ノードとの間においては電源電圧が存在する第2の電力供給ノードと、
増幅器出力ノードと、
差動入力段と、
ソース、ゲート及びドレインを有する第1のトランジスタと
ソース、ゲート及びドレインを有する第2のトランジスタと、
ソース、ゲート及びドレインを有する第3のトランジスタと、
ソース、ゲート及びドレインを有する第4のトランジスタと、
前記第2のトランジスタの前記ゲート上において第1のバイアス信号を供給し及び前記第4のトランジスタの前記ゲート上において第2のバイアス信号を供給する適応型バイアシング回路と、を備える出力段と、を備え、
前記増幅器は、第1の伝導性経路を通じて前記増幅器出力ノードを前記第2の電力供給ノードに結合することができ、前記第1の伝導性経路は、前記出力ノードから、前記第2のトランジスタを通り、前記第1のトランジスタを通り、前記第2の電力供給ノードまで延び、
前記増幅器は、第2の伝導性経路を通じて前記増幅器出力ノードを前記第1の電力供給ノードに結合することができ、前記第2の伝導性経路は、前記第1の電力供給ノードから、前記第3のトランジスタを通り、前記第4のトランジスタを通り、前記増幅器出力ノードまで延び、前記第1、第2、第3及び第4のトランジスタの各々は、前記電源電圧よりも低いドレインソース間破壊電圧を有し、前記第1、第2、第3及び第4のトランジスタの各々は、前記電源電圧よりも低いゲートソース間破壊電圧を有し、
前記第1のバイアス信号は、前記増幅器出力ノードにおける出力信号が第1の電圧範囲内にある場合は第1の電圧を有し、前記適応型バイアシング回路は、前記増幅器出力信号が第2の電圧範囲内にある場合は前記第1のバイアス信号を増大させ、前記第2のバイアス信号は、前記増幅器出力ノードにおける出力信号が第3の電圧範囲内にある場合は第3の電圧を有し、前記適応型バイアシング回路は、前記出力信号が前記第2の電圧範囲内にある場合は前記第2のバイアス信号を低下させる、演算増幅器。 - 前記第1のトランジスタの前記ドレインは、前記第2のトランジスタの前記ソースに接続され、前記第2のトランジスタの前記ドレインは、前記出力ノードに接続され、前記第3のトランジスタの前記ドレインは、前記第4のトランジスタの前記ソースに接続され、前記第4のトランジスタの前記ドレインは、前記出力ノードに接続される請求項1に記載の演算増幅器。
- 前記出力信号は、前記電源電圧に実質的に等しい電圧スイングを有し、前記第1、第2、第3及び第4のトランジスタのうちのいずれも、前記ドレインソース間破壊電圧を超えるドレインソース間電圧を経験せず、前記第1、第2、第3及び第4のトランジスタのうちのいずれも、前記ゲートソース間破壊電圧を超えるゲートソース間電圧を経験しない請求項1に記載の演算増幅器。
- 前記適応型バイアシング回路は、
第1のノード及び第2のノードを有する第1の電圧分割器回路であっで、前記第1のノードは、前記第2のトランジスタの前記ゲートに結合される第1の電圧分割器回路と、
ソース、ゲート、及びドレインを有する第1のバイアス調整トランジスタであって、前記ソースは、前記第1のノードに接続され、前記ドレインは、前記第2のノードに接続され、前記ゲートは、前記出力ノードに接続される第1のバイアス調整トランジスタと、
第1のノード及び第2のノードを有する第2の電圧分割器回路であっで、前記第1のノードは、前記第4のトランジスタの前記ゲートに結合される第2の電圧分割器回路と、
ソース、ゲート、及びドレインを有する第2のバイアス調整トランジスタであって、前記ソースは、前記第1のノードに接続され、前記ドレインは、前記第2のノードに接続され、前記ゲートは、前記出力ノードに接続される第2のバイアス調整トランジスタと、を備える請求項2に記載の演算増幅器 - 前記第1の電圧分割器は、
ソース、ゲート、及びドレインを有する第1のダイオード接続トランジスタであって、前記ドレインは、前記第1の電力供給ノードに接続され、前記ソースは、前記第1の電圧分割器回路の前記第1のノードに接続される第1のダイオード接続トランジスタと、
ソース、ゲート、及びドレインを有する第2のダイオード接続トランジスタであって、前記ドレインは、前記第1のダイオード接続トランジスタの前記ソースに接続され、前記ソースは、前記第1の電圧分割器回路の前記第2のノードに接続される第2のダイオード接続トランジスタと、
ソース、ゲート、及びドレインを有する第3のダイオード接続トランジスタであって、前記ドレインは、前記第2のダイオード接続トランジスタの前記ソースに接続される第3のダイオード接続トランジスタと、を備える請求項4に記載の演算増幅器 - 前記差動入力段は、第1の差動入力ノードと、第2の差動入力ノードと、第1の出力ノードと、第2の出力ノードと、を有し、前記差動入力段の前記第1の出力ノードは、前記出力段の前記第1のトランジスタの前記ゲートに接続され、前記差動入力段の前記第2の出力ノードは、前記出力段の前記第3のトランジスタの前記ゲートに接続される請求項1に記載の演算増幅器
- 前記差動入力段は、差動段と、クラスAB制御回路と、を含む請求項6に記載の演算増幅器。
- 前記第1のトランジスタの前記ソースは、第1のイネーブルトランジスタを通じて前記第2の電力供給ノードに結合され、前記第3のトランジスタの前記ソースは、第2のイネーブルトランジスタを通じて前記第1の電力供給ノードに結合される請求項1に記載の演算増幅器。
- 方法であって、
(a)演算増幅器の出力段におけるプルダウン電流経路内でNチャネルバイアシングトランジスタを用いることであって、前記プルダウン電流経路は、前記演算増幅器の出力ノードから、前記Nチャネルバイアシングトランジスタを通り、Nチャネルスイッチングトランジスタを通り、第2の電源電圧ノードまで延びることと、
(b)前記演算増幅器の前記出力段におけるプルアップ電流経路内でPチャネルバイアシングトランジスタを用いることであって、前記プルアップ電流経路は、第1の電源電圧ノードから、Pチャネルスイッチングトランジスタを通り、前記Pチャネルバイアシングトランジスタを通り、第1の電源電圧ノードまで延びることと、
(c)前記出力ノードにおける出力信号に基づいて前記Nチャネルバイアシングトランジスタのゲートにおけるバイアシング電圧を調整することと、
(d)前記出力ノードにおける前記出力信号に基づいて前記Nチャネルバイアシングトランジスタのゲートにおけるバイアシング電圧を調整すること、とを備える、方法。 - (c)の前記調整することは、前記出力信号の電圧が予め決められた電圧よりも低下したときに前記Nチャネルバイアシングトランジスタの前記ゲートにおける前記バイアシング電圧を低下させることを含み、(C)の前記調整することは、前記出力信号の電圧が前記予め決められた電圧よりも上昇したときに前記Nチャネルバイアシングトランジスタの前記ゲートにおける前記バイアシング電圧を増大させることをさらに含む請求項9に記載の方法。
- 前記スイッチングPチャネルトランジスタのドレインは、前記Pチャネルバイアシングトランジスタのソースに結合され、前記Pチャネルバイアシングトランジスタのドレインは、前記出力ノードに結合され、前記出力ノードは、前記Nチャネルバイアシングトランジスタのドレインに結合され、前記Nチャネルバイアシングトランジスタのソースは、前記Nチャネルスイッチングトランジスタのドレインに結合される請求項10に記載の方法。
- (e)電源電圧VDDAから前記出力段に電力を供給することであって、前記Nチャネルバイアシングトランジスタ、前記Nチャネルスイッチングトランジスタ、前記Pチャネルバイアシングトランジスタ、及び前記Pチャネルスイッチングトランジスタはすべて、前記電源電圧VDDAよりも小さいドレインソース間破壊電圧を有すること、をさらに備える請求項11に記載の方法。
- 前記電源電圧VDDAは、前記第1の電源電圧ノードと第2の電源電圧ノードとの間に存在する請求項12に記載の方法。
- 前記電源電圧VDDAは、VDDA電源電圧レールと接地レールとの間に存在し、第1のエネーブルリングトランジスタが前記VDDA電源電圧レールを前記Pチャネルスイッチングトランジスタの前記ソースに結合し、第2のエネーブルリングトランジスタが前記接地レールを前記Nチャネルスイッチングトランジスタの前記ソースに結合した請求項12に記載の方法。
- 前記バイアシング電圧を前記増大させることは、電圧分割器内の抵抗素子を短絡させることによって達成され、前記電圧分割器のノードは、前記Nチャネルバイアシングトランジスタの前記ゲートに結合される請求項10に記載の方法。
- 前記Nチャネルバイアシングトランジスタの前記ゲートにおける前記バイアシング電圧は、電圧分割器を用いて生成される請求項9に記載の方法。
- 回路であって、
演算増幅器出力ノードと、
電源電圧ノードと、
接地ノードと、
Nチャネルスイッチングトランジスタ及びNチャネルバイアシングトランジスタが伝導性である場合に前記Nチャネルスイッチングトランジスタ及び前記Nチャネルバイアシングトランジスタを通じて前記出力ノードから前記接地ノードまでの電流経路が存在するように直列に結合された前記Nチャネルスイッチングトランジスタ及び前記Nチャネルバイアシングトランジスタと、
Pチャネルスイッチングトランジスタ及びPチャネルバイアシングトランジスタが伝導性である場合に前記Pチャネルスイッチングトランジスタ及び前記Pチャネルバイアシングトランジスタを通じて前記電源電圧ノードから前記出力ノードまでの電流経路が存在するように直列に結合された前記Pチャネルスイッチングトランジスタ及び前記Pチャネルバイアシングトランジスタと、
前記出力ノードにおける電圧に少なくとも部分的に基づいて前記Nチャネルバイアシングトランジスタのゲートにおける第1のバイアシング電圧を調整するための第1の手段であって、前記出力ノードにおける前記電圧が第1の予め決められた電圧よりも低下したときに前記第1のバイアシング電圧を低下させる第1の手段と、
前記出力ノードにおける前記電圧に少なくとも部分的に基づいて前記Pチャネルバイアシングトランジスタのゲートにおける第2のバイアシング電圧を調整するための第2の手段であって、前記出力ノードにおける前記電圧が第2の予め決められた電圧よりも増大したときに前記第2のバイアシング電圧を低下させる第2の手段と、を備える、回路。 - 前記第1の手段は、前記出力ノードにおける前記電圧が前記第1の予め決められた電圧よりも低い場合は前記第1のバイアシング電圧を第1の電圧に設定し、前記出力ノードにおける前記電圧が前記第1の予め決められた電圧よりも高い場合は前記第1のバイアシング電圧を第2の電圧に設定する請求項17に記載の回路。
- 前記第1の手段は電圧分割器を含み、前記電圧分割器は、一列のダイオード接続トランジスタを含む請求項18に記載の回路。
- 前記電源電圧ノードと前記接地ノードとの間には電源電圧VDDAが存在し、前記Nチャネルバイアシングトランジスタ、前記Nチャネルスイッチングトランジスタ、前記Pチャネルバイアシングトランジスタ、及び前記Pチャネルスイッチングトランジスタはすべて、前記電源電圧VDDAよりも小さいドレインソース間破壊電圧を有する請求項17に記載の回路。
- 増幅器であって、
差動入力段と、
第1のトランジスタと、
第2のトランジスタと、
第3のトランジスタと、
第4のトランジスタと、
前記出力ノードにおける電圧に基づいて前記第1及び第4のトランジスタのゲートにおける電圧を適応的にバイアシングするように適応化された回路と、を備える出力段と、を備え、
前記増幅器は、出力ノードから、前記第2のトランジスタを通り、前記第1のトランジスタを通り、接地ノードまで延びる第1の伝導性経路を通じて前記出力ノードを前記接地ノードに結合することができ、
前記増幅器は、電源電圧ノードから、前記第3のトランジスタを通り、前記第4のトランジスタを通り、前記出力ノードまで延びる第2の伝導性経路を通じて前記出力ノードを前記電源電圧ノードに結合することができ、前記第1、第2、第3及び第4のトランジスタの各々は、前記電源電圧ノードと前記接地ノードとの間において電源電圧よりも小さいドレインソース間破壊電圧を有する、増幅器。
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