WO2004040754A1 - 差動回路及びそれを備えた受信装置 - Google Patents

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WO2004040754A1
WO2004040754A1 PCT/JP2003/013942 JP0313942W WO2004040754A1 WO 2004040754 A1 WO2004040754 A1 WO 2004040754A1 JP 0313942 W JP0313942 W JP 0313942W WO 2004040754 A1 WO2004040754 A1 WO 2004040754A1
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Jun-Ichi Okamura
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Thine Electronics, Inc.
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Definitions

  • the present invention relates to a differential circuit for a small-amplitude, current-mode, high-speed serial digital transmission signal and a receiver including the same, and particularly to a terminal common-mode voltage range. Ensuring a rail-to-rail common mode range that requires close proximity to the source ffi
  • Input stage and input common field required to handle high-speed signals inside the chip.
  • the present invention relates to a differential circuit for a receiving device of a high-speed serial digital message, which is combined with a buffer stage capable of obtaining a differential output having a constant common mode potential regardless of the mode.
  • the LVDS standard only defines the point of using a differential current drive signal and the terminating impedance. Therefore, differential circuits conforming to the LVDS standard must be able to operate with any common mode termination.
  • Standard, LVDS standard A signal (hereinafter called an LVDS transmitter) for a signal (hereinafter called an LVDS transmitter) that complies with the following standards must be connected to a terminating impedance of 1 ⁇ and be connected to a terminal that can provide an amplitude of 35 OmV. Drive is used.
  • the LVDS signal receiving circuit (hereinafter referred to as the LVDS receiver) must be able to receive the above 350 mV3 ⁇ 4g termination error with respect to the common mode termination Hffi of 0 to 2.4 V.
  • the amplifier circuit at the input stage of the LVDS receiver will handle the same common mode input signal as that of Ehara E, assuming, for example, 2.5 V Kambara Ei £ Vcc.
  • the operation of handling the same common mode input signal as M Mffi in this way is called rail-to-rail (rai 1 to to rai 1) operation.
  • a rail-to-rail differential amplification stage consists of a parallel combination of an N-channel device differential amplification stage and a P-channel device differential amplification stage.
  • a topology is considered in which the limits of both common-mode operating ranges are interpolated.
  • the output of the amplifier circuit located at the input stage needs to have a desired signal quality for the amplifier circuit provided at the subsequent stage. That is, in order to handle high-speed signals inside the chip, it is desirable that the differential output of the amplifier circuit in the input stage has a constant common-mode potential without depending on the input common-mode voltage of the LVDS signal. In addition, it is necessary to combine appropriate buffer stages to drive the chip internal load.
  • US Pat. No. 6,320,422 discloses a technique for stabilizing the output voltage of a buffer stage by controlling the differential output of the differential amplification stage by feeding back the output voltage.
  • this is referred to as Conventional Technique 1 and will be described with reference to FIG.
  • the prior art 1 includes a differential amplifying stage including an N-channel type differential amplifying circuit 801 and a P-channel type differential amplifying circuit 813; And a complementary source follower circuit 828 for inputting the outputs (808 and 820) of the differential amplifier stage.
  • the two complementary source follower circuits 826 and 828 described above are buffer stages for driving an internal load.
  • the N-channel type differential amplifier circuit 801 described above is an N-channel type MOS transistor composed of a pair of N-channel type MOS transistors (preferably a field-effect transistor, hereinafter simply referred to as a transistor).
  • the differential element 802, the active loads 812 and 810 which are loads of the N-channel type differential element 802, and the constant current source connected to the N-channel type differential element 802 804.
  • the P-channel differential amplifying circuit 8 13 includes a P-channel differential element 8 14 composed of a pair of P-channel MOS transistors and a P-channel differential element 8 1 It is configured to include an active load 8222 and 8224, which are loads of 4, and a constant current source 816 connected to the P-channel differential element 814.
  • the output node 830 of the complementary source follower circuit 826 is connected to the active loads 810 and 822 formed by N-channel MOS transistors, respectively. That is, the voltage at both ends of the active loads 810 and 8222 is subjected to feedback control based on the output voltage of the complementary source follower circuit 826.
  • the output node 832 of the complementary source follower circuit 828 is connected to active loads 812 and 824 each formed of an N-channel MOS transistor. That is, the voltage between both ends of the active loads 812 and 824 is feedback-controlled based on the output voltage of the complementary source follower circuit 828.
  • the operating points of the active loads 8 10, 8 12, 8 2 2, 8 2 4 composed of P-channel N-channel MOS transistors move from the triode region to the pentode region. Therefore, it is configured to always operate in the triode region, so that the non-linear operation of the differential output can be prevented, that is, the differential output can be stabilized.
  • the two differential amplifier circuits are set to different operation modes by the input common mode voltage, and two complementary sources provided in the output stage are provided. It is impossible to keep the common mode potential of the output voltage of the follower circuit constant. Further, the output is fed back as in the first technique. However, there is a possibility that oscillation may occur due to high-speed switching of the output power.
  • the present invention has been made in view of such a problem, and can output a differential output having a constant common mode potential without having a feedback configuration, and is suitable for driving a chip internal load.
  • An object of the present invention is to provide a differential circuit having a buffer stage and a receiving device having the same. Disclosure of the invention
  • the present invention has a configuration including a differential element provided at a signal input stage, a constant current source connected to the differential element, and a load connected to the differential element. And a source follower circuit that outputs a differential error based on a voltage drop at the load, wherein the differential element is in a non-conductive state, And a current supply circuit for supplying a predetermined current to the load connected in series to the moving element.
  • a differential circuit having a constant common mode potential can be output without having a feedback configuration, and a source follower circuit which is a buffer stage suitable for driving an internal load of the chip is provided. Is realized.
  • a first differential element provided in a signal input stage, a first constant current source connected to the first differential element, A first differential amplifier circuit having first and second loads connected to the active element; a second differential element provided at an input stage of the lilt self signal; A second constant current source connected to the second differential element, and a second differential amplifier circuit including third and fourth loads connected to the second differential element; Based on the descent at the first or third load! A first source follower circuit for outputting a first differential signal; and a second source follower circuit for outputting a second differential signal based on a drop in the second or fourth load.
  • a first current supply circuit that supplies a predetermined current to the first and second loads when the first differential element is in a non-conducting state.
  • a second current supply circuit that supplies a predetermined current to the third and fourth loads when the second differential element is in a non-conductive state. It is composed of As a result, it is possible to output a differential output having a constant common mode potential without having a feedback configuration, and to drive a chip internal load. Thus, a differential circuit having the first and second source follower circuits, which are the puffer stages, is realized.
  • a differential element provided at a signal input stage, a constant current source connected to the differential element, and a load connected to the differential element.
  • a differential amplifier having a differential amplifier circuit configured as described above and a source follower circuit that outputs a differential voltage based on a voltage drop in the load, wherein the disturbing differential element is in a non-conductive state.
  • a current supply circuit for supplying a predetermined current to an obscene load connected in series with the tiff self-differential element is provided.
  • a receiving device provided with the present invention is realized.
  • a first differential element provided in a signal input stage, a first constant current source connected to the first differential element, A first differential amplifier circuit having first and second loads connected to the differential element; a second differential element provided at an input stage of the signal; A second differential amplifier circuit having a second constant current source connected to the second differential element and fflt third and fourth loads connected to the second differential element.
  • a first source follower circuit that outputs a first differential signal based on a drop in the first or third load, and a drop in the second or fourth load.
  • a second source follower circuit that outputs a second differential signal.
  • a first current supply circuit for supplying a predetermined current to the first and second loads when the first differential element is in a non-conductive state
  • a second current supply circuit that supplies a predetermined current to the third and fourth loads when the second differential element is in a non-conductive state.
  • FIG. 1 is a block diagram showing a configuration of a differential circuit 800 according to Conventional Technique 1
  • FIG. 2 is a circuit diagram showing a configuration of a differential circuit 100 used in the description of the present invention
  • FIG. FIG. 4 is a diagram for explaining the operation of the differential circuit 100 shown in FIG. 2;
  • FIG. 4 is a circuit diagram showing the configuration of the differential circuit 200 used in the description of the present invention.
  • FIG. 5 is a diagram for explaining the operation of the differential circuit 200 shown in FIG.
  • FIG. 6 is a graph showing simulation results performed on the differential circuit 200 shown in FIG.
  • FIG. 7 is a circuit diagram showing a configuration of a differential circuit 300 according to the present invention.
  • FIG. 8 is a block diagram showing a configuration of a differential circuit 400 designed using the topology of the differential circuit 300 shown in FIG.
  • FIG. 9 is a diagram showing a circuit configuration of the differential circuit 400 shown in FIG.
  • FIG. 10 is a graph showing simulation results performed on the differential circuit 400 shown in FIG.
  • FIG. 11 shows that the bias potentials VB p and VB n applied to the first and second bulb supply circuits 51 and 52 in the differential circuit 400 shown in FIG. Darraf showing the simulation results of ⁇
  • FIG. 12 is a block diagram showing a configuration of a receiving apparatus 100 having the differential circuit 400 according to the present invention.
  • the present invention provides a differential circuit which can output a differential output having a constant common mode potential without having a feed-pack configuration, and has a buffer stage suitable for driving a chip internal load, and a differential circuit having the same.
  • Receiving device receives a differential output having a constant common mode potential without having a feed-pack configuration, and has a buffer stage suitable for driving a chip internal load, and a differential circuit having the same.
  • the present invention relates to a differential circuit for a high-speed serial digital signal, wherein a differential amplifier stage composed of N-channel elements and a P-channel In this topology, the difference between the common mode operating range is complemented by combining the differential amplifier stage composed of the shunt elements in parallel, and the topology in which the complementary source-source circuit is combined with the output stage configuration .
  • a circuit based on such a topology, it is possible to secure a substantially rail-to-rail common mode range and to perform high-speed puffering.
  • the differential circuit of the high-speed serial digital message according to the present invention is configured to input a certain fixed potential to a node of a source follower circuit in an output stage. This is because, for example, a current source connected to a common common node of each of a differential amplifier stage composed of an N-channel type element and a differential amplifier stage composed of a P-channel type element has a complementary source follower. This is achieved by providing a complementary bypass circuit between the circuit and the input node.
  • This bypass circuit functions as a current supply circuit that supplies a predetermined current to the load when the differential amplification stage is in a non-operation state. This makes it possible to keep the operating point of the complementary source follower circuit at the output stage constant irrespective of the common mode voltage at the input stage. It becomes possible to assemble a puffer stage from which an output can be obtained.
  • FIG. 11 is a circuit diagram showing a configuration of a differential circuit 100 designed by adding a topology combining a source-four circuit to an output stage configuration to the topology.
  • the differential circuit 100 is composed of an N-channel type differential amplifier circuit 1 (differential amplification stage using an N-channel type element) and a P-channel type differential amplifier circuit 2 (P-channel type element). , And two source follower circuits 5 and 6.
  • the N-channel differential amplifying circuit 1 is composed of two N-channel MOS transistors (preferably a field-effect transistor). 1) N-channel type differential element 11 consisting of 101 and 1 1 1 and resistive load 1 0 3 connected to the drain nodes of respective N-channel M ⁇ S transistors 101 and 1 1 1 , And 113, and a constant current source 140 connected in common to the source nodes of the two N-channel MOS transistors 101 and 111.
  • the P-channel type differential amplifier circuit 2 includes a P-channel type differential element 12 composed of two P-channel type MOS transistors 102 and 112, and a respective p-channel ⁇ OS! OS transistor 1 The resistive loads 104 and 114 connected to the drain nodes of O2 and 112, and the resistors commonly connected to the source nodes of two P-channel MOS transistors 102 and 112, respectively. And a current source 14 1.
  • the source follower circuit 5 is an output stage that outputs a lower voltage of the differential signal.
  • the source follower circuit 5 has an N-channel MOS transistor 10 1 having a gate node connected to the drain node of the N-channel MOS transistor 10 1. 5, a constant current source 151, which is a load of the transistor, a P-channel MOS transistor 106 having a gate node connected to the drain node of the P-channel MOS transistor 102, and a load of It has a certain constant current source 16 1. Therefore, the N-channel MOS transistor 105 in the source follower circuit 5 outputs the differential voltage based on the ⁇ ⁇ ⁇ ⁇ drop in the resistive load 103 connected as the load of the N-channel MOS transistor 101. I do. Further, the ⁇ -channel type MOS transistor 106 in the source follower circuit 5 generates a differential voltage based on the miE drop in the resistive load 104 connected as the load of the ⁇ -channel type MOS transistor 102. Output.
  • the source follower circuit 6 is an output stage for outputting the upper voltage of the differential signal, and includes: a channel-type MOS transistor 1 1 1 having a gate node connected to the drain node of the channel-type MOS transistor 1 1 1 5, a constant current source 1 52 which is the load of this, and ⁇ a channel type MOS transistor 1 16 whose gate node is connected to the drain node of the channel type MOS transistor 1 12 and a load of this It has a certain constant current source 16 2. Therefore, the ⁇ channel type MOS transistor 115 in the source follower circuit 6 becomes differential based on the flffi drop in the resistive load 113 connected as the load of the channel type MOS transistor 111. Output SE. In addition, the P-channel MOS transistor 116 in the source follower circuit 6 performs a differential operation based on a drop in the resistance load 114 connected as a load of the P-channel MOS transistor 112. Output.
  • reference numeral 201 denotes a voltage (Vdsat) that determines the lower limit of operation of the constant current source 140 for the N-channel type differential amplifier circuit 1
  • reference numeral 202 denotes two N-channel type. It shows a threshold value flffi (Vgs) for operating the N-channel type differential element 11 composed of the MOS transistors 101 and 111. Therefore, the remaining voltage Vcm (code 203) obtained by subtracting miEVdsat (code 201) and threshold mffiVgs (code 202) from the power source mffiVcc is the common voltage of the N-channel type differential amplifier circuit 1. Mode The operating range.
  • reference numeral 2 1 1 denotes ®E (Vdsat) that determines the lower limit of operation of the constant current source 14 1 for the P-channel type differential amplifier circuit 2
  • reference numeral 2 1 2 denotes two P-channel type MOs. It shows a threshold voltage (Vgs) for operating a P-channel type differential element 12 composed of S transistors 102 and 112. Therefore, the remaining miEVcm (code 2 13) obtained by subtracting the voltage Vdsat (code 2 11) and the threshold value flffiVgs (code 2 1 2) from the source @ £ cc is used as the core of the P-channel differential amplifier circuit 2. It becomes the mon mode operation range.
  • the differential circuit 200 designed as a source follower circuit will be described in detail with reference to FIG. ''
  • the differential circuit 200 is composed of an N-channel type differential amplifier circuit 1, a P-channel type differential amplifier circuit 2, and two complementary source follower circuits 15 and 16. It is configured.
  • the N-channel type differential amplifier circuit 1 and the P-channel type differential amplifier circuit 2 are the same as the Hi component shown in FIG.
  • the complementary source follower circuit 15 is an output stage that outputs the lower part of the differential signal.
  • the N-channel MOS transistor 10 having a gate node connected to the drain node of the N-channel MOS transistor 101 5 and a P-channel MOS transistor 106 having a gate node connected to the drain node of the P-channel MOS transistor 102. Therefore, the N channel MOS transistor 105 in the complementary source follower circuit 15 is driven by the differential efficiency based on the Mil drop in the resistive load 103 connected as the load of the N channel MOS transistor 101. Is output. Also, the difference between the P-channel MOS transistor 106 in the source follower circuit 15 and the MEE drop in the resistive load 104 connected as the load of the P-channel MOS transistor 102! 3 ⁇ 4 is output.
  • the complementary source follower circuit 16 is an output stage that outputs the upper voltage of the differential signal, and is an N-channel type MOS transistor in which the gate node is connected to the drain node of the N-channel type MOS transistor 111. It has an S transistor 115 and a P-channel MOS transistor 116 having a gate node connected to the drain node of the P-channel MOS transistor 112.
  • one MOS transistor in the complementary source follower circuit (15, 16) also operates as a load of the other MOS transistor. Therefore, the N-channel MOS transistor 115 in the source follower circuit 16 outputs a differential voltage based on the drop in the resistive load 113 connected as the load of the N-channel MOS transistor 111. I do.
  • the P-channel MOS transistor 116 in the source follower circuit 16 generates a differential based on the mi drop in the resistive load 114 connected as the load of the P-channel MOS transistor 112. Output.
  • the operation of the differential circuit 200 having the above configuration will be described in detail with reference to FIG. However, in FIG. 5, for the sake of simplicity, the N-channel MOS transistors 111 and 115 in FIG. And 116, the resistive loads 113 and 114, and the connecting line 3 for connecting them; the line, that is, the configuration for outputting the upper voltage in the differential signal (complementary source follower circuit 16 side) is omitted.
  • FIG. 5 illustrates the common mode of the input stage.
  • the state in which both the differential amplifier stage of the N channel type element and the differential amplifier stage of the P channel type element are operating is described.
  • FIG. That is, in the state shown in FIG. 5A, the N-channel MOS transistor 101 in the N-channel differential element 11 and the P-channel MOS transistor 102 in the P-channel differential element 12 are in a conductive state (on). It is. Therefore, in FIG.
  • the nodes 120 and 121 connected to the respective gate nodes of the N-channel MOS transistor 105 and the P-channel MOS transistor 106 included in the complementary source follower circuit 15 have N
  • the channel-type MOS transistor 101, the P-channel type MOS transistor 102, and the output of the coupler are each modulated by subtractive modulation and input. As a result, the output, differential output, is maintained at a constant MIB.
  • FIG. 5 (b) shows that the common mode voltage of the input stage rises, and the differential amplifier stage of the P-channel type element, that is, the operation range of the p-channel type differential amplifier circuit 2, is exceeded.
  • FIG. 3 is a diagram for explaining a state in which only an N-channel differential amplifier circuit 1 which is a differential amplifier stage of a channel-type element is operating. That is, in the state shown in FIG. 5B, the N-channel MOS transistor 101 in the N-channel differential element 11 is in the conducting state (on), and the P-channel MOS transistor 101 in the P-channel differential element 12 The transistor 102 is off (off).
  • FIG. 5B shows that the common mode voltage of the input stage rises, and the differential amplifier stage of the P-channel type element, that is, the operation range of the p-channel type differential amplifier circuit 2, is exceeded.
  • FIG. 3 is a diagram for explaining a state in which only an N-channel differential amplifier circuit 1 which is a differential amplifier stage of a channel-type element is operating. That is,
  • the P-channel MOS transistor 102 in the P-channel differential element 12 is turned on (on), and the N-channel MOS transistor 101 in the N-channel differential element 11 is turned on. Is turned off (off).
  • the gate node of the N-channel MOS transistor 105 in the circuit 15 is constantly biased to the ground potential.
  • the N-channel MOS transistor 105 simply operates as a load, and operates not as a P-channel MOS transistor 106 S-complementary type but as a mere source follower circuit. It has the same equivalent circuit as the configuration with the load connected by the type MOS transistor 105.
  • FIG. 6 shows the results of a simulation performed on the differential circuit 200.
  • the common mode level was swept from 0 to 2.5 V.
  • the differential circuit 300 has a swell (fluctuation) in the common mode potential of the output voltage of the complementary source follower circuit as the output stage. This is because, as described above, one of the two MOS transistors constituting the complementary source follower circuits 15 and 16 provided at the output stage is unidirectionally biased to the ground, and both are different. This is for taking the operation mode.
  • the gain the amplitude of the differential output
  • the configuration of the differential circuit 200 shown in FIG. It is difficult to keep the common mode potential of the output voltage of the follower circuit constant. Further, there is a problem that the gain is reduced when the common mode level «J £ becomes close to 0 V or 2.5 V.
  • FIG. 7 is a circuit diagram showing a configuration of a differential circuit 300 designed based on such a topology.
  • the configuration for outputting the upper voltage of the differential signal is omitted for the sake of simplicity, and the source follower circuit 16 side of the differential signal is omitted), and the common of the input stage is omitted.
  • a description will be given focusing on only the case where the mode voltage increases.
  • the fluctuation of the common-mode potential of the output voltage that occurs when the common-mode voltage of the input stage rises is caused by the current flowing to the resistive load 104 when the ⁇ -channel MOS transistor 102 is completely turned off. Does not flow, and as a result, the P-channel MOS transistor 106 constituting the complementary source follower circuit 15 is biased to the ground.
  • the load resistance of the differential amplification stage of the P-channel type element is set to 104.
  • a bypass circuit for introducing a current is added.
  • This bypass circuit functions as a current feeding circuit, and functions as a bias input circuit for inputting a predetermined bias potential to the nodes of the complementary source follower circuits 15 and 16 as described above.
  • the N-channel MOS transistor 105 of the complementary source follower circuit 15 in the output stage is loaded with the P-channel MOS transistor 106 with a constant current bias.
  • the same equivalent circuit as the configuration connected as the element can be realized.
  • the load resistance 103 of the differential amplifier stage of the N-channel device must be changed.
  • This bypass circuit functions as a current supply circuit.
  • Such a current supply circuit is configured such that a constant current source 141 connected to a common node of a differential amplifier stage composed of a P-channel type device supplies a load (resistance load 104 and P This is a configuration for bypassing current to a node connected to the channel type MOS transistor 106). For this reason, a bypass circuit (current supply circuit) can be configured by connecting a P-channel MO transistor 502 biased with the bias potential VB p between each node as shown in Fig. 7. It is.
  • the output stage is one of the topologies in which the differential amplifier stage of the N channel device and the differential amplifier stage of the P channel device are combined in parallel to interpolate the limit of the common mode operation range of both devices.
  • the configuration consists of a topology combining a complementary source follower circuit, and between the common mode of the differential amplifier stage and the gate node input of the complementary source follower circuit to keep the common mode potential of the output stage constant.
  • the difference circuit 400 is designed by ⁇ 3 ⁇ 4 ⁇ with the topology in which the bypass circuit is provided. This bypass circuit functions as a current supply circuit that supplies a predetermined current to the load when the differential amplifier stage is in a non-operating state.
  • FIG. 8 is a block diagram showing the configuration of the differential circuit 400.
  • the differential circuit 400 is composed of an N-channel differential amplifier circuit 1, a P-channel differential amplifier circuit 2, two complementary source follower circuits 15 and 16, and an N-channel differential amplifier circuit.
  • Each of the first bypass circuit 51 and the second bypass circuit 52 functions as a current supply circuit for supplying a predetermined current to a corresponding load when the corresponding differential amplifier is in a non-conductive state. I do.
  • FIG. 9 shows a detailed circuit configuration of the differential circuit 400 shown in FIG. As apparent from FIG.
  • the N-channel differential amplifier circuit 1 includes an N-channel differential element 11 composed of a pair of N-channel elements, and a resistance load of the N-channel differential element 11.
  • the N-channel type differential amplifier circuit 1 includes 103, 113, a constant current source 140 of the N channel type differential element 11, and 140.
  • the P-channel differential amplifying circuit 2 includes a P-channel differential element 12 composed of a pair of P-channel elements, resistance loads 104 and 114 of the P-channel differential element 12, and a P-channel differential element. And 12 constant current sources 141.
  • the complementary source follower circuit 15 composed of the N-channel / transistor MOS transistor 105 and the P-channel type MOS transistor 106 has a node 130 and a node 131 among the output nodes of the two differential amplifier stages. Is entered. Furthermore, a complementary source follower circuit 16 composed of an N-channel MOS transistor 115 and a P-channel MOS transistor 116 has a node 120 and a node 121 among the output nodes of the two differential amplifier stages. Is entered.
  • the first bypass circuit 51 is composed of two N-channel MMOS transistors 501 and 511 in which a bias potential VBn is applied to the gate node, and bypasses the N-channel MOS transistors 101 and 111, respectively. Constant current?
  • the source 140 and the nodes 130 and 120 are connected.
  • the second pin circuit 52 includes P-channel MOS transistors 502 and 512 in which a gate potential VB is applied to the gate node, and P-channel MOS transistors 502 and 512, respectively.
  • the constant current source 141 is connected to the nodes 131 and 121, bypassing 112.
  • the N-channel / P-channel MOS transistors (501, 511, 502, and 512) constituting the first and second bypass circuits 51 and 52 are biased at a constant voltage, respectively.
  • the other configuration is the same as that of FIG. 4, and the description is omitted here.
  • FIG. 10 shows the results of a simulation performed on the differential circuit 400 configured as described above.
  • the simulation results shown in Fig. 6 were used.
  • FIG. 10 it is clear that the differential circuit 400 has been eliminated and has become constant because the swell (fluctuation) force S of the common-mode potential of the output of the complementary source follower circuit, which is the output stage, has been eliminated. .
  • bias potentials VBp and VBn are independent of the input signal INp of the N-channel type differential amplifier circuit 1 and the input signal INn of the P-channel type differential amplifier circuit 2, and are arbitrary. Is a constant voltage.
  • FIG. 11B shows an enlarged view of the simulation result shown in FIG.
  • the gain was stabilized by adjusting the bias potentials VBp and VBn as described above.
  • the differential circuit described with reference to FIG. 1 as the prior art 1 is such that the operating points of active loads 810, 812, 8 22, 824 composed of P-channel type ZN channel type MOS transistors are shifted from the triode region.
  • the purpose is to prevent the movement to the pentode region and to always operate in the triode region, thereby preventing nonlinear operation of the differential output and stabilizing it. . Therefore, the output common source follower circuit of the output stage is generated when the complementary source follower circuit of the output stage takes a different operation mode depending on the common mode of the input stage, which is the object of this embodiment. Regarding keeping the mode potential constant, it is not solved by the prior art 1.
  • the differential circuit 400 designed based on the surface circuit configured as described above is, for example, a receiving device 1000 as shown in FIG. 12, especially an LVDS (Low Voltage Differ Ent rial Sign aling
  • the differential circuit 400 is provided at the input stage of the LVDS signal in the LVDS input interfaces 1001 and 1002.
  • the terminating resistance of the LVDS signal is
  • the differential circuit 400 is formed on a single chip with high integration, thereby providing a differential output having a constant common mode potential without having a feedback configuration.
  • a differential circuit having a buffer stage capable of outputting a differential output having a constant common-mode potential without having a feed-pack configuration, and having an appropriate buffer stage for driving a chip internal load Is realized. That is, in the differential circuit of the serial digital transmission signal, especially in the configuration of the rail-to-rail differential diagram sub-circuit device used for the reception of serial transmission data, the input common mode ⁇ J £ Since it is possible to eliminate the modulation of the common mode potential, a rail-to-rail system that has a differential output with a constant common mode potential and combines appropriate buffer stages to drive the chip internal load A differential circuit can be realized. Furthermore, a receiving device provided with this is also realized.

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Description

差動回路及びそれを備えた受信装置 技術分野 本発明は、 小振幅で且つ電流モードである高速シリアルディジタル伝送信号の ための差動回路及びそれを備えた受信装置に関し、 特に終端コモンモード電圧範 囲が 源 ffi近くまで必要なレイル ·ツー · レイルのコモンモードレンジを確保 明
する必要がある入力段と、 チップ内部で高速信号を扱うために必要な入力コモン 田
モード に依らずに一定のコモンモード電位を持った差動出力が得られるバッ ファー段とを組み合わせた高速シリアルディジタル伝 言号の受信装置用の差動 回路に関する。 背景技術
従来、 シリアルディジタル伝送では、 トランジスタ ·アンド' トランジスタ · ロジック： TTL (2. 0/0. 8)ゃコンプリメンタリ一メタル.ォキサイド · セミコンダクタ： CMOS (3. 3/0. 0 ) 等のディジタル信号のィンタフエ ース規格が用いられていた。 しかしながら、 これらは比較的大きな mm振幅を使 つたディジタル信号ィンタフェース規格であるため、 信号伝送に伴う遅延が比較 的大きいという問題が存在する。 このため、 近年要求されてきている高速なシリ アルディジタル伝送を上記の規格で接続されたデバイス間で用いて実現すること は困難である。
この問題を解決するために、 近年、 小振幅で且つ電流モードである差動伝送規 格が提案されている。 このような規格の例としては LVDS (Low Vo l t a g e D i f f e r en t i a l S i gna l ing') »ある。
LVD S規格では差動の電流ドライブ信号を用いる点と終端ィンピーダンスと が規定されているだけである。 従って、 LVDS規格に準じた差動回路は、 任意 のコモンモード終端 で動作可能でなければならない。 規格上、 L V D S規格 に準じた信号 （以下、 これを LVDS信号という） の 言回路 （以下、 これを L VDSトランスミッタという） には、 1 ΟΟΩの終端インピーダンスを接続した に終端 として 35 OmVの振幅が得られるような電流ドライブが用いら れる。 一方、 LVDS信号の受信回路 （以下、 これを LVDSレシーバという） では、 0〜 2. 4 Vのコモンモード終端 Hffiに対して上記した 350 m V¾gの 終端 ®ϊ差を受信可能でなければならない。 つまり、 LVDSレシーバの入力段 の増幅回路は、 例えば 2. 5 Vの竈原 Ei£V c cを仮定すると、 略甯原 Eと同 じコモンモード入力の信号を扱うことになる。 このように略 M Mffiと同じコモ ンモード入力の信号を扱う動作をレイル ·ツー · レイル （r a i 1一 t o— r a i 1) 動作と称す。
従来、 CMO Sテクノロジーを用レ、たレイル 'ツー ·レイルの差動増幅段の構 成としては、 Nチャネル素子の差動増幅段と Pチャネル素子の差動増幅段とを並 列に組み合わせることで双方のコモンモード動作範囲の限界が補間されるような トポロジーが考えられている。
このような中、 入力段に位置する増幅回路の出力は後段に設けられた増幅回路 にとつて望ましい信号品質である必要が存在する。 即ち、 チップ内部で高速信号 を扱うためには、 入力段の増幅回路の差動出力が LVD S信号の入力コモンモー ド電圧に依存せずに一定のコモンモード電位を持っていることが望ましい。 更に チップ内部負荷をドライブするには適当なバッファ段を組み合わせる必要も存在 する。
例えば米国特許第 6320422号公報には、 バッファ段の出力電圧をブイ一 ドバックして差動増幅段の差動出力を制御することで、 これを安定化するための 技術が開示されている。 以下、 これを従来技術 1とし、 図 1を用いて説明する。 図 1を参照すると従来技術 1は、 Nチャネル型差動増幅回路 801と Pチヤネ ル型差動増幅回路 813とを含む差動増幅段と、 この差動増幅段の出力 （806 及ぴ 818) を入力する相補型ソースフォロア回路 826と、 同じく差動増幅段 の出力 （808及ぴ 820) を入力する相補型ソースフォロア回路 828とを有 して構成される。 尚、 上記した 2つの相補型ソースフォロア回路 826, 828 は内部負荷をドライブするバッファ段である。 上記の Nチャネル型差動増幅回路 8 0 1は一対の Nチャネル型 MO Sトランジ スタ （尚、 電界効果トランジスタであることが好ましい。 以下、 これを単にトラ ンジスタという） で構成された Nチャネル型差動素子 8 0 2と、 この Nチャネル 型差動素子 8 0 2の負荷であるアクティブロード 8 1 2及び 8 1 0と、 Nチヤネ ル型差動素子 8 0 2に接続された定電流源 8 0 4とを有して構成される。 また同 様に、 Pチャネル型差動増幅回路 8 1 3も、 一対の Pチャネル型 MO Sトランジ スタで構成された Pチャネル型差動素子 8 1 4と、 この Pチャネル型差動素子 8 1 4の負荷であるアクティブロード 8 2 2及ぴ 8 2 4と、 Pチャネル型差動素子 8 1 4に接続された定電流源 8 1 6とを有して構成される。
このような構成において、 相補型ソースフォロア回路 8 2 6の出力ノード 8 3 0は、 Nチャネル型 MO Sトランジスタで構成されたアクティブロード 8 1 0及 ぴ 8 2 2へそれぞれ接続される。 即ち、 アクティブロード 8 1 0及ぴ 8 2 2の両 端の電圧は、 相補型ソースフォロア回路 8 2 6の出力電圧に基づいてフィードバ ック制御される。 また同様に、 相補型ソースフォロア回路 8 2 8の出力ノード 8 3 2は、 Nチャネル型 MO Sトランジスタで構成されたアクティブロード 8 1 2 及び 8 2 4へそれぞれ接続される。 即ち、 アクティブロード 8 1 2及ぴ 8 2 4の 両端の電圧は、 相補型ソースフォロア回路 8 2 8の出力電圧に基づいてフィード バック制御される。 これにより、 Pチャネル型 Nチャネル型 MO Sトランジス タで構成されたアクティブロード 8 1 0， 8 1 2 , 8 2 2 , 8 2 4の動作点が 3 極管領域から 5極管領域に移動することを防ぎ、 常に 3極管領域で動作するよう に構成されるため、 差動出力の非線型動作を防ぐ、 即ち差動出力の安定化を図る ことが可能となる。
し力 しながら、 従来技術 1で開示されたような構成では、 入力コモンモード電 圧により 2つの差動増幅回路が異なる動作モードとなつた^、 出力段に設けら れた 2つの相補型ソースフォロア回路の出力電圧のコモンモード電位を一定に保 つことが不可能である。 更に、 従 術 1のように出力 をフィードパックす る構成を有した 、 出力葡王を高速にスィツチングすることで発振が生じてし まう可能性が存在する。 本発明は、 このような問題に鑑みてなされたものであり、 フィードバック構成 を有することなく、 一定のコモンモード電位を持った差動出力を出力でき、 且つ チップ内部負荷をドライブするのに適当なバッファ段を有する差動回路及ぴそれ を備えた受信装置を»することを目的とする。 発明の開示
かかる目的を達成するために、 本発明は信号の入力段に設けられた差動素子と 該差動素子に接続された定電流源と前記差動素子に接続された負荷とを有して構 成された差動増幅回路と、 前記負荷における ¾Ε降下に基づいて差動 misを出力 するソースフォロア回路とを有する差動回路において、 前記差動素子が非導通状 態にあるとき、 flit己差動素子に直列に接続された前記負荷に所定の電流を供給す る電流供給回路を有するように構成される。 これにより、 フィードバック構成を 有することなく、 一定のコモンモード電位を持った差動出力を出力でき、 且つチ ップ内部負荷をドライブするのに適当なパッファ段であるソースフォロア回路を 有する差動回路が実現される。
また、 本発明の別の側面によれば、 信号の入力段に設けられた第 1の差動素子 と該第 1の差動素子に接続された第 1の定電流源と、 第 1の差動素子に接続され た第 1及び第 2の負荷とを有して構成された第 1の差動増幅回路と、 lilt己信号の 入力段に設けられた第 2の差動素子と該第 2の差動素子に接続された第 2の定電 流源と前記第 2の差動素子に接続された第 3及び第 4の負荷とを有して構成され た第 2の差動増幅回路と、 編己第 1又は第 3の負荷における ®£降下に基づ！/、て 第 1の差動 ®ΐを出力する第 1のソースフォロア回路と、 ΙίΐΙ己第 2又は第 4の負 荷における 降下に基づレヽて第 2の差動 ®ΞΕを出力する第 2のソースフォロア 回路とを有する差動回路において、 前記第 1の差動素子が非導通状態にあるとき に、 前記第 1及び第 2の負荷に所定の電流を供給する第 1の電流供給回路と、 前 記第 2の差動素子が非導通状態にあるときに、 編己第 3及び第 4の負荷に所定の 電流を供給する第 2の電流供給回路とを有する差動回路とを有するように構成さ れる。 これにより、 フィードバック構成を有することなく、 一定のコモンモード 電位を持った差動出力を出力でき、 且つチップ内部負荷をドライブするのに適当 なパッファ段である第 1及び第 2のソースフォロァ回路を有する差動回路が実現 される。
また、 本発明の別の側面によれば、 信号の入力段に設けられた差動素子と該差 動素子に接続された定電流源と前記差動素子に接続された負荷とを有して構成さ れた差動増幅回路と、 前記負荷における電圧降下に基づいて差動電圧を出力する ソースフォロア回路とを有する差動回路を備えた受信装置において、 嫌己差動素 子が非導通状態にあるとき、 tiff己差動素子に直列に接続された嫌己負荷に所定の 電流を供給する電流供給回路を有するように構成される。 これにより、 フィード バック構成を有することなく、 一定のコモンモード電位を持つた差動出力を出力 でき、 且つチップ内部負荷をドライブするのに適当なバッファ段であるソースフ ォロア回路を有する差動回路を備えた受信装置が実現される。
また、 本癸明の別の側面によれば、 信号の入力段に設けられた第 1の差動素子 と該第 1の差動素子に接続された第 1の定電流源と、 第 1の差動素子に接続され た第 1及び第 2の負荷とを有して構成された第 1の差動増幅回路と、 前記信号の 入力段に設けられた第 2の差動素子と該第 2の差動素子に接続された第 2の定電 流源と fflt己第 2の差動素子に接続された第 3及び第 4の負荷とを有して構成され た第 2の差動増幅回路と、 前記第 1又は第 3の負荷における ®]ΐ降下に基づレ、て 第 1の差動 ¾Εを出力する第 1のソースフォロア回路と、 前記第 2又は第 4の負 荷における 降下に基づレ、て第 2の差動 ®ΐを出力する第 2のソースフォロァ 回路とを有する差動回路を備えた受信装置において、
前記差動回路が、 謙己第 1の差動素子が非導通状態にあるときに、 爾己第 1及 ぴ第 2の負荷に所定の電流を供給する第 1の電流供給回路と、
膽己第 2の差動素子が非導通状態にあるときに、 嫌己第 3及び第 4の負荷に所 定の電流を供給する第 2の電流供給回路とを有するように構成される。 これによ り、 フィードパック構成を有することなく、 一定のコモンモード電位を持った差 動出力を出力でき、 且つチップ内部負荷をドライブするのに適当なバッファ段で ある第 1及び第 2のソースフォロア回路を有する差動回路を備えた受信装置が実 現される。 図面の簡単な説明
図 1は、 従来技術 1による差動回路 8 0 0の構成を示すプロック図、 図 2は、本発明の説明において用いられた差動回路 1 0 0の構成を示す回路図、 図 3は、 図 2に示す差動回路 1 0 0の動作を説明するための図、
図 4は、本発明の説明において用いられた差動回路 2 0 0の構成を示す回路図、 図 5は、 図 4に示す差動回路 2 0 0の動作を説明するための図、
図 6は、 図 4に示す差動回路 2 0 0に対して行ったシミュレーション結果を示 すグラフ、
図 7は、 本発明による差動回路 3 0 0の構成を示す回路図、
図 8は、 図 7に示す差動回路 3 0 0のトポロジーを用レ、て設計した差動回路 4 0 0の構成を示すブロック図、
図 9は、 図 8に示す差動回路 4 0 0の回路構成を示す図、
図 1 0は、 図 8に示す差動回路 4 0 0に対して行ったシミュレーション結果を 示すグラフ、
図 1 1は、 図 8に示す差動回路 4 0 0におレヽて第 1及ぴ第 2の電球供給回路 5 1， 5 2に印加するバイアス電位 VB p , VB nを M HffiV c cの 1 / 2とし た^のシミュレーション結果を示すダラフ、
図 1 2は、 本発明による差動回路 4 0 0を備えた受信装置 1 0 0 0の構成を示 すプロック図である。 発明を実施するための最良の形態
〔原理〕 .
本発明を好適に実施した形態について説明するにあたり、 本発明の原理につい て先に述べる。
本発明は、 フィードパック構成を有することなく、 一定のコモンモード電位を 持った差動出力を出力でき、 且つチップ内部負荷をドライブするのに適当なバッ ファ段を有する差動回路及びこれを備えた受信装置である。
このような目的を実現するために、 本発明は、 高速シリアルディジタル伝 言 号の差動回路において、 Nチャネル型素子で構成された差動増幅段と Pチャネル 型素子で構成された差動増幅段とを並列に組み合わせることで双方のコモンモー ド動作範囲の限界を補完するトポロジーに、 出力段の構成に相補型のソースフォ 口ァ回路を組み合わせたトポロジーを ϋί¾する。 このようなトポロジ一に基づ ヽ て回路を構成することで、 略レイル ·ツー ·レイルのコモンモードレンジを確保 することが可能となり、 且つ高速なパッファリングが可能となる。
しかしながら、 単に上記した 2つのトポロジーを組み合わせて設計した場合、 差動増幅段から得られる差動出力のコモンモード電位が入力段のコモンモード電 圧に依存して変動するという P題が存在する。このような問題を解決するために、 本発明による高速シリアルディジタル伝 言号の差動回路では、 ある一定のパイ ァス電位を出力段のソースフォロア回路のノードに入力するように構成する。 こ れは、 例えば Nチャネル型素子で構成された差動増幅段と Pチャネル型素子で構 成された差動増幅段とのそれぞれの共通コモンノードに接続される電流源から相 補型のソースフォロァ回路の入力ノードまでの間に相補型のバイパス回路を設け ることで実現される。 このバイパス回路は、 差動増幅段が非動作状態にあるとき に、 負荷に所定の電流を供給する電流供給回路として機能する。 これにより、 入 力段のコモンモード電圧に無関係に、 出力段の相補型のソースフォロア回路の動 作点を一定に保つことが可能になるため、 結果として一定のコモンモード電位を 持った差動出力が得られるパッファ段を組み上げることが可能となる。
以下に、 上記を図面を用いて詳細に説明する。 図 2は、 Nチャネル型素子で構 成された差動増幅段と Pチャネル型素子で構成された差動増幅段とを並列に組み 合わせることで双方のコモンモード動作範囲の限界を捕間するトポロジーに、 出 力段の構成にソースフォ口ァ回路を組み合わせるトポロジーを追加して設計した 差動回路 1 0 0の構成を示す回路図である。
図 2に示すように、 差動回路 1 0 0は、 Nチャネル型差動増幅回路 1 (Nチヤ ネル型素子による差動増幅段） と、 Pチャネル型差動増幅回路 2 (Pチャネル型 素子による差動増幅段） と、 2つのソースフォロア回路 5 , 6とを有して構成さ れている。
この構成にぉレ、て、 Nチャネル型差動増幅回路 1は 2つの Nチャネル型 MO S トランジスタ （好ましくは電界効果トランジスタ：以下、 これを単にトランジス タという） 1 0 1及び 1 1 1よりなる Nチャネル型差動素子 1 1と、 それぞれの Nチャネル型 M〇Sトランジスタ 1 0 1及び 1 1 1のドレインノードに接続され た抵抗負荷 1 0 3及び 1 1 3と、 2つの Nチャネル型 MO Sトランジスタ 1 0 1 及び 1 1 1のソースノードに共通に接続された定電流源 1 4 0とを有して構成さ れてレ、る。 同様に、 Pチャネル型差動増幅回路 2は 2つの Pチャネル型 MO Sト ランジスタ 1 0 2及び 1 1 2よりなる Pチャネル型差動素子 1 2と、 それぞれの pチャネル §¾ !O Sトランジスタ 1 0 2及び 1 1 2のドレインノードに接続され た抵抗負荷 1 0 4及ぴ 1 1 4と、 2つの Pチャネル型 MO Sトランジスタ 1 0 2 及び 1 1 2のソースノードに共通に接続された定電流源 1 4 1とを有して構成さ れている。
また、 ソースフォロア回路 5は差動信号の下電圧を出力する出力段であり、 N チャネル型 MO Sトランジスタ 1 0 1のドレインノードにゲ一トノードが接続さ れた Nチャネル型 MO Sトランジスタ 1 0 5と、 これの負荷である定電流源 1 5 1と、 Pチャネル型 MO Sトランジスタ 1 0 2のドレインノードにゲ一トノード が接続された Pチャネル型 MO トランジスタ 1 0 6と、 これの負荷である定電 流源 1 6 1とを有して構成されている。 従って、 ソースフォロア回路 5における Nチャネル型 MO Sトランジスタ 1 0 5は、 Nチャネル型 MO Sトランジスタ 1 0 1の負荷として接続された抵抗負荷 1 0 3における ¾Ε降下に基づいて差動電 圧を出力する。 また、 ソースフォロア回路 5における Ρチャネル型 MO Sトラン ジスタ 1 0 6は、 Ρチャネル型 MO Sトランジスタ 1 0 2の負荷として接続され た抵抗負荷 1 0 4における miE降下に基づいて差動 ®ΐを出力する。
同様に、 ソースフォロア回路 6は差動信号の上電圧を出力する出力段であり、 Νチヤネノレ型 MO Sトランジスタ 1 1 1のドレインノードにゲ一トノードが接続 された Νチャネル型 MO Sトランジスタ 1 1 5と、 これの負荷である定電流源 1 5 2と、 Ρチヤネノレ型 MO Sトランジスタ 1 1 2のドレインノードにゲートノー ドが接続された Ρチャネル型 MO Sトランジスタ 1 1 6と、 これの負荷である定 電流源 1 6 2とを有して構成されている。 従って、 ソースフォロア回路 6におけ る Νチャネル型 MO Sトランジスタ 1 1 5は、 Νチヤネノレ型 MO Sトランジスタ 1 1 1の負荷として接続された抵抗負荷 1 1 3における flffi降下に基づいて差動 SEを出力する。 また、 ソースフォロア回路 6における Pチャネル型 MO Sトラ ンジスタ 1 1 6は、 Pチヤネノレ型 MO Sトランジスタ 1 1 2の負荷として接続さ れた抵抗負荷 1 1 4における ®£降下に基づいて差動 を出力する。
以上のような構成に関し、 図 3を用いて、 Nチャネル型差動増幅回路 1と Pチ ャネル型差動増幅回路 2との双方のコモンモード動作範囲の限界を詳細に説明す る。
図 3において、 符号 2 0 1は Nチャネル型差動増幅回路 1のための定電流源 1 4 0の動作下限を決定する電圧 (Vdsat) を示し、 符号 2 0 2は 2つの Nチヤネ ル型 MO Sトランジスタ 1 0 1及ぴ 1 1 1で構成された Nチャネル型差動素子 1 1が動作するためのしきい値 flffi (Vgs)を示している。従って、 miEVdsat (符 号 2 0 1 ) としきい値 mffiVgs (符号 2 0 2 ) とを鼋源 mffiV c cから差し引い た残りの電圧 Vcm (符号 2 0 3 ) が Nチャネル型差動増幅回路 1のコモンモード 動作範囲となる。 同様に、 符号 2 1 1は Pチャネル型差動増幅回路 2のための定 電流源 1 4 1の動作下限を決定する ®E (Vdsat) を示し、 符号 2 1 2は 2つの Pチャネル型 MO Sトランジスタ 1 0 2及び 1 1 2で構成された Pチャネル型差 動素子 1 2が動作するためのしきい値電圧 (Vgs) を示している。 従って、 電圧 Vdsat (符号 2 1 1 ) としきい値 flffiVgs (符号 2 1 2 ) とを 源@£ c cか ら差し引いた残りの miEVcm (符号 2 1 3 ) が Pチャネル型差動増幅回路 2のコ モンモード動作範囲となる。
これら図 2及ぴ図 3から明らかなように、 それぞれの差動増幅回路 （1 , 2 ) を並列に組み合わせることで、 レイル ·ツー ·レイルのコモンモードレンジを確 保することが可能である。
次に、 図 2に示したような、 Nチヤネノレ型素子の差動増幅段と Pチャネル型素 子の差動増幅段とを並列に組み合わせたトポロジーを改良し、 出力段の構成を相 補型ソースフォロア回路として設計した差動回路 2 0 0の構成について図 4を用 いて詳細に説明する。 ' 図 4に示すように、 差動回路 2 0 0は、 Nチャネル型差動増幅回路 1と、 Pチ ャネル型差動増幅回路 2と、 2つの相補型ソースフォロァ回路 1 5 , 1 6とを有 して構成されている。 この構成にぉレ、て、 Nチャネル型差動増幅回路 1及ぴ Pチャネル型差動増幅回 路 2は、 図 2に示 Hi成と同様である。
また、 相補型ソースフォロア回路 1 5は差動信号の下 を出力する出力段で あり、 Nチャネル型 MO トランジスタ 1 0 1のドレインノードにゲ一トノード が接続された Nチャネル型 MO Sトランジスタ 1 0 5と、 Pチャネル型 MO Sト ランジスタ 1 0 2のドレインノードにゲ一トノードが接続された Pチャネル型 M O Sトランジスタ 1 0 6とを有して構成されている。 従って、 相補型ソースフォ ロア回路 1 5における Nチヤネノレ型 MO Sトランジスタ 1 0 5は、 Nチヤネノレ型 MO Sトランジスタ 1 0 1の負荷として接続された抵抗負荷 1 0 3における Mil 降下に基づいて差動 ffiを出力する。 また、 ソースフォロア回路 1 5における P チヤネノレ型 MO Sトランジスタ 1 0 6は、 Pチヤネノレ型 M〇Sトランジスタ 1 0 2の負荷として接続された抵抗負荷 1 04における MEE降下に基づいて差！ ¾ を出力する。
同様に、 相補型ソースフォロア回路 1 6は差動信号の上電圧を出力する出力段 であり、 Nチャネル型 MO Sトランジスタ 1 1 1のドレインノードにゲ一トノー ドが接続された Nチャネル型 MO Sトランジスタ 1 1 5と、 Pチャネル型 MO S トランジスタ 1 1 2のドレインノードにゲ一トノードが接続された Pチヤネノレ型 MO Sトランジスタ 1 1 6とを有して構成されている。このような構成において、 相補型ソースフォロア回路 （1 5， 1 6 ) における一方の MO Sトランジスタは 他方の MO Sトランジスタの負荷としても動作する。 従って、 ソースフォロア回 路 1 6における Nチヤネノレ型 MO Sトランジスタ 1 1 5は、 Nチヤネノレ型 MO S トランジスタ 1 1 1の負荷として接続された抵抗負荷 1 1 3における 降下に 基づいて差動電圧を出力する。 また、 ソースフォロア回路 1 6における Pチヤネ ノレ型 MO Sトランジスタ 1 1 6は、 Pチヤネノレ MO Sトランジスタ 1 1 2の負 荷として接続された抵抗負荷 1 1 4における mi£降下に基づいて差動 を出力 する。
以上のような構成を有する差動回路 2 0 0の動作について、 図 5を用いて詳細 に説明する。 伹し、 図 5では説明の簡 匕のために、 図 4における Nチャネル型 MO Sトランジスタ 1 1 1及び 1 1 5， Pチャネル型 MO Sトランジスタ 1 1 2 及び 116， 抵抗負荷 113及ぴ 114, 並びにこれらを接続する酉 3；線、 即ち、 差動信号における上電圧を出力するための構成 （相補型ソースフォロア回路 16 側） を省略する。
図 5におレ、て、 （ a ) は入力段のコモンモード こより Nチヤネノレ型素子の 差動増幅段と Pチャネル型素子の差動増幅段とのどちらも動作している状態を説 明するための図である。 即ち、 図 5 (a) に示す状態では、 Nチャネル型差動素 子 11における Nチャネル型 MOSトランジスタ 101と Pチャネル型差動素子 12における Pチャネル型 MOSトランジスタ 102とが導通状態 （o n) とな つている。 従って、 図 5 (a) において、 相補型ソースフォロア回路 15に含ま れる Nチャネル型 MOSトランジスタ 105及ぴ Pチャネル型 MOSトランジス タ 106のそれぞれのゲートノードに接続されたノード 120 , 121には、 N チヤネノレ型 MOSトランジスタ 101と Pチャネル型 MOSトランジスタ 102 とカゝら出力された がそれぞれ相捕的に変調されて入力されて ヽる。 これによ り、 出力である差動 ®£OUT pは一定の MIBこ保たれている。
一方、 図 5 (b) は、 入力段のコモンモード電圧が上昇したために、 Pチヤネ ル型素子の差動増幅段、 即ち pチャネル型差動増幅回路 2の動作範囲を越えてし まい、 Nチャネル型素子の差動増幅段である Nチャネル型差動増幅回路 1のみが 動作している状態を説明するための図である。即ち、図 5 (b)に示す状態では、 Nチャネル型差動素子 11における Nチャネル型 MOSトランジスタ 101が導 通状態 (on) となっており、 Pチャネル型差動素子 12における Pチャネル型 MOSトランジスタ 102が非導通状態 （o f f ) となっている。 このように、 図 5 (b) において、 相補型ソースフォロア回路 15に含まれる Nチャネル型 M OSトランジスタ 105及ぴ Pチャネル型 MOSトランジスタ 106のそれぞれ のゲートノードに接続されたノード 120， 121のうちノード 121が Pチヤ ネル型 MOSトランジスタ 102を完全に o f f してしまうために、 Pチャネル 型差動素子 12の抵抗負荷 104に電流が流れず、 結果として相補型ソースフォ ロア回路 15における Pチヤネノレ型 MOSトランジスタ 106のゲートノードが 接地電位に定バイアスされてしまう。 これにより、 図 5 (b) に示す状態では P チャネル型 MOSトランジスタ 106が単に負荷として動作してしまい、 差動回 路 2 0 0の等価回路的な動作が、 Pチャネル型 MO トランジスタ 1 0 6による 負荷が接続された構成と同じ等価回路となってしまう。
同様に、 入力段のコモンモード電圧が下降した場合には、 Nチャネル型素子の 差動増幅段の動作範囲を越えてしまい、 Pチャネル型素子の差動増幅段のみが動 作する。 即ち、 図 5において、 Pチャネル型差動素子 1 2における Pチャネル型 MO Sトランジスタ 1 0 2が導通状態 ( o n) となり、 Nチャネル型差動素子 1 1における Nチャネル型 MO Sトランジスタ 1 0 1が非導通状態 （o f f ) とな る。 従って、 相補型ソースフォロア回路 1 5に含まれる Nチャネル型 MO S'トラ ンジスタ 1 0 5及び Pチャネル型 MO Sトランジスタ 1 0 6のそれぞれのゲート ノードに接続されたノード 1 2 0， 1 2 1のうちノード 1 2 0が Nチャネル型 M O Sトランジスタ 1 0 1を完全に o f f してしまうために Nチャネル型差動素子 1 1の抵抗負荷 1 0 3に電流が流れず、 結果として相補型ソースフォロア回路 1 5における Nチャネル型 MO Sトランジスタ 1 0 5のゲートノードが接地電位に 定バイアスされてしまう。 これにより、 Nチャネル型 MO Sトランジスタ 1 0 5 が単に負荷として動作してしまい、 Pチャネル型 MO Sトランジスタ 1 0 6力 S相 補型でなく、 単なるソースフォロア回路として動作し、 これに Nチャネル型 MO S トランジスタ 1 0 5による負荷が接続された構成と同じ等価回路となってしま ラ。
図 6に差動回路 2 0 0に対して行つたシミュレーションの結果を示す。 尚、 こ のシミュレーションではコモンモードレベルを 0〜 2 . 5 Vまでスイープさせる。 図 6に示すグラフを参照すると明らかなように、 差動回路 3 0 0は、 出力段であ る相補型ソースフォロア回路の出力電圧のコモンモード電位にうねり （揺らぎ） があることが分かる。 これは、 上述したように、 出力段に設けられた相補型ソー スフォロア回路 1 5 , 1 6を各々構成する 2つの MO S トランジスタの内、 一方 力 S接地バイアスされることで、 双方が異なった動作モードを取るためである。 更 に、 図 6からは、 コモンモードレベル電圧が 0 V若しくは 2 . 5 V近傍となった 際に、 差動出力の振幅 （以下、 ゲインという） が小さくなつていることも読み取 れる。 このように入力段のコモンモードに依存して出力段の相補型ソースフォロア回 路が異なる動作モードを取るため、 図 4に示す差動回路 2 0 0の構成では、 出力 段である相補型ソースフォロア回路の出力電圧のコモンモード電位を一定に保つ ことは難しい。 更に、 コモンモードレベル «J£が 0 V若しくは 2 . 5 V近傍とな つた際にゲインが小さくなるという «題も する。
そこで、 本発明者らは、 差動回路 2 0 0のトポロジーを改良することで、 出力 段の相補型ソースフォロア回路 1 5， 1 6が入力段のコモンモードと異なる動作 モードを取ることを防止するように構成された等価回路を見いだした。 図 7は、 このようなトポロジーに基づいて設計した差動回路 3 0 0の構成を示す回路図で ある。 但し、 図 7を用いた説明では説明の簡略ィ匕のため、 差動信号における上電 圧を出力するための構成 湘補型ソースフォロア回路 1 6側） を省略し、 且つ入 力段のコモンモード電圧が上昇した場合にのみ着目して説明する。
上述したような、 入力段のコモンモード電圧が上昇した場合に生じる出力電圧 のコモンモード電位の揺らぎは、 Ρチャネル型 MO Sトランジスタ 1 0 2が完全 に o f fすることで抵抗負荷 1 0 4に電流が流れず、 結果的に相補型ソースフォ ロア回路 1 5を構成する Pチャネル型 MO Sトランジスタ 1 0 6が接地バイアス されてしまうことが原因である。
そこで本発明では、 入力段のコモンモード ¾]£が Pチャネル型素子の差動増幅 段の動作範囲を越えてしまつた場合に Pチャネル型素子の差動増幅段の負荷抵抗 1 0 4に定電流を導入するためのバイパス回路を付加する。 このパイパス回路は 電流供糸合回路として機能し、 上述したような、 所定のバイアス電位を相補型ソー スフォロア回路 1 5 , 1 6のノードに入力するためのバイアス入力回路として機 能する。 これにより、 上記のような^でも、 出力段の相補型ソースフォロア回 路 1 5の Nチヤネノレ型 MO Sトランジスタ 1 0 5に、 定電流バイアスされた Pチ ャネル型 MO Sトランジスタ 1 0 6が負荷素子として接続される構成と同じ等価 回路を実現することができる。 但し、 同様に、 入力段のコモンモード ®ϊが Nチ ャネル型素子の差動増幅段の動作範囲を越えてしまつた には、 Nチャネル型 素子の差動増幅段の負荷抵抗 1 0 3に定電流を導入するためのバイパス回路を負 荷するような構成を設ける。 このバイパス回路は電流供給回路として機能する。 これにより、 上記のような場合でも、 出力段の相補型ソースフォロア回路 1 5の Pチャネル型 MO Sトランジスタ 1 0 6に、 定電流バイアスされた Nチャネル型 MO Sトランジスタ 1 0 5が負荷素子として接続される構成と同じ等価回路を実 現することができる。
このような電流供給回路は、 Pチャネル型素子で構成された差動増幅段のコモ ンノードに接続された定電流源 1 4 1から、 同差動増幅段の負荷 （抵抗負荷 1 0 4及び Pチャネル型 MO Sトランジスタ 1 0 6 ) に接続されたノードに電流をバ ィパスするための構成である。 このため、 図 7に示すようなバイアス電位 V B p でバイァスされた Pチャネル型 MO トランジスタ 5 0 2をそれぞれのノ一ド間 に接続することでバイパス回路 （電流供給回路） を構成することが可能である。
瞧例〕
次に、 図 7で用いた等価回路に基づいて設計した差動回路 4 0 0の具体的な実 施例について、 図面を用いて詳細に説明する。 より詳細には、 Nチヤネノレ型素子 の差動増幅段と Pチャネル型素子の差動増幅段とを並列に組み合わせて双方のコ モンモード動作範囲の限界を補間するようなトポロジ一に、 出力段の構成として 相補型ソースフォロア回路を組み合わるトポロジーと、 更に出力段のコモンモー ド電位を一定に保っために差動増幅段のコモンモードと相補型ソースフォロア回 路のゲ一トノード入力との間にバイパス回路を設けるトポロジーとを ϋ¾ρして差 動回路 4 0 0を設計する。 このバイパス回路が、 差動増幅段が非動作状態にある ときに、 負荷に所定の電流を供給する電流供給回路として機能する。
図 8は、 差動回路 4 0 0の構成を示すプロック図である。 図 8に示すように、 差動回路 4 0 0は、 Nチャネル型差動増幅回路 1と Pチヤネノレ型差動増幅回路 2 と、 2つの相補型ソースフォロア回路 1 5 , 1 6と、 Nチャネル型差動素子 1 1 を流れる電流をパイパスするための第 1のパイパス回路 5 1と、 Pチャネル型差 動素子 1 2を流れる電流をパイパスするための第 2のパイパス回路 5 2とを有し て構成されている。 第 1のバイパス回路 5 1及び第 2のパイパス回路 5 2はそれ ぞれ、 対応する差動増幅器が非導通状態にあるときに、 対応する負荷に所定の電 流を供給する電流供給回路として機能する。 また、 図 8に示す差動回路 400の詳細な回路構成を図 9に示す。 図 9を参照 すると明らかなように、 Nチャネル型差動増幅回路 1は、 一対の Nチャネル型素 子で構成された Nチャネル型差動素子 11と、 Nチャネル型差動素子 11の抵抗 負荷 103， 113と、 Nチヤネノレ型差動素子 11の定電流源、 140とで構成さ れる Nチャネル型差動増幅回路 1とを有して構成されている。 Pチャネル型差動 増幅回路 2は、 一対の Pチャネル型素子で構成された Pチャネル型差動素子 12 と、 Pチャネル型差動素子 12の抵抗負荷 104, 114と、 Pチヤネノレ型差動 素子 12の定電流源 141とを有して構成されている。 また、 Nチヤネ /レ MO Sトランジスタ 105及ぴ Pチャネル型 MOSトランジスタ 106で構成される 相補型ソースフォロア回路 15には、 2つの差動増幅段の出力ノードの内、 ノー ド 130とノード 131とが入力される。 更に、 Nチヤネノレ型 MOSトランジス タ 115及ぴ Pチャネル型 MOSトランジスタ 116で構成される相補型ソース フォロア回路 16には、 2つの差動増幅段の出力ノードの内、 ノード 120とノ ード 121とが入力される。
また、 第 1のバイパス回路 51は、 ゲートノードにバイアス電位 VBnが印加 される 2つの Nチャネル MMOSトランジスタ 501， 511より構成されてお り、 各々 Nチャネル型 MO Sトランジスタ 101, 111をバイパスして定電流 ？原 140とノード 130, 120とを接続する。 同様に、 第 2のパイノくス回路 5 2は、 ゲートノードにパイァス電位 V B が印加される Pチャネル型 MO Sトラ ンジスタ 502， 512より構成されており、 各々 Pチャネル型 MO Sトランジ スタ 102， 112をバイパスして定電流源 141とノード 131， 121とを 接続する。 このように、 第 1及ぴ第 2のバイパス回路 51， 52を構成する Nチ ャネル型/ Pチャネル型 MOSトランジスタ （501， 511， 502, 512) を各々定 mi£によりバイアスすることで、 上述したように、 相補型ソースフォロ ァ回路 15， 16を構成するそれぞれの Nチャネル型/ Pチャネル型 MO トラ ンジスタ 105, 115, 106， 116力 S接地バイアスされることを防止でき る。 尚、 他の構成は図 4と同様であるため、 ここでは説明を省略する。
このように構成した差動回路 400に対して行ったシミュレーションの結果を 図 10に示す。 尚、 このシミュレーションでも、 図 6に示すシミュレーション結 果と比較するために、 コモンモードレベルを 0〜 2. 5 Vまでスイープさせ、 ま た、 VBp = l. 5 V, VBn=l. OVとしている。 図 10を参照すると明ら かなように、 差動回路 400は、 出力段である相補型ソースフォロア回路の出力 のコモンモード電位のうねり （揺らぎ） 力 S解消され、 一定になったことが分 かる。
以上のトポロジーを用いて設計することで、 出力のコモンモード電位の問題は 解決されるが、 一方、 ゲインが変動する問題は解決されていない。 このことは、 図 10に示すシミュレーション結果からも読み取れる。 そこで、 本発明者らは、 第 1及ぴ第 2のバイパス回路 51， 52のゲートノードに印加するパイァス電位 を調整することで、 ティル電流がバイパスされ、 ゲインの問題が解決されること を見いだした。
つまり、 Nチャネル型差動増幅回路 1及び Pチャネル型差動増幅回路 2の両方 が動作している状態でティル電流がバイパスされるように、パイァス電位 V B p， VBnの値を決定することで、 ゲインの問題力 S解決される。
このバイアス電位 V B p及ぴ V B nの値は、 Nチヤネル型差動増幅回路 1の入 力信号 I N p及び Pチャネル型差動増幅回路 2の入力信号 I N nとは独立の値で あり、 任意の一定電圧である。
簡単な検証として、 図 11 (a) に、 VB p=VBn=Vc c/2として、 バ ィァスをそれぞれ 0.5 Vだけ深くした:^のシミュレーション結果を示す。尚、 比較のために図 11 (b)に図 10に示すシミュレーション結果の拡大図を示す。 図 11 (a) , (b) を参照すると明らかなように、 上記のようにバイアス電位 VBp, VBnを調整することでゲインが安定化されたことが分かる。
尚、 従来技術 1として図 1を用いて説明した差動回路は、 Pチャネル型 ZNチ ャネノレ型 MOSトランジスタで構成されたアクティブロード 810, 812, 8 22, 824の動作点が 3極管領域から 5極管領域に移動することを防ぎ、 常に 3極管領域で動作するように構成することで、 差動出力の非線型動作を防き、 安 定化を図ることを目的としたものである。 従って、 本実施形態の目的である入力 段のコモンモードに依存して出力段の相補型ソースフォロァ回路が異なる動作モ 一ドを取ることで生じる出力段の相補型ソースフォロア回路の出力 のコモン モード電位を一定に保つことに関しては、 従来技術 1により解決されるものでは ない。 力 [1えて、 本実施形態の限定的な糊敷である前記 Nチャネル型差動素子用の 定電流源と差動増幅段の出力ノードとの間と、 tin己 pチャネル差動素子用の定電 流源と差動増幅段の出力ノードとの間に、 それぞれ第 1及び第 2のバイパス回路 (電流供給回路） を設けることに関しては、 従来技術 1において何ら開示されて おらず、 従って、 従来技術 1から当業者力 s容易に相当し得るものではない。
また、上記のように構成される 面回路に基づいて設計した差動回路 400は、 例えば図 12に示すような受信装置 1000、 特に LVDS (Low Vo l t a g e D i f f e r en t i a l S i gn a l i ng レシーノ 100 CHこ おける差動回路として組み込まれる。 この構成において、 差動回路 400は LV DS入力インタフェース 1001, 1002における LVDS信号の入力段に設 けられている。 尚、 この際、 LVDS信号の終端抵抗は 100Ωとする。 また、 上記の構成において、差動回路 400単一のチップ上に高集積に形成されている。 これにより、 フィードバック構成を有することなく、 一定のコモンモード電位を 持った差動出力を出力でき、 且つチップ内部負荷をドライブするのに適当なバッ ファ段を有する差動回路を備える受信装置が実現される。
〔他の実施形態〕
尚、 以上で説明した実施形態は本発明の好適な一実施形態にすぎず、 本発明は その趣旨を逸脱しな！/、限り種々変形して実施可能である。
以上説明したように、 フィードパック構成を有することなく、 一定のコモンモ 一ド電位を持った差動出力を出力でき、 且つチップ内部負荷をドライブするのに 適当なパッファ段を有する差動回路及びそれを備えた受信装置が実現される。 即ち、 シリアルディジタル伝送信号の差動回路において、 特にシリアル伝送デ ータの受信に用いられるレイル 'ツー ·レイルの差動図副回路装置を構成する際 に問題となる入力コモンモード ¾J£による出力コモンモード電位の変調をなくす ことが可能となるので、 一定のコモンモード電位を持った差動出力を持ち且つチ ップ内部負荷をドライブするに適当なバッファ段を組み合わせたレイル ·ツー · レイルの差動回路を実現できる。 更に、 これを備えた受信装置も実現される。

Claims

1 . 信号の入力段に設けられた差動素子と該差動素子に接続された定電流源と前 記差動素子に接続された負荷とを有して構成された差動増幅回路と、 ttit己負荷に おける ME降下に基づいて差動 EJ£を出力するソースフォロア回路とを有する差 動回路において、
嫌己差動素子が非導通状態にあるとき、 前記差動素子に直列に接続された tut己 負荷に所定の電流を供給する電流供給回路を有することを樹敫とする差動回路。
請
2. 信号の入力段に設けられた第 1の差動素子と該第 1の差動素子に接続された の
第 1の定電流源と、 第 1の差動素子に接続された第 1及び第 2の負荷とを有して 構成された第 1の差動増幅回路と、 tfrt己信号の入力段に設けられた第 2の差動素 囲
子と該第 2の差動素子に接続された第 2の定電流源と tfif己第 2の差動素子に接続 された第 3及び第 4の負荷とを有して構成された第 2の差動増幅回路と、 前記第 1又は第 3の負荷における 降下に基づ 、て第 1の差動 meを出力する第 1の ソースフォロァ回路と、 ttiiB第 2又は第 4の負荷における 降下に基づレ、て第
2の差動電圧を出力する第 2のソースフォロア回路とを有する差動回路において、 嫌己第 1の差動素子が非導通状態にあるときに、 藤己第 1及び第 2の負荷に所 定の電流を供給する第 1の電流供給回路と、
前記第 2の差動素子が非導通状態にあるときに、 前記第 3及び第 4の負荷に所 定の電流を供給する第 2の電流供給回路とを有することを特徴とする差動回路。
3 . 前記第 1及ぴ第 2のソースフォロア回路は 2つの MO Sトランジスタを有し て構成された相補型であることを特徴とする請求項 2記載の差動回路。
4 . 前記第 1の差動素子は 2つの Nチヤネノレ型 MO トランジスタを含み、 前記第 1の電流供給回路は 2つの Nチャネル型 MO Sトランジスタのゲート電 極を接続して構成され、
lift己第 2の差動素子は 2つの Pチャネル型 MO トランジスタを含み、 Ιίίΐ己第 2の電流供給回路は 2つの Pチャネル型 MO Sトランジスタのゲートを 接続して構成されていることを樹敷とする請求項 5又は 6に記載の差動回路。
5. 前記第 1の電流供給回路における 2つの Nチャネル型 MO Sトランジスタ及 ぴ前記第 2の電流供給回路における 2つの Pチャネル型 MO Sトランジスタのゲ ートノードには、 等しいパイァス電位が印加されることを樹敫とする請求項 4記 載の差動回路。
6 . 信号の入力段に設けられた差動素子と該差動素子に接続された定電流源と前 記差動素子に接続された負荷とを有して構成された差動増幅回路と、 ttff己負荷に おける 降下に基づいて差動 を出力するソースフォロア回路とを有する差 動回路を備えた受信装置におレ、て、
tilt己差動素子が非導通状態にあるとき、 前記差動素子に直列に接続された前記 負荷に所定の電流を供給する電流供給回路を有することを特徴とする受信装置。
7. 信号の入力段に設けられた第 1の差動素子と該第 1の差動素子に接続された 第 1の定電撤原と、 第 1の差動素子に接続された第 1及び第 2の負荷とを有して 構成された第 1の差動増幅回路と、 前記信号の入力段に設けられた第 2の差動素 子と該第 2の差動素子に接続された第 2の定電流源と前記第 2の差動素子に接続 された第 3及び第 4の負荷とを有して構成された第 2の差動増幅回路と、 前記第 1又は第 3の負荷における電圧降下に基づいて第 1の差動電圧を出力する第 1の ソースフォロア回路と、 tiff己第 2又は第 4の負荷における ®£降下に基づレ、て第 2の差動 TOを出力する第 2のソースフォ口ァ回路とを有する差動回路を備えた 受信装置において、
編己差動回路が、 歸己第 1の差動素子が非導通状態にあるときに、 Iff!己第 1及 び第 2の負荷に所定の電流を供給する第 1の電流供給回路と、
前記第 2の差動素子が非導通状態にあるときに、 嫌己第 3及び第 4の負荷に所 定の電流を供給する第 2の電流供給回路とを有することを特徴とする受信装置。
8 . 前記第 1及び第 2のソースフォロア回路は 2つの MO Sトランジスタを有し て構成された相補型であることを糊敷とする請求項 7記載の受信装置。
9. 前記第 1の差動素子は 2つの Nチャネル型 MO Sトランジスタを含み、 lift己第 1の電流供給回路は 2つの Nチャネル型 MO Sトランジスタのゲート電 極を接続して構成され、
前記第 2の差動素子は 2つの Pチャネル型 MO Sトランジスタを含み、 前記第 2の電流供,袷回路は 2つの Pチャネル型 MO Sトランジスタのゲートを 接続して構成されてレ、ることを糊敷とする請求項 7又は 8記載の受信装置。
1 0. 前記第 1の電流供給回路における前記 2つの Nチャネル型 MO Sトランジ スタ、 及ぴ前記第 2の電流供給回路における前記 2つの Pチャネル型 MO Sトラ ンジスタのゲートノードには、 等しいパイァス電位が印加されることを特徴とす る請求項 9記載の受信装置。
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