CN100471053C - 差动电路及具有该差动电路的接收装置 - Google Patents

差动电路及具有该差动电路的接收装置 Download PDF

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Abstract

附加第1和第2电流供给电路(51、52)，用于在输入级的共模电压超过了N沟道型/P沟道型差动放大电路(1、2)的动作范围的情况下向负载电阻(103、113、104、114)导入恒定电流。由此，即使在上述情况下，也能够实现与下述结构等同的等效电路：将被恒流偏置后的P沟道型MOS晶体管作为负载元件连接到输出级的互补型源极随动器电路(15)的N沟道型MOS晶体管上的结构。

Description

差动电路及具有该差动电路的接收装置
技术领域
本发明涉及用于小幅值并且为电流模式的高速串行数字传送信号的差动电路及具有该差动电路的接收装置，特别涉及用于组合了输入级和缓冲器级的高速串行数字传送信号的接收装置的差动电路，上述输入级必须要确保终端共模电压范围接近电源电压的必要的轨对轨的共模范围，上述缓冲器级能够不依赖于在芯片内部处理高速信号所必需的输入共模电压而得到具有恒定共模电位的差动输出。
背景技术
以往，在串行数字传送中，使用晶体管-晶体管逻辑：TTL(2.0/0.8)和互补金属氧化物半导体：CMOS(3.3/0.0)等的数字信号的接口标准。但是，因为这些是使用较大电压幅值的数字信号接口标准，所以存在的问题是伴随信号传送而产生的延迟较大。因此，很难在根据上述标准所连接的设备之间使用，来实现近年来要求的高速的串行数字传送。
为了解决该问题，近年来，提出了小幅值且为电流模式的差动传送标准。作为这种标准的示例，有LVDS(Low Voltage DifferentialSignaling：低压差分信令)。
在LVDS标准中，仅对使用差动的电流驱动信号这一点和终端阻抗进行了规定。因此，基于LVDS标准的差动电路必须可以在任意的共模终端电压下动作。该标准要求，在基于LVDS标准的信号(下面，将其称为LVDS信号)的发送电路(下面，将其称为LVDS发送器)中，在连接了100Ω的终端阻抗的情况下，使用可以得到作为终端电压的350mV的幅值的电流进行驱动。另一方面，在LVDS信号的接收电路(下面，将其称为LVDS接收器)上，对于0～2.4V的共模终端电压，必须能够接收上述350mV左右的终端电压差。即，LVDS接收器的输入级的放大电路，例如当假定电源电压Vcc为2.5V时，处理与电源电压大致相同的共模输入的信号。将这样处理与电源电压大致相同的共模输入的信号的动作称为轨对轨(rail-to-rail)动作。
以往，作为使用了CMOS技术的轨对轨的差动放大级的结构，考虑了通过将N沟道元件的差动放大级和P沟道元件的差动放大级并联组合，来对双方的共模动作范围的界限进行插补的拓扑。
其中，位于输入级的放大电路的输出必须具有对设置在后级的放大电路来说比较理想的信号质量。即，为了在芯片内部处理高速信号，优选地，输入级的放大电路的差动输出不依赖于LVDS信号的输入共模电压而保持恒定共模电位。并且还必须组合适当的缓冲器级以驱动芯片内部负载。
例如在美国专利第6320422号公报中，公开了下述技术：通过反馈缓冲器级的输出电压来控制差动放大级的差动输出，从而使其稳定。下面，以该技术为现有技术1，使用图1来进行说明。
当参照图1时，现有技术1由下述部分构成：包括N沟道型差动放大电路801和P沟道型差动放大电路813的差动放大级；输入该差动放大级的输出(806及818)的互补型源极随动器电路826；同样输入差动放大级的输出(808和820)的互补型源极随动器电路828。并且，上述的2个互补型源极随动器电路826和828是驱动内部负载的缓冲器级。
上述的N沟道型差动放大电路801由下述部分构成：由一对N沟道型MOS晶体管(并且，最好是场效应晶体管。以下，将其简称为晶体管。)构成的N沟道型差动元件802；作为该N沟道型差动元件802的负载的主动负载812和810；与N沟道型差动元件802相连的恒流源804。此外，P沟道型差动放大电路813由下述部分构成：由一对P沟道型MOS晶体管构成的P沟道型差动元件814；作为该P沟道型差动元件814的负载的主动负载822和824；与P沟道型差动元件814相连的恒流源816。
在这种结构中，互补型源极随动器电路826的输出节点830分别与由N沟道型MOS晶体管构成的主动负载810和822相连。即根据互补型源极随动器电路826的输出电压对主动负载810和822的两端电压进行反馈控制。此外，互补型源极随动器电路828的输出节点832分别与由N沟道型MOS晶体管构成的主动负载812和824相连。即，根据互补型源极随动器电路828的输出电压对主动负载812和824的两端电压进行反馈控制。由此，防止由P沟道型/N沟道型MOS晶体管构成的主动负载810、812、822、824的动作点从3极管区域向5极管区域移动，由于主动负载810、812、822、824被构成为始终在3极管区域动作，所以能够防止差动输出的非线性动作，即可以使差动输出稳定。
但是，在现有技术1中所公开的结构中，在使用输入共模电压而使2个差动放大电路处于不同的动作模式的情况下，不能将设置在输出级上的2个互补型源极随动器电路的输出电压的共模电位保持为恒定电位。特别地，如现有技术1那样，在具有反馈输出电压结构的情况下，可能由于高速切换输出电压而产生振荡。
发明内容
鉴于这种问题而提出本发明，本发明的目的在于提供一种差动电路以及具有该差动电路的接收装置，该差动电路不具有反馈结构，可以输出具有恒定共模电位的差动输出，并且具有适于驱动芯片内部负载的缓冲器级。
为了实现该目的，本发明的差动电路具有：差动放大电路，其被构成为具有设置在信号的输入级的差动元件、与该差动元件相连的恒流源、以及与上述差动元件相连的负载；源极随动器电路，其根据上述负载的电压降来输出差动电压，本发明的差动电路的特征在于，其被构成为具有在上述差动元件处于非导通状态时，向与上述差动元件串联连接的上述负载提供规定电流的电流供给电路。由此，可以实现下述的差动电路，该差动电路不具有反馈结构，可以输出具有恒定共模电位的差动输出，并且具有作为适于驱动芯片内部负载的缓冲器级的源极随动器电路。
另外，根据本发明的另一方面，本发明的差动电路具有：第1差动放大电路，其被构成为具有设置在信号的输入级的第1差动元件、与该第1差动元件相连的第1恒流源、和与第1差动元件相连的第1和第2负载；第2差动放大电路，其被构成为具有设置在上述信号的输入级的第2差动元件、与该第2差动元件相连的第2恒流源、和与上述第2差动元件相连的第3和第4负载；第1源极随动器电路，其根据上述第1或第3负载的电压降来输出第1差动电压；以及第2源极随动器电路，其根据上述第2或第4负载的电压降来输出第2差动电压，本发明的差动电路的特征在于，其被构成为具有：在上述第1差动元件处于非导通状态时，向上述第1和第2负载提供规定电流的第1电流供给电路；以及在上述第2差动元件处于非导通状态时，向上述第3和第4负载供给规定电流的第2电流供给电路。由此，可以实现下述的差动电路，该差动电路不具有反馈结构，可以输出具有恒定共模电位的差动输出，并且具有作为适于驱动芯片内部负载的缓冲器级的第1和第2源极随动器电路。
另外，根据本发明的另一方面，本发明为具有差动电路的接收装置，该差动电路具有：差动放大电路，其被构成为具有设置在信号的输入级的差动元件、与该差动元件相连的恒流源、和与上述差动元件相连的负载；以及源极随动器电路，其根据上述负载的电压降来输出差动电压，本发明的接收装置的特征在于，其被构成为具有在上述差动元件处于非导通状态时，向与上述差动元件串联连接的上述负载提供规定电流的电流供给电路。由此，可以实现具有下述差动电路的接收装置，该差动电路不具有反馈结构，可以输出具有恒定共模电位的差动输出，并且具有作为适于驱动芯片内部负载的缓冲器级的源极随动器电路。
另外，根据本发明的另一方面，本发明为具有差动电路的接收装置，该差动电路具有：第1差动放大电路，其被构成为具有设置在信号的输入级的第1差动元件、与该第1差动元件相连的第1恒流源、和与第1差动元件相连的第1和第2负载；第2差动放大电路，其被构成为具有设置在上述信号的输入级的第2差动元件、与该第2差动元件相连的第2恒流源、和与上述第2差动元件相连的第3和第4负载；第1源极随动器电路，其根据上述第1或第3负载的电压降来输出第1差动电压；以及第2源极随动器电路，其根据上述第2或第4负载的电压降来输出第2差动电压，本发明的接收装置的特征在于，
上述差动电路被构成为具有：
在上述第1差动元件处于非导通状态时，向上述第1和第2负载提供规定电流的第1电流供给电路；以及
在上述第2差动元件处于非导通状态时，向上述第3和第4负载提供规定电流的第2电流供给电路。由此，可以实现具有下述差动电路的接收装置，该差动电路不具有反馈结构，可以输出具有恒定共模电位的差动输出，并且具有作为适于驱动芯片内部负载的缓冲器级的第1和第2源极随动器电路。
附图说明
图1是表示现有技术1的差动电路800的结构的方框图。
图2是表示在本发明的说明中使用的差动电路100的结构的电路图。
图3是用于说明图2所示的差动电路100的动作的图。
图4是表示在本发明的说明中使用的差动电路200的结构的电路图。
图5是用于说明图4所示的差动电路200的动作的图。
图6是表示对图4所示的差动电路200进行模拟的结果的曲线。
图7是表示本发明的差动电路300的结构的电路图。
图8是表示使用图7所示的差动电路300的拓扑而设计的差动电路400的结构的方框图。
图9表示图8所示的差动电路400的电路结构。
图10是表示对图8所示的差动电路400进行模拟的结果的曲线。
图11是表示将对图8所示的差动电路400中的第1和第2电流供给电路51、52施加的电位VBp和VBn设置为电源电压Vcc的1/2的情况下的模拟结果的曲线。
图12是表示具有本发明的差动电路400的接收装置1000的结构的方框图。
具体实施方式
[原理]
在对本发明的优选实施方式进行说明时，先对本发明的原理进行描述。
本发明是下述差动电路及具有该差动电路的接收装置，该差动电路不具有反馈结构，可以输出具有恒定共模电位的差动输出，并且具有适于驱动芯片内部负载的缓冲器级。
为了实现该目的，本发明在高速串行数字传送信号的差动电路中，在通过并联组合由N沟道型元件构成的差动放大级和由P沟道型元件构成的差动放大级来对双方的共模动作范围的界限进行插补的拓扑上，追加在输出级的结构上组合了互补型的源极随动器电路的拓扑。通过根据这样的拓扑来构成电路，基本上可以确保轨对轨的共模范围，并且可以进行高速的缓冲。
然而，在设计成仅组合上述2个拓扑的情况下，存在的问题是从差动放大级得到的差动输出的共模电位根据输入级的共模电位而变化。为了解决这种问题，在本发明的高速串行数字传送信号的差动电路中，构成为将某恒定偏压电位输入到输出级的源极随动器电路的节点中。这是通过设置互补型的分流电路来实现的，该互补型的分流电路被设置在从与例如由N沟道型元件构成的差动放大级和由P沟道型元件构成的差动放大级的各自的共同共模节点连接的电流源到互补型的源极随动器电路的输入节点之间。该分流电路在差动放大级处于非动作状态时，作为向负载供给规定电流的电流供给电路来进行操作。由此，由于可以将输出级的互补型的源极随动器电路的动作点保持恒定而与输入级的共模电压无关，因此作为结果可以组装成能够获得具有恒定共模电位的差动输出的缓冲器级。
下面，参照上述附图进行详细说明。图2是表示在通过并联组合由N沟道型元件构成的差动放大级和由P沟道型元件构成的差动放大级来对双方的共模动作范围的界限进行插补的拓扑上，追加在输出级的结构上组合了源极随动器电路的拓扑而设计成的差动电路100的结构的电路图。
如图2所示，差动电路100被构成为具有N沟道型差动放大电路1(使用N沟道型元件的差动放大级)、P沟道型差动放大电路2(使用P沟道型元件的差动放大级)、2个源极随动器电路5和6。
在该结构中，N沟道型差动放大电路1被构成为具有：由2个N沟道型MOS晶体管(优选场效应晶体管：以下，将其简称为晶体管)101和111构成的N沟道型差动元件11、与各个N沟道型MOS晶体管101和111的漏极节点连接的电阻负载103和113、与2个N沟道型MOS晶体管101和111的源极节点共同连接的恒流源140。同样地，P沟道型差动放大电路2被构成为具有：由2个P沟道型MOS晶体管102和112构成的P沟道型差动元件12、与各个P沟道型MOS晶体管102和112的漏极节点连接的电阻负载104和114、与2个P沟道型MOS晶体管102和112的源极节点共同连接的恒流源141。
另外，源极随动器电路5是输出差动信号的下电压的输出级，其被构成为具有：栅极节点与N沟道型MOS晶体管101的漏极节点连接的N沟道型MOS晶体管105、作为其负载的恒流源151、栅极节点与P沟道型MOS晶体管102的漏极节点连接的P沟道型MOS晶体管106、作为其负载的恒流源161。因此，源极随动器电路5的N沟道型MOS晶体管105根据作为N沟道型MOS晶体管101的负载而连接的电阻负载103的电压降来输出差动电压。并且，源极随动器电路5的P沟道型MOS晶体管106根据作为P沟道型MOS晶体管102的负载而连接的电阻负载104的电压降来输出差动电压。
同样，源极随动器电路6是输出差动信号的上电压的输出级，其被构成为具有：栅极节点与N沟道型MOS晶体管111的漏极节点连接的N沟道型MOS晶体管115、作为其负载的恒流源152、栅极节点与P沟道型MOS晶体管112的漏极节点连接的P沟道型MOS晶体管116、作为其负载的恒流源162。因此，源极随动器电路6的N沟道型MOS晶体管115根据作为N沟道型MOS晶体管111的负载而连接的电阻负载113的电压降来输出差动电压。另外，源极随动器电路6的P沟道型MOS晶体管116根据作为P沟道型MOS晶体管112的负载而连接的电阻负载114的电压降输出差动电压。
关于上述构成，使用图3，详细说明N沟道型差动放大电路1和P沟道型差动放大电路2两者的共模动作范围的界限。
在图3中，符号201表示决定用于N沟道型差动放大电路1的恒流源140的动作下限的电压(Vdsat)，符号202表示由2个N沟道型MOS晶体管101和111构成的N沟道型差动元件11动作的阈值电压(Vgs)。因此，从电源电压Vcc减去电压Vdsat(符号201)和阈值电压Vgs(符号202)后的残余电压Vcm(符号203)就是N沟道型差动放大电路1的共模动作范围。同样，符号211表示决定用于P沟道型差动放大电路2的恒流源141的动作下限的电压(Vdsat)，符号212表示由2个P沟道型MOS晶体管102和112构成的P沟道型差动元件12动作的阈值电压(Vgs)。因此，从电源电压Vcc减去电压Vdsat(符号211)和阈值电压Vgs(符号212)后的残余电压Vcm(符号213)就是P沟道型差动放大电路2的共模动作范围。
从图2和图3可知，通过并联组合各个差动放大电路(1、2)，能够确保轨对轨的共模范围。
接着，参照图4，说明对图2所示的并联组合了N沟道型元件的差动放大级和P沟道型元件的差动放大级的拓扑进行改进，将输出级的结构设计成互补型源极随动器电路的差动电路200的结构。
如图4所示，差动电路200被构成为具有N沟道型差动放大电路1、P沟道型差动放大电路2、2个互补型源极随动器电路15和16。
在该结构中，N沟道型差动放大电路1和P沟道型差动放大电路2和图2所示的结构相同。
另外，互补型源极随动器电路15是输出差动信号的下电压的输出级，其被构成为具有：栅极节点与N沟道型MOS晶体管101的漏极节点连接的N沟道型MOS晶体管105、栅极节点与P沟道型MOS晶体管102的漏极节点连接的P沟道型MOS晶体管106。因此，互补型源极随动器电路15的N沟道型MOS晶体管105根据作为N沟道型MOS晶体管101的负载而连接的电阻负载103的电压降来输出差动电压。另外，源极随动器电路15的P沟道型MOS晶体管106根据作为P沟道型MOS晶体管102的负载而连接的电阻负载104的电压降来输出差动电压。
同样，互补型源极随动器电路16是输出差动信号的上电压的输出级，其被构成为具有：栅极节点与N沟道型MOS晶体管111的漏极节点连接的N沟道型MOS晶体管115、栅极节点与P沟道型MOS晶体管112的漏极节点连接的P沟道型MOS晶体管116。在这种结构中，互补型源极随动器电路(15、16)中的一方的MOS晶体管也作为另一方的MOS晶体管的负载来动作。因此，源极随动器电路16的N沟道型MOS晶体管115根据作为N沟道型MOS晶体管111的负载而连接的电阻负载113的电压降来输出差动电压。另外，源极随动器电路16的P沟道型MOS晶体管116根据作为P沟道型MOS晶体管112的负载而连接的电阻负载114的电压降来输出差动电压。
使用图5对具有以上结构的差动电路200的动作进行详细说明。其中，在图5中为了简化说明，省略了图4的N沟道型MOS晶体管111和115、P沟道型MOS晶体管112和116、电阻负载113和114、以及连接这些元件的布线，即省略用于输出差动信号的上电压的结构(互补型源极随动器电路16侧)。
在图5中，(a)用于说明利用输入级的共模电压使N沟道型元件的差动放大级和P沟道型元件的差动放大级两者都动作的状态。即，在图5(a)所示的状态中，N沟道型差动元件11的N沟道型MOS晶体管101和P沟道型差动元件12的P沟道型MOS晶体管102为导通状态(接通)。因此，在图5中，对从N沟道型MOS晶体管101和P沟道型MOS晶体管102输出的电压分别互补地进行调制后，将其输入到与互补型源极随动器电路15中所包含的N沟道型MOS晶体管105和P沟道型MOS晶体管106各自的栅极节点连接的节点120和121。由此，可以将作为输出的差动电压OUTp保持为恒定电压。
另一方面，图5(b)用于说明由于输入级的共模电压上升，超过了P沟道型元件的差动放大级(即P沟道型差动放大电路2)的动作范围，而只有作为N沟道型元件的差动放大级的N沟道型差动放大电路1在动作的状态。即，在图5(b)所示的状态中，N沟道型差动元件11的N沟道型MOS晶体管101为导通状态(接通)，而P沟道型差动元件12的P沟道型MOS晶体管102为非导通状态(断开)。这样，在图5(b)中，由于节点121使P沟道型MOS晶体管102完全断开，因此电流不流过P沟道型差动元件12的电阻负载104，结果，互补型源极随动器电路15的P沟道型MOS晶体管106的栅极节点被恒定偏压为接地电位，其中节点121是与互补型源极随动器电路15中所包含的N沟道型MOS晶体管105和P沟道型MOS晶体管106各自的栅极节点连接的节点120和121中的一个。由此，在图5(b)所示的状态中，P沟道型MOS晶体管106单纯地作为负载而动作，差动电路200是动作与连接有将P沟道型MOS晶体管106作为负载的结构相同的等效电路。
同样，在输入级的共模电压下降的情况下，超过了N沟道型元件的差动放大级的动作范围，只有P沟道型元件的差动放大级动作。即，在图5中，P沟道型差动元件12的P沟道型MOS晶体管102为导通状态(接通)，N沟道型差动元件11的N沟道型MOS晶体管101为非导通状态(断开)。因此，由于节点120使N沟道型MOS晶体管101完全断开，所以电流不流过N沟道型差动元件11的电阻负载103，结果，互补型源极随动器电路15的N沟道型MOS晶体管105的栅极节点被恒定偏压为接地电位，其中，节点120是与互补型源极随动器电路15所包括的N沟道型MOS晶体管105和P沟道型MOS晶体管106的各自的栅极节点连接的节点120和121中的一个。由此，N沟道型MOS晶体管105单纯地作为负载而动作，P沟道型MOS晶体管106不是互补型，而是作为单纯的源极随动器电路而动作，成为与连接有N沟道型MOS晶体管105产生的负载的结构相同的等效电路。
图6表示对差动电路200所进行的模拟的结果。并且，在该模拟中将共模电平扫描过0～2.5V。参照图6所示曲线图可知，差动电路300在作为输出级的互补型源极随动器电路的输出电压的共模电位上起伏(摆动)。如上所述，这是因为通过将分别构成设置于输出级上的互补型源极随动器电路15和16的2个MOS晶体管中内的一个接地偏压，使互补型源极随动器电路15和16双方获得不同的动作模式。而且，从图6可知，在共模电平电压成为0V或2.5V附近时，差动输出的振幅(下面，称为增益)变小。
这样由于依赖于输入级的共模，输出级的互补型源极随动器电路获得不同的动作模式，因此在图4所示的差动电路200的结构中，很难将作为输出级的互补型源极随动器电路的输出电压的共模电位保持恒定。特别地，还存在当共模电平电压为0V或2.5V附近时增益变小的问题。
因此，本发明的发明者们通过改进差动电路200的拓扑，找到了构成为可防止输出级的互补型源极随动器电路15和16获得与输入级的共模不同的动作模式的等效电路。图7是表示根据这样的拓扑所设计的差动电路300的结构的电路图。其中，在使用图7进行的说明中为了简化说明，省略了用于输出差动信号的上电压的结构(互补型源极随动器电路16侧)，并且只着眼于输入级的共模电压上升的情况进行说明。
在上述的输入级的共模电压上升的情况下所产生的输出电压的共模电位起伏的原因是：通过使P沟道型MOS晶体管102完全断开，使得电流不流过电阻负载104，结果，构成互补型源极随动器电路15的P沟道型MOS晶体管106被接地偏压。
因此，在本发明中，附加了分流电路，该分流电路用于在输入级的共模电压超过了P沟道型元件的差动放大级的动作范围的情况下将恒定电流导入到P沟道型元件的差动放大级的负载电阻104。该分流电路作为电流供给电路来进行操作，作为用于将上述的规定偏压电位输入到互补型源极随动器电路15和16的节点的偏压输入电路来进行操作。由此，即使在上述的情况下，也能够实现与如下结构等同的等效电路：该结构为将被恒流偏置后的P沟道型MOS晶体管106作为负载元件连接到输出级的互补型源极随动器电路15的N沟道型MOS晶体管105上的结构。其中，同样地，在输入级的共模电压超过了N沟道型元件的差动放大级的动作范围的情况下，设置负载分流电路的结构，该分流电路用于将恒定电流导入到N沟道型元件的差动放大级的负载电阻103。该分流电路作为电流供给电路来进行操作。由此，即使在上述的情况下，也能够实现与如下结构等同的等效电路：该结构为将被恒流偏置后的N沟道型MOS晶体管105作为负载元件连接到输出级的互补型源极随动器电路15的P沟道型MOS晶体管106上的结构。
这样的电流供给电路是用于将电流从与由P沟道型元件构成的差动放大级的共同节点连接的恒流源141分流到与相同差动放大级的负载(电阻负载104和P沟道型MOS晶体管106)连接的节点的结构。因此，可以通过将用图7所示的偏压电位VBp偏压后的P沟道型MOS晶体管502连接在各个节点之间来构成分流电路(电流供给电路)。
[实施例]
接着，参照附图对基于图7中所使用的等效电路而设计的差动电路400的具体实施例进行详细说明。更具体地说，在并联组合N沟道型元件的差动放大级和P沟道型元件的差动放大级、并内插双方的共模工作范围的界限的拓扑上，追加如下拓扑来设计差动电路400：组合作为输出级的结构的互补型源极随动器电路的拓扑；并为了将输出级的共模电位保持恒定而在差动放大级的共模和互补型源极随动器电路的栅极节点输入之间设置分流电路的拓扑。该分流电路在差动放大级处于非动作状态时，作为向负载供给规定电流的电流供给电路来进行操作。
图8是表示差动电路400的结构的方框图。如图8所示，差动电路400被构成为具有：N沟道型差动放大电路1和P沟道型差动放大电路2、2个互补型源极随动器电路15和16、用于将流过N沟道型差动元件11的电流进行分流的第1分流电路51、用于将流过P沟道型差动元件12的电流进行分流的第2分流电路52。第1分流电路51和第2分流电路52分别在对应的差动放大器处于非导通状态时作为向对应的负载供给规定电流的电流供给电路来进行操作。
另外，图9表示图8所示的差动电路400的详细的电路结构。参照图9可知，N沟道型差动放大电路1被构成为具有：由1对N沟道型元件构成的N沟道型差动元件11、N沟道型差动元件11的电阻负载103和113、N沟道型差动元件11的恒流源140。P沟道型差动放大电路2被构成为具有：由1对P沟道型元件构成的P沟道型差动元件12、P沟道型差动元件12的电阻负载104和114、P沟道型差动元件12的恒流源141。另外，2个差动放大级的输出节点中的节点130和节点131被输入到由N沟道型MOS晶体管105和P沟道型MOS晶体管106构成的互补型源极随动器电路15。并且，2个差动放大级的输出节点中的节点120和节点121被输入到由N沟道型MOS晶体管115和P沟道型MOS晶体管116构成的互补型源极随动器电路16。
另外，第1分流电路51由向栅极节点施加偏压电位VBn的2个N沟道型MOS晶体管501和511构成，对各个N沟道型MOS晶体管101和111进行分流并与恒流源140和节点130、120连接。同样，第2分流电路52由向栅极节点施加偏压电位VBp的P沟道型MOS晶体管502和512构成，对各个P沟道型MOS晶体管102和112进行分流并与恒流源141和节点131、121连接。这样，通过使用各恒定电压对构成第1和第2分流电路51和52的N沟道型/P沟道型MOS晶体管(501、511、502、512)进行偏压，如上所述，可以防止构成互补型源极随动器电路15和16的各个N沟道型/P沟道型MOS晶体管105、115、106、116被接地偏压。另外，由于其他的结构和图4相同，所以在这里省略对其的说明。
图10表示对这样构成的差动电路400所进行的模拟的结果。另外，在该模拟中，为了和图6所示的模拟结果进行比较，也将共模电平扫描过0～2.5V，并且，使VBp＝1.5V，Vbn＝1.0V。参照图10可以明白，差动电路400消除了作为输出级的互补型源极随动器电路的输出电压的共模电位的起伏(摆动)而使其恒定。
通过使用以上的拓扑来进行设计，解决了输出的共模电位的问题，但另一方面，还没有解决增益变动的问题。这从图10所示的模拟结果中也能看出。因此，本发明的发明者们找到了通过调整施加到第1和第2分流电路51和52的栅极节点上的偏压电位，来分流尾电流，以解决增益的问题的方法。
即，通过决定偏压电位VBp和VBn的值，使在N沟道型差动放大电路1和P沟道型差动放大电路2的两者都动作的状态下对尾电流进行分流，从而解决增益的问题。
该偏压电位VBp和VBn的值是与N沟道型差动放大电路1的输入信号INp和P沟道型差动放大电路2的输入信号INn相独立的值，是任意的恒定电压。
作为简单的验证，图11(a)中，示出了使VBp＝VBn＝Vcc/2，将偏压分别提高0.5V的情况下的模拟结果。并且，为了进行比较，在图11(b)中示出了图10所示的模拟结果的放大图。参照图11(a)、(b)可知，如上所述通过调整偏压电位VBp和VBn可稳定增益。
另外，作为现有技术1使用图1所说明的差动电路的目的在于，通过使差动电路构成为：防止由P沟道型/N沟道型MOS晶体管构成的主动负载810、812、822、824的动作点从3极管区域向5极管区域移动，使其始终在3极管区域动作，从而防止差动输出的非线性动作，实现其稳定化。因此，关于本实施方式的目的，即通过依赖于输入级的共模使输出级的互补型源极随动器电路获得不同的动作模式，将产生的输出级的互补型源极随动器电路的输出电压的共模电位保持为恒定，不是使用现有技术1所能解决的。除此之外，关于本实施方式的限定特征，即在上述N沟道型差动元件用的恒流源和差动放大级的输出节点之间、以及在上述P沟道型差动元件用的恒流源和差动放大级的输出节点之间，分别设置第1和第2分流电路(电流供给电路)，在现有技术1中没有任何公开，因此并不是本领域的技术人员能够根据现有技术1轻易地得到的特征。
另外，基于如上构成的等效电路而设计的差动电路400作为例如图12所示的接收装置1000、特别是嵌入了LVDS(Low Voltage DifferentialSignaling：低压差分信号)接收器1000的差动电路。在该结构中，差动电路400被设置在LVDS输入接口1001和1002的LVDS信号的输入级上。另外，此时，将LVDS信号的终端电阻设为100Ω。另外，在上述结构中，差动电路400高度集成地形成于一个芯片上。由此，实现如下所述的差动电路的接收装置，该差动电路不具有反馈结构，可以输出具有恒定共模电位的差动输出，并且具有适于驱动芯片内部负载的缓冲器级。
[其他实施方式]
另外，以上所说明的实施方式不过是本发明的一优选实施方式，本发明可以在不脱离其主旨的情况下实施各种变形。
如以上所述，实现了下述差动电路及具有该差动电路的接收装置，该差动电路不具有反馈结构，可以输出具有恒定共模电位的差动输出，并且具有适于驱动芯片内部负载的缓冲器级。
即，在串行数字传送信号的差动电路中，特别是在构成串行传送数据的接收中所使用的轨对轨的差动图副电路装置时，由于可以去除成问题的由于输入共模电压而要进行的输出共模电位的调制，所以能够实现如下所述的轨对轨的差动电路，该差动电路具备具有恒定共模电位的差动输出，并且组合了适于驱动芯片内部负载的缓冲器级。并且，也实现了具有该差动电路的接收装置。

Claims (10)

1、一种差动电路，其具有：差动放大电路，其被构成为具有设置于信号的输入级的差动元件、与该差动元件连接的恒流源、和与上述差动元件连接的负载；以及源极随动器电路，其根据上述负载的电压降输出差动电压，
其特征在于，
具有电流供给电路，其与上述负载和上述差动放大电路连接，上述差动放大电路与该负载串联连接，在上述差动元件处于非导通状态时，该电流供给电路向上述负载供给电流。
2、一种差动电路，其具有：第1差动放大电路，其被构成为具有设置于信号的输入级的第1差动元件、与该第1差动元件连接的第1恒流源、和与第1差动元件连接的第1和第2负载；第2差动放大电路，其被构成为具有设置于上述信号的输入级的第2差动元件、与该第2差动元件连接的第2恒流源、和与上述第2差动元件连接的第3和第4负载；第1源极随动器电路，其根据上述第1或第3负载的电压降输出第1差动电压；以及第2源极随动器电路，其根据上述第2或第4负载的电压降输出第2差动电压，
其特征在于，具有：
第1电流供给电路，其与上述第1和第2负载以及上述第1差动元件连接，在上述第1差动元件处于非导通状态时，该第1电流供给电路向上述第1和第2负载供给电流；
第2电流供给电路，其与上述第3和第4负载以及上述第2差动元件连接，在上述第2差动元件处于非导通状态时，该第2电流供给电路向上述第3和第4负载供给电流。
3、根据权利要求2所述的差动电路，其特征在于，上述第1和第2源极随动器电路是互补型随动器电路。
4、根据权利要求2或3所述的差动电路，其特征在于，
上述第1电流供给电路分别设置在上述第1和第2负载与上述第1恒流源之间，并且包括栅极彼此连接的2个N沟道型MOS晶体管，
上述第2电流供给电路分别设置在上述第3和第4负载与上述第2恒流源之间，并且包括栅极彼此连接的2个P沟道型MOS晶体管。
5、根据权利要求4所述的差动电路，其特征在于，向上述第1电流供给电路的上述2个N沟道型MOS晶体管和上述第2电流供给电路的上述2个P沟道型MOS晶体管的栅极节点施加相等的偏压电位。
6、一种具备差动电路的接收装置，该差动电路被构成为具有：差动放大电路，其具有设置于串行信号的输入级的差动元件、与该差动元件连接的恒流源、和与上述差动元件连接的负载；源极随动器电路，其根据上述负载的电压降输出差动电压；以及转换电路，其将与上述串行信号对应的上述差动电压转换为并行信号，
上述接收装置的特征在于，具有电流供给电路，该电流供给电路与上述负载和上述差动放大电路连接，上述差动放大电路与该负载串联连接，在上述差动元件处于非导通状态时，该电流供给电路向上述负载供给电流。
7、一种具备差动电路的接收装置，该差动电路具有：第1差动放大电路，其被构成为具有设置于串行信号的输入级的第1差动元件、与该第1差动元件连接的第1恒流源、和与第1差动元件连接的第1和第2负载；第2差动放大电路，其被构成为具有设置于上述串行信号的输入级的第2差动元件、与该第2差动元件连接的第2恒流源、和与该上述第2差动元件连接的第3和第4负载；第1源极随动器电路，其根据上述第1或第3负载的电压降输出第1差动电压；第2源极随动器电路，其根据上述第2或第4负载的电压降输出第2差动电压；以及转换电路，其将与上述串行信号对应的上述第1和第2差动电压转换为并行信号，
上述接收装置的特征在于，上述差动电路具有：
第1电流供给电路，其与上述负载和上述差动放大电路连接，上述差动放大电路与该负载串联连接，在上述第1差动元件处于非导通状态时，该第1电流供给电路向上述第1和第2负载供给电流；以及
第2电流供给电路，其与上述第3和第4负载以及上述第2差动元件连接，在上述第2差动元件处于非导通状态时，该第2电流供给电路向上述第3和第4负载供给电流。
8、根据权利要求7所述的接收装置，其特征在于，上述第1和第2源极随动器电路是互补型随动器电路。
9、根据权利要求7或8所述的接收装置，其特征在于，
上述第1电流供给电路分别设置在上述第1和第2负载与上述第1恒流源之间，并且包括栅极彼此连接的2个N沟道型MOS晶体管，
上述第2电流供给电路分别设置在上述第3和第4负载与上述第2恒流源之间，并且包括栅极彼此连接的2个P沟道型MOS晶体管。
10、根据权利要求9所述的差动电路，其特征在于，向上述第1电流供给电路的上述2个N沟道型MOS晶体管和上述第2电流供给电路的上述2个P沟道型MOS晶体管的栅极节点施加相等的偏压电位。
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Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100939622B1 (ko) * 2005-05-26 2010-01-29 쟈인 에레쿠토로닉스 가부시키가이샤 신호 변환 회로
KR100699585B1 (ko) 2005-06-07 2007-03-23 삼성전기주식회사 출력 버퍼회로
WO2007077501A1 (en) 2006-01-03 2007-07-12 Nxp B.V. Serial data communication system and method
JP4811192B2 (ja) * 2006-08-24 2011-11-09 ソニー株式会社 駆動回路
JP2008092106A (ja) * 2006-09-29 2008-04-17 Nec Electronics Corp 差動増幅回路
JP4775308B2 (ja) * 2007-04-25 2011-09-21 株式会社日立製作所 回路ブロック間送受信回路を持つ半導体装置
JP5022789B2 (ja) * 2007-06-27 2012-09-12 ザインエレクトロニクス株式会社 信号変換回路及びレール・ツー・レール回路
US7576609B1 (en) * 2008-02-21 2009-08-18 Himax Technologies Limited Preamplifier for receiver and method thereof
JP5293320B2 (ja) * 2009-03-23 2013-09-18 富士通セミコンダクター株式会社 受信回路
EP2278714B1 (en) * 2009-07-02 2015-09-16 Nxp B.V. Power stage
CN103296984A (zh) * 2012-02-28 2013-09-11 国际商业机器公司 低压差分信号接收器
US8867592B2 (en) 2012-05-09 2014-10-21 Nxp B.V. Capacitive isolated voltage domains
US9007141B2 (en) 2012-05-23 2015-04-14 Nxp B.V. Interface for communication between voltage domains
US8680690B1 (en) 2012-12-07 2014-03-25 Nxp B.V. Bond wire arrangement for efficient signal transmission
CN103166626A (zh) * 2013-04-03 2013-06-19 中国科学院微电子研究所 一种带有电流自动控制的低压差分信号接收电路
US9467060B2 (en) 2013-04-03 2016-10-11 Nxp B.V. Capacitive level shifter devices, methods and systems
US8896377B1 (en) 2013-05-29 2014-11-25 Nxp B.V. Apparatus for common mode suppression
JP6197685B2 (ja) 2014-02-19 2017-09-20 株式会社デンソー ゲート駆動回路
JP6788401B2 (ja) * 2016-07-11 2020-11-25 新日本無線株式会社 コンパレータ
US10128824B2 (en) * 2016-11-04 2018-11-13 Realtek Semiconductor Corp. Common-mode clamping circuit and method thereof

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0758872B2 (ja) * 1986-03-31 1995-06-21 株式会社東芝 電力増幅回路
US5045806A (en) * 1988-04-17 1991-09-03 Teledyne Industries Offset compensated amplifier
JP3052712B2 (ja) * 1993-12-27 2000-06-19 富士通株式会社 増幅部
US5999028A (en) * 1997-12-22 1999-12-07 Hewlett-Packard Company Differential circuits with adjustable propagation timing
JPH11231954A (ja) * 1998-02-16 1999-08-27 Mitsubishi Electric Corp 内部電源電圧発生回路
US6320422B1 (en) * 1999-11-23 2001-11-20 National Semiconductor Corporation Complementary source coupled logic
US6297685B1 (en) * 2000-06-14 2001-10-02 International Business Machines Corporation High-speed fully-compensated low-voltage differential driver/translator circuit arrangement
JP7058872B2 (ja) * 2018-06-05 2022-04-25 多摩川精機株式会社 回転角検出機能を備える磁歪式トルクセンサ

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