KR100939622B1

KR100939622B1 - 신호 변환 회로

Info

Publication number: KR100939622B1
Application number: KR1020077020342A
Authority: KR
Inventors: 사토시 미우라; 마코토 마스다
Original assignee: 쟈인 에레쿠토로닉스 가부시키가이샤
Priority date: 2005-05-26
Filing date: 2006-05-17
Publication date: 2010-01-29
Also published as: US7812645B2; KR20070103768A; US7692454B2; US20080272821A1; JP4481314B2; WO2006126436A1; JPWO2006126436A1; US20100141302A1; CN101185239A; CN101185239B

Abstract

신호 변환 회로(2)는, 차동 증폭기부(10)와 소스 팔로워부(20)를 구비하고 있다. 제1 입력 단자(5) 및 제2 입력 단자(6)에 차동 전압 신호 INp 및 INn이 각각 입력되면, 차동 전압 신호 INp 및 INn의 레벨에 따라, 차동 증폭기부(10)만, 차동 증폭기부(10)와 소스 팔로워부(20)의 양쪽 모두, 소스 팔로워부(20)만의 어느 하나의 모드로 동작한다. 차동 증폭기부(10) 및 소스 팔로워부(20)는, 2개의 차동 증폭기 회로에 의해 구성하는 회로와 비교하여, 소자수가 적다. 이에 의해 회로 면적을 작게 함과 아울러 소비 전류를 줄일 수가 있다. 또, 소스 팔로워부(20)는 차동 전압 신호 INp 및 INn을 정전으로 증폭하기 때문에 고속화가 가능하게 된다.

신호 변환, 차동 증폭, 소스 팔로워, 정전 증폭, 고속화

Description

신호 변환 회로{SIGNAL CONVERTING CIRCUIT}

본 발명은, 신호 변환 회로, 특히 차동 전압 신호의 동상 전압을 변환하는 신호 변환 회로에 관한 것이다.

차동 전압 신호를 수신하는 수신 장치에 있어서, 송신 장치 및 전송 선로의 상황에 의존하는 동상 전압 오프셋(offset)이나, 낮은 전압의 인터페이스에 대응하기 위해서 폭넓은 입력 동상 전압이 요구되고 있다. 이러한 수신 장치에는, 입력 차동 신호의 동상 전압을 소정의 전압 레벨로 변환하기 위한 신호 변환 회로가 구비되어 있다. 예를 들면, 저항 종단된 한 벌의 차동 전송 선로에 있어서의 전류 방향을 변환함으로써 디지털 신호를 송수신하는 소진폭 차동 신호 방식 (LVDS : Low-Voltage Differential Signaling)의 수신 장치에 있어서, 신호 변환 회로는, 후단의 고속 NMOS 차동 증폭기를 동작시키기 위해, 입력 동상 전압을 NMOS 트랜지스터의 문턱값(Vthn)에 소정의 오프셋 전압을 더한 값보다 높은 전압으로 변환한다. 또, 저전원 전압화가 진행되는 전자 기기에 있어서, 회로에는 다이내믹 레인지(dynamic range)를 확보하기 위해, 이른바 레일·대·레일(Rail　to　Rail) 동작을 하는 것이 요구되고 있다.

특허 문헌 1에 기재의 입력 레일·대·레일 신호 변환 회로는, n형 트랜지스 터가 입력 신호를 받는 제1 차동 증폭 회로와, p형 트랜지스터가 입력 신호를 받는 제2 차동 증폭 회로를 구비하고 있다. 이 신호 변환 회로는, 입력 전압 레벨이 소정의 문턱값 전압보다 높은 영역에서 제1 증폭 회로가 동작하고, 입력 전압 레벨이 소정의 상한 전압보다 낮은 영역에서 제2 증폭 회로가 동작함으로써, 상보하여 입력 레일·대·레일을 실현하고 있다.

　　<특허 문헌 1> 일본국 특허공개 2000-114892호 공보

<발명이 해결하고자 하는 과제>

특허 문헌 1에 기재의 증폭 회로에서는, 트랜지스터의 부하 용량에 의해 동작 속도가 제한을 받기 때문에, 회로의 고속 동작화가 어렵다고 하는 문제가 있다. 또, 입력 동상 전압을 변환하는데 2개의 차동 증폭 회로를 준비해야 하기 때문에, 회로 면적이 커지고 한편 소비 전류가 많아진다고 하는 문제가 있다.

그래서, 본 발명은, 회로 면적을 작게 함과 아울러 소비 전류를 줄일 수가 있고, 또한 고속 동작 가능한 신호 변환 회로를 제공한다.

<과제를 해결하기 위한 수단>

본 발명의 제1 신호 변환 회로는, 제1 입력 단자 및 제2 입력 단자에 차동 전압 신호를 입력하고, 이 차동 전압 신호의 동상 전압 레벨을 변환하여, 동상 전압 레벨이 변환된 차동 전압 신호를 제1 출력 단자 및 제2 출력 단자로부터 출력하는 신호 변환 회로로서, (1) 일단이 높은 전위측의 전원에 접속되고, 타단이 제1 출력 단자에 접속된 제1 저항기와, (2) 일단이 높은 전위측의 전원에 접속되고, 타단이 제2 출력 단자에 접속된 제2 저항기와, (3) 제1 출력 단자에 접속된 드레인 전극과, 제2 입력 단자에 접속된 게이트 전극과, 소스 전극을 가지는 제1 NMOS 트랜지스터와, (4) 제2 출력 단자에 접속된 드레인 전극과, 제1 입력 단자에 접속된 게이트 전극과, 소스 전극을 가지는 제2 NMOS 트랜지스터와, (5) 제1 출력 단자에 접속된 소스 전극과, 제1 입력 단자에 접속된 게이트 전극과, 낮은 전위측의 전원에 접속된 드레인 전극을 가지는 제1 PMOS 트랜지스터와, (6) 제2 출력 단자에 접속된 소스 전극과, 제2 입력 단자에 접속된 게이트 전극과, 낮은 전위측의 전원에 접속된 드레인 전극을 가지는 제2 PMOS 트랜지스터와, (7) 제1 NMOS 트랜지스터의 소스 전극 및 제2 NMOS 트랜지스터의 소스 전극과 낮은 전위측의 전원의 사이에 설치되고, 일정 전류를 발생하는 전류원을 구비하는 것을 특징으로 한다.

이 제1 신호 변환 회로에 있어서, 제1 저항기, 제2 저항기, 제1 NMOS 트랜지스터, 및 제2 NMOS 트랜지스터는 차동 증폭기를 구성하고 있다. 또, 제1 PMOS 트랜지스터 및 제2 PMOS 트랜지스터는 소스 팔로워(source follower)로 되어 있다. 제1 입력 단자 및 제2 입력 단자는 차동 증폭기 및 소스 팔로워에 접속되어 있다. 그 때문에, 제1 입력 단자 및 제2 입력 단자에 차동 전압 신호가 입력되면, 걸리는 차동 전압 신호의 레벨에 따라, 차동 증폭기만, 차동 증폭기와 소스 팔로워의 양쪽 모두, 소스 팔로워만의 어느 하나의 모드의 동작을 하게 된다. 차동 증폭기가 동작하는 경우에는, 전류원으로부터 발생한 일정 전류가 차동 증폭기에 흐른다. 그 결과, 제1 출력 단자 및 제2 출력 단자로부터 소정의 레벨의 차동 전압 신호가 출력하게 된다. 소스 팔로워가 동작하는 경우에는, 제1 출력 단자 및 제2 출력 단자로부터 입력된 차동 전압 신호보다 큰 레벨의 차동 전압 신호가 출력하게 된다. 이와 같이, 본 발명의 제1 신호 변환 회로는, NMOS 트랜지스터의 차동 증폭기와 PMOS 트랜지스터의 소스 팔로워에 의해 구성되어 있기 때문에, 입력 레일·대·레일로 고속 동작할 수가 있다. 또, 차동 증폭기 및 소스 팔로워로 구성되는 본 발명과 관련되는 제1 신호 변환 회로는 2개의 차동 증폭기를 구비하는 회로에 비해 적은 소자수로 구성되어 있기 때문에, 회로 면적을 작게 함과 아울러 소비 전류를 줄일 수가 있다.

본 발명의 제2 신호 변환 회로는, 제1 입력 단자 및 제2 입력 단자에 차동 전압 신호를 입력하고, 이 차동 전압 신호의 동상 전압 레벨을 변환하여, 동상 전압 레벨이 변환된 차동 전압 신호를 제1 출력 단자 및 제2 출력 단자로부터 출력하는 신호 변환 회로로서, (1) 일단이 낮은 전위측의 전원에 접속되고, 타단이 제1 출력 단자에 접속된 제1 저항기와, (2) 일단이 낮은 전위측의 전원에 접속되고, 타단이 제2 출력 단자에 접속된 제2 저항기와, (3) 제1 출력 단자에 접속된 드레인 전극과, 제2 입력 단자에 접속된 게이트 전극과, 소스 전극을 가지는 제1 PMOS 트랜지스터와, (4) 제2 출력 단자에 접속된 드레인 전극과, 제1 입력 단자에 접속된 게이트 전극과, 소스 전극을 가지는 제2 PMOS 트랜지스터와, (5) 제1 출력 단자에 접속된 소스 전극과, 제1 입력 단자에 접속된 게이트 전극과, 높은 전위측의 전원에 접속된 드레인 전극을 가지는 제1 NMOS 트랜지스터와, (6) 제2 출력 단자에 접속된 소스 전극과, 제2 입력 단자에 접속된 게이트 전극과, 높은 전위측의 전원에 접속된 드레인 전극을 가지는 제2 NMOS 트랜지스터와, (7) 제1 PMOS 트랜지스터의 소스 전극 및 제2 PMOS 트랜지스터의 소스 전극과 높은 전위측의 전원의 사이에 설치되고, 일정 전류를 발생하는 전류원을 구비하는 것을 특징으로 한다.

이 제2 신호 변환 회로에서는, 제1 저항기, 제2 저항기, 제1 PMOS 트랜지스터, 및 제2 PMOS 트랜지스터는 차동 증폭기를 구성하고 있다. 또, 제1 NMOS 트랜지스터 및 제2 NMOS 트랜지스터는, 소스 팔로워(source follower)로 되어 있다. 차동 증폭기 및 소스 팔로워에는, 제1 입력 단자 및 제2 입력 단자로부터 차동 전압 신호가 입력된다. 먼저 말한 제1 신호 변환 회로와 마찬가지로, 2개의 차동 증폭기를 구비하는 회로에 비해 차동 증폭기 및 소스 팔로워를 적은 소자수로 구성하고 있기 때문에, 회로 면적을 작게 함과 아울러 소비 전류를 줄일 수가 있다. 또, 소스 팔로워인 제1 NMOS 트랜지스터 및 제2 NMOS 트랜지스터는 전압 신호를 정전(non-inverting)으로 증폭하기 때문에 고속화가 가능하게 된다.

본 발명의 제3 신호 변환 회로는, 제1 입력 단자 및 제2 입력 단자에 차동 전압 신호를 입력하고, 이 차동 전압 신호의 동상 전압 레벨을 변환하여, 동상 전압 레벨이 변환된 차동 전압 신호를 제1 출력 단자 및 제2 출력 단자로부터 출력하는 신호 변환 회로로서, (1) 일단이 높은 전위측의 전원에 접속되고, 타단이 제1 출력 단자에 접속된 제1 저항기와, (2) 일단이 높은 전위측의 전원에 접속되고, 타단이 제2 출력 단자에 접속된 제2 저항기와, (3) 제1 출력 단자에 접속된 드레인 전극과, 제2 입력 단자에 접속된 게이트 전극과, 소스 전극을 가지는 제1 NMOS 트랜지스터와, (4) 제2 출력 단자에 접속된 드레인 전극과, 제1 입력 단자에 접속된 게이트 전극과, 소스 전극을 가지는 제2 NMOS 트랜지스터와, (5) 제1 출력 단자에 접속된 드레인 전극과, 제1 바이어스 전압이 입력되는 게이트 전극과, 소스 전극을 가지는 제3 NMOS 트랜지스터와, (6) 제2 출력 단자에 접속된 드레인 전극과, 제1 바이어스 전압이 입력되는 게이트 전극과, 소스 전극을 가지는 제4 NMOS 트랜지스터와, (7) 제3 NMOS 트랜지스터의 소스 전극에 접속된 소스 전극과, 제1 입력 단자에 접속된 게이트 전극과, 낮은 전위측의 전원에 접속된 드레인 전극을 가지는 제1 PMOS 트랜지스터와, (8) 제4 NMOS 트랜지스터의 소스 전극에 접속된 소스 전극과, 제2 입력 단자에 접속된 게이트 전극과, 낮은 전위측의 전원에 접속된 드레인 전극을 가지는 제2 PMOS 트랜지스터와, (9) 제1 NMOS 트랜지스터의 소스 전극 및 제2 NMOS 트랜지스터의 소스 전극과 낮은 전위측의 전원의 사이에 설치되고, 일정 전류를 발생하는 전류원을 구비하는 것을 특징으로 한다.

이 제3 신호 변환 회로에서도, 제1 저항기, 제2 저항기, 제1 NMOS 트랜지스터 및 제2 NMOS 트랜지스터로 구성되는 차동 증폭기와, 제1 PMOS 트랜지스터, 제2 PMOS 트랜지스터, 제3 NMOS 트랜지스터 및 제4 NMOS 트랜지스터로 구성되는 소스 팔로워를 구비하고 있으므로, 상기한 제1 신호 변환 회로와 마찬가지로, 제1 입력 단자 및 제2 입력 단자에 입력되는 차동 전압 신호의 레벨에 따라, 차동 증폭기만, 차동 증폭기와 소스 팔로워의 양쪽 모두, 소스 팔로워만의 어느 하나의 모드로 동작할 수가 있다. 따라서, 이 제3 신호 변환 회로에 의하면, 입력 레일·대·레일로 고속 동작할 수가 있다. 또, 이 제3 신호 변환 회로에서도, 2개의 차동 증폭기를 구비하는 회로에 비해 적은 소자수로 구성되므로, 회로 면적을 작게 할 수가 있음과 아울러 소비 전류를 줄일 수가 있다.

소스 팔로워에서는, 제1 입력 단자에 입력되는 차동 전압 신호의 레벨이 상승하고, 제2 입력 단자에 입력되는 차동 전압 신호의 레벨이 저하하면, 제1 PMOS 트랜지스터 및 제2 PMOS 트랜지스터에 의해 정전 증폭(non-inverting amplification)이 이루어지고, 제1 출력 단자로부터 출력되는 차동 전압 신호의 레벨이 상승하고, 제2 출력 단자로부터 출력되는 차동 전압 신호의 레벨이 저하한다. 제1 출력 단자로부터 출력되는 차동 전압 신호의 레벨, 즉 제3 NMOS 트랜지스터의 드레인 전압이 상승하면, 거기에 수반하여 제3 NMOS 트랜지스터의 소스 전압이 상승한다. 그렇게 하면, 제3 NMOS 트랜지스터의 게이트 전압이 제1 바이어스 전압에 고정되어 있으므로, 제1 PMOS 트랜지스터 및 제3 NMOS 트랜지스터에 흐르는 전류가 감소하고, 제1 저항기에 의한 전압 강하량이 감소한다. 그 결과, 제1 출력 단자로부터 출력되는 차동 전압 신호의 레벨이 더욱 상승한다. 한편, 제2 출력 단자로부터 출력되는 차동 전압 신호의 레벨, 즉 제4 NMOS 트랜지스터의 드레인 전압이 저하하면, 거기에 수반하여 제4 NMOS 트랜지스터의 소스 전압이 저하한다. 그렇게 하면, 제4 NMOS 트랜지스터의 게이트 전압이 제1 바이어스 전압에 고정되어 있으므로, 제2 PMOS 트랜지스터 및 제4 NMOS 트랜지스터에 흐르는 전류가 증가하고, 제2 저항기에 의한 전압 강하량이 증가한다. 그 결과, 제2 출력 단자로부터 출력되는 차동 전압 신호의 레벨이 더욱 저하한다. 이와 같이, 소스 팔로워에서는, 제3 NMOS 트랜지스터 및 제4 NMOS 트랜지스터의 작용에 의해, 정전 증폭이 강하게 되고, 정전 증폭 이득이 증가한다.

따라서, 이 제3 신호 변환 회로에 의하면, 제1 저항기의 저항값 및 제2 저항기의 저항값을 크게 하는 일 없이 이득을 크게 할 수가 있다. 또, 이 제3 신호 변환 회로에 의하면, 전류 증가 즉 트랜지스터 사이즈(size)(게이트 폭/게이트 길이)의 증가에 의해, 차동 증폭기의 트랜지스터(제1 NMOS 트랜지스터 및 제2 NMOS 트랜지스터) 및 소스 팔로워의 트랜지스터(제1 PMOS 트랜지스터 및 제2 PMOS 트랜지스터)의 상호 컨덕턴스(conductance)를 크게 하는 일 없이 이득을 크게 할 수가 있다. 따라서, 이 제3 신호 변환 회로에 의하면, 고속 특성의 저하, 회로 면적의 증가 및 소비 전력의 증가를 저감하면서 이득을 크게 할 수가 있고, 차동 전압 신호의 신호 품질의 저하를 저감할 수가 있다.

본 발명의 제4의 신호 변환 회로는, 상기한 제3 신호 변환 회로에 있어서, (10) 제1 출력 단자에 접속된 소스 전극과, 제1 입력 단자에 접속된 게이트 전극과, 드레인 전극을 가지는 제3 PMOS 트랜지스터와, (11) 제2 출력 단자에 접속된 소스 전극과, 제2 입력 단자에 접속된 게이트 전극과, 드레인 전극을 가지는 제4 PMOS 트랜지스터와, (12) 제3 PMOS 트랜지스터의 드레인 전극에 접속된 드레인 전극과, 제2 바이어스 전압이 입력되는 게이트 전극과, 낮은 전위측의 전원에 접속된 소스 전극을 가지는 제5 NMOS 트랜지스터와, (13) 제4 PMOS 트랜지스터의 드레인 전극에 접속된 드레인 전극과, 제2 바이어스 전압이 입력되는 게이트 전극과, 낮은 전위측의 전원에 접속된 소스 전극을 가지는 제6 NMOS 트랜지스터를 더 구비하는 것을 특징으로 한다.

이 제4의 신호 변환 회로는, 제1 PMOS 트랜지스터, 제2 PMOS 트랜지스터, 제3 NMOS 트랜지스터 및 제4 NMOS 트랜지스터로 구성되어 있고, 상술한 정전 증폭 이득의 증폭을 위한 제1 소스 팔로워에 더하여, 제3 PMOS 트랜지스터, 제4 PMOS 트랜지스터, 제5 NMOS 트랜지스터 및 제6 NMOS 트랜지스터로 구성되어 있고, 정전 증폭을 위한 제2 소스 팔로워를 구비하고 있다.

제1 소스 팔로워에서는, 정전 증폭 이득의 증폭을 위해서, 제1 PMOS 트랜지스터 및 제2 PMOS 트랜지스터의 높은 전위측에 제3 NMOS 트랜지스터 및 제4 NMOS 트랜지스터가 각각 삽입되어 있으므로, 동작 가능한 차동 전압 신호의 레벨의 상한치가, NMOS 트랜지스터의 문턱값과 PMOS 트랜지스터의 문턱값을 가산한 값만큼, 제1 바이어스 전압값(예를 들면, 높은 전위측의 전원 전압값)보다 낮다. 여기서, 저소비 전력화에 수반하는 전원 전압 저하나, 접합(junction) 온도 상승에 수반하는 트랜지스터의 문턱값의 증가 등이 발생하면, 제1 소스 팔로워에서는, 동작 가능한 차동 전압 신호의 레벨의 상한치가, 차동 증폭기의 동작 가능한 차동 전압 신호의 레벨의 하한치인 NMOS 트랜지스터의 문턱값 이하로 될 가능성이 있다. 즉, 차동 증폭기와 제1 소스 팔로워의 양쪽 모두가 동작하는 모드가 존재하지 않을 가능성이 있다.

한편, 제2 소스 팔로워에서는, 제5 NMOS 트랜지스터 및 제6 NMOS 트랜지스터는 각각 제3 PMOS 트랜지스터 및 제4 PMOS 트랜지스터의 낮은 전위측에 삽입되어 있으므로, 동작 가능한 차동 전압 신호의 레벨의 상한치는 PMOS 트랜지스터의 문턱값만큼, 제2 바이어스 전압값(예를 들면, 높은 전위측의 전원 전압값)으로부터 저하한다. 여기서, CMOS 디바이스에서는, 논리 회로, 예를 들면 인버터를 구성 가능하다고 하는 것이 필요조건이므로, 전원 전압값은 NMOS 트랜지스터의 문턱값과 PMOS 트랜지스터의 문턱값을 가산한 값보다 크다. 따라서, 제2 소스 팔로워에서는, 전원 전압 저하나 트랜지스터의 문턱값의 증가 등이 발생하여도, 동작 가능한 차동 전압 신호의 레벨의 상한치가 차동 증폭기의 동작 가능한 차동 전압 신호의 레벨의 하한치 이하로 되는 일이 없다. 즉, 차동 증폭기와 제2 소스 팔로워의 양쪽 모두가 동작하는 모드가 존재한다. 따라서, 이 제4의 신호 변환 회로에 의하면, 제1 소스 팔로워의 작용에 의해 이득을 크게 할 수가 있음과 아울러, 제2 소스 팔로워의 작용에 의해 입력 레일·대·레일 동작이 가능하다.

본 발명의 제5 신호 변환 회로는, 제1 입력 단자 및 제2 입력 단자에 차동 전압 신호를 입력하고, 이 차동 전압 신호의 동상 전압 레벨을 변환하여, 동상 전압 레벨이 변환된 차동 전압 신호를 제1 출력 단자 및 제2 출력 단자로부터 출력하는 신호 변환 회로로서, (1) 일단이 낮은 전위측의 전원에 접속되고, 타단이 제1 출력 단자에 접속된 제1 저항기와, (2) 일단이 낮은 전위측의 전원에 접속되고, 타단이 제2 출력 단자에 접속된 제2 저항기와, (3) 제1 출력 단자에 접속된 드레인 전극과, 제2 입력 단자에 접속된 게이트 전극과, 소스 전극을 가지는 제1 PMOS 트랜지스터와, (4) 제2 출력 단자에 접속된 드레인 전극과, 제1 입력 단자에 접속된 게이트 전극과, 소스 전극을 가지는 제2 PMOS 트랜지스터와, (5) 제1 출력 단자에 접속된 드레인 전극과, 제1 바이어스 전압이 입력되는 게이트 전극과, 소스 전극을 가지는 제3 PMOS 트랜지스터와, (6) 제2 출력 단자에 접속된 드레인 전극과, 제1 바이어스 전압이 입력되는 게이트 전극과, 소스 전극을 가지는 제4 PMOS 트랜지스터와, (7) 제3 PMOS 트랜지스터의 소스 전극에 접속된 소스 전극과, 제1 입력 단자에 접속된 게이트 전극과, 높은 전위측의 전원에 접속된 드레인 전극을 가지는 제1 NMOS 트랜지스터와, (8) 제4 PMOS 트랜지스터의 소스 전극에 접속된 소스 전극과, 제2 입력 단자에 접속된 게이트 전극과, 높은 전위측의 전원에 접속된 드레인 전극을 가지는 제2 NMOS 트랜지스터와, (9) 제1 PMOS 트랜지스터의 소스 전극 및 제2 PMOS 트랜지스터의 소스 전극과 높은 전위측의 전원의 사이에 설치되고, 일정 전류를 발생하는 전류원을 구비하는 것을 특징으로 한다.

이 제5 신호 변환 회로에서도, 제1 저항기, 제2 저항기, 제1 PMOS 트랜지스터 및 제2 PMOS 트랜지스터로 구성되는 차동 증폭기와, 제1 NMOS 트랜지스터, 제2 NMOS 트랜지스터, 제3 PMOS 트랜지스터 및 제4 PMOS 트랜지스터로 구성되는 소스 팔로워를 구비하고 있으므로, 상기한 제2 신호 변환 회로와 마찬가지로, 제1 입력 단자 및 제2 입력 단자에 입력되는 차동 전압 신호의 레벨에 따라, 차동 증폭기만, 차동 증폭기와 소스 팔로워의 양쪽 모두, 소스 팔로워만의 어느 하나의 모드로 동작할 수가 있다. 따라서, 이 제5 신호 변환 회로에 의하면, 입력 레일·대·레일로 고속 동작할 수가 있다. 또, 이 제5 신호 변환 회로에서도, 2개의 차동 증폭기를 구비하는 회로에 비해 적은 소자수로 구성되므로, 회로 면적을 작게 할 수가 있음과 아울러 소비 전류를 줄일 수가 있다.

소스 팔로워에서는, 제1 입력 단자에 입력되는 차동 전압 신호의 레벨이 저하하고, 제2 입력 단자에 입력되는 차동 전압 신호의 레벨이 상승하면, 제1 NMOS 트랜지스터 및 제2 NMOS 트랜지스터에 의해 정전 증폭이 이루어지고, 제1 출력 단자로부터 출력되는 차동 전압 신호의 레벨이 저하하고, 제2 출력 단자로부터 출력되는 차동 전압 신호의 레벨이 상승한다. 제1 출력 단자로부터 출력되는 차동 전압 신호의 레벨, 즉 제3 PMOS 트랜지스터의 드레인 전압이 저하하면, 거기에 수반하여 제3 PMOS 트랜지스터의 소스 전압이 저하한다. 그렇게 하면, 제3 PMOS 트랜지스터의 게이트 전압이 제1 바이어스 전압에 고정되어 있으므로, 제1 NMOS 트랜지스터 및 제3 PMOS 트랜지스터에 흐르는 전류가 감소하고, 제1 저항기에 의한 전압 강하량이 감소한다. 그 결과, 제1 출력 단자로부터 출력되는 차동 전압 신호의 레벨이 더욱 저하한다. 한편, 제2 출력 단자로부터 출력되는 차동 전압 신호의 레벨, 즉 제4 PMOS 트랜지스터의 드레인 전압이 상승하면, 거기에 수반하여 제4 PMOS 트랜지스터의 소스 전압이 상승한다. 그렇게 하면, 제4 PMOS 트랜지스터의 게이트 전압이 제1 바이어스 전압에 고정되어 있으므로, 제2 NMOS 트랜지스터 및 제4 PMOS 트랜지스터에 흐르는 전류가 증가하고, 제2 저항기에 의한 전압 강하량이 증가한다. 그 결과, 제2 출력 단자로부터 출력되는 차동 전압 신호의 레벨이 더욱 상승한다. 이와 같이, 소스 팔로워에서는, 제3 PMOS 트랜지스터 및 제4 PMOS 트랜지스터의 작용에 의해, 정전 증폭이 강하게 되고, 정전 증폭 이득이 증가한다.

따라서, 이 제5 신호 변환 회로에 의하면, 제1 저항기의 저항값 및 제2 저항기의 저항값을 크게 하는 일 없이 이득을 크게 할 수가 있다. 또, 이 제5 신호 변환 회로에 의하면, 전류 증가 즉 트랜지스터 사이즈(size)(게이트 폭/게이트 길이)의 증가에 의해, 차동 증폭기의 트랜지스터(제1 PMOS 트랜지스터 및 제2 PMOS 트랜지스터) 및 소스 팔로워의 트랜지스터(제1 NMOS 트랜지스터 및 제2 NMOS 트랜지스터)의 상호 컨덕턴스(conductance)를 크게 하는 일 없이 이득을 크게 할 수가 있다. 따라서, 이 제5 신호 변환 회로에 의하면, 고속 특성의 저하, 회로 면적의 증가 및 소비 전력의 증가를 저감하면서 이득을 크게 할 수가 있고, 차동 전압 신호의 신호 품질의 저하를 저감할 수가 있다.

본 발명의 제6 신호 변환 회로는, 상기한 제5 신호 변환 회로에 있어서, (10) 제1 출력 단자에 접속된 소스 전극과, 제1 입력 단자에 접속된 게이트 전극과, 드레인 전극을 가지는 제3 NMOS 트랜지스터와, (11) 제2 출력 단자에 접속된 소스 전극과, 제2 입력 단자에 접속된 게이트 전극과, 드레인 전극을 가지는 제4 NMOS 트랜지스터와, (12) 제3 NMOS 트랜지스터의 드레인 전극에 접속된 드레인 전극과, 제2 바이어스 전압이 입력되는 게이트 전극과, 높은 전위측의 전원에 접속된 소스 전극을 가지는 제5 PMOS 트랜지스터와, (13) 제4 NMOS 트랜지스터의 드레인 전극에 접속된 드레인 전극과, 제2 바이어스 전압이 입력되는 게이트 전극과, 높은 전위측의 전원에 접속된 소스 전극을 가지는 제6 PMOS 트랜지스터를 더 구비하는 것을 특징으로 한다.

이 제6 신호 변환 회로는, 제1 NMOS 트랜지스터, 제2 NMOS 트랜지스터, 제3 PMOS 트랜지스터 및 제4 PMOS 트랜지스터로 구성되어 있고, 상술한 정전 증폭 이득의 증폭을 위한 제1 소스 팔로워에 더하여, 제3 NMOS 트랜지스터, 제4 NMOS 트랜지스터, 제5 PMOS 트랜지스터 및 제6 PMOS 트랜지스터로 구성되어 있고, 정전 증폭을 위한 제2 소스 팔로워를 구비하고 있다.

제1 소스 팔로워에서는, 정전 증폭 이득의 증폭을 위해서, 제1 NMOS 트랜지스터 및 제2 NMOS 트랜지스터의 낮은 전위측에 제3 PMOS 트랜지스터 및 제4 PMOS 트랜지스터가 각각 삽입되어 있으므로, 동작 가능한 차동 전압 신호의 레벨의 하한치가, PMOS 트랜지스터의 문턱값과 NMOS 트랜지스터의 문턱값을 가산한 값만큼, 제1 바이어스 전압값(예를 들면, 낮은 전위측의 전원 전압값)보다 높다. 여기서, 저소비 전력화에 수반하는 전원 전압 절대치의 저하나, 접합(junction) 온도 상승에 수반하는 트랜지스터의 문턱값의 증가 등이 발생하면, 제1 소스 팔로워에서는, 동작 가능한 차동 전압 신호의 레벨의 하한치가, 차동 증폭기의 동작 가능한 차동 전압 신호의 레벨의 상한치인 PMOS 트랜지스터의 문턱값 이상으로 될 가능성이 있다. 즉, 차동 증폭기와 제1 소스 팔로워의 양쪽 모두가 동작하는 모드가 존재하지 않을 가능성이 있다.

한편, 제2 소스 팔로워에서는, 제5 PMOS 트랜지스터 및 제6 PMOS 트랜지스터는 각각 제3 NMOS 트랜지스터 및 제4 NMOS 트랜지스터의 높은 전위측에 삽입되어 있으므로, 동작 가능한 차동 전압 신호의 레벨의 하한치는 NMOS 트랜지스터의 문턱값만큼, 제2 바이어스 전압값(예를 들면, 낮은 전위측의 전원 전압값)보다 높다. 여기서, CMOS 디바이스에서는, 논리 회로, 예를 들면 인버터를 구성 가능하다고 하는 것이 필요조건이므로, 전원 전압 절대치는 NMOS 트랜지스터의 문턱값과 PMOS 트랜지스터의 문턱값을 가산한 값보다 크다. 따라서, 제2 소스 팔로워에서는, 전원 전압 절대치의 저하나 트랜지스터의 문턱값의 증가 등이 발생하여도, 동작 가능한 차동 전압 신호의 레벨의 하한치가 차동 증폭기의 동작 가능한 차동 전압 신호의 레벨의 상한치 이상으로 되는 일이 없다. 즉, 차동 증폭기와 제2 소스 팔로워의 양쪽 모두가 동작하는 모드가 존재한다. 따라서, 이 제6 신호 변환 회로에 의하면, 제1 소스 팔로워의 작용에 의해 이득을 크게 할 수가 있음과 아울러, 제2 소스 팔로워의 작용에 의해 입력 레일·대·레일 동작이 가능하다.

<발명의 효과>

이상 설명한 것처럼, 본 발명의 신호 변환 회로에 의하면, 회로 면적을 작게 함과 아울러 소비 전류를 줄일 수가 있고, 또한 고속 동작이 가능하게 된다.

도 1은 본 발명의 제1의 실시 형태와 관련되는 신호 변환 회로를 포함한 레일·대·레일식의 차동 증폭 회로의 구성도이다.

도 2는 본 발명의 제1의 실시 형태와 관련되는 신호 변환 회로의 회로도이다.

도 3은 신호 변환 회로에 있어서의 입력 동상 전압과 출력 동상 전압의 관계를 나타내는 그래프이다.

도 4는 본 발명의 제2의 실시 형태와 관련되는 신호 변환 회로의 회로도이다.

도 5는 본 발명의 제3의 실시 형태와 관련되는 신호 변환 회로의 회로도이다.

도 6은 본 발명의 제4의 실시 형태와 관련되는 신호 변환 회로의 회로도이다.

도 7은 본 발명의 제5의 실시 형태와 관련되는 신호 변환 회로의 회로도이다.

도 8은 본 발명의 제6의 실시 형태와 관련되는 신호 변환 회로의 회로도이다.

<부호의 설명>

1 레일·대·레일 회로(Rail to Rail circuit)

2, 30, 2A, 2B, 30A, 30B 신호 변환 회로

4 차동 증폭 회로

5 제1 입력 단자

6 제2 입력 단자

7 제1 출력 단자

8 제2 출력 단자

10, 40 차동 증폭기부

11, 41 제1 저항기

12, 42 제2 저항기

14, 52 제1 NMOS 트랜지스터

16, 54 제2 NMOS 트랜지스터

18, 48 전류원

20, 50, 20A, 20B, 50A, 50B 소스 팔로워부

22, 44 제1 PMOS 트랜지스터

24, 46 제2 PMOS 트랜지스터

23, 58 제3 NMOS 트랜지스터

25, 59 제4 NMOS 트랜지스터

26, 53 제3 PMOS 트랜지스터

27, 55 제4 PMOS 트랜지스터

28 제5 NMOS 트랜지스터

29 제6 NMOS 트랜지스터

56 제5 PMOS 트랜지스터

57 제6 PMOS 트랜지스터

INp, INn 차동 전압 신호

OUT1p, OUT1n, OUT2p, OUT2n 차동 전압 신호

이어서, 첨부 도면을 참조하면서, 신호 변환 회로와 관련되는 본 발명의 실시의 형태를 설명한다. 가능한 경우에는 동일한 부분에는 동일한 부호를 붙인다.

　［제1의 실시 형태］

도 1은 본 발명의 제1의 실시 형태와 관련되는 신호 변환 회로를 포함한 레일·대·레일식의 차동 증폭 회로의 구성도이다. 이 레일·대·레일 회로(1)는, 폭넓은 동상 전압 범위의 입력 신호를 취득하고, 소정의 증폭을 하여 출력하는 차동 증폭 회로이고, 예를 들면 LVDS의 수신 장치에 이용된다. 레일·대·레일 회로(1)는, 입력된 차동 전압 신호의 동상 전압 레벨을 소정의 동상 전압 레벨로 변환하는 신호 변환 회로(2)와, 소정의 동상 전압 레벨로 변환된 변환 차동 전압 신호를 증폭하는 차동 증폭 회로(4)를 구비한다.

신호 변환 회로(2)의 제1 입력 단자(5) 및 제2 입력 단자(6)에는, 차동 전압 신호 INp 및 INn이 각각 입력된다. 신호 변환 회로(2)는, 이 차동 전압 신호 INp 및 INn의 동상 전압 레벨을 소정의 동상 전압 레벨로 변환하고, 제1 출력 단자(7) 및 제2 출력 단자(8)로부터 차동 전압 신호 OUT1p 및 OUT1n으로서 각각 출력한다. 차동 증폭 회로(4)는, 차동 전압 신호 OUT1p 및 OUT1n을 각각 취득하고, 전압 증폭을 하고, 증폭된 차동 전압 신호 OUT1p' 및 OUT1n'을 출력한다.

도 2는 본 발명의 제1의 실시 형태와 관련되는 신호 변환 회로(2)의 회로도이다. 신호 변환 회로(2)는, 차동 증폭 동작하는 차동 증폭기부(10)와, 소스 팔로워(source follower) 동작하는 소스 팔로워부(20)를 가지고 있다.

차동 증폭기부(10)는, 제1 NMOS 트랜지스터(14)와 제2 NMOS 트랜지스터(16)에 의해 구성되고, 또한 제1 저항기(11)와, 제2 저항기(12)와, 전류원(18)을 가지고 있다. 제1 저항기(11)의 일단은 높은 전위측의 전원 Vdd에 접속되고, 타단은 제1 출력 단자(7)에 접속되어 있다. 제2 저항기(12)의 일단은 높은 전위측의 전원 Vdd에 접속되고, 타단은 제2 출력 단자(8)에 접속되어 있다. 제1 NMOS 트랜지스터(14)의 드레인 전극은 제1 출력 단자(7)에 접속되고, 소스 전극은 전류원(18)에 접속되고, 게이트 전극은 제2 입력 단자(6)에 접속되어 있다. 제2 NMOS 트랜지스터(16)의 드레인 전극은 제2 출력 단자(8)에 접속되고, 소스 전극은 전류원(18)에 접속되고, 게이트 전극은 제1 입력 단자(5)에 접속되어 있다. 전류원(18)은, 제1 NMOS 트랜지스터(14)의 소스 전극 및 제2 NMOS 트랜지스터(16)의 소스 전극과 낮은 전위측의 전원 Vss의 사이에 설치되고, 일정 전류 Iss를 발생한다.

소스 팔로워부(20)는, 소스 팔로워로서 동작하는 제1 PMOS 트랜지스터(22)와 제2 PMOS 트랜지스터(24)를 가지고 있다. 보다 구체적으로는, 제1 PMOS 트랜지스터(22)의 소스 전극은 제1 출력 단자(7)에 접속되고, 게이트 전극은 제1 입력 단자(5)에 접속되고, 드레인 전극은 낮은 전위측의 전원 Vss에 접속되어 있다. 제2 PMOS 트랜지스터(24)의 소스 전극은 제2 출력 단자(8)에 접속되고, 게이트 전극은 제2 입력 단자(6)에 접속되고, 드레인 전극은 낮은 전위측의 전원 Vss에 접속되어 있다. 또, 도 2에서는 편의상 제2 NMOS 트랜지스터(16)의 게이트 전극이 접속되는 제1 입력 단자(5)와 제1 PMOS 트랜지스터(22)의 게이트 전극이 접속되는 제1 입력 단자(5)를 나누어 나타냈지만 이들은 같은 것이다. 제1 NMOS 트랜지스터(14)의 게이트 전극이 접속되는 제2 입력 단자(6)와 제2 PMOS 트랜지스터(24)의 게이트 전극이 접속되는 제2 입력 단자(6)에 대해서도 마찬가지이다.

다음에, 신호 변환 회로(2)의 동작을 설명한다. 도 3은 신호 변환 회로(2)에 있어서의 입력 동상 전압과 출력 동상 전압의 관계를 나타내는 그래프이다. 여기서, 제1 저항기(11) 및 제2 저항기(12)의 저항값을 R로 나타내고 있다. 또, 제1 NMOS 트랜지스터(14) 및 제2 NMOS 트랜지스터(16)의 문턱값을 Vthn으로 나타내고, 제1 PMOS 트랜지스터(22) 및 제2 PMOS 트랜지스터(24)의 문턱값을 Vthp로 나타내고 있다. 또한, 제1 입력 단자(5)로 입력된 차동 전압 신호 INp 및 제2 입력 단자(6)로 입력된 차동 전압 신호 INn에 의한 입력 동상 전압의 레벨을 Vic로 나타내고, 제1 출력 단자(7)로부터 출력되는 차동 전압 신호 OUT1p 및 제2 출력 단자(8)로부터 출력되는 차동 전압 신호 OUT1n에 의한 출력 동상 전압의 레벨을 Voc로 나타내 고 있다. 신호 변환 회로(2)는, (i) 입력 동상 전압 레벨 Vic가, Vdd-Vthp 이상, Vdd 이하의 영역 A, (ii) 입력 동상 전압 레벨 Vic가, Vss 이상, Vthn 이하의 영역 B, 및 (iii) 입력 동상 전압 레벨 Vic가, Vthn 이상, Vdd-Vthp 이하의 영역 C에 있어서 각각 다른 동작을 한다. 이하, 각각의 영역에 있어서의 신호 변환 회로(2)의 동작을 설명한다.

(i) 입력 동상 전압 레벨 Vic가, Vdd-Vthp 이상, Vdd 이하(영역 A)의 경우, 차동 증폭기부(10)의 제1 NMOS 트랜지스터(14) 및 제2 NMOS 트랜지스터(16)가 동작하고, 소스 팔로워부(20)는 동작하지 않는다. 이 경우, 출력 동상 전압 레벨 Voc는 이하의 수식 (1)로 나타낼 수가 있다.

[수식 1]

제1 출력 단자(7) 및 제2 출력 단자(8)로부터는, 상술한 레벨의 동상 전압의 차동 전압 신호 OUT1p 및 OUT1n이 각각 출력되게 된다.

(ii) 입력 동상 전압 레벨 Vic가, Vss 이상, Vthn 이하(영역 B)의 경우, 소스 팔로워부(20)의 제1 PMOS 트랜지스터(22) 및 제2 PMOS 트랜지스터(24)가 동작하고, 차동 증폭기부(10)는 동작하지 않는다. 이 경우, 제1 PMOS 트랜지스터(22) 및 제2 PMOS 트랜지스터(24)는 소스 팔로워 회로를 구성하고 있기 때문에, 출력 동상 전압 레벨 Voc는 이하의 수식 (2)로 나타낼 수가 있다.

[수식 2]

여기서, Δ는 상술한 레벨의 차동 전압 신호가 입력된 제1 PMOS 트랜지스터(22) 또는 제2 PMOS 트랜지스터(24)의 오버드라이브(overdrive) 전압이고, I는 관련된 PMOS 트랜지스터의 드레인 전극측으로부터 소스 전극측으로 흐르는 전류의 값이다. 제1 출력 단자(7) 및 제2 출력 단자(8)로부터는, 상술한 레벨의 동상 전압의 차동 전압 신호 OUT1p 및 OUT1n이 각각 출력되게 된다. 또, 전류 I는 이하의 수식 (3)으로 나타낼 수가 있다.

[수식 3]

여기서, βp는 전류 증폭율이다. 수식 (2) 및 수식 (3)에 의해, 오버드라이브 전압 Δ는 이하의 수식 (4)로 나타낼 수가 있다.

[수식 4]

(iii) 입력 동상 전압 레벨 Vic가, Vthn 이상, Vdd-Vthp 이하(영역 C)의 경우, 차동 증폭기부(10)와 소스 팔로워부(20)가 함께 동작한다. 즉, 차동 증폭기부(10) 및 소스 팔로워부(20)는, 제1 출력 단자(7)에 입력 신호에 대해서 각각 동일 부호의 변위 전압을 공급하고, 제2 출력 단자(8)에 입력 신호에 대해서 각각 동 일 부호의 변위 전압을 공급하고, 제1 출력 단자(7) 및 제2 출력 단자(8)에 서로 협조하여 차동 전압 신호 OUT1p 및 OUT1n을 발생시킨다. 이 차동 전압 신호 OUT1p 및 OUT1n에 의해, 출력 동상 전압 레벨 Voc가 정해지게 된다.

또, 신호 변환 회로(2)에 있어서, 전류원(18), 제1 저항기(11), 제2 저항기(12), 제1 NMOS 트랜지스터(14), 제2 NMOS 트랜지스터(16), 제1 PMOS 트랜지스터(22), 및 제2 PMOS 트랜지스터(24)의 사이즈(size)나 값은, 상술한 수식 (1)∼(4)을 만족하고, 한편 출력 동상 전압 레벨 Voc가 차동 증폭 회로(4)의 동작 영역에 들어가도록 조정된다.

이상 말한 것처럼, 신호 변환 회로(2)에서는, 제1 입력 단자(5) 및 제2 입력 단자(6)에 차동 전압 신호 INp 및 INn이 각각 입력되면, 입력 동상 전압 레벨 Vic, 즉 차동 전압 신호 INp 및 INn의 레벨에 따라, 차동 증폭기부(10)만, 차동 증폭기부(10)와 소스 팔로워부(20)의 양쪽 모두, 소스 팔로워부(20)만의 어느 하나의 모드로 동작한다. 입력 동상 전압 레벨 Vic가, 차동 증폭기부(10)만이 동작하는 영역 A와 차동 증폭기부(10) 및 소스 팔로워부(20)가 동작하는 영역 C의 경계, 즉 Vdd-Vthp 근방에서 변동하였을 때에는, 차동 증폭기부(10) 및 소스 팔로워부(20) 중 한쪽의 동작이 강해짐에 따라, 다른 한쪽의 동작이 약해진다. 입력 동상 전압 레벨 Vic가, 소스 팔로워부(20)만이 동작하는 영역 B와 차동 증폭기부(10) 및 소스 팔로워부(20)가 동작하는 영역 C의 경계, 즉 전압 Vthn 근방에서 변동하였을 때에도, 차동 증폭기부(10) 및 소스 팔로워부(20) 중 한쪽의 동작이 강해짐에 따라, 다른 한쪽의 동작이 약해진다. 따라서, Vss로부터 Vdd까지의 입력 동상 전압 레벨 Vic의 변화에 대해서, 매끄럽게 연속된 출력 동상 전압 레벨 Voc를 얻을 수 있다.

신호 변환 회로(2)를 구성하는 차동 증폭기부(10) 및 소스 팔로워부(20)는, 2개의 차동 증폭기 회로에 의해 구성하는 회로와 비교하여, 소자수가 적기 때문에, 회로 면적을 작게 함과 아울러 소비 전류를 줄일 수가 있다. 또, 소스 팔로워부(20)의 제1 PMOS 트랜지스터(22) 및 제2 PMOS 트랜지스터(24)는, 차동 전압 신호 INp 및 INn을 정전으로 증폭하기 때문에, 반전 증폭 회로에 비해 부하 용량이 작고 고속 동작하는 것이 가능하게 된다. 또한, 소스 팔로워의 동작 속도는 제1 PMOS 트랜지스터(22) 및 제2 PMOS 트랜지스터(24)의 사이즈에 의존하지 않기 때문에, 회로의 고속성을 유지한 채로, 제1 PMOS 트랜지스터(22) 및 제2 PMOS 트랜지스터(24)의 사이즈를 작게 할 수가 있다. 그 결과, 입력 용량을 저감할 수 있고, 고속으로 동작하는 신호 변환 회로(2)를 실현하는 것이 가능하게 된다.

　［제2의 실시 형태］

이어서, 본 발명의 제2의 실시 형태에 대해서 설명한다. 도 4는 본 발명의 제2의 실시 형태와 관련되는 신호 변환 회로의 회로도이다. 신호 변환 회로(30)는, 먼저 말한 신호 변환 회로(2)와 마찬가지로, 레일·대·레일식의 차동 증폭 회로에 이용되는 회로로서, 입력된 차동 전압 신호의 동상 전압 레벨을 소정의 동상 전압 레벨로 변환한다. 신호 변환 회로(30)의 제1 입력 단자(31) 및 제2 입력 단자(32)에는, 차동 전압 신호 INp 및 INn이 각각 입력된다. 신호 변환 회로(30)는, 이 차동 전압 신호 INp 및 INn의 동상 전압 레벨을 소정의 동상 전압 레벨로 변환하고, 제1 출력 단자(33) 및 제2 출력 단자(34)로부터 차동 전압 신호 OUT2p 및 OUT2n으로서 각각 출력한다. 도 1에 나타내는 차동 증폭 회로(4)는, 차동 전압 신호 OUT2p 및 OUT2n을 각각 취득하고, 전압 증폭을 하고, 증폭된 차동 전압 신호 OUT2p' 및 OUT2n'을 출력한다.

신호 변환 회로(30)는, p형의 반도체 기판 상에 형성되어 있고, 차동 증폭 동작하는 차동 증폭기부(40)와 소스 팔로워 동작하는 소스 팔로워부(50)를 가지고 있다.

차동 증폭기부(40)는, 제1 PMOS 트랜지스터(44)와 제2 PMOS 트랜지스터(46)에 의해 구성되고, 또한 제1 저항기(41)와, 제2 저항기(42)와, 전류원(48)을 가지고 있다. 제1 저항기(41)의 일단은 낮은 전위측의 전원 Vss에 접속되고, 타단은 제1 출력 단자(33)에 접속되어 있다. 제2 저항기(42)의 일단은 낮은 전위측의 전원 Vss에 접속되고, 타단은 제2 출력 단자(34)에 접속되어 있다. 제1 PMOS 트랜지스터(44)의 드레인 전극은 제1 출력 단자(33)에 접속되고, 소스 전극은 전류원(48)에 접속되고, 게이트 전극은 제2 입력 단자(32)에 접속되어 있다. 제2 PMOS 트랜지스터(46)의 드레인 전극은 제2 출력 단자(34)에 접속되고, 소스 전극은 전류원(48)에 접속되고, 게이트 전극은 제1 입력 단자(31)에 접속되어 있다. 전류원(48)은, 제1 PMOS 트랜지스터(44)의 소스 전극 및 제2 PMOS 트랜지스터(46)의 소스 전극과 높은 전위측의 전원 Vdd의 사이에 설치되고, 일정 전류 Iss를 발생한다.

소스 팔로워부(50)는, 소스 팔로워로서 동작하는 제1 NMOS 트랜지스터(52)와 제2 NMOS 트랜지스터(54)를 가지고 있다. 보다 구체적으로는, 제1 NMOS 트랜지스터(52)의 소스 전극은 제1 출력 단자(33)에 접속되고, 게이트 전극은 제1 입력 단 자(31)에 접속되고, 드레인 전극은 높은 전위측의 전원 Vdd에 접속되어 있다. 제2 NMOS 트랜지스터(54)의 소스 전극은 제2 출력 단자(34)에 접속되고, 게이트 전극은 제2 입력 단자(32)에 접속되고, 드레인 전극은 높은 전위측의 전원 Vdd에 접속되어 있다. 또, 도 4에서는 편의상 제2 PMOS 트랜지스터(46)의 게이트 전극이 접속되는 제1 입력 단자(31)와 제1 NMOS 트랜지스터(52)의 게이트 전극이 접속되는 제1 입력 단자(31)를 나누어 나타냈지만 이들은 같은 것이다. 제1 PMOS 트랜지스터(44)의 게이트 전극이 접속되는 제2 입력 단자(32)와 제2 NMOS 트랜지스터(54)의 게이트 전극이 접속되는 제2 입력 단자(32)에 대해서도 마찬가지이다.

다음에, 신호 변환 회로(30)의 동작을 설명한다. 여기서, 제1 저항기(41) 및 제2 저항기(42)의 저항값을 R로 나타내고 있다. 또, 제1 PMOS 트랜지스터(44) 및 제2 PMOS 트랜지스터(46)의 문턱값을 Vthp로 나타내고, 제1 NMOS 트랜지스터(52) 및 제2 NMOS 트랜지스터(54)의 문턱값을 Vthn로 나타내고 있다. 또한, 제1 입력 단자(31)으로 입력된 차동 전압 신호 INp 및 제2 입력 단자(32)로 입력된 차동 전압 신호 INn에 의한 입력 동상 전압의 레벨을 Vic로 나타내고, 제1 출력 단자(33)로부터 출력되는 차동 전압 신호 OUT2p 및 제2 출력 단자(34)로부터 출력되는 차동 전압 신호 OUT2n의 출력 동상 전압의 레벨을 Voc로 나타내고 있다. 신호 변환 회로(30)는, (i) 입력 동상 전압 레벨 Vic가, Vss 이상, 한편 Vthn 이하의 영역, (ii) 입력 동상 전압 레벨 Vic가, Vdd-Vthp 이상, 한편 Vdd 이하의 영역, 및 (iii) 입력 동상 전압 레벨 Vic가, Vthn 이상, 한편 Vdd-Vthp 이하의 영역에 있어서 각각 다른 동작을 한다. 이하, 각각의 영역에 있어서의 신호 변환 회로(30)의 동작을 설 명한다.

(i) 입력 동상 전압 레벨 Vic가, Vss 이상, Vthn 이하의 경우, 차동 증폭기부(40)의 제1 PMOS 트랜지스터(44) 및 제2 PMOS 트랜지스터(46)가 동작하고, 소스 팔로워부(50)는 동작하지 않는다. 이 경우, 출력 동상 전압 레벨 Voc는 이하의 수식 (5)로 나타낼 수가 있다.

[수식 5]

제1 출력 단자(33) 및 제2 출력 단자(34)로부터는, 상술한 레벨의 동상 전압의 차동 전압 신호 OUT2p 및 OUT2n이 각각 출력되게 된다.

(ii) 입력 동상 전압 레벨 Vic가, Vdd-Vthp 이상, Vdd 이하의 경우, 소스 팔로워부(50)의 제1 NMOS 트랜지스터(52) 및 제2 NMOS 트랜지스터(54)가 동작하고, 차동 증폭기부(40)는 동작하지 않는다. 이 경우, 제1 NMOS 트랜지스터(52) 및 제2 NMOS 트랜지스터(54)는 소스 팔로워 회로를 구성하고 있기 때문에, 출력 동상 전압 레벨 Voc는 이하의 수식 (6)으로 나타낼 수가 있다.

[수식 6]

여기서, Δ는 상술한 레벨의 차동 전압 신호가 입력된 제1 NMOS 트랜지스터(52) 또는 제2 NMOS 트랜지스터(54)의 오버드라이브(overdrive) 전압이고, I는 관련된 NMOS 트랜지스터의 드레인 전극측으로부터 소스 전극측으로 흐르는 전류의 값이다. 제1 출력 단자(33) 및 제2 출력 단자(34)로부터는, 상술한 레벨의 동상 전압의 차동 전압 신호 OUT2p 및 OUT2n이 각각 출력되게 된다. 또, 전류 I는 이하의 수식 (7)로 나타낼 수가 있다.

[수식 7]

여기서, βn은 전류 증폭율이다. 수식 (6) 및 수식 (7)에 의해, 오버드라이브 전압 Δ는 이하의 수식 (8)로 나타낼 수가 있다.

[수식 8]

(iii) 입력 동상 전압 레벨 Vic가, Vthn 이상, Vdd-Vthp 이하의 경우, 차동 증폭기부(40)와 소스 팔로워부(50)가 함께 동작한다. 즉, 차동 증폭기부(40) 및 소스 팔로워부(50)는, 제1 출력 단자(33)에 입력 신호에 대해서 각각 동일 부호의 변위 전압을 공급하고, 제2 출력 단자(34)에 입력 신호에 대해서 각각 동일 부호의 변위 전압을 공급하고, 제1 출력 단자(33) 및 제2 출력 단자(34)에 서로 협조하여 차동 전압 신호 OUT2p 및 OUT2n을 발생시킨다. 이 차동 전압 신호 OUT2p 및 OUT2n에 의해, 출력 동상 전압 레벨 Voc가 정해지게 된다.

또, 신호 변환 회로(30)에 있어서, 전류원(48), 제1 저항기(41), 제2 저항기(42), 제1 PMOS 트랜지스터(44), 제2 PMOS 트랜지스터(46), 제1 NMOS 트랜지스 터(52), 및 제2 NMOS 트랜지스터(54)의 사이즈(size)나 값은, 상술한 수식 (5)∼(8)를 만족하고, 한편 출력 동상 전압 레벨 Voc가 차동 증폭 회로(4)의 동작 영역에 들어가도록 조정된다.

이상 말한 것처럼, 신호 변환 회로(30)에서는, 제1 입력 단자(31) 및 제2 입력 단자(32)에 차동 전압 신호 INp 및 INn이 각각 입력되면, 입력 동상 전압 레벨 Vic, 즉 차동 전압 신호 INp 및 INn의 레벨에 따라, 차동 증폭기부(40)만, 차동 증폭기부(40)와 소스 팔로워부(50)의 양쪽 모두, 소스 팔로워부(50)만의 어느 하나의 모드로 동작한다. 입력 동상 전압 레벨 Vic가, 차동 증폭기부(40)만이 동작하는 영역과 차동 증폭기부(40) 및 소스 팔로워부(50)가 동작하는 영역의 경계, 즉 Vthn 근방에서 변동하였을 때에는, 차동 증폭기부(40) 및 소스 팔로워부(50) 중 한쪽의 동작이 강해짐에 따라, 다른 한쪽의 동작이 약해진다. 입력 동상 전압 레벨 Vic가, 소스 팔로워부(50)만이 동작하는 영역과 차동 증폭기부(40) 및 소스 팔로워부(50)가 동작하는 영역의 경계, 즉 Vdd-Vthp 근방에서 변동하였을 때에도, 차동 증폭기부(40) 및 소스 팔로워부(50) 중 한쪽의 동작이 강해짐에 따라, 다른 한쪽의 동작이 약해진다. 따라서, Vss로부터 Vdd까지의 입력 동상 전압 레벨 Vic의 변화에 대해서, 매끄럽게 연속된 출력 동상 전압 레벨 Voc를 얻을 수 있다.

신호 변환 회로(30)를 구성하는 차동 증폭기부(40) 및 소스 팔로워부(50)는, 2개의 차동 증폭기 회로에 의해 구성하는 회로와 비교하여, 소자수가 적기 때문에, 회로 면적을 작게 함과 아울러 소비 전류를 줄일 수가 있다. 또, 소스 팔로워부(50)의 제1 NMOS 트랜지스터(52) 및 제2 NMOS 트랜지스터(54)는, 차동 전압 신호 INp 및 INn을 정전으로 증폭하기 때문에, 반전 증폭 회로에 비해 부하 용량이 작고 고속 동작하는 것이 가능하게 된다. 또한, 소스 팔로워의 동작 속도는 제1 NMOS 트랜지스터(52) 및 제2 NMOS 트랜지스터(54)의 사이즈에 의존하지 않기 때문에, 회로의 고속성을 유지한 채로, 제1 NMOS 트랜지스터(52) 및 제2 NMOS 트랜지스터(54)의 사이즈를 작게 할 수가 있다. 그 결과, 입력 용량을 저감할 수 있고, 고속으로 동작하는 신호 변환 회로(30)를 실현하는 것이 가능하게 된다.

또한, 신호 변환 회로(30)는 p형의 반도체 기판 상에 형성되기 때문에, 제1 PMOS 트랜지스터(44) 및 제2 PMOS 트랜지스터(46)에 대해서, 기판 바이어스(bias) 효과를 고려할 필요가 없어진다. 따라서, 차동 증폭기부(40)의 동작 가능 범위를 넓힐 수가 있기 때문에, 소스 팔로워부(50)의 동작 전압 범위를 좁힐 경우, 즉 소스 팔로워부(50)의 제1 NMOS 트랜지스터(52) 및 제2 NMOS 트랜지스터(54)의 문턱값을 올릴 경우이더라도, 신호 변환 회로(30)의 동작을 충분히 보증할 수 있다. 제1 NMOS 트랜지스터(52) 및 제2 NMOS 트랜지스터(54)의 문턱값을 올림에 따라, 소스 팔로워부(50)에서 소비되는 전력을 줄일 수가 있다. 그 결과, 신호 변환 회로(30)의 소비 전력을 보다 줄일 수 있다.

　［제3의 실시 형태］

도 5는 본 발명의 제3의 실시 형태와 관련되는 신호 변환 회로를 나타내는 회로도이다. 도 5에 나타내는 신호 변환 회로(2A)는, 신호 변환 회로(2)에 있어서 소스 팔로워부(20)에 대신하여 소스 팔로워부(20A)를 구비하고 있는 구성에 있어서, 제1의 실시 형태와 다르다. 신호 변환 회로(2A)의 그 외의 구성은, 신호 변환 회로(2)와 마찬가지이다.

소스 팔로워부(20A)는, 소스 팔로워부(20)에 있어서 제3 NMOS 트랜지스터(23) 및 제4 NMOS 트랜지스터(25)를 더 구비하고 있는 점에서, 소스 팔로워부(20)와 다르다. 소스 팔로워부(20A)의 그 외의 구성은 소스 팔로워부(20)와 마찬가지이다.

제3 NMOS 트랜지스터(23)의 드레인 전극은 제1 출력 단자(7)에 접속되어 있고, 제3 NMOS 트랜지스터(23)의 소스 전극은 제1 PMOS 트랜지스터(22)의 소스 전극에 접속되어 있다. 제3 NMOS 트랜지스터(23)의 게이트 전극에는 제1 바이어스 전압이 입력된다. 본 실시 형태에서는, 제1 바이어스 전압은 높은 전위측의 전원 Vdd의 전압이다. 제1 PMOS 트랜지스터(22)의 드레인 전극은 낮은 전위측의 전원 Vss에 접속되어 있고, 제1 PMOS 트랜지스터(22)의 게이트 전극은 제1 입력 단자(5)에 접속되어 있다.

마찬가지로 제4 NMOS 트랜지스터(25)의 드레인 전극은 제2 출력 단자(8)에 접속되어 있고, 제4 NMOS 트랜지스터(25)의 소스 전극은 제2 PMOS 트랜지스터(24)의 소스 전극에 접속되어 있다. 제4 NMOS 트랜지스터(25)의 게이트 전극에는 제1 바이어스 전압이 입력된다. 제2 PMOS 트랜지스터(24)의 드레인 전극은 낮은 전위측의 전원 Vss에 접속되어 있고, 제2 PMOS 트랜지스터(24)의 게이트 전극은 제2 입력 단자(6)에 접속되어 있다.

또, 제1 PMOS 트랜지스터(22)의 백게이트(back gate) 단자는 제1 PMOS 트랜지스터(22)의 소스 전극에 접속되어 있는 것이 바람직하고, 제2 PMOS 트랜지스 터(24)의 백게이트 단자는 제2 PMOS 트랜지스터(24)의 소스 전극에 접속되어 있는 것이 바람직하다. 이와 같이 PMOS 트랜지스터의 백게이트 단자를 소스 단자에 접속함으로써, 게이트 전극에 입력되는 전압에 대해서 온 저항의 변화를 크게 할 수가 있다.

다음에, 신호 변환 회로(2A)의 동작을 설명한다. 신호 변환 회로(2A)는, 제1의 실시 형태의 신호 변환 회로(2)와 마찬가지로, 제1 입력 단자(5) 및 제2 입력 단자(6)에 차동 전압 신호 INp 및 INn이 각각 입력되면, 입력 동상 전압 레벨 Vic, 즉 차동 전압 신호 INp 및 INn의 전압 레벨에 따라 이하와 같이 동작한다. 여기서, Vthn2는 제3 NMOS 트랜지스터(23) 및 제4 NMOS 트랜지스터(25) 각각의 문턱값이다.

(i) 입력 동상 전압 레벨 Vic가, Vdd-Vthp-Vthn2 이상, Vdd 이하(도 3에 있어서의 영역 A에 상당)일 때, 차동 증폭기부(10)가 동작하고, 소스 팔로워부(20A)는 동작하지 않기 때문에, 출력 동상 전압 레벨 Voc는 차동 증폭기부(10)에 의해 정해진다.

(ii) 입력 동상 전압 레벨 Vic가, Vss 이상, Vthn 이하(도 3에 있어서의 영역 B에 상당)일 때, 소스 팔로워부(20A)가 동작하고, 차동 증폭기부(10)는 동작하지 않기 때문에, 출력 동상 전압 레벨 Voc는 소스 팔로워부(20A)에 의해 정해진다.

(iii) 입력 동상 전압 레벨 Vic가, Vthn 이상, Vdd-Vthp-Vthn2 이하(도 3에 있어서의 영역 C에 상당)일 때, 차동 증폭기부(10)와 소스 팔로워부(20A)가 함께 동작하므로, 출력 동상 전압 레벨 Voc는 차동 증폭기부(10)와 소스 팔로워부(20A)의 양쪽에 의해 정해진다.

다음에, 소스 팔로워부(20A)의 동작을 상세하게 설명한다. 상기한 (ii) 및 (iii)에 있어서 소스 팔로워부(20A)가 동작하고 있을 때에 제1 입력 단자(5)에 입력되는 차동 전압 신호 INp의 전압 레벨이 상승하면, 제1 PMOS 트랜지스터(22)의 게이트-소스간 전압의 절대치가 감소하고, 제1 PMOS 트랜지스터(22)의 드레인-소스간의 온(on) 저항값이 증가한다. 그렇게 하면, 제1 PMOS 트랜지스터(22)의 드레인-소스간 및 제3 NMOS 트랜지스터(23)의 드레인-소스간에 흐르는 전류가 감소하고, 제1 저항기(11)에 의한 전압 강하량이 감소한다. 그 결과, 제1 출력 단자(7)로부터 출력되는 차동 전압 신호 OUT1p의 전압 레벨이 상승한다.

한편, 제2 입력 단자(6)에 입력되는 차동 전압 신호 INn의 전압 레벨은 저하하므로, 제2 PMOS 트랜지스터(24)의 게이트-소스간 전압의 절대치가 증가하고, 제2 PMOS 트랜지스터(24)의 드레인-소스간의 온(on) 저항값이 감소한다. 그렇게 하면, 제2 PMOS 트랜지스터(24)의 드레인-소스간 및 제4 NMOS 트랜지스터(25)의 드레인-소스간에 흐르는 전류가 증가하고, 제2 저항기(12)에 의한 전압 강하량이 증가한다. 그 결과, 제2 출력 단자(8)로부터 출력되는 차동 전압 신호 OUT1n의 전압 레벨이 저하한다. 이와 같이, 소스 팔로워부(20A)에서는, 정전 증폭 동작을 한다.

상기한 것처럼, 제1 출력 단자(7)로부터 출력되는 차동 전압 신호 OUT1p의 전압 레벨, 즉 제3 NMOS 트랜지스터(23)의 드레인 전압이 상승하면, 거기에 수반하여 제3 NMOS 트랜지스터(23)의 소스 전압이 상승하고, 제3 NMOS 트랜지스터(23)의 게이트-소스간 전압의 절대치가 감소한다. 그렇게 하면, 제3 NMOS 트랜지스터(23)의 드레인-소스간의 온 저항값이 증가하고, 제1 PMOS 트랜지스터(22)의 드레인-소 스간 및 제3 NMOS 트랜지스터(23)의 드레인-소스간에 흐르는 전류가 더욱 감소하고, 제1 저항기(11)에 의한 전압 강하량이 더욱 감소한다. 그 결과, 제1 출력 단자(7)로부터 출력되는 차동 전압 신호 OUT1p의 전압 레벨이 더욱 상승한다.

한편, 제2 출력 단자(8)로부터 출력되는 차동 전압 신호 OUT1n의 전압 레벨, 즉 제4 NMOS 트랜지스터(25)의 드레인 전압은 저하하므로, 거기에 수반하여 제4 NMOS 트랜지스터(25)의 소스 전압이 저하하고, 제4 NMOS 트랜지스터(25)의 게이트-소스간 전압의 절대치가 증가한다. 그렇게 하면, 제4 NMOS 트랜지스터(25)의 드레인-소스간의 온 저항값이 감소하고, 제2 PMOS 트랜지스터(24)의 드레인-소스간 및 제4 NMOS 트랜지스터(25)의 드레인-소스간에 흐르는 전류가 더욱 증가하고, 제2 저항기(12)에 의한 전압 강하량이 더욱 증가한다. 그 결과, 제2 출력 단자(8)로부터 출력되는 차동 전압 신호 OUT1n의 전압 레벨이 더욱 저하한다. 이와 같이, 소스 팔로워부(20A)에서는, 정전 증폭이 강하게 되고, 정전 증폭 이득이 증가한다.

마찬가지로 소스 팔로워부(20A)에서는, 제1 입력 단자(5)에 입력되는 차동 전압 신호 INp의 전압 레벨이 저하하고, 제2 입력 단자(6)에 입력되는 차동 전압 신호 INn의 전압 레벨이 상승하는 경우에는, 제1 출력 단자(7)로부터 출력되는 차동 전압 신호 OUT1p의 전압 레벨이 저하하고, 제2 출력 단자(8)로부터 출력되는 차동 전압 신호 OUT1n의 전압 레벨이 상승하도록 정전 증폭이 강해진다.

이와 같이, 제3의 실시 형태의 신호 변환 회로(2A)에서도, 차동 증폭기부(10)와 소스 팔로워부(20A)를 구비하고 있으므로, 제1 입력 단자(5) 및 제2 입력 단자(6)에 입력되는 차동 전압 신호의 전압 레벨에 따라, 차동 증폭기부(10)만, 차 동 증폭기부(10)와 소스 팔로워부(20A)의 양쪽 모두, 소스 팔로워부(20A)만의 어느 하나의 모드로 동작할 수가 있고, 제1의 실시 형태와 마찬가지의 이점을 얻을 수 있다.

또한, 제3의 실시 형태의 신호 변환 회로(2A)에서는, 소스 팔로워부(20A)에 있어서의 제1 PMOS 트랜지스터(22) 및 제2 PMOS 트랜지스터(24)에 의한 정전 증폭이, 제3 NMOS 트랜지스터(23) 및 제4 NMOS 트랜지스터(25)의 작용에 의해 강해진다. 따라서, 제3의 실시 형태의 신호 변환 회로(2A)에 의하면, 제1 저항기(11)의 저항값 및 제2 저항기(12)의 저항값을 크게 하는 일 없이 이득을 크게 할 수가 있다. 또, 제3의 실시 형태의 신호 변환 회로(2A)에 의하면, 전류 증가 즉 트랜지스터 사이즈(게이트 폭/게이트 길이)의 증가에 의해, 차동 증폭기부(10)의 트랜지스터(제1 NMOS 트랜지스터(14) 및 제2 NMOS 트랜지스터(16)) 및 소스 팔로워부(20A)의 트랜지스터(제1 PMOS 트랜지스터(22) 및 제2 PMOS 트랜지스터(24))의 상호 컨덕턴스를 크게 하는 일 없이 이득을 크게 할 수가 있다. 따라서, 제3의 실시 형태의 신호 변환 회로(2A)에 의하면, 고속 특성을 저하시키는 일 없이, 한편 회로 면적 및 소비 전력을 크게 증가시키는 일 없이 이득을 크게 할 수가 있다.

이 제3의 실시 형태의 신호 변환 회로(2A)를 구비하는 레일·대·레일 회로(1)에 의하면, 입력단에 고속이고 한편 높은 이득의 신호 변환 회로(2A)를 구비할 수가 있으므로, 차동 전압 신호의 신호 품질의 저하를 저감할 수가 있다. 예를 들면, 레일·대·레일 회로(1)로부터 출력되는 차동 전압 신호의 천이 시간(라이징(rising) 시간 및 폴링(falling) 시간)을 단축할 수가 있다. 그 결과, 레일·대 ·레일 회로(1)의 후단의 직렬-병렬 변환 회로나 신호 식별 회로 등에 있어서, 동기 신호간 위상의 AC 타이밍 격차를 저감할 수가 있다. 이 효과는, 저소비 전력화, 즉 낮은 전압화에 기인하여 차동 전압 신호의 신호 품질이 저하하는 경우에 크다.

　［제4의 실시 형태］

도 6은 본 발명의 제4의 실시 형태와 관련되는 신호 변환 회로를 나타내는 회로도이다. 도 6에 나타내는 신호 변환 회로(2B)는, 신호 변환 회로(2A)에 있어서 소스 팔로워부(20A)에 대신하여 소스 팔로워부(20B)를 구비하고 있는 구성에 있어서, 제3의 실시 형태와 다르다. 신호 변환 회로(2B)의 그 외의 구성은, 신호 변환 회로(2A)와 마찬가지이다.

소스 팔로워부(20B)는, 소스 팔로워부(20A)에 있어서 제3 PMOS 트랜지스터(26), 제4 PMOS 트랜지스터(27), 제5 NMOS 트랜지스터(28) 및 제6 NMOS 트랜지스터(29)를 더 구비하고 있는 점에서, 소스 팔로워부(20A)와 다르다. 소스 팔로워부(20B)의 그 외의 구성은 소스 팔로워부(20A)와 마찬가지이다.

제3 PMOS 트랜지스터(26)의 소스 전극은 제3 NMOS 트랜지스터(23)의 드레인 전극 및 제1 출력 단자(7)에 접속되어 있고, 제3 PMOS 트랜지스터(26)의 게이트 전극은 제1 PMOS 트랜지스터(22)의 게이트 전극 및 제1 입력 단자(5)에 접속되어 있다. 제3 PMOS 트랜지스터(26)의 드레인 전극은 제5 NMOS 트랜지스터(28)의 드레인 전극에 접속되어 있고, 제5 NMOS 트랜지스터(28)의 소스 전극은 낮은 전위측의 전원 Vss에 접속되어 있다. 제5 NMOS 트랜지스터(28)의 게이트 전극에는 제2 바이어스 전압이 입력된다. 본 실시 형태에서는, 제2 바이어스 전압은 높은 전위측의 전 원 Vdd의 전압인 것으로 하였지만, 전원 Vdd의 전압에 한정하지 않고, 제5 NMOS 트랜지스터(28)가 온 하는 전압으로, 소스 팔로워 동작을 저해하지 않는 전압이면 좋다.

마찬가지로 제4 PMOS 트랜지스터(27)의 소스 전극은 제4 NMOS 트랜지스터(25)의 드레인 전극 및 제2 출력 단자(8)에 접속되어 있고, 제4 PMOS 트랜지스터(27)의 게이트 전극은 제2 PMOS 트랜지스터(24)의 게이트 전극 및 제2 입력 단자(6)에 접속되어 있다. 제4 PMOS 트랜지스터(27)의 드레인 전극은 제6 NMOS 트랜지스터(29)의 드레인 전극에 접속되어 있고, 제6 NMOS 트랜지스터(29)의 소스 전극은 낮은 전위측의 전원 Vss에 접속되어 있다. 제6 NMOS 트랜지스터(29)의 게이트 전극에는 제2 바이어스 전압이 입력된다.

또, 제3 PMOS 트랜지스터(26)의 백게이트 단자는 제3 PMOS 트랜지스터(26)의 소스 전극에 접속되어 있는 것이 바람직하고, 제4 PMOS 트랜지스터(27)의 백게이트 단자는 제4 PMOS 트랜지스터(27)의 소스 전극에 접속되어 있는 것이 바람직하다. 이와 같이 PMOS 트랜지스터의 백게이트 단자를 소스 단자에 접속함으로써, 게이트 전극에 입력되는 전압에 대해서 온 저항의 변화를 크게 할 수가 있다. 이하의 설명에서는, 제1 PMOS 트랜지스터(22), 제2 PMOS 트랜지스터(24), 제3 NMOS 트랜지스터(23) 및 제4 NMOS 트랜지스터(25)로 구성되는 소스 팔로워를 제1 소스 팔로워부(20c)라고 하고, 제3 PMOS 트랜지스터(26), 제4 PMOS 트랜지스터(27), 제5 NMOS 트랜지스터(28) 및 제6 NMOS 트랜지스터(29)로 구성되는 소스 팔로워를 제2 소스 팔로워부(20d)라고 한다.

다음에, 신호 변환 회로(2B)의 동작을 설명한다. 신호 변환 회로(2B)는, 제3의 실시 형태의 신호 변환 회로(2A)와 마찬가지로, 제1 입력 단자(5) 및 제2 입력 단자(6)에 차동 전압 신호 INp 및 INn이 각각 입력되면, 입력 동상 전압 레벨 Vic, 즉 차동 전압 신호 INp 및 INn의 전압 레벨에 따라 이하와 같이 동작한다.

(i) 입력 동상 전압 레벨 Vic가, Vdd-Vthp 이상, Vdd 이하(도 3에 있어서의 영역 A에 상당)일 때, 차동 증폭기부(10)가 동작하고, 소스 팔로워부(20B)는 동작하지 않기 때문에, 출력 동상 전압 레벨 Voc는 차동 증폭기부(10)에 의해 정해진다.

(ii) 입력 동상 전압 레벨 Vic가, Vss 이상, Vthn 이하(도 3에 있어서의 영역 B에 상당)일 때, 소스 팔로워부(20B)가 동작하고, 차동 증폭기부(10)는 동작하지 않기 때문에, 출력 동상 전압 레벨 Voc는 소스 팔로워부(20B)에 의해 정해진다.

(iii) 입력 동상 전압 레벨 Vic가, Vthn 이상, Vdd-Vthp 이하(도 3에 있어서의 영역 C에 상당)일 때, 차동 증폭기부(10)와 소스 팔로워부(20B)가 함께 동작하므로, 출력 동상 전압 레벨 Voc는 차동 증폭기부(10)와 소스 팔로워부(20B)의 양쪽에 의해 정해진다.

다음에, 소스 팔로워부(20B)의 동작을 상세하게 설명한다. 또, 소스 팔로워부(20B)에 있어서의 제1 소스 팔로워부(20c)에 의한 정전 증폭 동작은 제3의 실시 형태에 있어서의 소스 팔로워부(20A)와 마찬가지이다.

상기한 (ii) 및 (iii)에 있어서 소스 팔로워부(20B)에 있어서의 제2 소스 팔로워부(20d)가 동작하고 있을 때에 제1 입력 단자(5)에 입력되는 차동 전압 신호 INp의 전압 레벨이 상승하면, 제3 PMOS 트랜지스터(26)의 게이트-소스간 전압의 절대치가 감소하고, 제3 PMOS 트랜지스터(26)의 드레인-소스간의 온 저항값이 증가한다. 그렇게 하면, 제3 PMOS 트랜지스터(26)의 드레인-소스간 및 제5 NMOS 트랜지스터(28)의 드레인-소스간에 흐르는 전류가 감소하고, 제1 저항기(11)에 의한 전압 강하량이 감소한다. 그 결과, 제1 출력 단자(7)로부터 출력되는 차동 전압 신호 OUT1p의 전압 레벨이 상승한다.

한편, 제2 입력 단자(6)에 입력되는 차동 전압 신호 INn의 전압 레벨은 저하하므로, 제4 PMOS 트랜지스터(27)의 게이트-소스간 전압의 절대치가 증가하고, 제4 PMOS 트랜지스터(27)의 드레인-소스간의 온 저항값이 감소한다. 그렇게 하면, 제4 PMOS 트랜지스터(27)의 드레인-소스간 및 제6 NMOS 트랜지스터(29)의 드레인-소스간에 흐르는 전류가 증가하고, 제2 저항기(12)에 의한 전압 강하량이 증가한다. 그 결과, 제2 출력 단자(8)로부터 출력되는 차동 전압 신호 OUT1n의 전압 레벨이 저하한다. 이와 같이, 소스 팔로워부(20B)에 있어서의 제2 소스 팔로워부(20d)에서도, 정전 증폭 동작을 한다.

마찬가지로 소스 팔로워부(20B)에 있어서의 제2 소스 팔로워부(20d)에서도, 제1 입력 단자(5)에 입력되는 차동 전압 신호 INp의 전압 레벨이 저하하고, 제2 입력 단자(6)에 입력되는 차동 전압 신호 INn의 전압 레벨이 상승하는 경우에는, 제1 출력 단자(7)로부터 출력되는 차동 전압 신호 OUT1p의 전압 레벨이 저하하고, 제2 출력 단자(8)로부터 출력되는 차동 전압 신호 OUT1n의 전압 레벨이 상승하도록 정전 증폭 동작을 한다.

소스 팔로워부(20B)는, 제1 입력 단자(5) 및 제2 입력 단자(6)에 차동 전압 신호 INp 및 INn이 각각 입력되면, 입력 동상 전압 레벨 Vic, 즉 차동 전압 신호 INp 및 INn의 전압 레벨에 따라 이하와 같이 동작한다.

(iv) 입력 동상 전압 레벨 Vic가, Vss 이상, Vdd-Vthp-Vthn2 이하일 때, 소스 팔로워부(20B)에 있어서의 제1 소스 팔로워부(20c)와 제2 소스 팔로워부(20d)가 함께 동작한다.

(v) 입력 동상 전압 레벨 Vic가, Vdd-Vthp-Vthn2 이상, Vdd-Vthp 이하일 때, 소스 팔로워부(20B)에 있어서의 제2 소스 팔로워부(20d)는 동작하지만, 제1 소스 팔로워부(20c)는 동작하지 않는다.

여기서, 저소비 전력화에 수반하는 전원 Vdd의 전압 저하나, 접합(junction) 온도 상승에 수반하는 트랜지스터의 문턱값 Vthn, Vthn2, Vthp의 증가 등이 발생하면, 소스 팔로워부(20B)에 있어서의 제1 소스 팔로워부(20c)가 동작 가능한 입력 동상 전압 레벨 Vic의 상한치 Vdd-Vthp-Vthn2가, 차동 증폭기부(10)가 동작 가능한 입력 동상 전압 레벨 Vic의 하한치 Vthn보다 작아질 가능성이 있다. 즉, 제3의 실시 형태의 신호 변환 회로(2A)에서는, 차동 증폭기부(10)와 소스 팔로워부(20A)가 동시에 동작하는 입력 동상 전압 영역이 존재하지 않고, 입력 레일·대·레일 동작을 하지 않을 가능성이 있다. 이 때의 관계식을 아래의 수식 (9)에 나타낸다.

[수식 9]

Vdd-Vthp-Vthn2＜Vthn … (9)

차동 증폭기부(10)에 있어서의 트랜지스터와 소스 팔로워부(20B)에 있어서의 트랜지스터가 동일 종류이면, 거의 Vthn=Vthn2이므로, 상기 수식 (9)는 아래의 수식 (10)과 같이 나타난다.

[수식 10]

Vdd＜2Vthn＋Vthp … (10)

상기 수식 (10)에 의하면, 전원 전압이 트랜지스터의 문턱값의 3배의 값보다 작은 것이 나타나 있다.

그런데, CMOS 디바이스에서는, 논리 회로, 예를 들면 인버터 회로를 구성 가능하다고 하는 것이 필요조건이므로, 아래와 같이 조건식이 성립된다.

[수식 11]

Vdd≥Vthn＋Vthp

Vdd-Vthp≥Vthn … (11)

상기 수식 (11)에 의하면, 소스 팔로워부(20B)에 있어서의 제2 소스 팔로워부(20d)가 동작 가능한 입력 동상 전압 레벨 Vic의 상한치 Vdd-Vthp는, 차동 증폭기부(10)가 동작 가능한 입력 동상 전압 레벨 Vic의 하한치 Vthn보다 큰 것을 알 수 있다. 즉, 제4의 실시 형태에서는, 차동 증폭기부(10)와 소스 팔로워부(20B)에 있어서의 제2 소스 팔로워부(20d)가 동시에 동작하는 입력 동상 전압 영역이 존재하고, 입력 레일·대·레일 동작을 하는 것을 알 수 있다.

이와 같이, 제4의 실시 형태의 신호 변환 회로(2B)에서도, 차동 증폭기부(10)와 소스 팔로워부(20B)를 구비하고 있으므로, 제1 입력 단자(5) 및 제2 입력 단자(6)에 입력되는 차동 전압 신호의 전압 레벨에 따라, 차동 증폭기부(10)만, 차 동 증폭기부(10)와 소스 팔로워부(20B)의 양쪽 모두, 소스 팔로워부(20B)만의 어느 하나의 모드로 동작할 수가 있다. 또, 제4의 실시 형태의 신호 변환 회로(2B)에서도, 소스 팔로워부(20B)에 있어서의 제1 소스 팔로워부(20c)가, 제3 NMOS 트랜지스터(23) 및 제4 NMOS 트랜지스터(25)를 구비하고 있으므로, 이러한 트랜지스터의 작용에 의해 정전 증폭을 강하게 하고, 정전 증폭 이득을 증가할 수가 있다. 따라서, 제4의 실시 형태의 신호 변환 회로(2B)에서도, 제3의 실시 형태와 마찬가지의 이점을 얻을 수 있다.

또한, 제4의 실시 형태의 신호 변환 회로(2B)에 의하면, 제3 PMOS 트랜지스터(26), 제4 PMOS 트랜지스터(27), 제5 NMOS 트랜지스터(28) 및 제6 NMOS 트랜지스터(29)로 구성되는 제2 소스 팔로워(20d)를 구비하고 있으므로, 저소비 전력화에 수반하는 저전원 전압화 및 온도 변동에 기인하여, 차동 증폭기부(10)와 소스 팔로워부(20B)에 있어서의 제1 소스 팔로워부(20c)가 동시에 동작하는 입력 동상 전압 영역이 존재하지 않아도, 차동 증폭기부(10)와 소스 팔로워부(20B)에 있어서의 제2 소스 팔로워부(20d)가 동시에 동작하는 입력 동상 전압 영역이 존재한다. 따라서, 제4의 실시 형태의 신호 변환 회로(2B)에 의하면, 입력 레일·대·레일 동작이 가능하다.

　［제5의 실시 형태］

도 7은 본 발명의 제5의 실시 형태와 관련되는 신호 변환 회로를 나타내는 회로도이다. 도 7에 나타내는 신호 변환 회로(30A)는, 신호 변환 회로(30)에 있어서 소스 팔로워부(50)에 대신하여 소스 팔로워부(50A)를 구비하고 있는 구성에 있 어서, 제2의 실시 형태와 다르다. 신호 변환 회로(30A)의 그 외의 구성은, 신호 변환 회로(30)와 마찬가지이다.

소스 팔로워부(50A)는, 소스 팔로워부(50)에 있어서 제3 PMOS 트랜지스터(53) 및 제4 PMOS 트랜지스터(55)를 더 구비하고 있는 점에서, 소스 팔로워부(50)와 다르다. 소스 팔로워부(50A)의 그 외의 구성은 소스 팔로워부(50)와 마찬가지이다.

제3 PMOS 트랜지스터(53)의 드레인 전극은 제1 출력 단자(33)에 접속되어 있고, 제3 PMOS 트랜지스터(53)의 소스 전극은 제1 NMOS 트랜지스터(52)의 소스 전극에 접속되어 있다. 제3 PMOS 트랜지스터(53)의 게이트 전극에는 제1 바이어스 전압이 입력된다. 본 실시 형태에서는, 제1 바이어스 전압은 낮은 전위측의 전원 Vss의 전압이다. 제1 NMOS 트랜지스터(52)의 드레인 전극은 높은 전위측의 전원 Vdd에 접속되어 있고, 제1 NMOS 트랜지스터(52)의 게이트 전극은 제1 입력 단자(31)에 접속되어 있다.

마찬가지로 제4 PMOS 트랜지스터(55)의 드레인 전극은 제2 출력 단자(34)에 접속되어 있고, 제4 PMOS 트랜지스터(55)의 소스 전극은 제2 NMOS 트랜지스터(54)의 소스 전극에 접속되어 있다. 제4 PMOS 트랜지스터(55)의 게이트 전극에는 제1 바이어스 전압이 입력된다. 제2 NMOS 트랜지스터(54)의 드레인 전극은 높은 전위측의 전원 Vdd에 접속되어 있고, 제2 NMOS 트랜지스터(54)의 게이트 전극은 제2 입력 단자(32)에 접속되어 있다.

또, 제1 NMOS 트랜지스터(52)의 백게이트(back gate) 단자는 제1 NMOS 트랜 지스터(52)의 소스 전극에 접속되어 있는 것이 바람직하고, 제2 NMOS 트랜지스터(54)의 백게이트 단자는 제2 NMOS 트랜지스터(54)의 소스 전극에 접속되어 있는 것이 바람직하다. 이와 같이 NMOS 트랜지스터의 백게이트 단자를 소스 단자에 접속함으로써, 게이트 전극에 입력되는 전압에 대해서 온 저항의 변화를 크게 할 수가 있다.

다음에, 신호 변환 회로(30A)의 동작을 설명한다. 신호 변환 회로(30A)는, 제2의 실시 형태의 신호 변환 회로(30)와 마찬가지로, 제1 입력 단자(31) 및 제2 입력 단자(32)에 차동 전압 신호 INp 및 INn이 각각 입력되면, 입력 동상 전압 레벨 Vic, 즉 차동 전압 신호 INp 및 INn의 전압 레벨에 따라 이하와 같이 동작한다. 여기서, Vthp2는 제3 PMOS 트랜지스터(53) 및 제4 PMOS 트랜지스터(55) 각각의 문턱값이다.

(i) 입력 동상 전압 레벨 Vic가, Vss 이상, Vthn＋Vthp2 이하일 때, 차동 증폭기부(40)가 동작하고, 소스 팔로워부(50A)는 동작하지 않기 때문에, 출력 동상 전압 레벨 Voc는 차동 증폭기부(40)에 의해 정해진다.

(ii) 입력 동상 전압 레벨 Vic가, Vdd-Vthp 이상, Vdd 이하일 때, 소스 팔로워부(50A)가 동작하고, 차동 증폭기부(40)는 동작하지 않기 때문에, 출력 동상 전압 레벨 Voc는 소스 팔로워부(50A)에 의해 정해진다.

(iii) 입력 동상 전압 레벨 Vic가, Vthn＋Vthp2 이상, Vdd-Vthp 이하일 때, 차동 증폭기부(40)와 소스 팔로워부(50A)가 함께 동작하므로, 출력 동상 전압 레벨 Voc는 차동 증폭기부(40)와 소스 팔로워부(50A)의 양쪽에 의해 정해진다.

다음에, 소스 팔로워부(50A)의 동작을 상세하게 설명한다. 상기한 (ii) 및 (iii)에 있어서 소스 팔로워부(50A)가 동작하고 있을 때에 제1 입력 단자(31)에 입력되는 차동 전압 신호 INp의 전압 레벨이 저하하면, 제1 NMOS 트랜지스터(52)의 게이트-소스간 전압의 절대치가 감소하고, 제1 NMOS 트랜지스터(52)의 드레인-소스간의 온 저항값이 증가한다. 그렇게 하면, 제1 NMOS 트랜지스터(52)의 드레인-소스간 및 제3 PMOS 트랜지스터(53)의 드레인-소스간에 흐르는 전류가 감소하고, 제1 저항기(41)에 의한 전압 상승양이 감소한다. 그 결과, 제1 출력 단자(33)로부터 출력되는 차동 전압 신호 OUT2p의 전압 레벨이 저하한다.

한편, 제2 입력 단자(32)에 입력되는 차동 전압 신호 INn의 전압 레벨은 상승하므로, 제2 NMOS 트랜지스터(54)의 게이트-소스간 전압의 절대치가 증가하고, 제2 NMOS 트랜지스터(54)의 드레인-소스간의 온 저항값이 감소한다. 그렇게 하면, 제2 NMOS 트랜지스터(54)의 드레인-소스간 및 제4 PMOS 트랜지스터(55)의 드레인-소스간에 흐르는 전류가 증가하고, 제2 저항기(42)에 의한 전압 상승양이 증가한다. 그 결과, 제2 출력 단자(34)로부터 출력되는 차동 전압 신호 OUT2n의 전압 레벨이 상승한다. 이와 같이, 소스 팔로워부(50A)에서는, 정전 증폭 동작을 한다.

상기한 것처럼, 제1 출력 단자(33)로부터 출력되는 차동 전압 신호 OUT2p의 전압 레벨, 즉 제3 PMOS 트랜지스터(53)의 드레인 전압이 저하하면, 거기에 수반하여 제3 PMOS 트랜지스터(53)의 소스 전압이 저하하고, 제3 PMOS 트랜지스터(53)의 게이트-소스간 전압의 절대치가 감소한다. 그렇게 하면, 제3 PMOS 트랜지스터(53)의 드레인-소스간의 온 저항값이 증가하고, 제1 NMOS 트랜지스터(52)의 드레인-소 스간 및 제3 PMOS 트랜지스터(53)의 드레인-소스간에 흐르는 전류가 더욱 감소하고, 제1 저항기(41)에 의한 전압 상승양이 더욱 감소한다. 그 결과, 제1 출력 단자(33)로부터 출력되는 차동 전압 신호 OUT2p의 전압 레벨이 더욱 저하한다.

한편, 제2 출력 단자(34)로부터 출력되는 차동 전압 신호 OUT2n의 전압 레벨, 즉 제4 PMOS 트랜지스터(55)의 드레인 전압은 상승하므로, 거기에 수반하여 제4 PMOS 트랜지스터(55)의 소스 전압이 상승하고, 제4 PMOS 트랜지스터(55)의 게이트-소스간 전압의 절대치가 증가한다. 그렇게 하면, 제4 PMOS 트랜지스터(55)의 드레인-소스간의 온 저항값이 감소하고, 제2 NMOS 트랜지스터(54)의 드레인-소스간 및 제4 PMOS 트랜지스터(55)의 드레인-소스간에 흐르는 전류가 더욱 증가하고, 제2 저항기(42)에 의한 전압 상승양이 더욱 증가한다. 그 결과, 제2 출력 단자(34)로부터 출력되는 차동 전압 신호 OUT2n의 전압 레벨이 더욱 상승한다. 이와 같이, 소스 팔로워부(50A)에서는, 정전 증폭이 강하게 되고, 정전 증폭 이득이 증가한다.

마찬가지로 소스 팔로워부(50A)에서는, 제1 입력 단자(31)에 입력되는 차동 전압 신호 INp의 전압 레벨이 상승하고, 제2 입력 단자(32)에 입력되는 차동 전압 신호 INn의 전압 레벨이 저하할 때에는, 제1 출력 단자(33)로부터 출력되는 차동 전압 신호 OUT2p의 전압 레벨이 상승하고, 제2 출력 단자(34)로부터 출력되는 차동 전압 신호 OUT2n의 전압 레벨이 저하하도록 정전 증폭이 강해진다.

이와 같이, 제5의 실시 형태의 신호 변환 회로(30A)에서도, 차동 증폭기부(40)와 소스 팔로워부(50A)를 구비하고 있으므로, 제1 입력 단자(31) 및 제2 입력 단자(32)에 입력되는 차동 전압 신호의 전압 레벨에 따라, 차동 증폭기부(40) 만, 차동 증폭기부(40)와 소스 팔로워부(50A)의 양쪽 모두, 소스 팔로워부(50A)만의 어느 하나의 모드로 동작할 수가 있고, 제2의 실시 형태와 마찬가지의 이점을 얻을 수 있다.

또한, 제5의 실시 형태의 신호 변환 회로(30A)에서는, 소스 팔로워부(50A)에 있어서의 제1 NMOS 트랜지스터(52) 및 제2 NMOS 트랜지스터(54)에 의한 정전 증폭이, 제3 PMOS 트랜지스터(53) 및 제4 PMOS 트랜지스터(55)의 작용에 의해 강해진다. 따라서, 제5의 실시 형태의 신호 변환 회로(30A)에 의하면, 제1 저항기(41)의 저항값 및 제2 저항기(42)의 저항값을 크게 하는 일 없이 이득을 크게 할 수가 있다. 또, 제5의 실시 형태의 신호 변환 회로(30A)에 의하면, 전류 증가 즉 트랜지스터 사이즈(게이트 폭/게이트 길이)의 증가에 의해, 차동 증폭기부(40)의 트랜지스터(제1 PMOS 트랜지스터(44) 및 제2 PMOS 트랜지스터(46)) 및 소스 팔로워부(50A)의 트랜지스터(제1 NMOS 트랜지스터(52) 및 제2 NMOS 트랜지스터(54))의 상호 컨덕턴스를 크게 하는 일 없이 이득을 크게 할 수가 있다. 따라서, 제5의 실시 형태의 신호 변환 회로(30A)에 의하면, 고속 특성을 저하시키는 일 없이, 한편 회로 면적 및 소비 전력을 크게 증가시키는 일 없이 이득을 크게 할 수가 있다.

또, 제5의 실시 형태의 신호 변환 회로(30A)에 의하면, 고속 특성의 저하를 저감하면서 이득을 크게 할 수가 있으므로, 차동 전압 신호의 신호 품질의 저하를 저감할 수가 있다.

이 제5의 실시 형태의 신호 변환 회로(30A)를 구비하는 레일·대·레일 회로(1)에 의하면, 입력단에 고속이고 한편 높은 이득의 신호 변환 회로(30A)를 구비 할 수가 있으므로, 차동 전압 신호의 신호 품질의 저하를 저감할 수가 있다. 예를 들면, 레일·대·레일 회로(1)로부터 출력되는 차동 전압 신호의 천이 시간(라이징(rising) 시간 및 폴링(falling) 시간)을 단축할 수가 있다. 그 결과, 레일·대·레일 회로(1)의 후단의 직렬-병렬 변환 회로나 신호 식별 회로 등에 있어서, 동기 신호간 위상의 AC 타이밍 격차를 저감할 수가 있다. 이 효과는, 저소비 전력화, 즉 낮은 전압화에 기인하여 차동 전압 신호의 신호 품질이 저하하는 경우에 크다.

　［제6의 실시 형태］

도 8은 본 발명의 제6의 실시 형태와 관련되는 신호 변환 회로를 나타내는 회로도이다. 도 8에 나타내는 신호 변환 회로(30B)는, 신호 변환 회로(30A)에 있어서 소스 팔로워부(50A)에 대신하여 소스 팔로워부(50B)를 구비하고 있는 구성에 있어서, 제5의 실시 형태와 다르다. 신호 변환 회로(30B)의 그 외의 구성은, 신호 변환 회로(30A)와 마찬가지이다.

소스 팔로워부(50B)는, 소스 팔로워부(50A)에 있어서 제3 NMOS 트랜지스터(56), 제4 NMOS 트랜지스터(57), 제5 PMOS 트랜지스터(58) 및 제6 PMOS 트랜지스터(59)를 더 구비하고 있는 점에서, 소스 팔로워부(50A)와 다르다. 소스 팔로워부(50B)의 그 외의 구성은 소스 팔로워부(50A)와 마찬가지이다.

제3 NMOS 트랜지스터(56)의 소스 전극은 제3 PMOS 트랜지스터(53)의 드레인 전극 및 제1 출력 단자(33)에 접속되어 있고, 제3 NMOS 트랜지스터(56)의 게이트 전극은 제1 NMOS 트랜지스터(52)의 게이트 전극 및 제1 입력 단자(31)에 접속되어 있다. 제3 NMOS 트랜지스터(56)의 드레인 전극은 제5 PMOS 트랜지스터(58)의 드레 인 전극에 접속되어 있고, 제5 PMOS 트랜지스터(58)의 소스 전극은 높은 전위측의 전원 Vdd에 접속되어 있다. 제5 PMOS 트랜지스터(58)의 게이트 전극에는 제2 바이어스 전압이 입력된다. 본 실시 형태에서는, 제2 바이어스 전압은 낮은 전위측의 전원 Vss의 전압인 것으로 하였지만, 전원 Vss의 전압에 한정하지 않고, 제5 NMOS 트랜지스터(58)가 온 하는 전압으로, 소스 팔로워 동작을 저해하지 않는 전압이면 좋다.

마찬가지로 제4 NMOS 트랜지스터(57)의 소스 전극은 제4 PMOS 트랜지스터(55)의 드레인 전극 및 제2 출력 단자(34)에 접속되어 있고, 제4 NMOS 트랜지스터(57)의 게이트 전극은 제2 NMOS 트랜지스터(54)의 게이트 전극 및 제2 입력 단자(32)에 접속되어 있다. 제4 NMOS 트랜지스터(57)의 드레인 전극은 제6 PMOS 트랜지스터(59)의 드레인 전극에 접속되어 있고, 제6 PMOS 트랜지스터(59)의 소스 전극은 높은 전위측의 전원 Vdd에 접속되어 있다. 제6 PMOS 트랜지스터(59)의 게이트 전극에는 제2 바이어스 전압이 입력된다.

이하의 설명에서는, 제1 NMOS 트랜지스터(52), 제2 NMOS 트랜지스터(54), 제3 PMOS 트랜지스터(53) 및 제4 PMOS 트랜지스터(55)로 구성되는 소스 팔로워를 제1 소스 팔로워부(50c)라고 하고, 제3 NMOS 트랜지스터(56), 제4 NMOS 트랜지스터(57), 제5 PMOS 트랜지스터(58) 및 제6 PMOS 트랜지스터(59)로 구성되는 소스 팔로워를 제2 소스 팔로워부(50d)라고 한다.

다음에, 신호 변환 회로(30B)의 동작을 설명한다. 신호 변환 회로(30B)는, 제5의 실시 형태의 신호 변환 회로(30A)와 마찬가지로, 제1 입력 단자(31) 및 제2 입력 단자(32)에 차동 전압 신호 INp 및 INn이 각각 입력되면, 입력 동상 전압 레벨 Vic, 즉 차동 전압 신호 INp 및 INn의 전압 레벨에 따라 이하와 같이 동작한다.

(i) 입력 동상 전압 레벨 Vic가, Vss 이상, Vthn 이하일 때, 차동 증폭기부(40)가 동작하고, 소스 팔로워부(50B)는 동작하지 않기 때문에, 출력 동상 전압 레벨 Voc는 차동 증폭기부(40)에 의해 정해진다.

(ii) 입력 동상 전압 레벨 Vic가, Vdd-Vthp 이상, Vdd 이하일 때, 소스 팔로워부(50B)가 동작하고, 차동 증폭기부(40)는 동작하지 않기 때문에, 출력 동상 전압 레벨 Voc는 소스 팔로워부(50B)에 의해 정해진다.

(iii) 입력 동상 전압 레벨 Vic가, Vthn 이상, Vdd-Vthp 이하일 때, 차동 증폭기부(40)와 소스 팔로워부(50B)가 함께 동작하므로, 출력 동상 전압 레벨 Voc는 차동 증폭기부(40)와 소스 팔로워부(50B)의 양쪽에 의해 정해진다.

다음에, 소스 팔로워부(50B)의 동작을 상세하게 설명한다. 또, 소스 팔로워부(50B)에 있어서의 제1 소스 팔로워부(50c)에 의한 정전 증폭 동작은 제5의 실시 형태에 있어서의 소스 팔로워부(50A)와 마찬가지이다.

상기한 (ii) 및 (iii)에 있어서 소스 팔로워부(50B)에 있어서의 제2 소스 팔로워부(50d)가 동작하고 있을 때에 제1 입력 단자(31)에 입력되는 차동 전압 신호 INp의 전압 레벨이 저하하면, 제3 NMOS 트랜지스터(56)의 게이트-소스간 전압의 절대치가 감소하고, 제3 NMOS 트랜지스터(56)의 드레인-소스간의 온 저항값이 증가한다. 그렇게 하면, 제3 NMOS 트랜지스터(56)의 드레인-소스간 및 제5 PMOS 트랜지스터(58)의 드레인-소스간에 흐르는 전류가 감소하고, 제1 저항기(41)에 의한 전압 상승양이 감소한다. 그 결과, 제1 출력 단자(33)로부터 출력되는 차동 전압 신호 OUT2p의 전압 레벨이 저하한다.

한편, 제2 입력 단자(32)에 입력되는 차동 전압 신호 INn의 전압 레벨은 상승하므로, 제4 NMOS 트랜지스터(57)의 게이트-소스간 전압의 절대치가 증가하고, 제4 NMOS 트랜지스터(57)의 드레인-소스간의 온 저항값이 감소한다. 그렇게 하면, 제4 NMOS 트랜지스터(57)의 드레인-소스간 및 제6 PMOS 트랜지스터(59)의 드레인-소스간에 흐르는 전류가 증가하고, 제2 저항기(42)에 의한 전압 상승양이 증가한다. 그 결과, 제2 출력 단자(34)로부터 출력되는 차동 전압 신호 OUT2n의 전압 레벨이 상승한다. 이와 같이, 소스 팔로워부(50B)에 있어서의 제2 소스 팔로워부(50d)에서도, 정전 증폭 동작을 한다.

마찬가지로 소스 팔로워부(50B)에 있어서의 제2 소스 팔로워부(50d)에서도, 제1 입력 단자(31)에 입력되는 차동 전압 신호 INp의 전압 레벨이 상승하고, 제2 입력 단자(32)에 입력되는 차동 전압 신호 INn의 전압 레벨이 저하할 때에는, 제1 출력 단자(33)로부터 출력되는 차동 전압 신호 OUT2p의 전압 레벨이 상승하고, 제2 출력 단자(34)로부터 출력되는 차동 전압 신호 OUT2n의 전압 레벨이 저하하도록 정전 증폭 동작을 한다.

소스 팔로워부(50B)는, 제1 입력 단자(31) 및 제2 입력 단자(32)에 차동 전압 신호 INp 및 INn이 각각 입력되면, 입력 동상 전압 레벨 Vic, 즉 차동 전압 신호 INp 및 INn의 전압 레벨에 따라 이하와 같이 동작한다.

(iv) 입력 동상 전압 레벨 Vic가, Vthn＋Vthp2 이상, Vdd 이하일 때, 소스 팔로워부(50B)에 있어서의 제1 소스 팔로워부(50c)와 제2 소스 팔로워부(50d)가 함께 동작한다.

(v) 입력 동상 전압 레벨 Vic가, Vthn 이상 Vthn＋Vthp2 이하일 때, 소스 팔로워부(50B)에 있어서의 제2 소스 팔로워부(50d)는 동작하지만, 제1 소스 팔로워부(50c)는 동작하지 않는다.

이상의 설명에서는, Vss를 기준으로 한 정전원 Vdd를 상정하고 있지만, 이하의 설명에서는, 설명의 명확화를 위해서, Vdd를 기준으로 한 부전원 -Vss를 생각한다. 상기한 (iv), (v)를 환언하면,

(iv) 입력 동상 전압 레벨 Vic가, -Vss＋Vthn＋Vthp2 이상, Vdd 이하일 때, 소스 팔로워부(50B)에 있어서의 제1 소스 팔로워부(50c)와 제2 소스 팔로워부(50d)가 함께 동작한다.

(v) 입력 동상 전압 레벨 Vic가, -Vss＋Vthn 이상, -Vss＋Vthn＋Vthp2 이하일 때, 소스 팔로워부(50B)에 있어서의 제2 소스 팔로워부(50d)는 동작하지만, 제1 소스 팔로워부(50c)는 동작하지 않는다.

여기서, 저소비 전력화에 수반하는 부전원 -Vss의 전압 상승이나, 접합(junction) 온도 상승에 수반하는 트랜지스터의 문턱값 Vthn, Vthp, Vthp2의 증가 등이 발생하면, 소스 팔로워부(50B)에 있어서의 제1 소스 팔로워부(50c)가 동작 가능한 입력 동상 전압 레벨 Vic의 하한치 -Vss＋Vthn＋Vthp2가, 차동 증폭기부(40)가 동작 가능한 입력 동상 전압 레벨 Vic의 상한치 -Vthp보다 커질 가능성이 있다. 즉, 제5의 실시 형태의 신호 변환 회로(30A)에서는, 차동 증폭기부(40)와 소 스 팔로워부(50A)가 동시에 동작하는 입력 동상 전압 영역이 존재하지 않고, 입력 레일·대·레일 동작을 하지 않을 가능성이 있다. 이 때의 관계식을 아래의 수식 (12)에 나타낸다.

[수식 12]

-Vss＋Vthn＋Vthp2＞-Vthp … (12)

차동 증폭기부(40)에 있어서의 트랜지스터와 소스 팔로워부(50B)에 있어서의 트랜지스터가 동일 종류이면, 거의 Vthp=Vthp2이므로, 상기 수식 (12)은 아래의 수식 (13)과 같이 나타난다.

[수식 13]

Vss＜Vthn＋2Vthp … (13)

상기 수식 (13)에 의하면, 전원 전압의 절대치가 트랜지스터의 문턱값의 절대치의 3배의 값보다 작은 것이 나타나 있다.

그런데, CMOS 디바이스(device)에서는, 논리 회로, 예를 들면 인버터 회로를 구성 가능하다고 하는 것이 필요조건이므로, 아래와 같이 조건식이 성립된다.

[수식 14]

Vss≥Vthn＋Vthp

-Vss＋Vthn≤-Vthp … (14)

상기 수식 (14)에 의하면, 소스 팔로워부(50B)에 있어서의 제2 소스 팔로워부(50d)가 동작 가능한 입력 동상 전압 레벨 Vic의 하한치 -Vss＋Vthn은, 차동 증폭기부(40)가 동작 가능한 입력 동상 전압 레벨 Vic의 상한치 -Vthp보다 작은 것을 알 수 있다. 즉, 제4의 실시 형태에서는, 차동 증폭기부(40)와 소스 팔로워부(50B)에 있어서의 제2 소스 팔로워부(50d)가 동시에 동작하는 입력 동상 전압 영역이 존재하고, 입력 레일·대·레일 동작을 하는 것을 알 수 있다.

이와 같이, 제6의 실시 형태의 신호 변환 회로(30B)에서도, 차동 증폭기부(40)와 소스 팔로워부(50B)를 구비하고 있으므로, 제1 입력 단자(31) 및 제2 입력 단자(32)에 입력되는 차동 전압 신호의 전압 레벨에 따라, 차동 증폭기부(40)만, 차동 증폭기부(40)와 소스 팔로워부(50B)의 양쪽 모두, 소스 팔로워부(50B)만의 어느 하나의 모드로 동작할 수가 있다. 또, 제6의 실시 형태의 신호 변환 회로(30B)에서도, 소스 팔로워부(50B)에 있어서의 제1 소스 팔로워부(50c)가, 제3 PMOS 트랜지스터(53) 및 제4 PMOS 트랜지스터(55)를 구비하고 있으므로, 이러한 트랜지스터의 작용에 의해 정전 증폭을 강하게 하고, 정전 증폭 이득을 증가할 수가 있다. 따라서, 제6의 실시 형태의 신호 변환 회로(30B)에서도, 제5의 실시 형태와 마찬가지의 이점을 얻을 수 있다.

또한, 제6의 실시 형태의 신호 변환 회로(30B)에 의하면, 제3 NMOS 트랜지스터(56), 제4 NMOS 트랜지스터(57), 제5 PMOS 트랜지스터(58) 및 제6 PMOS 트랜지스터(59)로 구성되는 제2 소스 팔로워(50d)를 구비하고 있으므로, 저소비 전력화에 수반하는 저전원 전압화 및 온도 변동에 기인하여, 차동 증폭기부(40)와 소스 팔로워부(50B)에 있어서의 제1 소스 팔로워부(50c)가 동시에 동작하는 입력 동상 전압 영역이 존재하지 않아도, 차동 증폭기부(40)와 소스 팔로워부(50B)에 있어서의 제2 소스 팔로워부(50d)가 동시에 동작하는 입력 동상 전압 영역이 존재한다. 따라서, 제6의 실시 형태의 신호 변환 회로(30B)에 의하면, 입력 레일·대·레일 동작이 가능하다.

회로 면적 및 소비 전류의 저감, 또한 고속 동작을 필요로 하는 용도에 적용할 수가 있다.

Claims

　제1 입력 단자 및 제2 입력 단자에 차동 전압 신호를 입력하고, 이 차동 전압 신호의 동상 전압 레벨을 변환하여, 상기 동상 전압 레벨이 변환된 차동 전압 신호를 제1 출력 단자 및 제2 출력 단자로부터 출력하는 신호 변환 회로로서,

일단이 높은 전위측의 전원에 접속되고, 타단이 상기 제1 출력 단자에 접속된 제1 저항기와,

일단이 상기 높은 전위측의 전원에 접속되고, 타단이 상기 제2 출력 단자에 접속된 제2 저항기와,

상기 제1 출력 단자에 접속된 드레인 전극과, 상기 제2 입력 단자에 접속된 게이트 전극과, 소스 전극을 가지는 제1 NMOS 트랜지스터와,

상기 제2 출력 단자에 접속된 드레인 전극과, 상기 제1 입력 단자에 접속된 게이트 전극과, 소스 전극을 가지는 제2 NMOS 트랜지스터와,

상기 제1 출력 단자에 접속된 소스 전극과, 상기 제1 입력 단자에 접속된 게이트 전극과, 낮은 전위측의 전원에 접속된 드레인 전극을 가지는 제1 PMOS 트랜지스터와,

상기 제2 출력 단자에 접속된 소스 전극과, 상기 제2 입력 단자에 접속된 게이트 전극과, 상기 낮은 전위측의 전원에 접속된 드레인 전극을 가지는 제2 PMOS 트랜지스터와,

상기 제1 NMOS 트랜지스터의 소스 전극 및 상기 제2 NMOS 트랜지스터의 소스 전극과 상기 낮은 전위측의 전원의 사이에 설치되고, 일정 전류를 발생하는 전류원을 구비하는 것을 특징으로 하는 신호 변환 회로.
제1 입력 단자 및 제2 입력 단자에 차동 전압 신호를 입력하고, 이 차동 전압 신호의 동상 전압 레벨을 변환하여, 상기 동상 전압 레벨이 변환된 차동 전압 신호를 제1 출력 단자 및 제2 출력 단자로부터 출력하는 신호 변환 회로로서,

일단이 낮은 전위측의 전원에 접속되고, 타단이 상기 제1 출력 단자에 접속된 제1 저항기와,

일단이 상기 낮은 전위측의 전원에 접속되고, 타단이 상기 제2 출력 단자에 접속된 제2 저항기와,

상기 제1 출력 단자에 접속된 드레인 전극과, 상기 제2 입력 단자에 접속된 게이트 전극과, 소스 전극을 가지는 제1 PMOS 트랜지스터와,

상기 제2 출력 단자에 접속된 드레인 전극과, 상기 제1 입력 단자에 접속된 게이트 전극과, 소스 전극을 가지는 제2 PMOS 트랜지스터와,

상기 제1 출력 단자에 접속된 소스 전극과, 상기 제1 입력 단자에 접속된 게이트 전극과, 높은 전위측의 전원에 접속된 드레인 전극을 가지는 제1 NMOS 트랜지스터와,

상기 제2 출력 단자에 접속된 소스 전극과, 상기 제2 입력 단자에 접속된 게이트 전극과, 상기 높은 전위측의 전원에 접속된 드레인 전극을 가지는 제2 NMOS 트랜지스터와,

상기 제1 PMOS 트랜지스터의 소스 전극 및 상기 제2 PMOS 트랜지스터의 소스 전극과 상기 높은 전위측의 전원의 사이에 설치되고, 일정 전류를 발생하는 전류원을 구비하는 것을 특징으로 하는 신호 변환 회로.
제1 입력 단자 및 제2 입력 단자에 차동 전압 신호를 입력하고, 이 차동 전압 신호의 동상 전압 레벨을 변환하여, 상기 동상 전압 레벨이 변환된 차동 전압 신호를 제1 출력 단자 및 제2 출력 단자로부터 출력하는 신호 변환 회로로서,

일단이 높은 전위측의 전원에 접속되고, 타단이 상기 제1 출력 단자에 접속된 제1 저항기와,

일단이 상기 높은 전위측의 전원에 접속되고, 타단이 상기 제2 출력 단자에 접속된 제2 저항기와,

상기 제1 출력 단자에 접속된 드레인 전극과, 상기 제2 입력 단자에 접속된 게이트 전극과, 소스 전극을 가지는 제1 NMOS 트랜지스터와,

상기 제2 출력 단자에 접속된 드레인 전극과, 상기 제1 입력 단자에 접속된 게이트 전극과, 소스 전극을 가지는 제2 NMOS 트랜지스터와,

상기 제1 출력 단자에 접속된 드레인 전극과, 제1 바이어스 전압이 입력되는 게이트 전극과, 소스 전극을 가지는 제3 NMOS 트랜지스터와,

상기 제2 출력 단자에 접속된 드레인 전극과, 상기 제1 바이어스 전압이 입력되는 게이트 전극과, 소스 전극을 가지는 제4 NMOS 트랜지스터와

　상기 제3 NMOS 트랜지스터의 상기 소스 전극에 접속된 소스 전극과, 상기 제1 입 력 단자에 접속된 게이트 전극과, 낮은 전위측의 전원에 접속된 드레인 전극을 가지는 제1 PMOS 트랜지스터와,

상기 제4 NMOS 트랜지스터의 상기 소스 전극에 접속된 소스 전극과, 상기 제2 입력 단자에 접속된 게이트 전극과, 상기 낮은 전위측의 전원에 접속된 드레인 전극을 가지는 제2 PMOS 트랜지스터와,

상기 제1 NMOS 트랜지스터의 소스 전극 및 상기 제2 NMOS 트랜지스터의 소스 전극과 상기 낮은 전위측의 전원의 사이에 설치되고, 일정 전류를 발생하는 전류원을 구비하는 것을 특징으로 하는 신호 변환 회로.
제3항에 있어서,

상기 제1 출력 단자에 접속된 소스 전극과, 상기 제1 입력 단자에 접속된 게이트 전극과, 드레인 전극을 가지는 제3 PMOS 트랜지스터와,

상기 제2 출력 단자에 접속된 소스 전극과, 상기 제2 입력 단자에 접속된 게이트 전극과, 드레인 전극을 가지는 제4 PMOS 트랜지스터와,

상기 제3 PMOS 트랜지스터의 상기 드레인 전극에 접속된 드레인 전극과, 제2 바이어스 전압이 입력되는 게이트 전극과, 상기 낮은 전위측의 전원에 접속된 소스 전극을 가지는 제5 NMOS 트랜지스터와,

상기 제4 PMOS 트랜지스터의 상기 드레인 전극에 접속된 드레인 전극과, 상기 제2 바이어스 전압이 입력되는 게이트 전극과, 상기 낮은 전위측의 전원에 접속된 소스 전극을 가지는 제6 NMOS 트랜지스터를 더 구비하는 것을 특징으로 하는 신 호 변환 회로.
제1 입력 단자 및 제2 입력 단자에 차동 전압 신호를 입력하고, 이 차동 전압 신호의 동상 전압 레벨을 변환하여, 상기 동상 전압 레벨이 변환된 차동 전압 신호를 제1 출력 단자 및 제2 출력 단자로부터 출력하는 신호 변환 회로로서,

일단이 낮은 전위측의 전원에 접속되고, 타단이 상기 제1 출력 단자에 접속된 제1 저항기와,

일단이 상기 낮은 전위측의 전원에 접속되고, 타단이 상기 제2 출력 단자에 접속된 제2 저항기와,

상기 제1 출력 단자에 접속된 드레인 전극과, 상기 제2 입력 단자에 접속된 게이트 전극과, 소스 전극을 가지는 제1 PMOS 트랜지스터와,

상기 제2 출력 단자에 접속된 드레인 전극과, 상기 제1 입력 단자에 접속된 게이트 전극과, 소스 전극을 가지는 제2 PMOS 트랜지스터와,

상기 제1 출력 단자에 접속된 드레인 전극과, 제1 바이어스 전압이 입력되는 게이트 전극과, 소스 전극을 가지는 제3 PMOS 트랜지스터와,

상기 제2 출력 단자에 접속된 드레인 전극과, 상기 제1 바이어스 전압이 입력되는 게이트 전극과, 소스 전극을 가지는 제4 PMOS 트랜지스터와,

상기 제3 PMOS 트랜지스터의 상기 소스 전극에 접속된 소스 전극과, 상기 제1 입력 단자에 접속된 게이트 전극과, 높은 전위측의 전원에 접속된 드레인 전극을 가지는 제1 NMOS 트랜지스터와,

상기 제4 PMOS 트랜지스터의 상기 소스 전극에 접속된 소스 전극과, 상기 제2 입력 단자에 접속된 게이트 전극과, 상기 높은 전위측의 전원에 접속된 드레인 전극을 가지는 제2 NMOS 트랜지스터와,

상기 제1 PMOS 트랜지스터의 소스 전극 및 상기 제2 PMOS 트랜지스터의 소스 전극과 상기 높은 전위측의 전원의 사이에 설치되고, 일정 전류를 발생하는 전류원을 구비하는 것을 특징으로 하는 신호 변환 회로.
제5항에 있어서,

상기 제1 출력 단자에 접속된 소스 전극과, 상기 제1 입력 단자에 접속된 게이트 전극과, 드레인 전극을 가지는 제3 NMOS 트랜지스터와,

상기 제2 출력 단자에 접속된 소스 전극과, 상기 제2 입력 단자에 접속된 게이트 전극과, 드레인 전극을 가지는 제4 NMOS 트랜지스터와,

상기 제3 NMOS 트랜지스터의 상기 드레인 전극에 접속된 드레인 전극과, 제2 바이어스 전압이 입력되는 게이트 전극과, 상기 높은 전위측의 전원에 접속된 소스 전극을 가지는 제5 PMOS 트랜지스터와,

상기 제4 NMOS 트랜지스터의 상기 드레인 전극에 접속된 드레인 전극과, 상기 제2 바이어스 전압이 입력되는 게이트 전극과, 상기 높은 전위측의 전원에 접속된 소스 전극을 가지는 제6 PMOS 트랜지스터를 더 구비하는 것을 특징으로 하는 신호 변환 회로.