JP2005045702A - 差動増幅回路および差動増幅回路を搭載したテスト回路 - Google Patents
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Abstract
【解決手段】 差動対で構成された入力段差動増幅回路A1と、PチャンネルトランジスタTr7とNチャンネルトランジスタTr8で構成された出力段増幅回路A3からなる2段増幅回路であって、出力段増幅回路A3のPチャンネルトランジスタTr7を駆動するための第1のソースフォロワ回路A4と、出力段増幅回路A3のNチャンネルトランジスタTr8を駆動するためのソース接地増幅回路A7と、ソース接地増幅回路A7のソースに信号を入力するための第2のソースフォロワ回路A6とを具備した構成とする。
【選択図】 図1
Description
A級出力の演算増幅器に比べて段数が多いため、高速動作に不向きであるばかりか、出力段トランジスタの能力を上げる目的で、出力段トランジスタのサイズを大きくすると、入力段差動増幅回路A1の出力DiffOUTが過負荷となって動作スピードが落ちるという問題点があった。
AB級出力であることから、出力段トランジスタTr7を駆動させるための入力OUTPの信号と出力段トランジスタTr8を駆動させるための入力OUTMの信号が別々となっているため、出力信号の歪みが劣化しやすいという問題点があった。
図1は本発明の実施の形態1における差動増幅回路の構成を示す回路図である。ここでは、第1の極性のトランジスタをPMOSトランジスタ、第2の極性のトランジスタをNMOSトランジスタとしている。
図2から図7は、本発明の実施の形態2における差動増幅回路の構成を示す回路図である。
図8および図9は本発明の実施の形態3における差動増幅回路の構成を示す回路図である。
図10は本発明の実施の形態4における差動増幅回路の構成を示す回路図である。
図11は本発明の実施の形態5における差動増幅回路の構成を示す回路図である。
図12は本発明の実施の形態6における差動増幅回路の構成を示す回路図である。
図13は本発明の実施の形態7である差動増幅回路を用いたテスト回路のブロック図である。
1)LSIテスターから出力されるテスト信号の帯域が広がると、LSIテスター側で信号振幅が制限されるため、増幅機能のある入力バッファなしではテストできない。
といった問題点があった。そのため、図17で示すように、各ADC11,12の入力部分にアナログスイッチ13,14を接続し、かつ、LSI200の外部に入力バッファ300を設置するようなテスト回路構造でもテストは容易ではなかった。
A2,A3 出力段増幅回路
A4 第1のソースフォロワ回路
A6 第2のソースフォロワ回路
A7 ソース接地増幅回路
A8 I/O素子
C1 位相補償容量
E1〜E4,E1a,E1b,E4a,E4b 定電流源
R1〜R8 線形抵抗
R9 零点補償抵抗
R10 出力インピーダンス調整抵抗
Tr1,Tr2 差動入力段トランジスタ
Tr3,Tr4,Tr3′,Tr4′,Tr11 負荷抵抗用トランジスタ
Tr5,Tr6,Tr9,Tr10 増幅用トランジスタ
Tr7,Tr8 出力段トランジスタ
Tr12,Tr13,Tr14,Tr15 線形抵抗を構成するトランジスタ
Tr16,Tr17 電流パス用のトランジスタ
INP 入力段差動増幅回路のプラス側入力
INM 入力段差動増幅回路のマイナス側入力
DiffOUTP 入力段差動増幅回路のプラス側出力
DiffOUTM 入力段差動増幅回路のマイナス側出力
OUTP 出力段増幅回路のPchトランジスタ側入力
OUTM 出力段増幅回路のNchトランジスタ側入力
OUT 出力段増幅回路の出力
OUTM′ 第2のソースフォロワ回路の出力
11,12 ADC
13,14 アナログスイッチ
100 差動増幅回路
200 LSI
300 入力バッファ
Claims (8)
- 2つの入力端子と2つの出力端子を具備する入力段差動増幅回路と、第1の極性のトランジスタと第2の極性トランジスタの縦続接続で構成された出力段増幅回路とを有する差動増幅回路において、
第1の極性のトランジスタによる第1および第2のソースフォロワ回路と、
第1の極性のトランジスタとこのトランジスタのドレインに接続された負荷から構成されるソース接地増幅回路とを有し、
前記第1のソースフォロワ回路の入力は前記入力段差動増幅回路の一方の出力に、前記第1のソースフォロワ回路の出力は前記出力段増幅回路の前記第1の極性のトランジスタのゲートに接続され、前記ソース接地増幅回路の入力は前記入力段差動増幅回路の他方の出力に、前記ソース接地増幅回路の出力は前記出力段増幅回路の前記第2の極性のトランジスタのゲートに接続され、前記第2のソースフォロワ回路の入力は前記第1のソースフォロワ回路の入力に、前記第2のソースフォロワ回路の出力は前記ソース接地増幅回路のソースに接続される構成を有することを特徴とする差動増幅回路。 - 前記ソース接地増幅回路の負荷は、第2の極性のトランジスタのダイオード接続により構成されていることを特徴とする請求項1に記載の差動増幅回路。
- 前記入力段差動増幅回路は、線形抵抗を用いたソース負帰還回路を具備する差動対を有することを特徴とする請求項1または請求項2に記載の差動増幅回路。
- 前記入力段差動増幅回路は、負荷抵抗部に流れる電流を減少させるための回路を具備することを特徴とする請求項1から請求項3までのいずれかに記載の差動増幅回路。
- 前記出力段増幅回路は、零点補償用回路を具備していることを特徴とする請求項1から請求項4までのいずれかに記載の差動増幅回路。
- 前記出力段増幅回路は、出力インピーダンスを調整するための回路を具備していることを特徴とする請求項1から請求項5までのいずれかに記載の差動増幅回路。
- 前記入力段差動増幅回路は、差動入力段トランジスタと定電流源で構成された差動対の非線形特性を打ち消すための回路を具備することを特徴とする請求項1から請求項6までのいずれかに記載の差動増幅回路。
- 請求項1から請求項7までのいずれかに記載の差動増幅回路をテスト用の入力アンプまたは出力アンプとすることを特徴とするLSIのテスト回路。
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