JPS5934706A - 電力増幅回路 - Google Patents
電力増幅回路Info
- Publication number
- JPS5934706A JPS5934706A JP57144474A JP14447482A JPS5934706A JP S5934706 A JPS5934706 A JP S5934706A JP 57144474 A JP57144474 A JP 57144474A JP 14447482 A JP14447482 A JP 14447482A JP S5934706 A JPS5934706 A JP S5934706A
- Authority
- JP
- Japan
- Prior art keywords
- potential
- circuit
- amplifying
- point
- mosfets
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/30—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor
- H03F3/3081—Duplicated single-ended push-pull arrangements, i.e. bridge circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/30—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor
- H03F3/3001—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor with field-effect transistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は集積化するのに適したMOS形の電力増幅回
路に関する。
路に関する。
最近、ディジタル音声合成用の集積回路が開発実用化さ
れている。この音声合成用の工り積回路はCMOSプロ
セスによシ製造されているため、アナログ出力電流を大
きくとろうとすると出力段の素子寸法が極めて大きなも
のとなり、チップサイズが大型化してしまうことになる
。このために従来では音声合成用の集積回路の他に11
1゜力増幅用のバイポーラ形集積回路あるいは外付けの
バイポーラトランジスタを用いて、音声合成用升私回路
からのアナログ出力を増幅してスピーカを駆動するよう
にしている。上記音声合成の技術は最近では、電子式小
型側n機や電子式腕時引鵠の小型電子機器に」71コ用
されている。
れている。この音声合成用の工り積回路はCMOSプロ
セスによシ製造されているため、アナログ出力電流を大
きくとろうとすると出力段の素子寸法が極めて大きなも
のとなり、チップサイズが大型化してしまうことになる
。このために従来では音声合成用の集積回路の他に11
1゜力増幅用のバイポーラ形集積回路あるいは外付けの
バイポーラトランジスタを用いて、音声合成用升私回路
からのアナログ出力を増幅してスピーカを駆動するよう
にしている。上記音声合成の技術は最近では、電子式小
型側n機や電子式腕時引鵠の小型電子機器に」71コ用
されている。
このような機器において部品の点数を削減することは価
格の低下および信頼性の向上を図る上で最も重要なこと
であり、したがって上記のように音声合成のために2個
の集積回路あるいは、外付は部品を用いることは極めて
不紅済である。
格の低下および信頼性の向上を図る上で最も重要なこと
であり、したがって上記のように音声合成のために2個
の集積回路あるいは、外付は部品を用いることは極めて
不紅済である。
このため、音声合成用の集積回路の出力段に、MOSF
ETよシも小さな素子寸法で大きな出力電流を得ること
ができるバイポーラトランジスタを形成することによシ
、チップサイズを大型化することなしに出力電流の増大
化を図る方法も考えられる。ところが0MO870ロセ
スではNPNトランジスタしか作れずPNP )ランノ
スタと組合せだプッシュプル構成にできず、かつ出力段
に設げられているNPNバイ]?−ラトランジスタに常
電力が消費され、この結果、消費電力が犬きくなってし
まう欠点がある。
ETよシも小さな素子寸法で大きな出力電流を得ること
ができるバイポーラトランジスタを形成することによシ
、チップサイズを大型化することなしに出力電流の増大
化を図る方法も考えられる。ところが0MO870ロセ
スではNPNトランジスタしか作れずPNP )ランノ
スタと組合せだプッシュプル構成にできず、かつ出力段
に設げられているNPNバイ]?−ラトランジスタに常
電力が消費され、この結果、消費電力が犬きくなってし
まう欠点がある。
またバイポーラトランジスタを用いる上記従来の方法で
はグツシュゾル’fi’i成にできないので、バランス
ドトランスレス(BTL )動作させることはできない
。このために出力の振幅を電源電圧以上にすることがで
きず、前記小型電子機器のように低い電源電圧で1駆動
するような場合には、その電圧に応じた低い出力振幅し
かq<hられないという欠点がある。
はグツシュゾル’fi’i成にできないので、バランス
ドトランスレス(BTL )動作させることはできない
。このために出力の振幅を電源電圧以上にすることがで
きず、前記小型電子機器のように低い電源電圧で1駆動
するような場合には、その電圧に応じた低い出力振幅し
かq<hられないという欠点がある。
この発明は上記のような事情を考慮してなされたもので
あυ、その目的とするところは1チツゾ化が可能であり
、しかも無信号入力時における電力消費が少なく、かつ
出力段をブツシュレ ゾル構成にすることによってBTL動作をb]能しもっ
て出力振幅を大きくすることができる%’、力増幅回路
を提供することにある。
あυ、その目的とするところは1チツゾ化が可能であり
、しかも無信号入力時における電力消費が少なく、かつ
出力段をブツシュレ ゾル構成にすることによってBTL動作をb]能しもっ
て出力振幅を大きくすることができる%’、力増幅回路
を提供することにある。
上記目的を達成するためこの発明にあっては、アナログ
入力信号を増幅回路で増幅し、この出力を反転増幅回路
で反転増幅し、上記増幅回路および反転増幅回路の出力
を直列接続された2個のPチャネルMO3FETのケ゛
−トに供給することによって出力段をプッシュプル構成
にしている。
入力信号を増幅回路で増幅し、この出力を反転増幅回路
で反転増幅し、上記増幅回路および反転増幅回路の出力
を直列接続された2個のPチャネルMO3FETのケ゛
−トに供給することによって出力段をプッシュプル構成
にしている。
しかも上記2個のMOSFETを十分に者通させるため
に、上記増119八回路および反転増11G’、i回路
の電源電圧を出力段のMOSFETに供給する電源電圧
よシも大きくしている。
に、上記増119八回路および反転増11G’、i回路
の電源電圧を出力段のMOSFETに供給する電源電圧
よシも大きくしている。
以下図面を参照してこの発明の詳細な説明する。第1図
はこの発明に係る電力増幅回路の第1の実施例の回路措
・成因である。この回路はアナログ入力(Fj号INを
増幅する増幅部11と、この増幅部11の出力を反転増
幅する反転増幅部12と、出力段に設けられたプッシュ
プル出力部13とを備えている。
はこの発明に係る電力増幅回路の第1の実施例の回路措
・成因である。この回路はアナログ入力(Fj号INを
増幅する増幅部11と、この増幅部11の出力を反転増
幅する反転増幅部12と、出力段に設けられたプッシュ
プル出力部13とを備えている。
上記増幅部11はさらに差動対を構成する一対のPチャ
ネルMO8FET 21 、22と、負荷用の一対のN
ヂャネルMO8FET 23 、24および1F;、が
1−源用のPチャネルMO8FET 25を備えている
。そして上記差動対をゼ、¥成する一方のMOSFET
210ケ゛−トには抵#A’、 R1を介してアナロ
グ入力(ij号INが供給される。差動対を構成する他
方のMOSFET 220ケ“−トには所定のバイアス
電圧vB1が基準電圧として供給される。上記1(1,
流源用のMOSFET 25のソースには01定の電源
電圧V88jが、またゲートには所定のバイアス’+ニ
ー+;l圧vB2がそれぞれ供給され、とのMOSFE
T 25に゛は所定の電流が常に流されている。また上
’A(2負荷用の一対のMOSFET 2 J 、 2
4のソースにはjカ定の電源電圧■882が供給されて
いる。すなわち、上記増幅部11はハ(7ス′7b、圧
vB1を基’i、’l/V’rlN IJ、としアナロ
グ入力信号INを増幅する差動JM′11幅回路でおり
、MOSFET 22と24の共jlLドレイン接続点
であるa点からアナログ入力化分電位に応じた電位が得
られる。
ネルMO8FET 21 、22と、負荷用の一対のN
ヂャネルMO8FET 23 、24および1F;、が
1−源用のPチャネルMO8FET 25を備えている
。そして上記差動対をゼ、¥成する一方のMOSFET
210ケ゛−トには抵#A’、 R1を介してアナロ
グ入力(ij号INが供給される。差動対を構成する他
方のMOSFET 220ケ“−トには所定のバイアス
電圧vB1が基準電圧として供給される。上記1(1,
流源用のMOSFET 25のソースには01定の電源
電圧V88jが、またゲートには所定のバイアス’+ニ
ー+;l圧vB2がそれぞれ供給され、とのMOSFE
T 25に゛は所定の電流が常に流されている。また上
’A(2負荷用の一対のMOSFET 2 J 、 2
4のソースにはjカ定の電源電圧■882が供給されて
いる。すなわち、上記増幅部11はハ(7ス′7b、圧
vB1を基’i、’l/V’rlN IJ、としアナロ
グ入力信号INを増幅する差動JM′11幅回路でおり
、MOSFET 22と24の共jlLドレイン接続点
であるa点からアナログ入力化分電位に応じた電位が得
られる。
反転増幅部1211′i基準ノ電源K 圧CGND=O
V )印加点にソースが接続されたPチャネルMO8F
ET26と、このMOSFET 26のドレインにその
ドレインが接続されかつそのソースが前記電源電圧vs
s2印加点に接続されたNチャネルMO8FET 、?
7とを備えている。上記Mo5Fir 、? eのケ
゛−トには前記a点の電位が供給され、また上記MO8
FET22のゲートには所定のバイアス電圧VB5が供
給されている。すなわち、この反転増幅部12はMOS
FET 27を負荷MOSとじかッMO8FET 26
を駆動MO8とする0MO8形のインバータであシ、前
記a点の電位に応じた反転電位が両MO8FET 26
。
V )印加点にソースが接続されたPチャネルMO8F
ET26と、このMOSFET 26のドレインにその
ドレインが接続されかつそのソースが前記電源電圧vs
s2印加点に接続されたNチャネルMO8FET 、?
7とを備えている。上記Mo5Fir 、? eのケ
゛−トには前記a点の電位が供給され、また上記MO8
FET22のゲートには所定のバイアス電圧VB5が供
給されている。すなわち、この反転増幅部12はMOS
FET 27を負荷MOSとじかッMO8FET 26
を駆動MO8とする0MO8形のインバータであシ、前
記a点の電位に応じた反転電位が両MO8FET 26
。
27の共通ドレイン接続点であるb点から得られる。
プッシュプル出力部13は前記GND点にソースが接続
されたPチャネルMO8FET 2 Bと、このMOS
FET 2 Bのドレインにそのソースが接続されその
ドレインが電源電圧VB83印加点に接続されたPチャ
ネルMO8FET 29とを備えてbる。上記MO8F
ET 280ケ9−トには前記a点の電位が、上記MO
8FET 29のダートには前記す点の電位がそれぞれ
供給されている。そして上記両MO3FET28.29
の直列接続点、すなわちドレインとソースの接続点であ
るC点にはチ1荷となるスピーカ30の一端が接続され
ている。また上記C点と前記MO8FET 21のケ9
−トとの間には、前記抵抗R1とともにこの回路全体の
ケ゛インを決定するもう1個の抵抗R2が接続されてい
る。そして上記スピーカ3oの他端は前記電源113、
圧v、83の半分の値を持つ電源電圧vss4印加点に
接続されている。
されたPチャネルMO8FET 2 Bと、このMOS
FET 2 Bのドレインにそのソースが接続されその
ドレインが電源電圧VB83印加点に接続されたPチャ
ネルMO8FET 29とを備えてbる。上記MO8F
ET 280ケ9−トには前記a点の電位が、上記MO
8FET 29のダートには前記す点の電位がそれぞれ
供給されている。そして上記両MO3FET28.29
の直列接続点、すなわちドレインとソースの接続点であ
るC点にはチ1荷となるスピーカ30の一端が接続され
ている。また上記C点と前記MO8FET 21のケ9
−トとの間には、前記抵抗R1とともにこの回路全体の
ケ゛インを決定するもう1個の抵抗R2が接続されてい
る。そして上記スピーカ3oの他端は前記電源113、
圧v、83の半分の値を持つ電源電圧vss4印加点に
接続されている。
また第1図に示す回路を集積化する場合、外部から考え
られる電源にovのGNDとVSS3のみであり、との
vss3の値はたとえば一3Vに設定されている。した
がってこの場合、スピーカ30の他端に供給される?1
1;源電圧VSS4 iJ、’ Va[1!1から作ら
れその値は−1,5vになる。さらに前記電源電圧V8
S2は、上記VBB3の一3Vを図示しな込電圧昇圧回
路でたとえば3倍に列用して一9Vに設定している。ま
た電源電圧Vss+fd、OVにし、バイアス電圧vB
1は電源電圧vsssから形成してその値を−1,5v
にし、残シ2つノバイアス電圧■B2)vB3もMOS
FET 25 、27それぞれに適当な電流が流れるよ
うな[jjに設定される。なお、この場合、アナログ入
力(Q月INの直流バイアスは−1,5■であるとする
。
られる電源にovのGNDとVSS3のみであり、との
vss3の値はたとえば一3Vに設定されている。した
がってこの場合、スピーカ30の他端に供給される?1
1;源電圧VSS4 iJ、’ Va[1!1から作ら
れその値は−1,5vになる。さらに前記電源電圧V8
S2は、上記VBB3の一3Vを図示しな込電圧昇圧回
路でたとえば3倍に列用して一9Vに設定している。ま
た電源電圧Vss+fd、OVにし、バイアス電圧vB
1は電源電圧vsssから形成してその値を−1,5v
にし、残シ2つノバイアス電圧■B2)vB3もMOS
FET 25 、27それぞれに適当な電流が流れるよ
うな[jjに設定される。なお、この場合、アナログ入
力(Q月INの直流バイアスは−1,5■であるとする
。
次に動作を説、明する。壕ず無信号入力時の場合、すな
わちアナログ人カイ≦号INが−1,5V一定の場合に
は、C点の電位も−1,5Vに設定される。スピーカ3
0の他端は電源VSS4により常に−1,5Vに保たれ
ているため、このときスピーカ30には電流は流れず、
スピーカ30は駆動さ□れない。
わちアナログ人カイ≦号INが−1,5V一定の場合に
は、C点の電位も−1,5Vに設定される。スピーカ3
0の他端は電源VSS4により常に−1,5Vに保たれ
ているため、このときスピーカ30には電流は流れず、
スピーカ30は駆動さ□れない。
一方、増幅部11はアナログ入力信号INの変化分を増
幅し、a点のGNDに対する電位v8はINの電位の変
化方向と同一の方向に変化する。
幅し、a点のGNDに対する電位v8はINの電位の変
化方向と同一の方向に変化する。
いま上記電位■8の絶対値IValがPチャネルMO8
FBT 26 (1りしきい値電圧Vthp ]絶対値
I Vt plよシも大きくなっている場合、すなわち
IvaDI Vthp lの場合、反転増幅部12内の
PチャネネルMO8FET 26がオンする。MOSF
ET 26がオンすることによって、b点の電位Vbけ
ほぼOVになシ、これによシプッシュプル出力部13の
一方のMOSFET 29がオフする。寸たa点の電位
Vaをダート入力とするブツシュグル出力部u内の他方
のMOSFET 2 Bが、そのゲート?11位に応じ
た導通度でもってオンする。しだがってこの場合には、
MOSFET 28を介してスピーカ30にはその時の
アナログ入力信号INの市泣変化に応じた電流が流れる
。
FBT 26 (1りしきい値電圧Vthp ]絶対値
I Vt plよシも大きくなっている場合、すなわち
IvaDI Vthp lの場合、反転増幅部12内の
PチャネネルMO8FET 26がオンする。MOSF
ET 26がオンすることによって、b点の電位Vbけ
ほぼOVになシ、これによシプッシュプル出力部13の
一方のMOSFET 29がオフする。寸たa点の電位
Vaをダート入力とするブツシュグル出力部u内の他方
のMOSFET 2 Bが、そのゲート?11位に応じ
た導通度でもってオンする。しだがってこの場合には、
MOSFET 28を介してスピーカ30にはその時の
アナログ入力信号INの市泣変化に応じた電流が流れる
。
次にアナログ入力信号INの1■〕1位が上記とは反対
の方向に変化して、電位vaがVthpよシもわずか如
大きくなっている場合、すなわち1Val=l vth
p+αIとなっている場合、Vaがわずかに変化するこ
とによってb点の1δ1位■bはVthpからv682
の範囲で変化する。したがってこの場合す点の電位Vb
をダート入力とするプッシュプル出力部13内のMOS
FET 29が、そのダート電位に応じた導通度でもっ
てオンする。すなわち、この時、スピーカ3oにはMO
SFET 29を介してこの時のアナログ入力信号IN
の1に位変化に応じた電流が流れる。なおこの場合、M
OSFET 2 Bもオンしここに電流が流れるが、こ
の値はMOSFET28と26との寸法比とMOSFE
T 27に流れる電流の値によって決まるので、設計上
十分に小さくすることができる。
の方向に変化して、電位vaがVthpよシもわずか如
大きくなっている場合、すなわち1Val=l vth
p+αIとなっている場合、Vaがわずかに変化するこ
とによってb点の1δ1位■bはVthpからv682
の範囲で変化する。したがってこの場合す点の電位Vb
をダート入力とするプッシュプル出力部13内のMOS
FET 29が、そのダート電位に応じた導通度でもっ
てオンする。すなわち、この時、スピーカ3oにはMO
SFET 29を介してこの時のアナログ入力信号IN
の1に位変化に応じた電流が流れる。なおこの場合、M
OSFET 2 Bもオンしここに電流が流れるが、こ
の値はMOSFET28と26との寸法比とMOSFE
T 27に流れる電流の値によって決まるので、設計上
十分に小さくすることができる。
また上記実施例回路では、プツシ、−ノル出力部13を
構成する2個のMOSFETの28,29ゲ一ト入力信
号は、VSO4よりも絶対値の大きな電源電圧VSS2
が供給されている増幅部11および反転増Il福部12
から得られるため、MOSFET28.29それぞれの
電流、駆動能力を高めるととが可能となる。すなわちい
まV2O3として一3■をそのまま与えたとすると、M
OSFET 2 Bのゲート・ソース間電圧は最大で3
Vになる。またVB2を一9vにした場合、上記ダート
・ソース間電圧は最大で9Vに々る。ところで、一般1
CPチャネルMO8FETのオン抵抗RONFは次式で
表わされる。
構成する2個のMOSFETの28,29ゲ一ト入力信
号は、VSO4よりも絶対値の大きな電源電圧VSS2
が供給されている増幅部11および反転増Il福部12
から得られるため、MOSFET28.29それぞれの
電流、駆動能力を高めるととが可能となる。すなわちい
まV2O3として一3■をそのまま与えたとすると、M
OSFET 2 Bのゲート・ソース間電圧は最大で3
Vになる。またVB2を一9vにした場合、上記ダート
・ソース間電圧は最大で9Vに々る。ところで、一般1
CPチャネルMO8FETのオン抵抗RONFは次式で
表わされる。
W:チャネル幅
L:チャネル長
Cox :ブート絶縁が(1の容月
μp:ホール移動度
vGs:ゲート・ソース間電圧
Vthpニジきい値電圧
いま■thpをIVと仮定すると、”SS2として一3
yをそのまま用いた場合のRONpのイit4. Ro
Np (3)は次の第2式のようになる。
yをそのまま用いた場合のRONpのイit4. Ro
Np (3)は次の第2式のようになる。
一方、VIII82を一9Vにした場合のROMPの(
lj+上記第2および第3式から明らかなように、Vs
s2= −9Vとした場合のMOSFET 28のオン
抵抗を、vss2 = −3Vとした場合の1/4の値
にすることができる。このためVSO2を一9VK設定
することによって、MOSFET 2 Bの箱1流駆痕
1能力を一3vの時よシも高めることができる。
lj+上記第2および第3式から明らかなように、Vs
s2= −9Vとした場合のMOSFET 28のオン
抵抗を、vss2 = −3Vとした場合の1/4の値
にすることができる。このためVSO2を一9VK設定
することによって、MOSFET 2 Bの箱1流駆痕
1能力を一3vの時よシも高めることができる。
一方、MOSFET 29についてはパックケ゛−ト効
果の影響や、ケ゛−ト・ソース間電圧がvbと同じ値と
はならない等の問題があるために、MOSFET28の
場合と同じ条件にはならないが、V2O3を一9Vに設
定した場合の方が一3vに設定した」J、5合よりも駆
動能力を高めることができる。
果の影響や、ケ゛−ト・ソース間電圧がvbと同じ値と
はならない等の問題があるために、MOSFET28の
場合と同じ条件にはならないが、V2O3を一9Vに設
定した場合の方が一3vに設定した」J、5合よりも駆
動能力を高めることができる。
このように上記実施例回路はMOSFETのみで構成さ
れるため容易に1ヂツゾ化が可能であシ、また無jit
号入力時、出力段には電流がほとんど流れないため箱、
力消費を少なくすることができる。しかも出力段の電流
駆動能力を高めることができる。なお、上記実施例回路
ではアナログ入力信号INがMOSFET 21のゲー
トに供給されているため、INの電位がOVK近ずくと
6点の電位が一3Vに近ずくという反転増幅形の電力増
幅回路となる。したがってこの時のゲインGはR2/
R1となる。
れるため容易に1ヂツゾ化が可能であシ、また無jit
号入力時、出力段には電流がほとんど流れないため箱、
力消費を少なくすることができる。しかも出力段の電流
駆動能力を高めることができる。なお、上記実施例回路
ではアナログ入力信号INがMOSFET 21のゲー
トに供給されているため、INの電位がOVK近ずくと
6点の電位が一3Vに近ずくという反転増幅形の電力増
幅回路となる。したがってこの時のゲインGはR2/
R1となる。
第2図はこの発明の202の実施例の回路構成図である
。この実施例回路ではアナログ入力信号INを前記増幅
部11内のMOSFET 22のゲートに供給し、・ぐ
イアスミ圧vB1を前記jJ(抗R1を介してMOSF
ET 21のゲートに供給することによって、正相増幅
形のtar力増幅回路をif、j、l成するようにした
ものである。したがって、との′1コ施例回路のケ9イ
ンGは(R1+R2)/ R1となる。
。この実施例回路ではアナログ入力信号INを前記増幅
部11内のMOSFET 22のゲートに供給し、・ぐ
イアスミ圧vB1を前記jJ(抗R1を介してMOSF
ET 21のゲートに供給することによって、正相増幅
形のtar力増幅回路をif、j、l成するようにした
ものである。したがって、との′1コ施例回路のケ9イ
ンGは(R1+R2)/ R1となる。
ところで上記第1図νよびgr+; 2図に示す実施例
回路において、たとえばTj電源[;、汀VSS1がπ
I。
回路において、たとえばTj電源[;、汀VSS1がπ
I。
源電圧VS83と同電位に設定されているような場合に
は、a点の電位Vaは最小でもVSO3と19シい電位
すなわち一3VLかならない。するとMOSFET 2
6がオンしたま寸となり、この結果、MOSFET 2
9がオフした寸まとなり正常動作しなくなってし壕う。
は、a点の電位Vaは最小でもVSO3と19シい電位
すなわち一3VLかならない。するとMOSFET 2
6がオンしたま寸となり、この結果、MOSFET 2
9がオフした寸まとなり正常動作しなくなってし壕う。
第3図は第1図に示す実施例の変形例の回路構成図であ
シ、上記のような不都合を解消するようにしたものであ
る。すなわちこの変形例回路では、前記MO8FET
23のドレインにNチャネルMO3FET 31のりゞ
−トを接島゛、して力にントミラー回路32を構成し、
さらに前記MO8FET 24ののドレインにNチャネ
ルMO8FET 33のダートを接続してカレントミラ
ー回路34を構成し、上記両MO8FET 31 、
、? 、?の負荷としてカレントミラー抗L−1dされ
た一対のPチャネルMO8FET 35 。
シ、上記のような不都合を解消するようにしたものであ
る。すなわちこの変形例回路では、前記MO8FET
23のドレインにNチャネルMO3FET 31のりゞ
−トを接島゛、して力にントミラー回路32を構成し、
さらに前記MO8FET 24ののドレインにNチャネ
ルMO8FET 33のダートを接続してカレントミラ
ー回路34を構成し、上記両MO8FET 31 、
、? 、?の負荷としてカレントミラー抗L−1dされ
た一対のPチャネルMO8FET 35 。
36を設けるようにしたものである。そして上U’、
MOSFET s sと31の直列接紅点テl>ルd、
a?’4位が前記MO8FET 26 、280ケ9−
トに供給されている。すなわち、この変形例回路では、
最大でも一3Vから一9Vの範囲内でしか変化しないa
点の電位変化を、2つのカレントミラー回路32.34
と負荷となるMOSFET 3s 、 36とによりQ
V〜−9■の電位変化に拡大してMOSFET 26
、28のダートに9L鈷することによって、正常動作を
行なわせるようにしたものである。
MOSFET s sと31の直列接紅点テl>ルd、
a?’4位が前記MO8FET 26 、280ケ9−
トに供給されている。すなわち、この変形例回路では、
最大でも一3Vから一9Vの範囲内でしか変化しないa
点の電位変化を、2つのカレントミラー回路32.34
と負荷となるMOSFET 3s 、 36とによりQ
V〜−9■の電位変化に拡大してMOSFET 26
、28のダートに9L鈷することによって、正常動作を
行なわせるようにしたものである。
第4図i−1:第1図に示すシー流側の他の変形例の回
路構成図である。上記第3図の回路ではMOSFET
31と33および35と36のドレイン・ソース間電圧
相互にばらつきがあると入力オフセットが生じてし才う
。とのために、この変形例回路ではMOSFET J
6 、33間にD1定のケ゛−トバイアス電圧vB4が
供給されているNチャネルMO8FET 37のドレイ
ン・ソース間を挿入することによって上記ドレイン・ソ
ース間電圧のij、’らつきを補正し、これによって入
力オフセットの補償するようにしたものである。
路構成図である。上記第3図の回路ではMOSFET
31と33および35と36のドレイン・ソース間電圧
相互にばらつきがあると入力オフセットが生じてし才う
。とのために、この変形例回路ではMOSFET J
6 、33間にD1定のケ゛−トバイアス電圧vB4が
供給されているNチャネルMO8FET 37のドレイ
ン・ソース間を挿入することによって上記ドレイン・ソ
ース間電圧のij、’らつきを補正し、これによって入
力オフセットの補償するようにしたものである。
第5図は第1図に示す実施例のさらに他の変形例の回路
構成図である。このy形例回路では第4図中のMOSF
ET 37を挿入する代シに、MOSFET 3s 、
31間に所定のダートバイアス1b7圧vB5が供給
されている。NチャネルMO8FET 3 Bのドレイ
ン・ソース間を挿入することによって、前記入力オフセ
ットの補償を行なうようにしたものである。
構成図である。このy形例回路では第4図中のMOSF
ET 37を挿入する代シに、MOSFET 3s 、
31間に所定のダートバイアス1b7圧vB5が供給
されている。NチャネルMO8FET 3 Bのドレイ
ン・ソース間を挿入することによって、前記入力オフセ
ットの補償を行なうようにしたものである。
第6図は第1図に示す実施例の異なる他の変形例の回路
構成図である。この変形例回路では第4図中のMOSF
ET 37と第5図中のMOSFET 3 Bを両方備
えることによって前記入力オフセットの補償を行なうよ
うにしたものである。
構成図である。この変形例回路では第4図中のMOSF
ET 37と第5図中のMOSFET 3 Bを両方備
えることによって前記入力オフセットの補償を行なうよ
うにしたものである。
第7図は第1図に示す実施例のさらに異なる他の変形例
の回路構成図である。この変形例回路では第3図の回路
に、NチャネルMO8FET 39およびNチャネルM
O8FET 40からなるソースフォロワ回路4ノを追
加し、b点の電位Vbをこのソースフォロワ回路′41
で受けてインピーダンス変換し、この出力で前記MO8
FET 29を駆動するようにしだものである。
の回路構成図である。この変形例回路では第3図の回路
に、NチャネルMO8FET 39およびNチャネルM
O8FET 40からなるソースフォロワ回路4ノを追
加し、b点の電位Vbをこのソースフォロワ回路′41
で受けてインピーダンス変換し、この出力で前記MO8
FET 29を駆動するようにしだものである。
第8図は第1図に示す実施例のもう1つの変形例の回路
構成図である。卯、7図の回路ではMOSFET 2
Bが十分にオンしている場合、ソースフォロワ回路41
を設けたことによってM(ト)FET39の存在によシ
MO8FET 29のケ9−ト↑し位がVthp以上と
なることがある。するとこのMO8FET29もオンし
て、MOSFET、? 8 、29が同時にオンしてし
まうことになる。このため、この変形例回路では第7図
の回路において、MOSFET 2 gのダートとGN
Dとの間に、前記d点の電位がダートに供給されている
PチャネルMO8FET 42をさらに挿入するように
している。このような構成であれば、MOSFET 2
Bが十分にオンするときにはMO8F’tT 4 、
?もオンして、MOSFET 29のダート電位をほぼ
Ovに設定し得る。
構成図である。卯、7図の回路ではMOSFET 2
Bが十分にオンしている場合、ソースフォロワ回路41
を設けたことによってM(ト)FET39の存在によシ
MO8FET 29のケ9−ト↑し位がVthp以上と
なることがある。するとこのMO8FET29もオンし
て、MOSFET、? 8 、29が同時にオンしてし
まうことになる。このため、この変形例回路では第7図
の回路において、MOSFET 2 gのダートとGN
Dとの間に、前記d点の電位がダートに供給されている
PチャネルMO8FET 42をさらに挿入するように
している。このような構成であれば、MOSFET 2
Bが十分にオンするときにはMO8F’tT 4 、
?もオンして、MOSFET 29のダート電位をほぼ
Ovに設定し得る。
第9図は第1図に示す実施例の異なるもう1つの変形例
の回路構成図である。この変形例回路では、第8図の回
路に前記入力オフセット補供用の2つのMOSFET
37 、38を北;加するようにしたものである。
の回路構成図である。この変形例回路では、第8図の回
路に前記入力オフセット補供用の2つのMOSFET
37 、38を北;加するようにしたものである。
第10図は第1図に示す実施例のさらに異なる他のもう
1つの変形例の回路(1゛つ成因である。
1つの変形例の回路(1゛つ成因である。
この変形例回路では、第9図の回路にPチャネルMO8
FET 4 J 、 44からなるソースフォロワ回路
45をさらに追加し、m記d点の電位をこのソースフォ
ロワ回路45で受けてインピーダンス変換し、この出力
で前記MO8FET 26 、28 。
FET 4 J 、 44からなるソースフォロワ回路
45をさらに追加し、m記d点の電位をこのソースフォ
ロワ回路45で受けてインピーダンス変換し、この出力
で前記MO8FET 26 、28 。
42を駆動するようにしたものである。
第11図は第1図に示す実施例の変形ゼリの回路構成図
である。第1図の実施例回路では差動対を一対のPチャ
ネルMO8FET 21 、22で構成するようにした
が、この変形例回路では一対のNチャネルMO8FET
51 、52で構成するようにしている。このため負
荷MO8FETはNチャネルのものからPチャネルのM
OSFET 53 、54に檻き変わシ、さらに電流源
用MO8FETはPチャネルのものからNチャネルのM
OSFET 55に僅き変わっている。
である。第1図の実施例回路では差動対を一対のPチャ
ネルMO8FET 21 、22で構成するようにした
が、この変形例回路では一対のNチャネルMO8FET
51 、52で構成するようにしている。このため負
荷MO8FETはNチャネルのものからPチャネルのM
OSFET 53 、54に檻き変わシ、さらに電流源
用MO8FETはPチャネルのものからNチャネルのM
OSFET 55に僅き変わっている。
また上記第11図に示す変形例に対し5て、前記第3図
、第4図、第7図、第8図、第9図、および第10図と
同ね2の変形をそれぞれ施こずことも可能である。ただ
し第9図および卯、10図の変形を施こす場合、MOS
FET 3 B 、に対応するものは除外されねばなら
ない。ちなみに第12図の回路d5、上記第11図の変
形例回路に対して前記第4図および第8図と同様の変形
を施こすようにしたものである。この場合、前記Nチャ
ネルMO8FET 31 、3 、? 、 37それぞ
れはPチャネルMO8FET 56 、57 、58そ
れぞれに置き変わシ、かつPチャネルMO8FET 3
5.36はNチャネルMO8FET 59 、60に信
き変わっている。さらに前記第2図に示すこの発明の第
2の実施例回路にも、前記第3図ないし第11図と同様
の変形をそれぞれ施こすこともできる。
、第4図、第7図、第8図、第9図、および第10図と
同ね2の変形をそれぞれ施こずことも可能である。ただ
し第9図および卯、10図の変形を施こす場合、MOS
FET 3 B 、に対応するものは除外されねばなら
ない。ちなみに第12図の回路d5、上記第11図の変
形例回路に対して前記第4図および第8図と同様の変形
を施こすようにしたものである。この場合、前記Nチャ
ネルMO8FET 31 、3 、? 、 37それぞ
れはPチャネルMO8FET 56 、57 、58そ
れぞれに置き変わシ、かつPチャネルMO8FET 3
5.36はNチャネルMO8FET 59 、60に信
き変わっている。さらに前記第2図に示すこの発明の第
2の実施例回路にも、前記第3図ないし第11図と同様
の変形をそれぞれ施こすこともできる。
第13図はこの発明の応用例を示し、上記紀12図に示
す回路を基本とする箱、力増11腸回路を2回路設けて
BTL :l妾U1;するようにしたものである。この
回路では一方の電力増幅回路100にアナログ人カイ1
X号INを直接供給してその出力をスピーカ30の一端
に供給するとともに、この回路100の出力を他方の電
力増幅回路200に入力として供給しさらにその出力を
スピーカ3θの他端に供給するようにしたものである。
す回路を基本とする箱、力増11腸回路を2回路設けて
BTL :l妾U1;するようにしたものである。この
回路では一方の電力増幅回路100にアナログ人カイ1
X号INを直接供給してその出力をスピーカ30の一端
に供給するとともに、この回路100の出力を他方の電
力増幅回路200に入力として供給しさらにその出力を
スピーカ3θの他端に供給するようにしたものである。
また上記両回路100,200において、バ′・動対f
:構成する各一方のMOSFET 52へのり−1・バ
イアス電圧vBBは、0■印加点と一3■印加点との間
に直列挿入されている等価な一対の抵抗61.62によ
って−1,5VK設定されている。
:構成する各一方のMOSFET 52へのり−1・バ
イアス電圧vBBは、0■印加点と一3■印加点との間
に直列挿入されている等価な一対の抵抗61.62によ
って−1,5VK設定されている。
この回路では無信号入力時、両回路100゜20OOC
点の電位はともに−1,5V K ’is’:定される
ため、スピーカ30には電流はほとんど流れない。また
アナログ入力信号−位が変化する場合、両回路100,
200の6点の電位は−1,5Vを中心にして互いに逆
方向に同じ電位だけ変化するのでスピーカ30 id:
BTL駆動されることになる。そしてこの場合にスピ
ーカ30の両端に加わる霜、圧の変化Ifjl囲は最大
で3vの倍の6Vとなる。したがってこの回路材成の、
ようにBTL接続することによシ、より大きな出力振幅
でスピーカ30を1(1ス動することができる。
点の電位はともに−1,5V K ’is’:定される
ため、スピーカ30には電流はほとんど流れない。また
アナログ入力信号−位が変化する場合、両回路100,
200の6点の電位は−1,5Vを中心にして互いに逆
方向に同じ電位だけ変化するのでスピーカ30 id:
BTL駆動されることになる。そしてこの場合にスピ
ーカ30の両端に加わる霜、圧の変化Ifjl囲は最大
で3vの倍の6Vとなる。したがってこの回路材成の、
ようにBTL接続することによシ、より大きな出力振幅
でスピーカ30を1(1ス動することができる。
なお第13図では各パワーダウン信号PDN 、PDN
。
。
PDN ’をケ9−ト入力とするMOSFETをさらに
設け、スタンバイ時にこれらのMOSFETをオンある
いはオフ状態に設定することによって低消費短刀化を実
現している。そして上記イ冨号PDN 、 PDNは一
3V系の信号であし、PDN’幻−9V系のものである
。また第13図において、? 00 t、J: −3V
の電圧を3倍VC!′#、圧して一9■を得るための昇
圧回路である。この昇圧回路SOOはコンデンサを用い
た周知の回路を用いることができ、この他11C3倍圧
以上のものを用いるようにしてもよい。
設け、スタンバイ時にこれらのMOSFETをオンある
いはオフ状態に設定することによって低消費短刀化を実
現している。そして上記イ冨号PDN 、 PDNは一
3V系の信号であし、PDN’幻−9V系のものである
。また第13図において、? 00 t、J: −3V
の電圧を3倍VC!′#、圧して一9■を得るための昇
圧回路である。この昇圧回路SOOはコンデンサを用い
た周知の回路を用いることができ、この他11C3倍圧
以上のものを用いるようにしてもよい。
この発明d:上記した実施例に限定されるものではなく
さらに種々の変形が可能である。たとえばMOSFET
のPチャネル、Nチャネルのチャネル形をすべて反対の
ものにFjき替えて、電源電圧として正析件のものを供
給するようにしでもよい。
さらに種々の変形が可能である。たとえばMOSFET
のPチャネル、Nチャネルのチャネル形をすべて反対の
ものにFjき替えて、電源電圧として正析件のものを供
給するようにしでもよい。
以上説明したようにこの発明によilば、1チツプ化が
可能であり、しかもeG (i外入力■゛rにおける電
力消費が少々く、かつ出力段をプッシュプル構成にする
ことによってBTL重II作を可能としもって出力弘′
中パ1を大きくするとと/): +il’ (1’、な
7il、力増幅回路を稈伊、することができる。
可能であり、しかもeG (i外入力■゛rにおける電
力消費が少々く、かつ出力段をプッシュプル構成にする
ことによってBTL重II作を可能としもって出力弘′
中パ1を大きくするとと/): +il’ (1’、な
7il、力増幅回路を稈伊、することができる。
【図面の簡単な説明】
第1図はこの発明の第1の実施例の回路イ1゜I・成因
、第2図はこの発明の第2の実施例の回路+1”:’成
図1、第3図々いし第12図はそれぞれ汗71図の変形
例の回路1戸・成因、PI3図はこの発明の応用例の回
路構成図である。 11・・・増幅部、12・・・反転増幅部、13・・・
フ0ッシュゾル出力部、21,22,25.26pz
8 、;p 9 、as、s 6 、t 2
、ss、s 4 。 56,57.58・・・PチャネルMO8FKT 12
3 。 24.27,31,3 3.37.38m39゜40.
51.52,55,59.60・・・NチャネルMO8
FET 、 s o・・・スピーカ、32.34・・・
カレントミラー回路。
、第2図はこの発明の第2の実施例の回路+1”:’成
図1、第3図々いし第12図はそれぞれ汗71図の変形
例の回路1戸・成因、PI3図はこの発明の応用例の回
路構成図である。 11・・・増幅部、12・・・反転増幅部、13・・・
フ0ッシュゾル出力部、21,22,25.26pz
8 、;p 9 、as、s 6 、t 2
、ss、s 4 。 56,57.58・・・PチャネルMO8FKT 12
3 。 24.27,31,3 3.37.38m39゜40.
51.52,55,59.60・・・NチャネルMO8
FET 、 s o・・・スピーカ、32.34・・・
カレントミラー回路。
Claims (5)
- (1) アナログ入力信号を増幅す石増幅手段と、こ
の手段の出力を反転増幅する反転増幅手段と、一対の電
源間に直列挿入され上記増幅手段および反転増幅手段そ
れぞれの出力が各ケ゛−トに供給される同一導電型の2
個のMOSFETと、上記MO8FETの直列接続点に
一端が接続される負荷手段とを具備したことを特徴とす
る電力増幅回路。 - (2) 前記2個のMOSFETの部列接続点の直流
電位が前記アナログ入力信号の直流電位と等しく設定さ
れている特許請求の範囲第1項に記載の電力増幅回路。 - (3) 前記負荷手段の他端が前記アナログ入力信号
の直流電位と等しい電位点に接続されている特許請求の
範囲第1項に記載の電力増幅回路。 - (4) 前記増幅手段および反転増幅手段に供給され
る電源電圧の絶対値が前記2個のMOSFETに供給さ
れる電源電圧よシも大きく設定さノ1.ている特許請求
の範囲第1項に記載の’+M力増幅回路。 - (5)前記増幅手段および反転増幅手段に供給される電
源電圧日1、前記2個のMOSFETに供給される電源
電圧を昇圧回路を用いて昇圧することによシ得るように
した特許請求の範囲第11負に記載の電力増幅回路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57144474A JPS5934706A (ja) | 1982-08-20 | 1982-08-20 | 電力増幅回路 |
US06/524,783 US4524328A (en) | 1982-08-20 | 1983-08-19 | MOS Power amplifier circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57144474A JPS5934706A (ja) | 1982-08-20 | 1982-08-20 | 電力増幅回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS5934706A true JPS5934706A (ja) | 1984-02-25 |
Family
ID=15363133
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57144474A Pending JPS5934706A (ja) | 1982-08-20 | 1982-08-20 | 電力増幅回路 |
Country Status (2)
Country | Link |
---|---|
US (1) | US4524328A (ja) |
JP (1) | JPS5934706A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62230206A (ja) * | 1986-03-31 | 1987-10-08 | Toshiba Corp | 電力増幅回路 |
US7167050B2 (en) | 1999-08-10 | 2007-01-23 | Oki Electric Industry Co., Ltd. | Operational amplifier having large output current with low supply voltage |
JP2011061611A (ja) * | 2009-09-11 | 2011-03-24 | Ricoh Co Ltd | 演算増幅器 |
Families Citing this family (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE3771981D1 (de) * | 1986-09-24 | 1991-09-12 | Siemens Ag | Stromspiegel-schaltungsanordnung. |
IT1214249B (it) * | 1987-06-10 | 1990-01-10 | Sgs Microelettronica Spa | Amplificatore operazionale di potenza cmos ad alte prestazioni. |
US4829541A (en) * | 1988-01-22 | 1989-05-09 | Advanced Micro Devices, Inc. | Pseudo-ternary code transmitter |
JPH0763128B2 (ja) * | 1992-12-22 | 1995-07-05 | 日本電気株式会社 | プッシュプル型増幅回路 |
US5422600A (en) * | 1994-06-23 | 1995-06-06 | Motorola, Inc. | Amplifier input stage with charge pump supplying a differential transistor pair |
JP2639350B2 (ja) * | 1994-08-12 | 1997-08-13 | 日本電気株式会社 | 演算増幅器 |
US5519357A (en) * | 1995-02-21 | 1996-05-21 | Apex Microtechnology | Biasing arrangement for a quasi-complementary output stage |
US5646576A (en) * | 1995-07-24 | 1997-07-08 | Motorola | Output stage of operational amplifier suitable for mounting on a substrate and method of amplifying therewith |
US5631606A (en) * | 1995-08-01 | 1997-05-20 | Information Storage Devices, Inc. | Fully differential output CMOS power amplifier |
JP3940485B2 (ja) * | 1997-02-27 | 2007-07-04 | 東芝マイクロエレクトロニクス株式会社 | 基準電圧発生回路 |
US6046641A (en) * | 1998-07-22 | 2000-04-04 | Eni Technologies, Inc. | Parallel HV MOSFET high power stable amplifier |
TW423208B (en) * | 1998-12-28 | 2001-02-21 | Nippon Electric Co | Operational amplifier |
WO2000053552A1 (fr) * | 1999-03-05 | 2000-09-14 | Mitsubishi Chemical Corporation | Composes de squarylium, filtres pour panneaux d'ecrans a plasma fabriques a partir de tels composes et panneaux d'ecrans a plasma |
JP2005045702A (ja) * | 2003-07-25 | 2005-02-17 | Matsushita Electric Ind Co Ltd | 差動増幅回路および差動増幅回路を搭載したテスト回路 |
JP2009239471A (ja) * | 2008-03-26 | 2009-10-15 | Panasonic Corp | Mos集積回路、及びそれを備えた電子機器 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS4966057A (ja) * | 1972-10-27 | 1974-06-26 | ||
JPS5394165A (en) * | 1977-01-28 | 1978-08-17 | Hitachi Ltd | Power amplifier |
US4096398A (en) * | 1977-02-23 | 1978-06-20 | National Semiconductor Corporation | MOS output buffer circuit with feedback |
US4355287A (en) * | 1980-09-30 | 1982-10-19 | Rca Corporation | Bridge amplifiers employing complementary field-effect transistors |
-
1982
- 1982-08-20 JP JP57144474A patent/JPS5934706A/ja active Pending
-
1983
- 1983-08-19 US US06/524,783 patent/US4524328A/en not_active Expired - Lifetime
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62230206A (ja) * | 1986-03-31 | 1987-10-08 | Toshiba Corp | 電力増幅回路 |
US7167050B2 (en) | 1999-08-10 | 2007-01-23 | Oki Electric Industry Co., Ltd. | Operational amplifier having large output current with low supply voltage |
JP2011061611A (ja) * | 2009-09-11 | 2011-03-24 | Ricoh Co Ltd | 演算増幅器 |
Also Published As
Publication number | Publication date |
---|---|
US4524328A (en) | 1985-06-18 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPS5934706A (ja) | 電力増幅回路 | |
CN1845452B (zh) | 具有较小偏移的运算放大器 | |
US5808513A (en) | Rail-to-rail input common mode range differential amplifier that operates with very low rail-to-rail voltages | |
US6285246B1 (en) | Low drop-out regulator capable of functioning in linear and saturated regions of output driver | |
US5907259A (en) | Operational amplification circuit capable of driving a high load | |
JP4850669B2 (ja) | 低電圧低電力ab級出力段 | |
US6433637B1 (en) | Single cell rail-to-rail input/output operational amplifier | |
JP3181507B2 (ja) | スイッチドキャパシタを導入した低電圧差動増幅器のための装置 | |
US4484148A (en) | Current source frequency compensation for a CMOS amplifier | |
US5289058A (en) | MOS operational amplifier circuit | |
KR100275177B1 (ko) | 저전압차동증폭기 | |
CA1158727A (en) | Driver circuit having reduced cross-over distortion | |
US6326846B1 (en) | Low voltage fet differential amplifier and method | |
US6624696B1 (en) | Apparatus and method for a compact class AB turn-around stage with low noise, low offset, and low power consumption | |
US7560973B2 (en) | Gate driver circuit for power transistor | |
JPS6119134B2 (ja) | ||
CN216774725U (zh) | 用于输入级的差分对和运算放大器 | |
EP0189489B1 (en) | Constant biasing circuit and operational amplifier using said circuit | |
JPH09130162A (ja) | 横電流調節を有する電流ドライバ回路 | |
US4431971A (en) | Dynamic operational amplifier | |
US20020005757A1 (en) | Fully differential operational amplifier of the folded cascode type | |
JPH098570A (ja) | Cmos演算増幅器 | |
US20050035822A1 (en) | CMOS Class AB operational amplifier | |
JPH0257721B2 (ja) | ||
JPH0618306B2 (ja) | 演算増幅回路 |