JPH0618306B2 - 演算増幅回路 - Google Patents
演算増幅回路Info
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- JPH0618306B2 JPH0618306B2 JP60033827A JP3382785A JPH0618306B2 JP H0618306 B2 JPH0618306 B2 JP H0618306B2 JP 60033827 A JP60033827 A JP 60033827A JP 3382785 A JP3382785 A JP 3382785A JP H0618306 B2 JPH0618306 B2 JP H0618306B2
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- Japan
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- input
- voltage
- common
- differential pair
- operational amplifier
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は演算増幅回路に関するものである。
（従来技術とその問題点） 従来、第４図に示すような演算増幅回路が知られてい
る。
る。
（“広帯域スイッチトキャパシタ回路の試作”S58年電
子通信学会全国大会論文集532） この演算増幅回路は入力端子１，２からMOSFET差動対
M1,M2に入力された信号を前記差動対で差動からシング
ルへ変換、増幅して、出力利得段へ出力し、そこでさら
に増幅して出力している。周波数補償は、出力端子３と
出力利得段の入力端子との間に抵抗の役割をするMOSFET
と容量Ｃｃとを直列に接続した周波数補償回路によって
行なっている。また、出力利得段の入力端子に立ち下が
りの入力パルスが入ってきた時の応答を良くするため、
出力利得段の入力端子にソース・フォロアを介して出力
利得段の負荷であるMOSFET M7のゲートを接続してい
る。
子通信学会全国大会論文集532） この演算増幅回路は入力端子１，２からMOSFET差動対
M1,M2に入力された信号を前記差動対で差動からシング
ルへ変換、増幅して、出力利得段へ出力し、そこでさら
に増幅して出力している。周波数補償は、出力端子３と
出力利得段の入力端子との間に抵抗の役割をするMOSFET
と容量Ｃｃとを直列に接続した周波数補償回路によって
行なっている。また、出力利得段の入力端子に立ち下が
りの入力パルスが入ってきた時の応答を良くするため、
出力利得段の入力端子にソース・フォロアを介して出力
利得段の負荷であるMOSFET M7のゲートを接続してい
る。
しかし、この演算増幅回路には次のような欠点が存在す
る。
る。
入力信号の同相電圧範囲は、差動対を構成するMOSFET
が、飽和領域にあるという条件からVaを入力トランジス
タのドレインにおける電圧、Vsを差動対の共通なソース
における電圧、VINを同相入力電圧、VTをトランジスタ
のゲートのしきい値電圧の絶対値とすると、Ｎチャネル
のMOSFETを入力用トランジスタとして用いた第４図の場
合、 Va＋VTVIN＞VS＋VT …(1) となる。また、ＰチャネルのMOSFETを入力用トランジス
タとして用いた第５図の場合、 VS−VT＞VINVa−VT …(2) となる。
が、飽和領域にあるという条件からVaを入力トランジス
タのドレインにおける電圧、Vsを差動対の共通なソース
における電圧、VINを同相入力電圧、VTをトランジスタ
のゲートのしきい値電圧の絶対値とすると、Ｎチャネル
のMOSFETを入力用トランジスタとして用いた第４図の場
合、 Va＋VTVIN＞VS＋VT …(1) となる。また、ＰチャネルのMOSFETを入力用トランジス
タとして用いた第５図の場合、 VS−VT＞VINVa−VT …(2) となる。
電源電圧を正側VDD、負側VSS、定電流源の役割を果たし
ているMOSFETの素子定数をＫ、差動対を流れる電流をＩ
とすると(1)、(2)式はそれぞれ次のように書ける。
ているMOSFETの素子定数をＫ、差動対を流れる電流をＩ
とすると(1)、(2)式はそれぞれ次のように書ける。
よって、(1)′の場合Va＋VTVDDとして同相入力電圧範
囲はVDDまではとれても、VSSまでは だけ高いのでVDDからVSSまでとることができない。
(2)′の場合も同様にVSSまでとることができてもVDDま
ではとれない。従ってこの方式では同相入力電圧範囲を
VDDからVSSまでとることはできない。同相入力電圧範囲
をVDDからVSSまでとることができるようにした演算増幅
回路には、第６図に示したものが知られている。
囲はVDDまではとれても、VSSまでは だけ高いのでVDDからVSSまでとることができない。
(2)′の場合も同様にVSSまでとることができてもVDDま
ではとれない。従ってこの方式では同相入力電圧範囲を
VDDからVSSまでとることはできない。同相入力電圧範囲
をVDDからVSSまでとることができるようにした演算増幅
回路には、第６図に示したものが知られている。
（“A Single-Chip ADM LSI Codec" IEEE Journal of S
olid state circuit vol. sc-18 no. 2 p33 (1983)） この演算増幅回路は、相補的な差動入力段と出力段を有
し、M1、M2からなる差動対はM3、M4を負荷として動作し、
M1′、M2′からなる差動対はそれぞれM3′、M4′を負荷と
して動作する。同相入力電圧が正の電源電圧に近くな
り、ＰチャネルMOSFETであるM1′、M2′が不活性になっ
てもＮチャネルMOSFET M1、M2で構成された差動対は動作
する。逆に同相入力電圧が負の電源電圧の方へ下がって
M1、M2の差動対が不活性になっても、M1′、M2′からなる
差動対は動作する。従って同相入力電圧はVDDからVSSま
でとれる。
olid state circuit vol. sc-18 no. 2 p33 (1983)） この演算増幅回路は、相補的な差動入力段と出力段を有
し、M1、M2からなる差動対はM3、M4を負荷として動作し、
M1′、M2′からなる差動対はそれぞれM3′、M4′を負荷と
して動作する。同相入力電圧が正の電源電圧に近くな
り、ＰチャネルMOSFETであるM1′、M2′が不活性になっ
てもＮチャネルMOSFET M1、M2で構成された差動対は動作
する。逆に同相入力電圧が負の電源電圧の方へ下がって
M1、M2の差動対が不活性になっても、M1′、M2′からなる
差動対は動作する。従って同相入力電圧はVDDからVSSま
でとれる。
しかし、この演算増幅回路には次のような欠点が存在す
る。
る。
演算増幅回路を安定に動作させるためには、各動作点を
安定にする必要がある。第６図の回路形式ではＰチャネ
ルとＮチャネルの素子が完全に対称的に配置されてお
り、相補的な素子は同じ電流が流れるように設計しない
と、動作点がかたよってオフセットが大きくなったり、
歪みが大きくなる。ところが、相補的な素子、（たとえ
ばM1とM1′、M3とM3′など）に同じ電流を流すために
は、次のように表わされるドレイン電流の式から考え
て、 μoは電子移動度、Coxはゲート酸化膜の単位容量、Ｗは
ゲート幅、Ｌはゲート長、Vgsはゲート・ソース間電
圧、VTはしきい値電圧。
安定にする必要がある。第６図の回路形式ではＰチャネ
ルとＮチャネルの素子が完全に対称的に配置されてお
り、相補的な素子は同じ電流が流れるように設計しない
と、動作点がかたよってオフセットが大きくなったり、
歪みが大きくなる。ところが、相補的な素子、（たとえ
ばM1とM1′、M3とM3′など）に同じ電流を流すために
は、次のように表わされるドレイン電流の式から考え
て、 μoは電子移動度、Coxはゲート酸化膜の単位容量、Ｗは
ゲート幅、Ｌはゲート長、Vgsはゲート・ソース間電
圧、VTはしきい値電圧。
誤差の要因となる項が多い。特に相補的な素子なので、
ＰチャネルとＮチャネルの電子移動度の違い、あるいは
VTの違い、さらにＬやＷの素子製造プロセスによる変動
やＮチャネルとＰチャネルでのその変動量の違いなどの
ために、同じ電流値を相補的な素子に流すことは困難で
ある。従って、設計値からのずれはオフセット電圧とな
り、オフセット電圧が大きくなるという欠点を持つ。
ＰチャネルとＮチャネルの電子移動度の違い、あるいは
VTの違い、さらにＬやＷの素子製造プロセスによる変動
やＮチャネルとＰチャネルでのその変動量の違いなどの
ために、同じ電流値を相補的な素子に流すことは困難で
ある。従って、設計値からのずれはオフセット電圧とな
り、オフセット電圧が大きくなるという欠点を持つ。
また、さらに大きな欠点となるとは、同相入力電圧によ
って出力動作点が異なって、安定しないという問題があ
る。出力動作点を決めるのは、素子の寸法が決まってい
れば、第６図中α点の電圧Vaであるが、このａ点の電圧
はM4がM3、M4′がM3′のカレント・ミラーとなっている
のでほぼｂ点の電圧Vbに等しい。このｂ点の電圧はM1と
M1′が両方とも動作している間は安定であるが、（この
時のｂ点の電圧をVboとすると）同相入力電圧が上昇し
てM1′がオフとなった場合、それまでM1′を流れていた
電流がM1′を流れなくなるので、M1にはすべてM3を通し
て電流を供給せねばならず、ｂ点の電圧が変わらなけれ
ば、M1に供給する電圧をM3に流すことができない。従っ
てVbは下降し、それにつれてVaは上昇し、出力端子３の
電圧Voは下降する。
って出力動作点が異なって、安定しないという問題があ
る。出力動作点を決めるのは、素子の寸法が決まってい
れば、第６図中α点の電圧Vaであるが、このａ点の電圧
はM4がM3、M4′がM3′のカレント・ミラーとなっている
のでほぼｂ点の電圧Vbに等しい。このｂ点の電圧はM1と
M1′が両方とも動作している間は安定であるが、（この
時のｂ点の電圧をVboとすると）同相入力電圧が上昇し
てM1′がオフとなった場合、それまでM1′を流れていた
電流がM1′を流れなくなるので、M1にはすべてM3を通し
て電流を供給せねばならず、ｂ点の電圧が変わらなけれ
ば、M1に供給する電圧をM3に流すことができない。従っ
てVbは下降し、それにつれてVaは上昇し、出力端子３の
電圧Voは下降する。
逆に同相入力電圧が下降してM1がオフになった場合、先
ほどとは逆にM1を流れていた電流がなくなりM1′を流れ
る電流はM3′を通さなければならなくなり、Vbは上昇す
る。従ってVaが下降しVoが上昇することになる。このよ
うに第６図の形式では、安定した演算増幅回路にはなら
ない。
ほどとは逆にM1を流れていた電流がなくなりM1′を流れ
る電流はM3′を通さなければならなくなり、Vbは上昇す
る。従ってVaが下降しVoが上昇することになる。このよ
うに第６図の形式では、安定した演算増幅回路にはなら
ない。
以上述べたように、従来の技術では、同相入力電圧範囲
がVDDからVSSまでとれて、しかも動作点が安定した演算
増幅回路を提供することはできない。
がVDDからVSSまでとれて、しかも動作点が安定した演算
増幅回路を提供することはできない。
（発明の目的） 本発明の目的は、同相入力電圧範囲が少なくとも正側の
電源電圧から、負側の電源電圧までとれ、しかも動作点
が安定し、オフセット電圧も小さく、素子設計も容易な
演算増幅回路を提供することである。
電源電圧から、負側の電源電圧までとれ、しかも動作点
が安定し、オフセット電圧も小さく、素子設計も容易な
演算増幅回路を提供することである。
（発明の構成） 差動入力段と、前記差動入力段の出力端子に入力端子が
接続された出力利得段と、出力端子と出力利得段の入力
端子との間に接続された周波数補償回路とから構成され
る演算増幅回路において、差動入力段が、ソースを共通
にして第１の定電流源を介して第１の電源圧に接続され
た第１のMISFET差動対と、ソースを共通に前記第１のMI
SFET差動対の共通なソースに接続され前記第１のMISFET
差動対の入力端子からソース・フォロアを介してゲート
が接続されている第２のMISFET差動対と、前記第１と第
２のMISFE差動対の共通な負荷とから構成されているこ
とを特徴とする演算増幅回路。
接続された出力利得段と、出力端子と出力利得段の入力
端子との間に接続された周波数補償回路とから構成され
る演算増幅回路において、差動入力段が、ソースを共通
にして第１の定電流源を介して第１の電源圧に接続され
た第１のMISFET差動対と、ソースを共通に前記第１のMI
SFET差動対の共通なソースに接続され前記第１のMISFET
差動対の入力端子からソース・フォロアを介してゲート
が接続されている第２のMISFET差動対と、前記第１と第
２のMISFE差動対の共通な負荷とから構成されているこ
とを特徴とする演算増幅回路。
（実施例） 第１図は、ＰチャンネルMOSFETを入力用トランジスタに
用いた本発明の実施例である。第２図はＮチャネルMOSF
ETを入力用トランジスタに用いた第２の実施例である。
原理的には両者ともに同じであるので便宜上、第１図を
もとに本発明の説明を行なう。
用いた本発明の実施例である。第２図はＮチャネルMOSF
ETを入力用トランジスタに用いた第２の実施例である。
原理的には両者ともに同じであるので便宜上、第１図を
もとに本発明の説明を行なう。
入力信号は、従来の演算増幅回路の入力と同様に第１の
MOSFET差動対に入力されると同時に、入力端子からソー
ス・フォロアを介して第２のMOSFET差動対に入力され
る。第１のMOSFET差動対の入力用トランジスタM1と第２
のMOSFET差動対の反転入力用トランジスタM21のドレイ
ン同士は共通に接続されM3を共通の負荷としている。正
転入力用トランジスタM2とM22のドレイン同士も共通に
接続されM4を共通の負荷としている。M1とM21の出力信
号はM4のゲートに印加され、M4によって再び反転してM2
とM22からの出力信号と重ね合わせられることにより、
入力端子に差動で加わった信号はシグナルに変換され入
力差動段から出力利得段へ出力される。
MOSFET差動対に入力されると同時に、入力端子からソー
ス・フォロアを介して第２のMOSFET差動対に入力され
る。第１のMOSFET差動対の入力用トランジスタM1と第２
のMOSFET差動対の反転入力用トランジスタM21のドレイ
ン同士は共通に接続されM3を共通の負荷としている。正
転入力用トランジスタM2とM22のドレイン同士も共通に
接続されM4を共通の負荷としている。M1とM21の出力信
号はM4のゲートに印加され、M4によって再び反転してM2
とM22からの出力信号と重ね合わせられることにより、
入力端子に差動で加わった信号はシグナルに変換され入
力差動段から出力利得段へ出力される。
出力利得段では、第１図の場合、ソース接地のMOSFETで
入力信号を反転増幅して出力する。
入力信号を反転増幅して出力する。
また、周波数補償は、出力端子と出力利得段の入力端子
との間に抵抗の役割をするMOSFET MRと容量Ccとを直列
に接続した周波数補償回路によっておこなっている。
との間に抵抗の役割をするMOSFET MRと容量Ccとを直列
に接続した周波数補償回路によっておこなっている。
従来の第４図のような演算増幅回路においては（従来技
術とその問題点）の項で説明したように、入力同相電圧
VINが （Ｉは定電流源として働いているMOSFET M5を流れる電
流、ＫはM5の素子定数、VTは入力用トランジスタのしき
い値電圧の絶対値）より大きくなると入力用トランジス
タが不活性となり演算増幅回路の機能を果たさなくな
る。
術とその問題点）の項で説明したように、入力同相電圧
VINが （Ｉは定電流源として働いているMOSFET M5を流れる電
流、ＫはM5の素子定数、VTは入力用トランジスタのしき
い値電圧の絶対値）より大きくなると入力用トランジス
タが不活性となり演算増幅回路の機能を果たさなくな
る。
ところが、本発明においては入力段に従来の差動対の他
に、ソース・フォロアを介した第２の差動対を有してい
る。ソース・フォロアを介することにより入力同相電圧
VINが入力端子に加わったとしても第２の差動対の入力
ゲートには、ソース・フォロアでレベルが下がり （VTS，IS，KSはそれぞれソース・フォロアを構成するM
OSFET MSのしきい値電圧、MSを流れる電流、MSの素子定
数）の同相電圧しか加わらないのでVINが より大きくなって第１の差動対が不活性となっても第２
の差動対は正常に動作し、演算増幅回路の機能を果た
す。
に、ソース・フォロアを介した第２の差動対を有してい
る。ソース・フォロアを介することにより入力同相電圧
VINが入力端子に加わったとしても第２の差動対の入力
ゲートには、ソース・フォロアでレベルが下がり （VTS，IS，KSはそれぞれソース・フォロアを構成するM
OSFET MSのしきい値電圧、MSを流れる電流、MSの素子定
数）の同相電圧しか加わらないのでVINが より大きくなって第１の差動対が不活性となっても第２
の差動対は正常に動作し、演算増幅回路の機能を果た
す。
また、VINの範囲は正側には、正側の電源電圧をVDDとし
て、先ほど述べたことから となるので となるように各値を調整することにより、同相入力電圧
が少なくとも正側の電源電圧までとれるようにできる。
具体的には、MOSトランジスタのゲート容量Coxを５×10
-4 pF／μm2，n-chの電子移動度を600 cm2／volt・sec，
p-chの電子移動度を300 cm2／volt・sec，ソース・フォ
ロアの素子寸法を20／５，MSの素子寸法を100／５とす
るとKS＝1.2×10-4 A・(volt)-2，Ｋ＝3×10-4A・(volt)
-2となるからIS＝15μA,I＝13.5μA,，VTS＝VT＝1.0Vと
すれば となって同相入力電圧が正側の電源電圧より0.2V高い電
圧までとれるようにできる。
て、先ほど述べたことから となるので となるように各値を調整することにより、同相入力電圧
が少なくとも正側の電源電圧までとれるようにできる。
具体的には、MOSトランジスタのゲート容量Coxを５×10
-4 pF／μm2，n-chの電子移動度を600 cm2／volt・sec，
p-chの電子移動度を300 cm2／volt・sec，ソース・フォ
ロアの素子寸法を20／５，MSの素子寸法を100／５とす
るとKS＝1.2×10-4 A・(volt)-2，Ｋ＝3×10-4A・(volt)
-2となるからIS＝15μA,I＝13.5μA,，VTS＝VT＝1.0Vと
すれば となって同相入力電圧が正側の電源電圧より0.2V高い電
圧までとれるようにできる。
VINの範囲として負側には、従来と同様に第１の差動対
の同相電圧範囲として決まってくるので、Vaを入力トラ
ンジスタのドレイン電圧とすると、 VINVa−VT あるいは、I4を負荷のM4を流れる電流、K4をM4の素子定
数、VSSを負側電源電圧、VT4をM4のしきい値電圧とする
と、 となって とすることにより同相入力電圧範囲を少なくとも負側電
源電圧までとることができる。具体的にはM4の寸法を10
0／５とするとK4＝6×10-4 A・(volt)2となりI4＝13.5μ
A，VT4＝1.0Vとすると となるので上記の条件は満たされる。
の同相電圧範囲として決まってくるので、Vaを入力トラ
ンジスタのドレイン電圧とすると、 VINVa−VT あるいは、I4を負荷のM4を流れる電流、K4をM4の素子定
数、VSSを負側電源電圧、VT4をM4のしきい値電圧とする
と、 となって とすることにより同相入力電圧範囲を少なくとも負側電
源電圧までとることができる。具体的にはM4の寸法を10
0／５とするとK4＝6×10-4 A・(volt)2となりI4＝13.5μ
A，VT4＝1.0Vとすると となるので上記の条件は満たされる。
また、従来の第６図の演算増幅回路で問題となった動作
点の安定性であるが、本発明では、M5を流れる電流は、
M1やM21の動作にかかわらず、すべてM3とM4を流れるの
でM5が定電流源とみなせる限り、第１図中ａ点の電圧は
非常に安定しているので、出力動作点が変動することは
ない。
点の安定性であるが、本発明では、M5を流れる電流は、
M1やM21の動作にかかわらず、すべてM3とM4を流れるの
でM5が定電流源とみなせる限り、第１図中ａ点の電圧は
非常に安定しているので、出力動作点が変動することは
ない。
また、第６図のような対称的な構造ではないので、Ｎチ
ャネルのデバイスとＰチャネルのデバイスで素子定数を
一致させる必要はなく、設計が楽であり、従来の第４図
の演算増幅回路と同じ加工精度で同じ程度の精度が期待
でき、第６図の演算増幅回路のように、同相入力電圧範
囲を広くしたためにオフセット電圧が増大するというこ
とはない。
ャネルのデバイスとＰチャネルのデバイスで素子定数を
一致させる必要はなく、設計が楽であり、従来の第４図
の演算増幅回路と同じ加工精度で同じ程度の精度が期待
でき、第６図の演算増幅回路のように、同相入力電圧範
囲を広くしたためにオフセット電圧が増大するというこ
とはない。
従って、本発明では、従来の演算増幅回路の安定性や設
計の容易さを損ねることなく、また、オフセット電圧を
増大させることもなく、同相入力電圧範囲がVDDからVSS
までとれる演算増幅回路を提供することができる。
計の容易さを損ねることなく、また、オフセット電圧を
増大させることもなく、同相入力電圧範囲がVDDからVSS
までとれる演算増幅回路を提供することができる。
（他の実施例） 第３図は、本発明の第３の実施例である。差動入力段は
第１図と同様にして同相入力電圧範囲が正側電源電圧か
ら負側の電源電圧までとれるようにしたものであり、出
力利得段の負荷として働いているMOSFET M6のゲートを
ソース・フォロアを介して出力利得段の入力端子へ接続
して過渡応答の改善を図ったものである。また、周波数
補償はやはり出力端子と出力利得段の入力端子との間に
抵抗の役割をはたすMOSFETと容量とを直列に接続した周
波数補償回路でおこなっているが、第１図、第２図の場
合、抵抗としてCMOSトランスファーゲートを用いている
が、第３図の場合PMOSのMOSFETのみを用いている。この
実施例においても、設計の容易さ、オフセット電圧など
は従来と変わることはない。
第１図と同様にして同相入力電圧範囲が正側電源電圧か
ら負側の電源電圧までとれるようにしたものであり、出
力利得段の負荷として働いているMOSFET M6のゲートを
ソース・フォロアを介して出力利得段の入力端子へ接続
して過渡応答の改善を図ったものである。また、周波数
補償はやはり出力端子と出力利得段の入力端子との間に
抵抗の役割をはたすMOSFETと容量とを直列に接続した周
波数補償回路でおこなっているが、第１図、第２図の場
合、抵抗としてCMOSトランスファーゲートを用いている
が、第３図の場合PMOSのMOSFETのみを用いている。この
実施例においても、設計の容易さ、オフセット電圧など
は従来と変わることはない。
（発明の効果） 以上述べたように、本発明によれば、同相入力電圧範囲
を少なくとも、正側の電源電圧から負側の電源電圧まで
とれ、しかも同相入力電圧範囲を正側の電源電圧から負
側の電源電圧までとっても、出力動作点が安定してお
り、素子設計も容易でオフセット電圧も小さい演算増幅
回路を提供することができる。
を少なくとも、正側の電源電圧から負側の電源電圧まで
とれ、しかも同相入力電圧範囲を正側の電源電圧から負
側の電源電圧までとっても、出力動作点が安定してお
り、素子設計も容易でオフセット電圧も小さい演算増幅
回路を提供することができる。
第１図は本発明の一実施例を示す回路図である。 第２図および第３図は本発明の他の実施例を示す回路図
である。 第４、第５図および第６図は従来技術を示す回路図であ
る。
である。 第４、第５図および第６図は従来技術を示す回路図であ
る。
Claims (1)
- 【請求項１】差動入力段と、前記差動入力段の出力端子
に入力端子が接続された出力利得段と、出力端子と出力
利得段の入力端子との間に接続された周波数補償回路と
から構成される演算増幅回路において、差動入力段がソ
ースを共通にして第１の定電流源を介して第１の電圧源
に接続された第１のMISFET差動対と、ソースを共通に前
記第１のMISFET差動対の共通なソースに接続され前記第
１のMISFET差動対の入力端子からソース・フォロアを介
してゲートが接続されている第２のMISFET差動対と、前
記第１と第２のMISFET差動対の共通な負荷とから構成さ
れていることを特徴とする演算増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60033827A JPH0618306B2 (ja) | 1985-02-22 | 1985-02-22 | 演算増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60033827A JPH0618306B2 (ja) | 1985-02-22 | 1985-02-22 | 演算増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61194906A JPS61194906A (ja) | 1986-08-29 |
| JPH0618306B2 true JPH0618306B2 (ja) | 1994-03-09 |
Family
ID=12397319
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60033827A Expired - Lifetime JPH0618306B2 (ja) | 1985-02-22 | 1985-02-22 | 演算増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0618306B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63206713A (ja) * | 1987-02-23 | 1988-08-26 | Kyoei Plast Kogeisha:Kk | 導光体 |
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-
1985
- 1985-02-22 JP JP60033827A patent/JPH0618306B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61194906A (ja) | 1986-08-29 |
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