JPH0763128B2 - プッシュプル型増幅回路 - Google Patents
プッシュプル型増幅回路Info
- Publication number
- JPH0763128B2 JPH0763128B2 JP4342670A JP34267092A JPH0763128B2 JP H0763128 B2 JPH0763128 B2 JP H0763128B2 JP 4342670 A JP4342670 A JP 4342670A JP 34267092 A JP34267092 A JP 34267092A JP H0763128 B2 JPH0763128 B2 JP H0763128B2
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- JP
- Japan
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- transistor
- source
- current
- gate
- mirror circuit
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/30—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters
- H03F1/307—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters in push-pull amplifiers
- H03F1/308—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters in push-pull amplifiers using MOSFET
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/30—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor
- H03F3/3001—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor with field-effect transistors
Description
【０００１】
【産業上の利用分野】本発明は増幅回路に利用する。特
に、アイドリング電流の安定化技術に関する。
に、アイドリング電流の安定化技術に関する。
【０００２】
【従来の技術】図２を参照して従来例を説明する。図２
は従来例の回路図である。従来のプッシュプル型増幅回
路は、入力端子ＩＮ、電源端子１、第一〜第三のトラン
ジスタＭ１、Ｍ２、Ｍ３、基準電流源ＩR 、出力端子Ｏ
ＵＴで構成される。ここで、第一〜第三のトランジスタ
Ｍ１、Ｍ２、Ｍ３のゲート・ソース間電圧とドレイン電
流およびトランジスタ利得係数をそれぞれＶGS1 、Ｖ
GS2 、ＶGS3 とＩD1、ＩD2、ＩD3およびβ1 、β2 、β
3 とし、それぞれのトランジスタの閾電圧をＶT とし、
電源端子１に加える電源電圧をＶDDとする。アイドリン
グ電流Ｉ0 はＩD2＝ＩD3となるときの電流であり、アイ
ドリング電流Ｉ0 を求める関係式は、 ＩR ＝ＩD1＝（１／２）・（β1 ( ＶGS1 −ＶT ）2 ） …（１） ＩD2＝（１／２）・（β2 ( ＶGS2 −ＶT ）2 ） …（２） ＩD3＝（１／２）・（β3 ( ＶGS3 −ＶT ）2 ） …（３） ＶGS2 ＋ＶGS3 ＝ＶDD−ＶGS1 …（４） Ｉ0 ＝ＩD2＝ＩD3 …（５） となる。
は従来例の回路図である。従来のプッシュプル型増幅回
路は、入力端子ＩＮ、電源端子１、第一〜第三のトラン
ジスタＭ１、Ｍ２、Ｍ３、基準電流源ＩR 、出力端子Ｏ
ＵＴで構成される。ここで、第一〜第三のトランジスタ
Ｍ１、Ｍ２、Ｍ３のゲート・ソース間電圧とドレイン電
流およびトランジスタ利得係数をそれぞれＶGS1 、Ｖ
GS2 、ＶGS3 とＩD1、ＩD2、ＩD3およびβ1 、β2 、β
3 とし、それぞれのトランジスタの閾電圧をＶT とし、
電源端子１に加える電源電圧をＶDDとする。アイドリン
グ電流Ｉ0 はＩD2＝ＩD3となるときの電流であり、アイ
ドリング電流Ｉ0 を求める関係式は、 ＩR ＝ＩD1＝（１／２）・（β1 ( ＶGS1 −ＶT ）2 ） …（１） ＩD2＝（１／２）・（β2 ( ＶGS2 −ＶT ）2 ） …（２） ＩD3＝（１／２）・（β3 ( ＶGS3 −ＶT ）2 ） …（３） ＶGS2 ＋ＶGS3 ＝ＶDD−ＶGS1 …（４） Ｉ0 ＝ＩD2＝ＩD3 …（５） となる。
【０００３】
【発明が解決しようとする課題】以上のように、従来の
プッシュプル型増幅回路は、電源端子１に加える電源電
圧ＶDDに依存するアイドリング電流Ｉ0 を出力する。例
えば、ＶT ＝０．７Ｖ、ＶGS1 ＝２．５Ｖの場合に、Ｖ
DD＝５．５ＶとＶDD＝４．５Ｖとではどのようなアイド
リング電流Ｉ0 となるかを示すと、ＶDD＝４．５Ｖの
ときは（４）式より、 ＶGS2 ＝ＶGS3 ＝ＶGS とすると、 ＶGS＝１．０（Ｖ） となる。ここで、β2 ＝β3 ＝βとすると、（１）、
（２）、（３）式より Ｉ0 ＝ＩD2＝ＩD3＝（１／２）・β・（ＶGS−ＶT ）2 ＝（１／２）・β・（ １．０−０．７）2 ＝（１／２）・β×０．０９ となり、ＶDD＝５．５Ｖのときは（４）式より、 ＶGS2 ＋ＶGS3 ＝ＶDD−ＶGS1 ＝５．５−２．５＝３．０（Ｖ） ここで、ＶGS2 ＝ＶGS3 ＝ＶGSとすると、ＶGS＝１．５
（Ｖ） 前記（１）、（２）、（５）式より、ここでβ2 ＝β3
＝βとすると、 Ｉ0 ＝ＩD2＝ＩD3＝（１／２）・β・（ＶGS−ＶT ）2 ＝（１／２）・β・（ １．０−０．７）2 ＝（１／２）・β×０．６４ となる。ここで、およびより、 Ｉ0 （ＶDD＝４．５Ｖ）：Ｉ0 （ＶDD＝５．５Ｖ）＝１．０：７．１ となる。また、出力トランジスタの相互伝達コンダクタ
ンスｇｍ（＝√（２βＩ0 ））もＶDD＝５．５ＶとＶDD
＝４．５Ｖとでは差が大きい。
プッシュプル型増幅回路は、電源端子１に加える電源電
圧ＶDDに依存するアイドリング電流Ｉ0 を出力する。例
えば、ＶT ＝０．７Ｖ、ＶGS1 ＝２．５Ｖの場合に、Ｖ
DD＝５．５ＶとＶDD＝４．５Ｖとではどのようなアイド
リング電流Ｉ0 となるかを示すと、ＶDD＝４．５Ｖの
ときは（４）式より、 ＶGS2 ＝ＶGS3 ＝ＶGS とすると、 ＶGS＝１．０（Ｖ） となる。ここで、β2 ＝β3 ＝βとすると、（１）、
（２）、（３）式より Ｉ0 ＝ＩD2＝ＩD3＝（１／２）・β・（ＶGS−ＶT ）2 ＝（１／２）・β・（ １．０−０．７）2 ＝（１／２）・β×０．０９ となり、ＶDD＝５．５Ｖのときは（４）式より、 ＶGS2 ＋ＶGS3 ＝ＶDD−ＶGS1 ＝５．５−２．５＝３．０（Ｖ） ここで、ＶGS2 ＝ＶGS3 ＝ＶGSとすると、ＶGS＝１．５
（Ｖ） 前記（１）、（２）、（５）式より、ここでβ2 ＝β3
＝βとすると、 Ｉ0 ＝ＩD2＝ＩD3＝（１／２）・β・（ＶGS−ＶT ）2 ＝（１／２）・β・（ １．０−０．７）2 ＝（１／２）・β×０．６４ となる。ここで、およびより、 Ｉ0 （ＶDD＝４．５Ｖ）：Ｉ0 （ＶDD＝５．５Ｖ）＝１．０：７．１ となる。また、出力トランジスタの相互伝達コンダクタ
ンスｇｍ（＝√（２βＩ0 ））もＶDD＝５．５ＶとＶDD
＝４．５Ｖとでは差が大きい。
【０００４】ここで、出力端子ＯＵＴに、図示していな
いが負荷容量ＣL が接続されると、この増幅回路の帯域
巾（ＧＢ積）は、ＧＢ＝ｇｍ／２πＣL になる。
いが負荷容量ＣL が接続されると、この増幅回路の帯域
巾（ＧＢ積）は、ＧＢ＝ｇｍ／２πＣL になる。
【０００５】よく、知られているような差動段回路と出
力段回路で構成される一般的な２段構成のオペアンプの
出力段回路にこの増幅回路を用いると、オペアンプの出
力段回路の帯域巾がＶDDによって大きく変化することか
ら、オペアンプ自体の安定性が悪くなり、発振しやすく
なる。
力段回路で構成される一般的な２段構成のオペアンプの
出力段回路にこの増幅回路を用いると、オペアンプの出
力段回路の帯域巾がＶDDによって大きく変化することか
ら、オペアンプ自体の安定性が悪くなり、発振しやすく
なる。
【０００６】本発明は、このような背景に行われたもの
であり、電源電圧に依存しないアイドリング電流を用い
たプッシュプル増幅回路を提供することを目的とする。
であり、電源電圧に依存しないアイドリング電流を用い
たプッシュプル増幅回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明は、入力端子と、
この入力端子がゲートに接続されドレインが電源端子に
接続された第一のトランジスタと、ゲートが前記入力端
子に接続されソースが前記電源端子に接続され前記第一
のトランジスタと逆極性の第二のトランジスタと、ゲー
トが前記第一のトランジスタのソースに接続されドレイ
ンが前記第二のトランジスタのドレインに接続されソー
スが接地され前記第二のトランジスタと逆極性の第三の
トランジスタと、前記第二および第三のトランジスタの
ドレインに接続された出力端子とを備えたプッシュプル
型増幅回路である。
この入力端子がゲートに接続されドレインが電源端子に
接続された第一のトランジスタと、ゲートが前記入力端
子に接続されソースが前記電源端子に接続され前記第一
のトランジスタと逆極性の第二のトランジスタと、ゲー
トが前記第一のトランジスタのソースに接続されドレイ
ンが前記第二のトランジスタのドレインに接続されソー
スが接地され前記第二のトランジスタと逆極性の第三の
トランジスタと、前記第二および第三のトランジスタの
ドレインに接続された出力端子とを備えたプッシュプル
型増幅回路である。
【０００８】ここで、本発明の特徴とするところは、ソ
ースに電源端子が接続された第四のトランジスタと、こ
の第四のトランジスタと同極性の前記電源端子がソース
に接続された第五のトランジスタとから構成される第一
のカレントミラー回路を備え、前記第四のトランジスタ
および前記第五のトランジスタのゲートに接続されたこ
の第一のカレントミラー回路の入力は一端が接地された
基準電流源に接続され、前記第五のトランジスタのドレ
インに接続された前記第一のカレントミラー回路の出力
がドレインおよびゲートに接続され前記第四のトランジ
スタと逆極性の第六のトランジスタと、この第六のトラ
ンジスタのゲートソース間電圧が電圧フォロア回路を介
してソースに接続されゲートが前記第一のカレントミラ
ー回路の入力に接続され前記第六のトランジスタと同極
性の第七のトランジスタと、この第七のトランジスタに
流れるドレイン電流を入力とする第二のカレントミラー
回路と、この第二のカレントミラー回路の出力を入力と
する第三のカレントミラー回路とを備え、この第三のカ
レントミラー回路の出力が前記第一のトランジスタのソ
ース電流となるように接続されたところにある。
ースに電源端子が接続された第四のトランジスタと、こ
の第四のトランジスタと同極性の前記電源端子がソース
に接続された第五のトランジスタとから構成される第一
のカレントミラー回路を備え、前記第四のトランジスタ
および前記第五のトランジスタのゲートに接続されたこ
の第一のカレントミラー回路の入力は一端が接地された
基準電流源に接続され、前記第五のトランジスタのドレ
インに接続された前記第一のカレントミラー回路の出力
がドレインおよびゲートに接続され前記第四のトランジ
スタと逆極性の第六のトランジスタと、この第六のトラ
ンジスタのゲートソース間電圧が電圧フォロア回路を介
してソースに接続されゲートが前記第一のカレントミラ
ー回路の入力に接続され前記第六のトランジスタと同極
性の第七のトランジスタと、この第七のトランジスタに
流れるドレイン電流を入力とする第二のカレントミラー
回路と、この第二のカレントミラー回路の出力を入力と
する第三のカレントミラー回路とを備え、この第三のカ
レントミラー回路の出力が前記第一のトランジスタのソ
ース電流となるように接続されたところにある。
【０００９】
【作用】基準電流源と出力トランジスタの間にカレント
ミラー回路とトランジスタによる回路を介挿し、アイド
リング電流を基準電流源の電流に比例するように制御す
る。
ミラー回路とトランジスタによる回路を介挿し、アイド
リング電流を基準電流源の電流に比例するように制御す
る。
【００１０】これにより、電源電圧が変動してもアイド
リング電流を安定させることができる。
リング電流を安定させることができる。
【００１１】
【実施例】本発明実施例の構成を図１を参照して説明す
る。
る。
【００１２】本発明は、入力端子ＩＮと、この入力端子
ＩＮがゲートに接続されドレインが電源端子１に接続さ
れた第一のトランジスタＭ１と、ゲートが入力端子ＩＮ
に接続されソースが電源端子１に接続され第一のトラン
ジスタＭ１と逆極性の第二のトランジスタＭ２と、ゲー
トが第一のトランジスタＭ１のソースに接続されドレイ
ンが第二のトランジスタ２のドレインに接続されソース
が接地され第二のトランジスタＭ２と逆極性の第三のト
ランジスタＭ３と、第二および第三のトランジスタＭ２
およびＭ３のドレインに接続された出力端子ＯＵＴとを
備えたプッシュプル型増幅回路である。
ＩＮがゲートに接続されドレインが電源端子１に接続さ
れた第一のトランジスタＭ１と、ゲートが入力端子ＩＮ
に接続されソースが電源端子１に接続され第一のトラン
ジスタＭ１と逆極性の第二のトランジスタＭ２と、ゲー
トが第一のトランジスタＭ１のソースに接続されドレイ
ンが第二のトランジスタ２のドレインに接続されソース
が接地され第二のトランジスタＭ２と逆極性の第三のト
ランジスタＭ３と、第二および第三のトランジスタＭ２
およびＭ３のドレインに接続された出力端子ＯＵＴとを
備えたプッシュプル型増幅回路である。
【００１３】ここで、本発明の特徴とするところは、ソ
ースに電源端子１が接続された第四のトランジスタＭ４
と、この第四のトランジスタＭ４と同極性の電源端子１
がソースに接続された第五のトランジスタＭ５とから構
成される第一のカレントミラー回路ＣＭ１を備え、第四
のトランジスタＭ４および第五のトランジスタＭ５のゲ
ートに接続されたこの第一のカレントミラー回路ＣＭ１
の入力は一端が接地された基準電流源ＩR に接続され、
第五のトランジスタＭ５のドレインに接続された第一の
カレントミラー回路ＣＭ１の出力がドレインおよびゲー
トに接続され第四のトランジスタＭ４と逆極性の第六の
トランジスタＭ６と、この第六のトランジスタＭ６のゲ
ート・ソース間電圧が電圧フォロア回路ＦＷを介してソ
ースに接続されゲートが第一のカレントミラー回路ＣＭ
１の入力に接続され第六のトランジスタＭ６と同極性の
第七のトランジスタＭ７と、この第七のトランジスタＭ
７に流れるドレイン電流を入力とする第二のカレントミ
ラー回路ＣＭ２と、この第二のカレントミラー回路ＣＭ
２の出力を入力とする第三のカレントミラー回路ＣＭ３
とを備え、この第三のカレントミラー回路ＣＭ３の出力
が第一のトランジスタＭ１のソース電流となるように接
続されたところにある。
ースに電源端子１が接続された第四のトランジスタＭ４
と、この第四のトランジスタＭ４と同極性の電源端子１
がソースに接続された第五のトランジスタＭ５とから構
成される第一のカレントミラー回路ＣＭ１を備え、第四
のトランジスタＭ４および第五のトランジスタＭ５のゲ
ートに接続されたこの第一のカレントミラー回路ＣＭ１
の入力は一端が接地された基準電流源ＩR に接続され、
第五のトランジスタＭ５のドレインに接続された第一の
カレントミラー回路ＣＭ１の出力がドレインおよびゲー
トに接続され第四のトランジスタＭ４と逆極性の第六の
トランジスタＭ６と、この第六のトランジスタＭ６のゲ
ート・ソース間電圧が電圧フォロア回路ＦＷを介してソ
ースに接続されゲートが第一のカレントミラー回路ＣＭ
１の入力に接続され第六のトランジスタＭ６と同極性の
第七のトランジスタＭ７と、この第七のトランジスタＭ
７に流れるドレイン電流を入力とする第二のカレントミ
ラー回路ＣＭ２と、この第二のカレントミラー回路ＣＭ
２の出力を入力とする第三のカレントミラー回路ＣＭ３
とを備え、この第三のカレントミラー回路ＣＭ３の出力
が第一のトランジスタＭ１のソース電流となるように接
続されたところにある。
【００１４】次に、本発明実施例の動作を説明する。図
１に示す構成によれば、基準電流源ＩR によって第四の
トランジスタＭ４のゲート・ソース間に電圧ＶGS4 が生
ずる。さらに、基準電流源ＩR を第一のカレントミラー
回路ＣＭ１によって折り返した同一の電流により第六の
トランジスタＭ６のゲート・ソース間に電圧ＶGS6 が生
じる。
１に示す構成によれば、基準電流源ＩR によって第四の
トランジスタＭ４のゲート・ソース間に電圧ＶGS4 が生
ずる。さらに、基準電流源ＩR を第一のカレントミラー
回路ＣＭ１によって折り返した同一の電流により第六の
トランジスタＭ６のゲート・ソース間に電圧ＶGS6 が生
じる。
【００１５】第七のトランジスタＭ７のゲート・ソース
間電圧ＶGS7 は電源端子１に加える電源電圧ＶDDから、
ＶGS4 とＶGS6 を引いた電圧になる。
間電圧ＶGS7 は電源端子１に加える電源電圧ＶDDから、
ＶGS4 とＶGS6 を引いた電圧になる。
【００１６】ドレイン電流ＩD7（＝（１／２）・β・
（ＶGS7 −ＶT ）2 ）がカレントミラー回路ＣＭ２の入
力電流になる。ドレイン電流ＩD7は、カレントミラー回
路ＣＭ２とカレントミラー回路ＣＭ３を介して、第一の
トランジスタＭ１に流れる。この電流によって第一のト
ランジスタＭ１のゲート・ソース間に電圧ＶGS1 が生ず
る。このとき、カレントミラー回路ＣＭ２とカレントミ
ラー回路ＣＭ３の入力と出力の電流伝達比を１対１とす
ると、ＶGS1 はＶGS7 と同じになる。
（ＶGS7 −ＶT ）2 ）がカレントミラー回路ＣＭ２の入
力電流になる。ドレイン電流ＩD7は、カレントミラー回
路ＣＭ２とカレントミラー回路ＣＭ３を介して、第一の
トランジスタＭ１に流れる。この電流によって第一のト
ランジスタＭ１のゲート・ソース間に電圧ＶGS1 が生ず
る。このとき、カレントミラー回路ＣＭ２とカレントミ
ラー回路ＣＭ３の入力と出力の電流伝達比を１対１とす
ると、ＶGS1 はＶGS7 と同じになる。
【００１７】したがって、第二のトランジスタＭ２のゲ
ート・ソース間電圧ＶGS2 は、ＶGS4 と同じになり、第
三のトランジスタＭ３のゲート・ソース間電圧Ｖ
GS3 は、ＶGS6 と同じになる。したがって、ＶGS2 とＶ
GS3 は、電源電圧ＶDDに無関係であり、基準電流源ＩR
に依存するため、アイドリング電流Ｉ0 は基準電流源Ｉ
R に比例する。これにより、出力トランジスタである第
二のトランジスタＭ２および第三のトランジスタＭ３の
ゲート・ソース間電圧は電源端子１に加える電源電圧Ｖ
DDに依存せず、基準電流源ＩR に依存する。すなわち、
アイドリング電流Ｉ0は基準電流源ＩR のみに比例す
る。
ート・ソース間電圧ＶGS2 は、ＶGS4 と同じになり、第
三のトランジスタＭ３のゲート・ソース間電圧Ｖ
GS3 は、ＶGS6 と同じになる。したがって、ＶGS2 とＶ
GS3 は、電源電圧ＶDDに無関係であり、基準電流源ＩR
に依存するため、アイドリング電流Ｉ0 は基準電流源Ｉ
R に比例する。これにより、出力トランジスタである第
二のトランジスタＭ２および第三のトランジスタＭ３の
ゲート・ソース間電圧は電源端子１に加える電源電圧Ｖ
DDに依存せず、基準電流源ＩR に依存する。すなわち、
アイドリング電流Ｉ0は基準電流源ＩR のみに比例す
る。
【００１８】
【発明の効果】以上説明したように、本発明によれば電
源電圧に依存しないアイドリング電流を用いたプッシュ
プル型増幅回路が実現できる。これにより、バラツキを
考慮した設計を行う必要がなく、設計の簡素化ができ
る。
源電圧に依存しないアイドリング電流を用いたプッシュ
プル型増幅回路が実現できる。これにより、バラツキを
考慮した設計を行う必要がなく、設計の簡素化ができ
る。
【００１９】また、アイドリング電流が異常に増減しな
いことからトランジスタの特性劣化および熱破壊の危険
性がなく、かつ、出力トランジスタの相互伝達コンダク
タンスｇｍが一定であることから、オペアンプの出力段
回路に本発明回路を用いた場合は、オペアンプ自体の安
定性が良くなり発振しない。
いことからトランジスタの特性劣化および熱破壊の危険
性がなく、かつ、出力トランジスタの相互伝達コンダク
タンスｇｍが一定であることから、オペアンプの出力段
回路に本発明回路を用いた場合は、オペアンプ自体の安
定性が良くなり発振しない。
【図１】本発明実施例の構成図。
【図２】従来例の構成図。
１ 電源端子 ＣＭ１ 第一のカレントミラー回路 ＣＭ２ 第二のカレントミラー回路 ＣＭ３ 第三のカレントミラー回路 ＦＷ 電圧フォロワ回路 ＩＮ 入力端子 Ｉ0 アイドリング電流 ＩR 基準電流源 Ｍ１ 第一のトランジスタ Ｍ２ 第二のトランジスタ Ｍ３ 第三のトランジスタ Ｍ４ 第四のトランジスタ Ｍ５ 第五のトランジスタ Ｍ６ 第六のトランジスタ Ｍ７ 第七のトランジスタ ＯＵＴ 出力端子 ＶDD 電源電圧
Claims (1)
- 【請求項１】 入力端子と、この入力端子がゲートに接
続されドレインが電源端子に接続された第一のトランジ
スタと、ゲートが前記入力端子に接続されソースが前記
電源端子に接続され前記第一のトランジスタと逆極性の
第二のトランジスタと、ゲートが前記第一のトランジス
タのソースに接続されドレインが前記第二のトランジス
タのドレインに接続されソースが接地され前記第二のト
ランジスタと逆極性の第三のトランジスタと、前記第二
および第三のトランジスタのドレインに接続された出力
端子とを備えたプッシュプル型増幅回路において、 ソースに電源端子が接続された第四のトランジスタと、
この第四のトランジスタと同極性の前記電源端子がソー
スに接続された第五のトランジスタとから構成される第
一のカレントミラー回路を備え、 前記第四のトランジスタおよび前記第五のトランジスタ
のゲートに接続されたこの第一のカレントミラー回路の
入力は一端が接地された基準電流源に接続され、 前記第五のトランジスタのドレインに接続された前記第
一のカレントミラー回路の出力がドレインおよびゲート
に接続され前記第四のトランジスタと逆極性の第六のト
ランジスタと、 この第六のトランジスタのゲートソース間電圧が電圧フ
ォロア回路を介してソースに接続されゲートが前記第一
のカレントミラー回路の入力に接続され前記第六のトラ
ンジスタと同極性の第七のトランジスタと、 この第七のトランジスタに流れるドレイン電流を入力と
する第二のカレントミラー回路と、 この第二のカレントミラー回路の出力を入力とする第三
のカレントミラー回路とを備え、 この第三のカレントミラー回路の出力が前記第一のトラ
ンジスタのソース電流となるように接続されたことを特
徴とするプッシュプル増幅回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4342670A JPH0763128B2 (ja) | 1992-12-22 | 1992-12-22 | プッシュプル型増幅回路 |
| US08/160,812 US5406145A (en) | 1992-12-22 | 1993-12-03 | Push-pull-type amplifier circuit |
| EP93310405A EP0604206B1 (en) | 1992-12-22 | 1993-12-22 | Push-pull-type amplifier circuit |
| DE69314447T DE69314447T2 (de) | 1992-12-22 | 1993-12-22 | Gegentaktverstärkerschaltung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4342670A JPH0763128B2 (ja) | 1992-12-22 | 1992-12-22 | プッシュプル型増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06188644A JPH06188644A (ja) | 1994-07-08 |
| JPH0763128B2 true JPH0763128B2 (ja) | 1995-07-05 |
Family
ID=18355585
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4342670A Expired - Fee Related JPH0763128B2 (ja) | 1992-12-22 | 1992-12-22 | プッシュプル型増幅回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5406145A (ja) |
| EP (1) | EP0604206B1 (ja) |
| JP (1) | JPH0763128B2 (ja) |
| DE (1) | DE69314447T2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6104229A (en) | 1996-05-02 | 2000-08-15 | Integrated Device Technology, Inc. | High voltage tolerable input buffer and method for operating same |
| US6107882A (en) * | 1997-12-11 | 2000-08-22 | Lucent Technologies Inc. | Amplifier having improved common mode voltage range |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPS5934706A (ja) * | 1982-08-20 | 1984-02-25 | Toshiba Corp | 電力増幅回路 |
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1992
- 1992-12-22 JP JP4342670A patent/JPH0763128B2/ja not_active Expired - Fee Related
-
1993
- 1993-12-03 US US08/160,812 patent/US5406145A/en not_active Expired - Fee Related
- 1993-12-22 DE DE69314447T patent/DE69314447T2/de not_active Expired - Fee Related
- 1993-12-22 EP EP93310405A patent/EP0604206B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06188644A (ja) | 1994-07-08 |
| DE69314447D1 (de) | 1997-11-13 |
| EP0604206B1 (en) | 1997-10-08 |
| US5406145A (en) | 1995-04-11 |
| DE69314447T2 (de) | 1998-02-05 |
| EP0604206A1 (en) | 1994-06-29 |
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