JPH03114305A - 電流ミラー回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は電流ミラー回路に関する。

（従来の技術） 電流ミラー回路はＭＯＳ（金属酸化物半導体）アナログ
装置において周知である。これらは電流源を電流シンク
に変換しあるいはその逆の変換を行うために用いられる
ものである。

基本的な電流ミミラーは第１および第２ＦＥＴ（電界効
果トランジスタ）を有し、それらのソースは一つの共通
の定電位に接続し、それらのゲートは共通となっている
。更に、第１トランジスタのゲートはそのドレンに接続
する。電流源は第１トランジスタのドレンに接続し、そ
の出力電流は第２トランジスタのドレンの負荷からとり
出される。この場合、入力電流に対する出力電流の比は
電流ミラーにおけるトランジスタの寸法比により理想的
には限定される。

（発明が解決しようとする課題） しかしながら実際には電流ミラー回路の精度は他の因子
、特にその出力インピーダンスによりきまる。理想的に
はこのインピーダンスは無限あるいは電流ミラーに接続
する負荷と比較して非常に大であるべきである。実際に
は従来の電流ミラー回路のインピーダンスは例えば高利
得増幅器のような、多くの応用においては小さすぎる。

電流ミラー回路はまた１つの入力端子の定倍である出力
電流またはいくつかの出力電流の発生にも応用できる。

第１図は従来のカスコード電流ミラーを示しており、こ
れはゲートとドレンが接続したｎチャンネルトランジス
タ１とこのトランジスタのゲートに接続するゲートを有
する第２のｎチャンネルトランジスタ２からなる第１ト
ランジスタ対を有する。入力電流ｆｉｎを出す電流源は
第１トランジスタのドレンに接続し、その出力Ｉ　ｏｕ
ｔは第２トランジスタ３のドレンに接続した負荷（図示
せず）からとり出される。第２のトランジスタ対は次の
ように接続する。第３ｎチヤンネルトランジスタ２が第
１トランジスタ１のソースに接続する。トランジスタ２
のゲートはそれ自体のドレンと第４ｎチヤンネルトラン
ジスタ４のゲートに接続する。

第４トランジスタ４は第２トランジスタ３のソースに接
続する。最初に第３および第４トランジスタ２．４のソ
ースは接地される。この構成において、第２トランジス
タのドレン電圧Ｖ　ｄｓ３が増加すると出力電流Ｉ　ｏ
ｕｔが入力電流Ｉｉｎに対するその正しい値に対し増加
する傾向があるとすれば第４トランジスタのドレン・ソ
ース電圧Ｖ　ｄｓ４が増加し、それにより第２トランジ
スタ３のゲートソース電圧Ｖ　ｄｓ３が減少する傾向と
なる。これにより、第２トランジスタ３のドレンソース
チャンネルに沿って流れる電流量が制限され、従って出
力電流１　ｏｕｔが減少する。このようにこの回路は自
己制御用に負帰還を利用している。

第１図の回路は電流源を電流シンクに変換するのに適し
ている。場合によっては、現存する電源から第２の電流
源をとり出すために、電流ミラー形の回路を用いる必要
がある。現存する電流源とは値の異なる第２の電流源が
必要なときあるいは１個の電流源から複数の同様な電流
源をつくるべきときがそれである。複数の電流源は例え
ばディジタル−アナログ変換器に用いられる。このため
に、反転電流ミラー回路が第２トランジスタ３のドレン
の負荷として用いられる（第２図）。反転電流ミラー回
路は第１図のトランジスタ１〜４について前述したよう
なカスコード形状に接続された２対の電流ミラーＰチャ
ンネルトランジスタ５゜６および７，８からなる。この
反転回路の動作についてはトランジスタ１〜４のそれと
ほぼ同じであるから詳細な説明を省略するが、出力電流
Ｉ　ｏｕｔが入力電流Ｉｉｎに対し、所定の正確な関係
をもつように満足すべき出力インピーダンスをつくるた
めにはトランジスタ対１，３および７，８が必要である
。周知のディジタル−アナログ変換電流ミラーではトラ
ンジスタ６．８で示され、また第２図には点線でのみ示
される複数のトランジスタ出力構成がある。

第２図の回路は大きなトレランスを有するＣＭＯＳディ
ジタルプロセス用の半導体チップに組込む場合に大きな
欠点を有する。周知のように、与えられたゲート−ソー
ス電圧（Ｖｇｓ）についてＦＥＴのドレン−ソース電流
（１ｄｓ）は実際の集積回路に組込むときのその幅／長
さについての比より制限される。処理中に生じつる最悪
のソースを考えてトランジスタの幅を特定することが、
常に必要であるトレランスの大きいプロセスでは、プロ
セスのトレランスによる長さの変化がより長いトランジ
スタについてよりも大きい逆効果を有する短いトランジ
スタについてこれは大きな問題である。２ｎ＋Ａ程度の
一般的な入力電流については電流ミラートランジスタ１
〜４は夫々１５０００μｍ程度の幅Ｗと１−２μｍの長
さＬが必要である。１チツプ上のスペースの観点から、
これは極めて高価なものとなる。更に、ＦＥＴにおける
Ｉｄｓ、Ｗ、Ｖｄｓの関数は、幅／長さの比が増加した
とき、同一の電流に対しＶｄｓが低下するようなものと
なる。第２図の回路において、Ｐチャンネルトランジス
タ５−８の幅／長さ比が減少すると、Ｉｄｓを一定にす
るためには、トランジスタ５，７のＶｇＳを大きくしな
ければならない。これはｎチャンネルトランジスタ３の
ドレン電圧が接地電位に近くなることを意味する。トラ
ンジスタ３のＶｇｓがそのドレン−ソース電圧Ｖｄｓと
しきい値電圧Ｖｔの和より大となるとすると、トランジ
スタ３は飽和動作領域から線形領域へと移ることになる
。飽和領域で動作するように設計された電流ミラーは、
Ｖｄｓが小さく変化してもＩｄｓが大きく変化するため
に線形領域ではエラーとなる。トランジスタ４が同様に
その飽和動作領域からはずれると、このエラーが合成さ
れ、回路の電流ミラーとしての機能が停止する。トラン
ジスタ１−４の幅／長さ比の減少のトランジスタ３，４
の動作条件への影響は同じである。第２図の回路のよう
に電源電圧ＶＤＤと接地点との間に接続する４個のトラ
ンジスタがある場合には、各トランジスタの幅／長さ比
は、それらが最悪の条件についても飽和したままとなる
ようにできるだけ大きくなくてはならない。高温、低電
源電圧の場合には、トランジスタの寸法を大きくしすぎ
ることなくそれらを飽和させたままにするためにトレラ
ンスの大きいプロセスについて周知の回路設計を用いる
ことはできない。もちろん、１個のチップにできるだけ
多くの回路をつくるという点からみると、トランジスタ
の幅を小さくすることが重要である。

（課題を解決するための手段） 本発明によれば、第１および第２Ｍｏｓ電界効果トラン
ジスタからなる電流ミラー回路が設けられる。これらト
ランジスタのソースは固定電位とされ、ゲートは共通の
ゲート電圧を受けるように接続され、第１トランジスタ
のドレンは電流源に接続する。第２トランジスタのドレ
ンには活性的に制御可能な帰還エレメントが接続されて
おり、このエレメントは第１および第２トランジスタの
ドレン電圧の差に応じて差動増幅器により制御され、第
１および第２トランジスタのドレン電圧を実質的に等し
く維持する。

（作　用） この帰還エレメントと差動増幅器のこのような使用によ
り電流ミラートランジスタのドレンーソ−スミ圧は回路
の動作条件の変化、例えば負荷特性（温度および例えば
プロセスのトレランスにより影響を受ける）の変化また
は電源電圧の変化には無関係に等しく維持される。第２
トランジスタのドレン−ソース電圧は第１トランジスタ
のドレン−ソース電圧にのみ依存するから、負荷条件に
はほとんど影響されず、そしてそのためこの電流ミラー
回路は従来の電流ミラーより窩く、カスコード電流ミラ
ー回路と同様のインピーダンスを有する。

しかしながら、ソース−ドレン電圧の帰還制御により電
流ミラートランジスタの幅は約１３００μｍまで、カス
コード電流ミラー回路と比較すると大きく減少しうる。

カスコード・トランジスタは不要であるため電源ライン
にまたがるトランジスタは少く、そのためそれらを飽和
させておくための問題も少い。

この帰還エレメントは差動増幅器の出力信号を受けるよ
うになったゲートを有するＦＥＴであるとよい。このＦ
ＥＴはこの差動増幅器の出力を受けるようになった順方
向増幅回路により駆動することができる。これにより、
第２のＦＥＴのＶｇｓは第２トランジスタのドレン電圧
には無関係に増加しうるようになり、それにより、より
強く導通しうるようになる。このトランジスタは同一の
Ｉｄｓについてより小さい幅／長さ比をもってつくるこ
とが出来る。

本発明の回路を入力電流の一定倍である出力電流の発生
に用いる場合には第２トランジスタのドレンにこの帰還
エレメントと直列の他のトランジスタを接続するとよい
。第１出力エレメントは差動増幅器により駆動され、第
２出力エレメントは第１出力エレメントに直列に接続す
ると共にこの付加的なトランジスタに接続する。複数の
出力電流を発生する場合には、夫々第１および第２出力
エレメントからなり、出力電流を与えるようになった複
数のセットを第１および第２出力エレメントと並列に接
続することが出来る。この構成により、本発明の回路は
従来の回路が必要とするシリコンの面積を使用すること
なく出力エレメントバイアス電圧を発生しつるという特
別の効果を有することになる。更に、夫々のカスケード
対として直列接続した第１および第２出力エレメントの
セットは高インピーダンスの電流源をつくることになる
。

第１および第２トランジスタのゲートは第１トランジス
タのドレンに接続しうるが、好適には第１および第２ト
ランジスタのゲートは別の電圧源回路から共通のゲート
電圧を受けるようにするとよい。

ゲート電圧の独立的な制御は、Ｖ’ｇｓをＶｄｓより大
とじうろことを意味する。これにより、小さいトランジ
スタ、すなわち、幅／長さ比の小さいトランジスタにそ
れの大きいトランジスタと同じ電流を流しうるようにな
る。一般に、電流ミラートランジスタの幅は約３６０μ
ｍまで減少しうる。

従って、大きなトレランスを考慮してもトランジスタの
幅は著しく減少する。

〔実施例〕

次に第３〜５図により本発明の詳細な説明する。

従来の電流ミラー回路の要素は第３図において、ドレン
に電流源ｆｉｎを接続した第１ｎチヤンネルトランジス
タ２４およびこのトランジスタのゲートに接続するゲー
トを有する第２トランジスタ２６とに示されている。こ
れら第１および第２トランジスタのソースは固定電位（
接地電位）シ、接続する。トランジスタ２６のドレンに
はＰチャンネル電界効果トランジスタ２８の形で活性的
に制御可能な帰還エレメントが接続される。第３図の実
施例ではトランジスタ２４．２６のゲートは点３０にお
いて第１トランジスタ２４のドレンに接続する。Ｐチャ
ンネルトランジスタ２８のゲートは差動増幅器すなわち
、オペアンプ１２の出力に接続する。オペアンプ１２は
電流ミラー回路内に帰還ループをつくる。オペアンプ１
２の負入力１４は点１６の第１トランジスタ２４のドレ
ン電圧Ｖ１を受ける。オペアンプ１２の正入力１８は点
２０の第２トランジスタ２６のドレン電圧Ｖ２を受ける
。オペアンプ１２の目的は第１および第２トランジスタ
２４と２６のドレン電圧Ｖ１とＶｌを等しくすることで
ある。第２トランジスタ２６のドレン電圧ｖ２が第１ト
ランジスタ２４のドレン電圧ｖ１に対し増加すると、オ
ペアンプ１２の出力信号ＶＯはトランジスタ２８のＶｇ
ｓしたがってＩｄｓを減少させそれにより第２トランジ
スタ２６のドレン電圧■２を減少させるように作用する
。ドレン電圧Ｖ２がＶｌより低くなると、オペアンプ１
２の出力信号はトランジスタ２０のＶｇｓを増加させて
Ｖｌを上昇させるように作用する。このようにして点１
６と２０は連続的に等しくバイアスされる。

オペアンプ１２の出力とその正入力１８との間には、制
御ループの位相マージンが４５°以下であるときそのル
ープを安定化させるコンデンサＣ１が接続する。

出力トランジスタ５０のゲートはオペポンプ１２の出力
信号ＶＯを受けるようになっており、このトランジスタ
はこの出力で駆動される。この回路の出力インピーダン
スを増加させるために第２の出力トランジスタ５２が第
１の出力トランジスタ５０に直列に接続する。他のＰチ
ャンネルトランジスタ４８が第２トランジスタ２６のド
レンに接続して第１出力トランジスタ５２を駆動するよ
うになっており、これはそのゲートにトランジスタ４８
のゲート電圧Ｖｇを受けるようになっている。第３図に
点線へ示すようにいくつかの出力トランジスタセットを
設けることができる。出力トランジスタ５０．５２は電
流源Ｉｉｎにより制御された電流ミラー回路の出力電流
Ｉ　ｏｕｔを発生する。

第４図において、２個のＰチャンネルトランジスタ４０
．４２と２個のチャンネルトランジスタ４４．４６から
なる順方向増幅回路がオペアンプ１２の出力とＰチャン
ネルトランジスタ４８のゲートとの間に接続する。トラ
ンジスタ４８はこのとき第２の活性的制御可能な帰還エ
レメントとなる。この増幅回路のこれらトランジスタは
次のように接続されている。すなわち、Ｐチャンネルト
ランジスタ４０のゲートがオペアンプ１２の出力電圧Ｖ
ｏを受けるようになっており、このトランジスタ４０は
給電線ＶＤＤとｎチャンネルトランジスタ４４のドレン
との間に接続する。トランジスタ４４のゲートはそのド
レンに接続し、そして、そのソースとゲートは夫々ｎチ
ャンネルトランジスタ４６のソースゲートに接続する。

Ｐチャンネルトランジスタ４２はトランジスタ４６のド
レンに接続する。トランジスタ４２は電源ＶＤＤに接続
し、そのゲートはトランジスタ４６のドレンと制御可能
な帰還エレメントであるトランジスタ４８のゲートに接
続する。

この回路の目的はトランジスタ４８のゲート電圧Ｖ２を
比較器１２の出力電圧ＶＯの正の関数とすることである
。比は次式で与えられる。

但しＷ２ＯとＷ４２はトランジスタ４０と４２の幅をそ
れぞれ示し、Ｋ１は定数である。この増幅回路の効果は
トランジスタ４８の幅／長さ比を前述のように小さくす
ることである。

第５図は本発明の他の実施例を示す。第１および第２ト
ランジスタ２４．２６のゲートは第１トランジスタ２４
のドレンに接続するのではなく点１０の制御電圧Ｖｃを
受ける。この制御電圧Ｖｃは点２２からトランジスタ２
４のドレン電圧Ｖ１を受ける増幅回路からとり出される
。この増幅回路は接地したソースを有する人力および出
力ｎチャンネルトランジスタ３６．３８からなる。２ｆ
ＩｌのＰチャンネルトランジスタ３２．３４がトランジ
スタ３６．３８のドレンと電源ＶＤＤに接続しそしてそ
れらのゲートは互いに接続する。トランジスタ３２．３
４のゲートも入力トランジスタ３６のドレンに接続する
。出力トランジスタ３８のドレンはそのゲートに接続す
る。この回路はｖｌに対するＶｃの比が次式で与えられ
るように動作する。

但しＷＢ２．ＷＢ２はトランジスタ３８．３６の幅、Ｋ
２は定数である。Ｖｐｃ従って第１および第２トランジ
スタ２４．２６のゲート電圧の独立した制御により、こ
のゲート電圧はドレン電圧Ｖ１より高いがそのトランジ
スタが飽和からはずれる程高くはない値に固定しうろこ
とになる。これは同一寸法のトランジスタについてより
多くの電流を流しつるという利点を与えるものであり、
その場合のゲート電圧はドレン電圧に加算される。逆に
電流値を一定とすればより小型のトランジスタを使用で
きる。第トランジスタ２４は電源回路３２．３４，３６
．３８により、飽和領域ではあるが、より線形領域に近
いところにバイアスされる。Ｐチャンネルトランジスタ
２８．４２により形成される帰還エレメントの独立制御
はこれらトランジスタの幅を、同じ電流について第２図
のトランジスタ５，７に対し減少しつるという、同じ効
果を有する。Ｐチャンネルトランジスタ２８゜４８．４
０．４２の寸法は最高温度、最低電源電圧、最大トラン
ジスタ基および最高しきい値電圧という最悪の場合にも
、帰還エレメント２８，４８は飽和領域にあるように選
ばれる。他の場合には更に深い飽和領域となる。

〔発明の効果〕

この回路により可能となるトランジスタ幅の減少は重要
であり、第２図の場合（ｉ）、第３図の場合（ｉ　ｉ）
　、第４図の場合（ｆ　ｉ　ｉ）および第５図の場合（
ｉｖ）についてのトランジスタ幅を比較する第１表にそ
れを示す。

第１表 （ＶＤＤ−４，４Ｖ、温度−１００℃、単位＋ｎ＋ｅ）
ｉｎ 　ｏｕｔ １ Ｉ ２ ２ ３ ３ ４ ４ ５ ５ ６ ６ ７ ７ ８ ８ （ｉ） ２．２６ｎ＋Ａ ２７．７８ｍＡ ４４００ １．２ ４４００ ２．４ ＋５２００ １．２ ５２００ ２．４ ００Ｘ８ ２．４ ００ ２．４ ００Ｘ８ １．２ ００ １．２ （ｉ　ｉ） ２．２８ＩＩＡ ２７．７８１１ＩＡ Ｗ２４　　１２６Ｏ Ｌ２４　　２．４ ２Ｂ ３３０ ２Ｂ ２．４ ２８ ２８ ５０ ５０ ４８ ４８ ５２ ５２ （ｉ　ｉ　ｉ） ２．２６ａ＋Ａ ２７．７８ｍＡ ２６０ ２．４ ３３０ ２．４ （ｉｖ） ２．２６ｍＡ ２７．７１ｔｉＡ ６０ ２．４ ８０ ２．４ ｇ２ ｇ３ ｇ６ ｇ８ １．０３Ｖ ２．０７Ｖ ３．０８Ｖ １．４７Ｖ １．３９ １．３９ ２．４４ １．３８ ３．２８ ４０ ４０ ４２ ４２ ４４ ４４ ４６ ４６ ■、３７ １．３７ １．８４ ０．１３ ３．６９ ｇ２４ ３２ ３２ ３４ ３４ ３Ｂ ３６ ３８ ３８ １．３４ １．３４ １．８４ ０．１３ ３．６９ １．９２ ００ ０ ００ ００ ０ ０ ４３．４ ０ 第１図は従来のカスコード電流ミラー回路の回路図、第
２図は入力電流の倍数であって変数の出力電流を与える
ことの出来る出力電流をつくるために用いられた場合の
従来のカスコード電流ミラー回路の回路図、第３図、第
４図および第５図は本発明の実施例の回路図である。

１２・・・オペアンプ、２４．２６・・・第１および第
２ｎチヤンネルトランジスタ、２８．４８・・・Ｐチャ
ンネル電界効果トランジスタ、５０．５２・・・出力ト
ランジスタ、４０．４２・・・Ｐチャンネルトランジス
タ、４４．４６・・・ｎチャンネルトランジスタ。

Claims (1)

1. 【特許請求の範囲】 １、第１および第２ＭＯＳ電界効果トランジスタからな
   り、これらトランジスタのソースは一つの固定電位に接
   続し、それらのゲートは一つの共通のゲート電圧を受け
   るように接続され、上記第１トランジスタのドレンは電
   流源に接続するようになっており、上記第２トランジス
   タのドレンに接続する活性的に制御可能な帰還エレメン
   トが更に設けられ、このエレメントは上記第１および第
   ２トランジスタのドレン電圧の差に応じてそれらのドレ
   ン電圧を実質的に互いに等しく維持するための差動増幅
   器により制御可能となったことを特徴とする電流ミラー
   回路。 ２、前記帰還エレメントは前記差動増幅器の出力に接続
   するゲートを有する電界効果トランジスタである請求項
   １記載の回路。 ３、前記差動増幅器により駆動される出力エレメントを
   有する出力段を更に含む請求項１または２記載の回路。 ４、前記出力段は前記出力エレメントと直列になった他
   の出力エレメントからなる請求項３記載の回路。 ５、前記出力エレメントは電界効果トランジスタである
   請求項３または４記載の回路。 ６、前記他の出力エレメントをバイアスするために前記
   第２トランジスタのドレンに接続するバイアスエレメン
   トを更に有する請求項４記載の回路または請求項４およ
   び５記載の回路。 ７、前記バイアスエレメントはゲートとドレンを接続し
   た電界効果トランジスタである請求項６記載の回路。 ８、前記第２トランジスタのドレンにあって前記第１の
   活性的に制御可能な帰還エレメントと直列になった第２
   帰還エレメントを更に含む請求項１乃至５のいずれかに
   記載の回路。 ９、前記他の出力エレメントと前記第２帰還エレメント
   は互いに接続したゲートを有する電界効果トランジスタ
   である、請求項４または請求項４と５における請求項８
   に記載の回路。 １０、前記差動増幅器の出力を受けるように接続され、
   そして前記第２帰還エレメントと前記他の出力エレメン
   トを駆動するようになった順方向増幅回路を含む、請求
   項９記載の回路。 １１、複数の前記出力段を有し、対応する段の出力電流
   を与えるごとくなった請求項３または請求項４乃至１０
   のいずれかに記載の回路。 １２、前記第１および第２トランジスタの前記ゲートは
   この第１トランジスタのドレンに接続するごとく請求項
   １乃至１１のいずれかに記載の回路。 １３、前記第１および第２トランジスタのゲートは独立
   した電圧供給回路から共通のゲート電圧を受けるように
   接続された、請求項１乃至１１のいずれかに記載の回路
   。