JP2014139743A - レギュレータ回路 - Google Patents

Abstract

【課題】負荷電流に応じて消費電流を制御できるようにして、消費電力を削減可能なレギュレータ回路を提供する。
【解決手段】レギュレータ回路１は、基準電圧を生成する基準電圧回路３と、電流源からの電流を用いて、出力電圧に相関する帰還電圧と基準電圧との電位差に応じた出力信号を生成して出力する差動増幅器８と、差動増幅器８の出力信号を増幅して出力電圧および帰還電圧を生成する出力段増幅器５〜７と、出力電圧を出力する出力ノードに流れる負荷電流に応じた基準電流を生成して、電流源から流れる電流を制御する基準電流回路２と、を備える。
【選択図】図１

Description

本発明の実施形態は、出力電圧を帰還させて基準電圧と比較するレギュレータ回路に関する。

従来のレギュレータ回路は、出力電圧を生成する増幅段を複数有する。出力電圧を出力する出力端子の負荷インピーダンスが小さくて出力電流が大量に流れる場合、増幅段は、過渡応答性を向上させるために、増幅段に流れる電流を増やす動作を行う。しなしながら、負荷インピーダンスが大きい場合には、このような増幅段は、増幅段で無駄に電流を消費してしまい、電力効率が悪いという問題がある。

特開２００１−１１７６５０号公報

本発明は、負荷電流に応じて消費電流を制御できるようにして、消費電力を削減可能なレギュレータ回路を提供するものである。

本実施形態では、基準電圧を生成する基準電圧回路と、
電流源からの電流を用いて、出力電圧に相関する帰還電圧と前記基準電圧との電位差に応じた出力信号を生成して出力する差動増幅器と、
前記出力信号を増幅して前記出力電圧および前記帰還電圧を生成する出力段増幅器と、
出力ノードに流れる負荷電流に応じた基準電流を生成し、前記電流源から流れる電流を制御する基準電流回路と、を備えることを特徴とするレギュレータ回路が提供される。

第１の実施形態に係るレギュレータ回路の回路図。 基本的な基準電流回路の回路図。 第２の実施形態に係るレギュレータ回路の回路図。

以下、図面を参照しながら、本発明の実施形態を説明する。

（第１の実施形態）
図１は第１の実施形態に係るレギュレータ回路１の回路図である。図１のレギュレータ回路１は、基準電流回路２と、基準電圧回路３と、１段目増幅回路４と、２段目増幅回路５と、３段目増幅回路６と、帰還回路７とを備えている。

基準電流回路２は、１段目増幅回路４と２段目増幅回路５で用いる基準電流を生成する。基準電圧回路３は、１段目増幅回路４で用いる基準電圧ＶREFを生成する。基準電圧回路３は、電源電圧ＶDDと接地電圧ＶSSの間に接続されている。

１段目増幅回路４は、差動増幅器８と電流源９とを有する。差動増幅器８は、電流源９からの電流を用いて、出力電圧ＶOUTに相関する帰還電圧Ｖdivと基準電圧ＶREFとの電位差に応じた出力信号を生成して出力する。

２段目増幅回路５（第１増幅器）、３段目増幅回路６（第２増幅器）および帰還回路７は出力段増幅器を構成している。出力段増幅器は、差動増幅器８の出力信号を増幅して出力電圧ＶOUTと帰還電圧Ｖdivを生成する。いる。２段目増幅回路５は、差動増幅器８の出力信号を増幅する。３段目増幅回路６は、２段目増幅回路５の出力信号をさらに増幅して出力電圧ＶOUTを生成する。帰還回路７は、出力電圧ＶOUTを抵抗分圧して帰還電圧Ｖdivを生成して、差動増幅器８に供給する。出力電圧ＶOUTは出力ノードＯＵＴから出力される。

次に、図１のレギュレータ回路１内の各部の具体的な回路構成について説明する。

基準電流回路２は、電源電圧ＶDDと接地電圧ＶSSとの間に直列接続されるＰＭＯＳトランジスタＭＰ１およびＮＭＯＳトランジスタＭＮ１と、電源電圧ＶDDと接地電圧ＶSSとの間に直列接続されるＰＭＯＳトランジスタＭＰ２、抵抗（第１インピーダンス素子）Ｒ１、抵抗（第２インピーダンス素子）Ｒ２およびＮＭＯＳトランジスタ（第５トランジスタ）ＭＮ２と、電源電圧ＶDDと接地電圧ＶSSとの間に直列接続されるＰＭＯＳトランジスタ（第２トランジスタ）ＭＰ３およびＮＭＯＳトランジスタ（第４トランジスタ）ＭＮ３と、抵抗Ｒ２に並列接続されるＮＭＯＳトランジスタ（第３トランジスタ）ＭＮ４とを有する。

ＰＭＯＳトランジスタＭＰ１のゲートは、ＰＭＯＳトランジスタＭＰ２のドレインに接続されている。ＰＭＯＳトランジスタＭＰ２のゲートは、ＮＭＯＳトランジスタＭＮ２のドレインに接続されている。

ＮＭＯＳトランジスタＭＮ１のゲートおよびドレインと、ＮＭＯＳトランジスタＭＮ２のゲートと、ＭＮＯＳトランジスタＭＮ３のゲートとは、ともに接続されている。これにより、ＮＭＯＳトランジスタＭＮ１、ＭＮ２、ＭＮ３はカレントミラー回路を構成している。以下では、ＮＭＯＳトランジスタＭＮ２のドレイン−ソース間を流れる電流を基準電流と呼ぶ。

ＮＭＯＳトランジスタＭＮ４のゲートは、ＰＭＯＳトランジスタＭＰ３のドレインとＮＭＯＳトランジスタＭＮ３のドレインとに接続されている。ＮＭＯＳトランジスタＭＮ４のドレイン−ソース間に抵抗Ｒ２が接続されて、並列回路１０を構成している。

１段目増幅回路４内の差動増幅器８は、電源電圧ＶDDと電流源９との間に直列接続されるＰＭＯＳトランジスタＭＰ４およびＮＭＯＳトランジスタＭＮ５と、電源電圧ＶDDと電流源９との間に直列接続されるＰＭＯＳトランジスタＭＰ５およびＮＭＯＳトランジスタＭＮ６とを有する。ＰＭＯＳトランジスタＭＰ４のゲートおよびドレインと、ＰＭＯＳトランジスタＭＰ５のゲートとは互いに接続されている。これにより、ＰＭＯＳトランジスタＭＰ４、ＭＰ５はカレントミラー回路を構成している。

１段目増幅回路４内の電流源９は、ＮＭＯＳトランジスタＭＮ１〜ＭＮ３とカレントミラー回路を構成するＮＭＯＳトランジスタ（第６トランジスタ）ＭＮ７を有する。

２段目増幅回路５は、電源電圧ＶDDと接地電圧ＶSSとの間に直列接続されるＰＭＯＳトランジスタＭＰ７およびＮＭＯＳトランジスタ（第１トランジスタ）ＭＮ８を有する。ソース接地増幅回路を構成するＰＭＯＳトランジスタＭＰ７のゲートは、ＰＭＯＳトランジスタＭＰ５のドレインとＮＭＯＳトランジスタＭＮ６のドレインとに接続されている。ＮＭＯＳトランジスタＭＮ８は、ＮＭＯＳトランジスタＭＮ１〜ＭＮ３、ＭＮ７とカレントミラー回路を構成している。これにより、ＮＭＯＳトランジスタＭＮ３、ＭＮ７およびＭＮ８の各ドレイン−ソース間には、基準電流回路２で生成した基準電流に比例する電流が流れる。

３段目増幅回路６は、電源電圧ＶDDと出力ノードＯＵＴとの間に接続されるＰＭＯＳトランジスタＭＰ８を有する。このＰＭＯＳトランジスタＭＰ８のゲートは、ＰＭＯＳトランジスタＭＰ７のドレインと、ＮＭＯＳトランジスタＭＮ８のドレインと、ＰＭＯＳトランジスタＭＰ３のゲートとに接続されており、これにより、ＰＭＯＳトランジスタＭＰ８、ＭＰ３はカレントミラー回路を構成している。

帰還回路７は、出力ノードＯＵＴと接地電圧ＶSSとの間に直列接続される２つの抵抗Ｒ３，Ｒ４を有する。これら抵抗Ｒ３，Ｒ４により抵抗分圧された帰還電圧Ｖdivが差動増幅器８内のＮＭＯＳトランジスタＭＮ６のゲートに供給される。一方、１段目増幅回路４内のＮＭＯＳトランジスタＭＮ５のゲートには、基準電圧回路３からの基準電圧ＶREFが供給される。そして、１段目増幅回路４は、基準電圧ＶREFと帰還電圧Ｖdivとの電位差に応じた信号を生成して、２段目増幅回路５内のＰＭＯＳトランジスタＭＰ７のゲートに供給する。

次に、図１のレギュレータ回路１の回路動作を説明する。

基準電流回路２内のＰＭＯＳトランジスタＭＰ１、ＭＰ２を流れる電流をそれぞれＩ１、Ｉ２とする。電流Ｉ１はＮＭＯＳトランジスタＭＮ１にも流れ、電流Ｉ２はＮＭＯＳトランジスタＭＮ２にも流れる。上述したように、ＮＭＯＳトランジスタＭＮ１、ＭＮ２はカレントミラー回路を構成している。よって、（１）式に示すように、電流Ｉ１と電流Ｉ２は比例関係にある。
Ｉ１＝ｋ×Ｉ２ …（１）
ここで、ｋは、比例係数である。一般に、ＭＯＳトランジスタが強反転領域で動作しているとき、ＭＯＳトランジスタに流れるドレイン電流ＩDは、以下の（２）式で表されることが知られている。

ここで、ＩDはドレイン電流、μは多数キャリア移動度、Ｃoxは酸化膜厚、Ｗはゲート幅、Ｌはゲート長、ＶGSはゲート−ソース間電圧、Ｖthは閾値電圧である。

本実施形態に係る基準電流回路２は、図２に示す基本的な基準電流回路２に、抵抗Ｒ２と、ＰＭＯＳトランジスタＭＰ３、ＮＭＯＳトランジスタＭＮ３、ＭＮ４を追加したものである。図２に示す基本的な基準電流回路２を流れる基準電流Ｉ２は、以下の（３）式で表される。

ここで、（３）式の右辺の分母をａ、ｂとして、さらに（１）式を用いて整理すると、（５）式が得られる。

この（５）式からわかるように、図２の基準電流回路２を流れる基準電流Ｉ２は、抵抗Ｒ１の２乗に反比例する。また、上述した（１）式から、電流Ｉ１も抵抗Ｒ１の２乗に反比例する。

本実施形態では、図２に示す基本的な基準電流回路２は、抵抗Ｒ２とＮＭＯＳトランジスタＭＮ４からなる並列回路１０を抵抗Ｒ１に直列接続されている。そして、並列回路１０のインピーダンスは、ＮＭＯＳトランジスタＭＮ４のゲート電圧により制御される。ＮＭＯＳトランジスタＭＮ４のゲート電圧は、ＰＭＯＳトランジスタＭＰ８とカレントミラー回路を構成するＰＭＯＳトランジスタＭＰ３のソース−ドレイン間を流れる電流によって制御される。

このように、本実施形態に係る基準電流回路２は、基準電流Ｉ２が流れる電流経路上のインピーダンスを、並列回路１０のインピーダンスを制御することにより可変させている。より具体的には、出力ノードＯＵＴを流れる出力電流が多いときには、並列回路１０のインピーダンスを下げて基準電流Ｉ２が多く流れるようにし、出力ノードＯＵＴを流れる出力電流が少ないときには、並列回路１０のインピーダンスを上げて基準電流Ｉ２を減らすような制御を行う。

以下、図１のレギュレータ回路１の回路図に沿って、本実施形態の回路動作を説明する。出力ノードＯＵＴに接続された不図示の負荷のインピーダンスが小さい場合は、出力ノードＯＵＴから負荷に流れる電流が多くなる。この状態では、ＰＭＯＳトランジスタＭＰ７のソース−ドレイン間電流が増大して、ＰＭＯＳトランジスタＭＰ７のゲート電圧が低下する。よって、ＰＭＯＳトランジスタＭＰ８とカレントミラー回路を構成するＰＭＯＳトランジスタＭＰ３のソース−ドレイン間電流も増大し、ＮＭＯＳトランジスタＭＮ４のゲート電圧が上昇して、ＮＭＯＳトランジスタＭＮ４はオンする。これにより、抵抗Ｒ２はほとんど無視できるようになる。すなわち、抵抗Ｒ２とＮＭＯＳトランジスタＭＮ４からなる並列回路１０のインピーダンスは低くなり、図１の基準電流回路２は、抵抗Ｒ２がない図２の基準電流回路２と実質的に同じ動作を行う。すなわち、基準電流回路２を流れる基準電流Ｉ２は、上述した（５）式に示すように、抵抗Ｒ１に反比例する。

また、ＮＭＯＳトランジスタＭＮ１〜ＭＮ３、ＭＮ７、ＭＮ８はカレントミラー回路を構成しているため、これらＮＭＯＳトランジスタＭＮ１〜ＭＮ３、ＭＮ７、ＭＮ８にも、抵抗Ｒ１に反比例する電流が流れる。

一方、出力ノードＯＵＴに接続された負荷のインピーダンスが大きい場合は、出力ノードＯＵＴから負荷に流れる電流が減少する。この状態では、ＰＭＯＳトランジスタＭＰ７のソース−ドレイン間電流が減少して、ＰＭＯＳトランジスタＭＰ８のゲート電圧が上昇する。よって、ＰＭＯＳトランジスタＭＰ８とカレントミラー回路を構成するＰＭＯＳトランジスタＭＰ３のソース−ドレイン間電流も減少し、ＮＭＯＳトランジスタＭＮ４のゲート電圧が低下して、ＮＭＯＳトランジスタＭＮ４はオフする。これにより、抵抗Ｒ２の両端はオープン状態になり、ＮＭＯＳトランジスタＭＮ４は無視できるようになり、基準電流回路２の電流経路上に抵抗Ｒ１とＲ２が直列接続された状態と等価になる。よって、基準電流回路２の電流経路を流れる基準電流は、（５）式より、（Ｒ１＋Ｒ２）の２乗に反比例した電流量になり、抵抗Ｒ１だけの場合と比べて、基準電流が減少する。特に、抵抗Ｒ２の抵抗値をより大きくしておけば、基準電流をより減少させることができ、消費電流の抑制が図れる。

このように、本実施形態では、出力ノードＯＵＴに接続された負荷のインピーダンスが小さい場合はＮＭＯＳトランジスタＭＮ４をオンさせ、負荷のインピーダンスが大きい場合はＮＭＯＳトランジスタＭＮ４をオフさせる。これを確実に実現するには、ＮＭＯＳトランジスタＭＮ４は、ＰＭＯＳトランジスタＭＰ３が非飽和領域に陥ったときにオンし、ＮＭＯＳトランジスタＭＮ３が非飽和領域に陥ったときにオフしなければならない。そのためには、ＮＭＯＳトランジスタＭＮ４の閾値電圧は、以下の（６）式を満たす必要がある。
｜ＶGS_MN3｜−｜Ｖth_MN3｜＜Ｖth_MN4＜ＶDD−｜ＶGS_MP3｜＋｜Ｖth_MP3｜ …（６）
ここで、ＶGS_MN3はＮＭＯＳトランジスタＭＮ３のゲート−ソース間電圧、Ｖth_MN3はＮＭＯＳトランジスタＭＮ３の閾値電圧、ＶGS_MN3はＮＭＯＳトランジスタＭＮ３のゲート−ソース間電圧、Ｖth_MP3はＰＭＯＳトランジスタＭＰ３の閾値電圧である。

このように、第１の実施形態では、出力ノードＯＵＴから負荷に流れる負荷電流に応じて、基準電流回路２を流れる基準電流の電流量が可変制御されるようにする。より具体的には、負荷電流が少なくなると基準電流も減らして消費電流を削減できるとともに、負荷電流が多くなると基準電流を増大して出力電圧ＶOUTが落ち込まないような制御が可能となる。これにより、消費電力の削減と負荷変動に対する出力電圧ＶOUTの変動防止とを両立させることができる。

（第２の実施形態）
以下に説明する第２の実施形態では、レギュレータ回路１内の一部のトランジスタの導電型を第１の実施形態とは逆にしたものである。

図３は第２の実施形態に係るレギュレータ回路１の回路図である。図３のレギュレータ回路１は、図１と同様に、基準電流回路２と、基準電圧回路３と、１段目増幅回路４と、２段目増幅回路５と、３段目増幅回路６と、帰還回路７とを備えているが、基準電流回路２と１段目増幅回路４内の各トランジスタの導電型を図１とは逆にしている。

基準電流回路２は、電源電圧ＶDDと接地電圧ＶSSとの間に直列接続されるＰＭＯＳトランジスタＭＰ９およびＮＭＯＳトランジスタＭＮ９と、電源電圧ＶDDと接地電圧ＶSSとの間に直列接続されるＰＭＯＳトランジスタ（第９トランジスタ）ＭＰ１０、抵抗Ｒ１、抵抗Ｒ２およびＮＭＯＳトランジスタＭＮ１０と、電源電圧ＶDDと接地電圧ＶSSとの間に直列接続されるＰＭＯＳトランジスタ（第８トランジスタ）ＭＰ１１およびＮＭＯＳトランジスタ（第７トランジスタ）ＭＮ１１と、電源電圧ＶDDと接地電圧ＶSSとの間に直列接続されるＰＭＯＳトランジスタＭＰ３およびＮＭＯＳトランジスタ（第４トランジスタ）ＭＮ３と、抵抗Ｒ２に並列接続されるＮＭＯＳトランジスタＭＮ４とを有する。

ＰＭＯＳトランジスタＭＰ９〜ＭＰ１１はカレントミラー回路を構成している。同様に、ＮＭＯＳトランジスタＭＮ３およびＭＮ１１はカレントミラー回路を構成している。

１段目増幅回路４内の電流源９の一端には電源電圧ＶDDが供給される。１段目増幅回路４内の差動増幅器８は、電流源９と接地電圧ＶSSとの間に直列接続されるＰＭＯＳトランジスタＭＰ１２およびＮＭＯＳトランジスタＭＮ１２と、電流源９と接地電圧ＶSSとの間に直列接続されるＰＭＯＳトランジスタＭＰ１３およびＮＭＯＳトランジスタＭＮ１３とを有する。

１段目増幅回路４内の電流源９は、電源電圧ＶDDと差動増幅器８との間に接続されるＰＭＯＳトランジスタ（第１０トランジスタ）ＭＰ１４を有する。このＰＭＯＳトランジスタＭＰ１４は、ＰＭＯＳトランジスタＭＰ７およびＭＰ９〜ＭＰ１１とカレントミラー回路を構成している。

図３のレギュレータ回路１は、図１のレギュレータ回路１と同様の回路動作を行うが、基準電流回路２と１段目増幅回路４内の各トランジスタの導電型を逆にした関係で、基準電流回路２内に余計に二つのトランジスタＭＰ１１およびＭＮ１１が設けられている。

図１では、負荷電流に応じた電流が流れるＮＭＯＳトランジスタＭＮ３が、基準電流回路２内で基準電流を流すＮＭＯＳトランジスタＭＮ２とカレントミラー回路を構成していた。これと同様の回路動作を行うために、図３では、ＮＭＯＳトランジスタＭＮ３とカレントミラー回路を構成するＮＭＯＳトランジスタＭＮ１１が新たに設けられる。また、これとともに、このＮＭＯＳトランジスタＭＮ１１に直列接続されるＰＭＯＳトランジスタＭＰ１１が設けられる。図３では、このＰＭＯＳトランジスタＭＰ１１が基準電流回路２内で基準電流を流すＰＭＯＳトランジスタＭＰ１０とカレントミラー回路を構成するようにしている。

これにより、第２の実施形態においても、負荷電流が少なくなると基準電流も減らして消費電流を削減できるとともに、負荷電流が多くなると基準電流を増大して出力電圧ＶOUTが落ち込まないような制御が可能となる。

本発明の態様は、上述した個々の実施形態に限定されるものではなく、当業者が想到しうる種々の変形も含むものであり、本発明の効果も上述した内容に限定されない。すなわち、特許請求の範囲に規定された内容およびその均等物から導き出される本発明の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更および部分的削除が可能である。

１ レギュレータ回路、２ 基準電流回路、３ 基準電圧回路、４ １段目増幅回路、５ ２段目増幅回路、６ ３段目増幅回路、７ 帰還回路、８ 差動増幅器、９ 電流源 １０ 並列回路

Claims (6)

1. 基準電圧を生成する基準電圧回路と、
   電流源からの電流を用いて、出力電圧に相関する帰還電圧と前記基準電圧との電位差に応じた出力信号を生成して出力する差動増幅器と、
   前記出力信号を増幅して前記出力電圧および前記帰還電圧を生成する出力段増幅器と、
   出力ノードに流れる負荷電流に応じた基準電流を生成し、前記電流源から流れる電流を制御する基準電流回路と、を備えることを特徴とするレギュレータ回路。
2. 前記出力段増幅器は、前記出力信号に相関する信号を増幅して前記出力電圧を生成する第１トランジスタを有し、
   前記基準電流回路は、
   前記第１トランジスタとカレントミラー回路を構成する第２トランジスタと、
   前記第２トランジスタの出力電流経路を流れる電流に応じて前記基準電流を制御する第３トランジスタと、を有することを特徴とする請求項１に記載のレギュレータ回路。
3. 前記基準電流が流れる電流経路上に直列接続される第１インピーダンス素子および第２インピーダンス素子を備え、
   前記第２インピーダンス素子は、前記第３トランジスタのドレイン−ソース間に並列接続されて並列回路を形成し、この並列回路のインピーダンスは、前記負荷電流により制御されることを特徴とする請求項２に記載のレギュレータ回路。
4. 前記出力段増幅器は、
   前記出力信号を増幅する第１増幅器と、
   前記第１増幅器の出力信号を増幅して前記出力電圧を生成する第２増幅器と、
   前記出力電圧を分圧して前記帰還電圧を生成する帰還回路と、を有し、
   前記第１トランジスタは、前記第２増幅器内に設けられることを特徴とする請求項２または３に記載のレギュレータ回路。
5. 前記基準電流回路は、
   前記第２トランジスタに直列接続される第４トランジスタと、
   前記第４トランジスタとカレントミラー回路を構成してドレイン−ソース間に前記基準電流を流す第５トランジスタと、を有し、
   前記電流源は、前記第４および第５トランジスタとカレントミラー回路を構成する第６トランジスタを有することを特徴とする請求項２乃至４のいずれかに記載のレギュレータ回路。
6. 前記第２トランジスタに直列接続される第４トランジスタと、
   前記第４トランジスタとカレントミラー回路を構成する第７トランジスタと、
   前記第７トランジスタに直列接続される第８トランジスタと、
   前記第８トランジスタとカレントミラー回路を構成してソース−ドレイン間に前記基準電流を流す第９トランジスタと、を備え、
   前記電流源は、前記第８および第９トランジスタとカレントミラー回路を構成する第１０トランジスタを有することを特徴とする請求項２乃至４のいずれかに記載のレギュレータ回路。

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