JP5181822B2 - 定電圧回路 - Google Patents
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一般にMOSトランジスタでは、ゲート電極−ソース電極間の電圧Vgsを閾値電圧Vth未満で動作させる場合を弱反転領域にあり、ゲート電極−ソース電極間の電圧Vgsを閾値電圧Vth以上で動作させる場合を強反転領域にあるとみなすことができる。又、ドレイン電極−ソース電極間の電圧Vdsを凡そ0.1V未満で動作させた場合はダイオード接続の有無に拘らず線形領域にあり、ドレイン電極−ソース電極間の電圧Vdsを凡そ0.1V以上で動作させた場合は飽和領域にあるとみなすことができる。
そこで、本発明の技術的課題は、低消費電流で低電圧な定電圧を安定して得られる定電圧回路を提供することにある。
ソース電極に第1の電源電圧が接続され、且つゲート電極とドレイン電極とを同電位に接続した第1のP型MOSトランジスタ(例えば、図1のMOSトランジスタP1)と、
ソース電極に第1の電源電圧が接続され、且つゲート電極が前記第1のP型MOSトランジスタのゲート電極及びドレイン電極に接続された第2のP型MOSトランジスタ(例えば、図1のMOSトランジスタP2)と、
ソース電極に第2の電源電圧が接続され、且つゲート電極とソース電極とを同電位に接続し、ドレイン電極が第1のP型MOSトランジスタのドレイン電極に接続された第1のN型MOSトランジスタ(例えば、図1のMOSトランジスタN1)と、
ソース電極に第2の電源電圧が接続され、且つゲート電極とドレイン電極とを同電位に接続し、ドレイン電極が前記第2のP型MOSトランジスタのドレイン電極に接続された第2のN型MOSトランジスタ(例えば、図1のMOSトランジスタN2)と、
ソース電極に第2の電源電圧が接続され、且つゲート電極が前記第2のN型MOSトランジスタのドレイン電極に接続され、ドレイン電極がトリム端子(例えば、図1のトリム端子3)に接続された第3のN型MOSトランジスタ(例えば、図1のMOSトランジスタN3)と、を備えて構成され、
前記第2のP型MOSトランジスタと前記第2のN型MOSトランジスタとにおけるドレイン電極同士の結線に対する接続引き出し線から基準電圧を生成出力する基準電圧生成回路(例えば、図1の基準電圧生成回路1)を含み、
前記第1のN型MOSトランジスタは、閾値電圧が極小のデプリーション型であると共に、ゲート長が前記第2のN型MOSトランジスタのゲート長よりも大きく、
前記第2のN型MOSトランジスタは、前記第1のN型MOSトランジスタよりも閾値電圧が高い低閾値電圧タイプであると共に、ゲート長が前記第1のP型MOSトランジスタ及び前記第2のP型MOSトランジスタのゲート長の15倍以上大きく、
前記第3のN型MOSトランジスタの閾値電圧は、前記第2のN型MOSトランジスタの閾値電圧と同じであり、
前記トリム端子は、前記第3のN型MOSトランジスタのドレイン電極へ所定の電圧値を印加することにより、前記第2のP型MOSトランジスタのソース電極−ドレイン電極間、並びに前記第2のN型MOSトランジスタのドレイン電極−ソース電極間を流れる電流をモニタするものであることを特徴とする定電圧回路である。
この結果、各N型MOSトランジスタに低閾値電圧タイプのものを用いているにも拘らず、ドレイン電極−ソース電極間の電圧Vdsが飽和領域で安定して動作するため、弱反転領域における非飽和領域で動作される状態が回避され、所望の低い基準電圧を発生させることができ、カレントミラー回路を構成する際に正常動作させることが可能となる。
前記第3のN型MOSトランジスタのゲート幅は、前記第2のN型MOSトランジスタのゲート幅よりも大きいことを特徴とする定電圧回路である。
このような構成により、基準電圧生成回路において、基準電圧を発生する第2のN型MOSトランジスタに流れる電流が小さくて外部端子から直接モニタできないため、これを倍増した第3のN型MOSトランジスタを流れる電流により正確にモニタすることができる。
ゲート電極が前記基準電圧に接続され、且つソース電極が第2の電源電圧に接続された第4のN型MOSトランジスタ(例えば、図1のMOSトランジスタN4)と、
ゲート電極が前記基準電圧に接続され、且つソース電極が前記第4のN型MOSトランジスタのドレイン電極に接続された第5のN型MOSトランジスタ(例えば、図1のMOSトランジスタN5)と、
ソース電極に第1の電源電圧が接続され、且つドレイン電極が前記第5のN型MOSトランジスタのドレイン電極に接続された第3のP型MOSトランジスタ(例えば、図1のMOSトランジスタP3)と、
ソース電極に第1の電源電圧が接続され、且つゲート電極が前記第3のP型MOSトランジスタのゲート電極に接続されると共に、ドレイン電極と同電位に接続した第4のP型MOSトランジスタ(例えば、図1のMOSトランジスタP4)と、
ソース電極に第1の電源電圧が接続され、且つゲート電極が前記第3のP型MOSトランジスタのドレイン電極と前記第5のN型MOSトランジスタのドレイン電極との結線に接続された第5のP型MOSトランジスタ(例えば、図1のMOSトランジスタP5)と、
ソース電極が前記第5のN型MOSトランジスタのソース電極及び前記第4のN型MOSトランジスタのドレイン電極に接続され、且つドレイン電極が前記第4のP型MOSトランジスタのドレイン電極に接続された第6のN型MOSトランジスタ(例えば、図1のMOSトランジスタN6)と、
ソース電極が前記第5のP型MOSトランジスタのドレイン電極に接続され、且つゲート電極とドレイン電極とを同電位に接続した第6のP型MOSトランジスタ(例えば、図1のMOSトランジスタP6)と、
ゲート電極が前記基準電圧に接続され、ソース電極が第2の電源電圧に接続され、且つドレインが前記第6のP型MOSトランジスタのドレイン電極及び前記第6のN型MOSトランジスタのゲート電極に接続された第7のN型MOSトランジスタ(例えば、図1のMOSトランジスタN7)と、を備えて構成され、
前記第4のN型MOSトランジスタ、前記第5のN型MOSトランジスタ、前記第6のN型MOSトランジスタ、及び前記第7のN型MOSトランジスタの閾値電圧は、それぞれ前記第2のN型MOSトランジスタの閾値電圧と同じであり、
前記第5のP型MOSトランジスタのドレイン電極と前記第6のP型MOSトランジスタのソース電極との結線に対する接続引き出し線から定電圧を出力する定電圧出力回路を(例えば、図1の定電圧出力回路2)含むことを特徴とする定電圧回路である。
即ち、本発明によれば、低消費電流で低電圧な基準電圧を生成する定電圧回路を実現することができる。
前記第2のN型MOSトランジスタは、ゲート幅に対するゲート長の比を示すゲート長/ゲート幅が15以上であることを特徴とする定電圧回路である。
このような構成により、基準電圧生成回路における低電圧な基準電圧の生成に際して的確に低消費電流化が図られる。
前記第2のN型MOSトランジスタのゲート長は、前記第6のN型MOSトランジスタ及び前記第7のN型MOSトランジスタのゲート長の15倍以上であることを特徴とする定電圧回路である。
このような構成により、基準電圧生成回路における低電圧な基準電圧の生成に際して一層低消費電流化が図られるため、定電圧回路において、低消費電流で低電圧な定電圧出力を得る上で有効となる。
図1は、本発明の実施形態に係る定電圧回路Aの基本構成を示した回路図である。ここでの定電圧回路Aは、低電圧な基準電圧VREFを生成出力する基準電圧生成回路1と、この基準電圧VREFを用いて差動増幅により定電圧を出力する定電圧出力回路2とから構成される。このうち、基準電圧生成回路1は、ソース電極に第1の電源電圧VDDが接続され、且つゲート電極とドレイン電極とを同電位に接続したP型のMOSトランジスタP1と、ソース電極に第1の電源電圧VDDが接続され、且つゲート電極がMOSトランジスタP1のゲート電極及びドレイン電極に接続されたP型のMOSトランジスタP2と、ソース電極に第2の電源電圧VSSが接続され、且つゲート電極とソース電極とを同電位に接続し、ドレイン電極がMOSトランジスタP1のドレイン電極に接続されたN型のMOSトランジスタN1と、ソース電極に第2の電源電圧VSSが接続され、且つゲート電極とドレイン電極とを同電位に接続し、ドレイン電極がMOSトランジスタP2のドレイン電極に接続されたN型のMOSトランジスタN2と、ソース電極に第2の電源電圧VSSが接続され、且つゲート電極がN型MOSトランジスタN2のドレイン電極に接続され、ドレイン電極がトリム端子3に接続されたN型のMOSトランジスタN3と、を備えている。
細部について説明すれば、MOSトランジスタN1は、閾値電圧Vthが0V以下の極小のデプリーション型であると共に、ゲート電極におけるソース電極−ドレイン電極間の距離を示すゲート長LがMOSトランジスタN2のゲート長Lよりも大きく、定電流源としてドレイン電極−ソース電極間に微弱な電流I1が流れる。基準電圧VREFを発生するMOSトランジスタN2は、MOSトランジスタN1よりも閾値電圧Vthが高く、例えば0.35Vの低閾値電圧タイプである。又、MOSトランジスタN2は、ゲート長LがMOSトランジスタP1、P2のゲート長Lの15倍以上大きくなっている。更に、MOSトランジスタN2と対を成してカレントミラー回路を構成するMOSトランジスタN3の閾値電圧Vthは、MOSトランジスタN2の閾値電圧Vthと同じである。トリム端子3は、MOSトランジスタN3のドレイン電極へ所定の電圧値を印加することにより、MOSトランジスタP2のソース電極−ドレイン電極間、並びにMOSトランジスタN2のドレイン電極−ソース電極間を流れる電流I2をモニタするものである。即ち、トリム端子3は、MOSトランジスタN3を流れる電流I3によって、MOSトランジスタN2に流れる電流I2をモニタするためのものであり、電流モニタ用の電圧(例えば1V程度)が印加されている。
尚、MOSトランジスタN3のゲート電極におけるゲート幅WをMOSトランジスタN2のゲート電極におけるゲート幅Wよりも大きくしておけば、MOSトランジスタN2に流れる電流I2が小さくて外部端子から直接モニタできないため、これを倍増したMOSトランジスタN3を流れる電流I3により正確にモニタすることができる。
本実施形態に係る定電圧回路Aの場合、基準電圧生成回路1では消費電力を低減する目的で基準電圧VREFをより低電圧なものとし、MOSトランジスタN1の発生電流I1を低電流化している。例えば、電流I1は10nA程度で発生させる。
このとき、MOSトランジスタP1、P2から成るカレントミラー回路によって、MOSトランジスタN2に電流I2が流れるが、MOSトランジスタN2は弱反転領域で使用するため、ダイオード接続されたMOSトランジスタN2は、ゲート電圧が低電圧の状態で駆動される。
このような事態を回避するため、低閾値電圧タイプのMOSトランジスタN2については、ゲート電極におけるゲート長LをP型MOSトランジスタP1、P2のゲート電極におけるゲート長Lよりも15倍以上大きくしている。上述したデプリーション型のMOSトランジスタN1のゲート電極におけるゲート長Lは数mm程度の特大なものであり、MOSトランジスタN2のゲート電極におけるゲート長Lは数μm程度のものである。
図2(a)においては、MOSトランジスタのゲート電極におけるゲート長Lを大きくするために、ドレイン電極−ソース電極間に設置されるゲート電極として、ドレイン電極−ソース電極間の距離が短距離構造のMOSトランジスタのゲート電極の場合と比べて2倍となっている。
こうしたゲート長Lを大きくした構造のMOSトランジスタを用いれば、ドレイン電極−ソース電極間の電位差がより大きくなり、ゲート電圧が閾値電圧Vthを下回り、弱反転領域の非飽和領域で動作する事態を回避することができる。
図1の基準電圧生成回路1において、MOSトランジスタN1は定電流源として動作し、電流I1が流れると、第1の電源電圧VDDからMOSトランジスタP1に電流I1が流れると共に、カレントミラー回路を構成するMOSトランジスタP2には、MOSトランジスタP1、P2のサイズ比によって決まる電流I2が流れる。
この電流I2によってMOSトランジスタN2がオンの状態となり、MOSトランジスタN2のドレイン電極−ソース電極間に電流I2が流れるが、このとき、MOSトランジスタN2は、低いゲート電圧でオンの状態となり、ダイオード接続されているMOSトランジスタN2においては、ドレイン電極−ソース電極間の電圧Vdsが低電圧値で発生する。
MOSトランジスタN3においては、トリム端子3から、MOSトランジスタN2とのサイズ比で決まる電流I3が流れ、MOSトランジスタN2の電流をモニタリングすることができる。
一方、MOSトランジスタN2のドレイン電極に接続されている引き出し線からは、基準電圧VREFが出力され、定電圧出力回路2のMOSトランジスタN4、N5、N7のゲート電極にそれぞれ印加される。
MOSトランジスタN5は、基準電圧VREFによってドレイン電極−ソース電極間に流れる電流Idsを変化させるが、このとき流れる電流Idsは、MOSトランジスタN6のゲート電圧との関係で異なるものとなる。即ち、MOSトランジスタN5、N6を流れる総電流量は、MOSトランジスタN4によって決定され、MOSトランジスタN5、N6のそれぞれのゲート電圧に印加される電圧によって、各MOSトランジスタN5、N6に流れる電流の比が決定される。
そして、この電圧値は、次段の増幅用トランジスタであるMOSトランジスタP5のゲート電圧に印加され、MOSトランジスタP5によって増幅された電圧値(MOSトランジスタP5のドレイン電圧)が定電圧出力端子4から出力される。
ここで、MOSトランジスタP5、P6、N7からなる部分は電流経路を構成するが、MOSトランジスタN7のドレイン電極−ソース電極間の電圧Vds、MOSトランジスタP6のドレイン電極−ソース電極間の電圧Vdsはほぼ一定であり、MOSトランジスタP5のドレイン電極−ソース電極間の電圧Vdsがゲート電圧によって変化されることにより、この電流経路における各部の電圧値が変化する。
尚、本実施形態では、MOSトランジスタN2、及びこれと対を成してカレントミラー回路を構成する各N型MOSトランジスタN3、N4、N7のゲート長LをMOSトランジスタP1、P2のゲート長Lよりも増大させるものとして説明したが、これらについて、MOSトランジスタN2におけるドレイン電極−ソース電極間の電圧Vdsが一定の値となれば、カレントミラー回路を正常に動作させることができ、適切な基準電圧VREFを発生させることが可能となるため、低コストで課題を解決するためには、MOSトランジスタN2についてのみ、ゲート長Lを増大させることも可能である。
Claims (5)
- ソース電極に第1の電源電圧が接続され、且つゲート電極とドレイン電極とを同電位に接続した第1のP型MOSトランジスタと、
ソース電極に第1の電源電圧が接続され、且つゲート電極が前記第1のP型MOSトランジスタのゲート電極及びドレイン電極に接続された第2のP型MOSトランジスタと、
ソース電極に第2の電源電圧が接続され、且つゲート電極とソース電極とを同電位に接続し、ドレイン電極が第1のP型MOSトランジスタのドレイン電極に接続された第1のN型MOSトランジスタと、
ソース電極に第2の電源電圧が接続され、且つゲート電極とドレイン電極とを同電位に接続し、ドレイン電極が前記第2のP型MOSトランジスタのドレイン電極に接続された第2のN型MOSトランジスタと、
ソース電極に第2の電源電圧が接続され、且つゲート電極が前記第2のN型MOSトランジスタのドレイン電極に接続され、ドレイン電極がトリム端子に接続された第3のN型MOSトランジスタと、を備えて構成され、
前記第2のP型MOSトランジスタと前記第2のN型MOSトランジスタとにおけるドレイン電極同士の結線に対する接続引き出し線から基準電圧を生成出力する基準電圧生成回路を含み、
前記第1のN型MOSトランジスタは、閾値電圧が極小のデプリーション型であると共に、ゲート長が前記第2のN型MOSトランジスタのゲート長よりも大きく、
前記第2のN型MOSトランジスタは、前記第1のN型MOSトランジスタよりも閾値電圧が高い低閾値電圧タイプであると共に、ゲート長が前記第1のP型MOSトランジスタ及び前記第2のP型MOSトランジスタのゲート長の15倍以上大きく、
前記第3のN型MOSトランジスタの閾値電圧は、前記第2のN型MOSトランジスタの閾値電圧と同じであり、
前記トリム端子は、前記第3のN型MOSトランジスタのドレイン電極へ所定の電圧値を印加することにより、前記第2のP型MOSトランジスタのソース電極−ドレイン電極間、並びに前記第2のN型MOSトランジスタのドレイン電極−ソース電極間を流れる電流をモニタするものであることを特徴とする定電圧回路。 - 前記第3のN型MOSトランジスタのゲート幅は、前記第2のN型MOSトランジスタのゲート幅よりも大きいことを特徴とする請求項1記載の定電圧回路。
- ゲート電極が前記基準電圧に接続され、且つソース電極が第2の電源電圧に接続された第4のN型MOSトランジスタと、
ゲート電極が前記基準電圧に接続され、且つソース電極が前記第4のN型MOSトランジスタのドレイン電極に接続された第5のN型MOSトランジスタと、
ソース電極に第1の電源電圧が接続され、且つドレイン電極が前記第5のN型MOSトランジスタのドレイン電極に接続された第3のP型MOSトランジスタと、
ソース電極に第1の電源電圧が接続され、且つゲート電極が前記第3のP型MOSトランジスタのゲート電極に接続されると共に、ドレイン電極と同電位に接続した第4のP型MOSトランジスタと、
ソース電極に第1の電源電圧が接続され、且つゲート電極が前記第3のP型MOSトランジスタのドレイン電極と前記第5のN型MOSトランジスタのドレイン電極との結線に接続された第5のP型MOSトランジスタと、
ソース電極が前記第5のN型MOSトランジスタのソース電極及び前記第4のN型MOSトランジスタのドレイン電極に接続され、且つドレイン電極が前記第4のP型MOSトランジスタのドレイン電極に接続された第6のN型MOSトランジスタと、
ソース電極が前記第5のP型MOSトランジスタのドレイン電極に接続され、且つゲート電極とドレイン電極とを同電位に接続した第6のP型MOSトランジスタと、
ゲート電極が前記基準電圧に接続され、ソース電極が第2の電源電圧に接続され、且つドレインが前記第6のP型MOSトランジスタのドレイン電極及び前記第6のN型MOSトランジスタのゲート電極に接続された第7のN型MOSトランジスタと、を備えて構成され、
前記第4のN型MOSトランジスタ、前記第5のN型MOSトランジスタ、前記第6のN型MOSトランジスタ、及び前記第7のN型MOSトランジスタの閾値電圧は、それぞれ前記第2のN型MOSトランジスタの閾値電圧と同じであり、
前記第5のP型MOSトランジスタのドレイン電極と前記第6のP型MOSトランジスタのソース電極との結線に対する接続引き出し線から定電圧を出力する定電圧出力回路を含むことを特徴とする請求項1又は2記載の定電圧回路。 - 前記第2のN型MOSトランジスタは、ゲート幅に対するゲート長の比を示すゲート長/ゲート幅が15以上であることを特徴とする請求項1〜3の何れか一つに記載の定電圧回路。
- 前記第2のN型MOSトランジスタのゲート長は、前記第6のN型MOSトランジスタ及び前記第7のN型MOSトランジスタのゲート長の15倍以上であることを特徴とする請求項3又は4記載の定電圧回路。
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