JP2011090495A - 定電流ドライバ回路 - Google Patents

Abstract

【課題】出力端子の電圧が低電圧であっても出力電流精度を維持させることができ、出力端子の電圧が大きい場合においても定電流性を維持させることができる定電流ドライバ回路を得る。
【解決手段】第１帰還制御回路部４によって、ＰＭＯＳトランジスタＰ３のドレイン電圧Ｐ３Ｖに応じてＮＭＯＳトランジスタＮ５及びＮｄｒｖへのゲート電圧Ｎｇｖを制御すると共に、第２帰還制御回路部５によって、ＰＭＯＳトランジスタＰ３が飽和領域で作動するようにゲート電圧Ｎｇｖを制御するようにした。
【選択図】図１

Description

本発明は、発光ダイオード用の定電流ドライバ回路に関し、特に出力電流の電圧依存性の少ない定電流ドライバ回路に関する。

図３は、従来の定電流回路の回路例を示した図である。（例えば、特許文献１参照。）。
図３で示しているように、カレントミラー回路の精度を向上させるために、定電流源１０１を、トランジスタＭ１０３のドレインとゲート、トランジスタＭ１０１のゲート、及び演算増幅器１０２の非反転入力端にそれぞれ接続し、トランジスタＭ１０１のドレインを、トランジスタＭ１０２のソースとサブストレートゲート（バックゲートともいう）、及び演算増幅器１０２の反転入力端にそれぞれ接続し、トランジスタＭ１０２のゲートに演算増幅器１０２の出力端を接続している。

トランジスタＭ１０１及びＭ１０３の各ソースと各サブストレートゲートはそれぞれ接地電圧に接続されており、トランジスタＭ１０２のドレインが定電流回路の出力端子ＯＵＴに接続されている。トランジスタＭ１０１のドレイン電圧とトランジスタＭ１０３のドレイン電圧が常に一致するようにして、トランジスタＭ１０１とトランジスタＭ１０３の各電流を一致させている。更に、定電流回路の出力端子ＯＵＴの電圧が大きい状態において、トランジスタＭ１０２からの基盤電流Ｉｓｕｂによるカレントミラー精度の低下を改善させていた。

しかし、図３では、出力端子ＯＵＴから見た出力インピーダンスを大きくすることによって出力電流ＩＯＵＴの出力電圧依存性を低くしていたが、出力端子ＯＵＴの電圧が小さくなった場合は、前記出力インピーダンスが大きいため、定電流性が確保できなくなるという問題があった。

本発明は、このような問題を解決するためになされたものであり、出力端子の電圧が低電圧であっても出力電流精度を維持させることができ、出力端子の電圧が大きい場合においても定電流性を維持させることができる定電流回路を使用した定電流ドライバ回路を得ることを目的とする。

この発明に係る定電流ドライバ回路は、出力端子ＯＵＴに接続された負荷に、定電流をなすように生成した出力電流ＩＯＵＴを供給する定電流ドライバ回路において、
所定の第１定電流Ｉ１及び第２定電流Ｉ２をそれぞれ生成する定電流回路部と、
バイアス電流として該第１定電流Ｉ１が供給される第１トランジスタと、バイアス電流として該第２定電流Ｉ２が供給される第２トランジスタとからなり、該第１トランジスタと該第２トランジスタの各制御電極が接続され該接続部が前記第２トランジスタにおける第２定電流Ｉ２が入力される入力端に接続された差動対と、
前記第１トランジスタの負荷をなす第３トランジスタと、
前記第２トランジスタとの接続部が前記出力端子ＯＵＴをなし、前記第２トランジスタの負荷をなす第４トランジスタと、
前記第１トランジスタの第１定電流Ｉ１が入力される入力端の電圧Ｐ３Ｖに応じて前記第３トランジスタ及び前記第４トランジスタへの制御信号Ｎｇｖを生成して出力する第１帰還制御回路部と、
該第１帰還制御回路部に対して、前記電圧Ｐ３Ｖが所定の電圧Ｐ５Ｖになるように制御信号Ｎｇｖの制御を行う第２帰還制御回路部と、
を備えるものである。

具体的には、前記定電流回路部は、
所定の定電圧を生成して出力する定電圧回路部と、
該定電圧回路部からの定電圧が制御電極に入力され、該定電圧に応じた前記第１定電流を生成して出力する第５トランジスタと、
前記定電圧回路部からの定電圧が制御電極に入力され、該定電圧に応じた前記第２定電流を生成して出力する第６トランジスタと、
を備え、
前記電圧Ｐ５Ｖは、前記第５トランジスタから飽和した電流が出力されるときの前記電圧Ｐ３Ｖの電圧値に設定されるようにした。

また、前記第１帰還制御回路部は、
制御電極に前記電圧Ｐ３Ｖが入力され、該電圧Ｐ３Ｖに応じた電流を生成する第７トランジスタと、
該第７トランジスタにバイアス電流を供給する第１定電流源と、
を備えるようにした。

また、前記第２帰還制御回路部は、
前記第７トランジスタに並列に接続された第８トランジスタと、
前記所定の電圧Ｐ５Ｖを生成して出力する電圧生成回路と、
前記電圧Ｐ３Ｖが該電圧Ｐ５Ｖになるように前記第８トランジスタの動作制御を行う演算増幅回路と、
を備えるようにした。

この場合、前記電圧生成回路は、
ダイオードをなすように接続された第９トランジスタと、
該第９トランジスタにバイアス電流を供給する第２定電流源と、
を備え、
前記第９トランジスタは、前記第５トランジスタと同じ導電型で同じ特性を有するトランジスタであるようにした。

また、前記第２定電流Ｉ２は、出力電流ＩＯＵＴへの影響が無視できるほど小さい電流値であるようにした。

具体的には、前記各トランジスタはＭＯＳトランジスタであるようにした。

本発明の定電流ドライバ回路によれば、出力電流ＩＯＵＴの定電流性が確保される出力端子ＯＵＴの電圧の電圧範囲を従来よりも広くすることができる。

本発明の第１の実施の形態における定電流ドライバ回路の回路例を示した図である。 図１の定電流ドライバ回路の特性例を示した図である。 従来の定電流回路の回路例を示した図である。

次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態における定電流ドライバ回路の回路例を示した図である。
図１において、定電流ドライバ回路１は、負荷をなす発光ダイオードＬＥＤに定電流ＩＯＵＴを供給する定電流回路をなしている。
定電流ドライバ回路１は、所定の定電流を生成する定電流源部２と、増幅回路部３と、第１帰還制御回路部４と、第２帰還制御回路部５とを備えている。

定電流源部２は、所定の定電流Ｉｂａｓｅを生成して出力する定電流源ＩＲＥＦ、ＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ１，Ｎ２で構成されており、増幅回路部３は、ＰＭＯＳトランジスタＰ２，Ｐ３及びＮＭＯＳトランジスタＮ３〜Ｎ５，Ｎｄｒｖで構成されている。第１帰還制御回路部４は、ＮＭＯＳトランジスタＮ６，Ｎ７で構成され、第２帰還制御回路部５は、演算増幅回路１１、ＰＭＯＳトランジスタＰ４，Ｐ５及びＮＭＯＳトランジスタＮ８で構成されている。

なお、定電流源部２は定電圧回路部を、ＮＭＯＳトランジスタＮ３は第１トランジスタを、ＮＭＯＳトランジスタＮ４は第２トランジスタを、ＮＭＯＳトランジスタＮ５は第３トランジスタを、ＮＭＯＳトランジスタＮｄｒｖは第４トランジスタを、ＰＭＯＳトランジスタＰ３は第５トランジスタを、ＰＭＯＳトランジスタＰ２は第６トランジスタをそれぞれなす。また、ＮＭＯＳトランジスタＮ７は第７トランジスタを、ＮＭＯＳトランジスタＮ６及び定電流源部２は第１定電流源をそれぞれなし、ＰＭＯＳトランジスタＰ４は第８トランジスタを、ＰＭＯＳトランジスタＰ５、ＮＭＯＳトランジスタＮ８及び定電流源部２は電圧生成回路を、ＰＭＯＳトランジスタＰ５は第９トランジスタを、ＮＭＯＳトランジスタＮ８及び定電流源部２は第２定電流源をそれぞれなす。

定電流源部２において、電源電圧ＶＤＤとＮＭＯＳトランジスタＮ１のドレインとの間に定電流源ＩＲＥＦが接続されている。ＮＭＯＳトランジスタＮ１及びＮ２はカレントミラー回路を形成しており、ＮＭＯＳトランジスタＮ１及びＮ２において、各ソースは接地電圧にそれぞれ接続され、各ゲートは接続され該接続部はＮＭＯＳトランジスタＮ１のドレインに接続されている。電源電圧ＶＩＮとＮＭＯＳトランジスタＮ２との間にはＰＭＯＳトランジスタＰ１が接続されており、ＰＭＯＳトランジスタＰ１において、ゲートとドレインが接続されている。

次に、増幅回路部３において、ＰＭＯＳトランジスタＰ２及びＰ３はＰＭＯＳトランジスタＰ１とカレントミラー回路を形成しており、ＰＭＯＳトランジスタＰ２及びＰ３において、各ゲートはＰＭＯＳトランジスタＰ１のゲートにそれぞれ接続され、各ソースは電源電圧ＶＩＮにそれぞれ接続されている。ＰＭＯＳトランジスタＰ２のドレインにはＮＭＯＳトランジスタＮ４のドレインが接続され、ＰＭＯＳトランジスタＰ３のドレインにはＮＭＯＳトランジスタＮ３のドレインが接続されている。ＮＭＯＳトランジスタＮ３及びＮ４の各ゲートは接続され、該接続部はＮＭＯＳトランジスタＮ４のドレインに接続されている。

また、ＮＭＯＳトランジスタＮ３のソースと接地電圧との間にＮＭＯＳトランジスタＮ５が接続され、ＮＭＯＳトランジスタＮ４のソースと接地電圧との間にＮＭＯＳトランジスタＮｄｒｖが接続されている。ＮＭＯＳトランジスタＮ４とＮＭＯＳトランジスタＮｄｒｖとの接続部が出力端子ＯＵＴをなし、出力端子ＯＵＴには発光ダイオードＬＥＤのカソードが接続され、発光ダイオードＬＥＤのアノードは電源電圧ＶＩＮに接続されている。ＮＭＯＳトランジスタＮ５及びＮｄｒｖの各ゲートは接続され、該接続部は第１帰還制御回路部４を構成するＮＭＯＳトランジスタＮ６のドレインに接続されている。

また、第１帰還制御回路部４において、ＮＭＯＳトランジスタＮ６は、ＮＭＯＳトランジスタＮ１及びＮ２と共にカレントミラー回路を形成しており、ゲートがＮＭＯＳトランジスタＮ１のゲートに接続され、ソースが接地電圧に接続されている。電源電圧ＶＩＮとＮＭＯＳトランジスタＮ６のドレインとの間にＮＭＯＳトランジスタＮ７が接続され、ＮＭＯＳトランジスタＮ７のゲートは、ＰＭＯＳトランジスタＰ３とＮＭＯＳトランジスタＮ３との接続部に接続されている。

次に、第２帰還制御回路部４において、ＮＭＯＳトランジスタＮ８は、ＮＭＯＳトランジスタＮ１及びＮ２と共にカレントミラー回路を形成しており、ゲートがＮＭＯＳトランジスタＮ１のゲートに接続され、ソースが接地電圧に接続されている。電源電圧ＶＩＮとＮＭＯＳトランジスタＮ８のドレインとの間にＰＭＯＳトランジスタＰ５が接続され、ＰＭＯＳトランジスタＰ５において、ゲートがドレインに接続され、該接続部は演算増幅回路１１の非反転入力端に接続されている。

演算増幅回路１１の反転入力端はＰＭＯＳトランジスタＰ３とＮＭＯＳトランジスタＮ３との接続部に接続されている。また、ＰＭＯＳトランジスタＰ４がＮＭＯＳトランジスタＮ７と並列に接続され、演算増幅回路１１の出力端はＰＭＯＳトランジスタＰ４のゲートに接続されている。
なお、ＰＭＯＳトランジスタＰ１〜Ｐ５の各サブストレートゲートはそれぞれ電源電圧ＶＩＮに接続され、ＮＭＯＳトランジスタＮ１〜Ｎ８及びＮｄｒｖの各サブストレートゲートはそれぞれ接地電圧に接続されている。

このような構成において、増幅回路部３では、ＮＭＯＳトランジスタＮ３及びＮ４が差動対をなしており、ＰＭＯＳトランジスタＰ２は、該差動対を構成するＮＭＯＳトランジスタＮ４にバイアス電流を供給する定電流源をなし、ＰＭＯＳトランジスタＰ３は、該差動対を構成するＮＭＯＳトランジスタＮ３にバイアス電流を供給する定電流源をなしている。また、ＮＭＯＳトランジスタＮｄｒｖは、前記差動対を構成するＮＭＯＳトランジスタＮ４の負荷をなし、ＮＭＯＳトランジスタＮ５は、前記差動対を構成するＮＭＯＳトランジスタＮ３の負荷をなしている。
第１帰還制御回路部４は、ＮＭＯＳトランジスタＮ３とＰＭＯＳトランジスタＰ３との接続部の電圧Ｐ３Ｖに応じて、ＮＭＯＳトランジスタＮ５とＮｄｒｖの各ゲート電圧を制御し、第２帰還制御回路部５は、ＮＭＯＳトランジスタＮ３とＰＭＯＳトランジスタＰ３との接続部の電圧Ｐ３Ｖに応じて、第１帰還制御回路部４の動作を制御し、結果的にＮＭＯＳトランジスタＮ５とＮｄｒｖのゲート電圧を制御する。

ＮＭＯＳトランジスタＮ５とＮｄｒｖのトランジスタサイズの比がａ：ｂになるように設定されており、ＰＭＯＳトランジスタＰ３とＰ５に流れる電流が等しくなるように、該トランジスタサイズの比が設定されている。ＰＭＯＳトランジスタＰ２のドレイン電流である電流Ｉ２は、発光ダイオードＬＥＤに流れる出力電流ＩＯＵＴよりも十分に小さな値になるように設定されており、出力電流ＩＯＵＴの電流精度に影響しないように設定されている。
ＰＭＯＳトランジスタＰ３のドレイン電流を電流Ｉ１とすると、ＮＭＯＳトランジスタＮ３及びＮ４は、ＰＭＯＳトランジスタＰ３及びＰ２で設定された電流Ｉ１及びＩ２の比と等しくなるようにトランジスタサイズ比が設定されており、ＰＭＯＳトランジスタＰ３及びＰ５は、同一サイズのものが使用されている。また、ＮＭＯＳトランジスタＮ１とＮ８のトランジスタサイズ比は、ｃ：ｄになるように設定されている。

具体的には、ＰＭＯＳトランジスタＰ５とＮＭＯＳトランジスタＮ８との接続部の電圧Ｐ５Ｖが、ＰＭＯＳトランジスタＰ５のドレイン電流が電流Ｉ１に等しくなるような電圧に設定されており、ＰＭＯＳトランジスタＰ３が飽和領域で作動しているときにＰＭＯＳトランジスタＰ３から出力される電流Ｉ１になるような電圧に設定されている。すなわち、電圧Ｐ５Ｖは、ＰＭＯＳトランジスタＰ３が飽和領域で作動するような電圧に設定されている。

増幅回路部３では、ＮＭＯＳトランジスタＮ５及びＮｄｒｖに、電流Ｉ１及び電流（ＩＯＵＴ＋Ｉ２）が対応して流れるように、ＮＭＯＳトランジスタＮ５及びＮｄｒｖのゲート電圧Ｎｇｖが制御されており、ＮＭＯＳトランジスタＮ５及びＮｄｒｖの各ドレイン電圧が等しくなる。ここで、電流Ｉ２は、出力電流ＩＯＵＴよりも十分に小さくなるように設定されているため、ＮＭＯＳトランジスタＮ５及びＮｄｒｖに流れる各ドレイン電流は、それぞれ電流Ｉ１及び出力電流ＩＯＵＴとみなすことができる。

第１帰還制御回路部４によって制御されたゲート電圧Ｎｇｖにより、ＮＭＯＳトランジスタＮ５，Ｎｄｒｖの各ドレイン電圧が等しくなるように制御されることから、電流Ｉ１及び出力電流ＩＯＵＴは、トランジスタサイズ比ａ：ｂに比例した電流となるため、下記（１）式のようになる。
Ｉ１：ＩＯＵＴ＝ａ：ｂ………………（１）

定電流源部２の定電流源ＩＲＥＦから出力される電流をＩｂａｓｅとすると、ＮＭＯＳトランジスタＮ１とＮ８のサイズ比がｃ：ｄに設定されていることから、下記（２）式のようになる。
Ｉｂａｓｅ：Ｉ１＝ｃ：ｄ………………（２）
前記（１）及び（２）式から、出力電流ＩＯＵＴは、下記（３）式のような値になるように制御され、出力電流ＩＯＵＴは、定電流Ｉｂａｓｅによって定電流制御される。
ＩＯＵＴ＝（ｂ×ｄ）／（ａ×ｃ）×Ｉｂａｓｅ………………（３）

第２帰還制御回路部５は、増幅回路部３のＰＭＯＳトランジスタＰ３のドレイン電圧Ｐ３ＶとＰＭＯＳトランジスタＰ５のドレイン電圧Ｐ５Ｖが同電圧になるようにゲート電圧Ｎｇｖを制御しており、ＰＭＯＳトランジスタＰ３に流れるカレントミラー電流が電流Ｉ１になるように制御している。このため、前記説明と同様に、出力電流ＩＯＵＴは、定電流Ｉｂａｓｅによって定電流制御される。

図２は、図１の定電流ドライバ回路１の動作例を示した図であり、図２では、出力電流ＩＯＵＴと出力電圧ＶＯＵＴとの関係例を示している。
図２から分かるように、第１帰還制御回路部４と第２帰還制御回路部５によって出力電流ＩＯＵＴの定電流性が制御されるようにしたことから、従来の定電流回路よりも、出力端子ＯＵＴの端子電圧ＶＯＵＴが小さい場合においても出力電流ＩＯＵＴの定電流性を確保することができる。

このように、本第１の実施の形態における定電流ドライバ回路は、第１帰還制御回路部４によって、ＰＭＯＳトランジスタＰ３のドレイン電圧Ｐ３Ｖに応じてＮＭＯＳトランジスタＮ５及びＮｄｒｖへのゲート電圧Ｎｇｖを制御すると共に、第２帰還制御回路部５によって、ＰＭＯＳトランジスタＰ３が飽和領域で作動するようにゲート電圧Ｎｇｖを制御するようにしたことから、出力電流ＩＯＵＴの定電流性が確保される出力端子ＯＵＴの電圧ＶＯＵＴの電圧範囲を従来よりも広くすることができる。

１ 定電流ドライバ回路
２ 定電流源部
３ 増幅回路部
４ 第１帰還制御回路部
５ 第２帰還制御回路部
１１ 演算増幅回路
ＩＲＥＦ 定電流源
Ｐ１〜Ｐ５ ＰＭＯＳトランジスタ
Ｎ１〜Ｎ８，Ｎｄｒｖ ＮＭＯＳトランジスタ
ＬＥＤ 発光ダイオード

特開２００７−２８０３２２号公報

Claims (7)

1. 出力端子ＯＵＴに接続された負荷に、定電流をなすように生成した出力電流ＩＯＵＴを供給する定電流ドライバ回路において、
   所定の第１定電流Ｉ１及び第２定電流Ｉ２をそれぞれ生成する定電流回路部と、
   バイアス電流として該第１定電流Ｉ１が供給される第１トランジスタと、バイアス電流として該第２定電流Ｉ２が供給される第２トランジスタとからなり、該第１トランジスタと該第２トランジスタの各制御電極が接続され該接続部が前記第２トランジスタにおける第２定電流Ｉ２が入力される入力端に接続された差動対と、
   前記第１トランジスタの負荷をなす第３トランジスタと、
   前記第２トランジスタとの接続部が前記出力端子ＯＵＴをなし、前記第２トランジスタの負荷をなす第４トランジスタと、
   前記第１トランジスタの第１定電流Ｉ１が入力される入力端の電圧Ｐ３Ｖに応じて前記第３トランジスタ及び前記第４トランジスタへの制御信号Ｎｇｖを生成して出力する第１帰還制御回路部と、
   該第１帰還制御回路部に対して、前記電圧Ｐ３Ｖが所定の電圧Ｐ５Ｖになるように制御信号Ｎｇｖの制御を行う第２帰還制御回路部と、
   を備えることを特徴とする定電流ドライバ回路。
2. 前記定電流回路部は、
   所定の定電圧を生成して出力する定電圧回路部と、
   該定電圧回路部からの定電圧が制御電極に入力され、該定電圧に応じた前記第１定電流を生成して出力する第５トランジスタと、
   前記定電圧回路部からの定電圧が制御電極に入力され、該定電圧に応じた前記第２定電流を生成して出力する第６トランジスタと、
   を備え、
   前記電圧Ｐ５Ｖは、前記第５トランジスタから飽和した電流が出力されるときの前記電圧Ｐ３Ｖの電圧値に設定されることを特徴とする請求項１記載の定電流ドライバ回路。
3. 前記第１帰還制御回路部は、
   制御電極に前記電圧Ｐ３Ｖが入力され、該電圧Ｐ３Ｖに応じた電流を生成する第７トランジスタと、
   該第７トランジスタにバイアス電流を供給する第１定電流源と、
   を備えることを特徴とする請求項２記載の定電流ドライバ回路。
4. 前記第２帰還制御回路部は、
   前記第７トランジスタに並列に接続された第８トランジスタと、
   前記所定の電圧Ｐ５Ｖを生成して出力する電圧生成回路と、
   前記電圧Ｐ３Ｖが該電圧Ｐ５Ｖになるように前記第８トランジスタの動作制御を行う演算増幅回路と、
   を備えることを特徴とする請求項３記載の定電流ドライバ回路。
5. 前記電圧生成回路は、
   ダイオードをなすように接続された第９トランジスタと、
   該第９トランジスタにバイアス電流を供給する第２定電流源と、
   を備え、
   前記第９トランジスタは、前記第５トランジスタと同じ導電型で同じ特性を有するトランジスタであることを特徴とする請求項４記載の定電流ドライバ回路。
6. 前記第２定電流Ｉ２は、出力電流ＩＯＵＴへの影響が無視できるほど小さい電流値であることを特徴とする請求項１、２、３、４又は５記載の定電流ドライバ回路。
7. 前記各トランジスタはＭＯＳトランジスタであることを特徴とする請求項１、２、３、４、５又は６記載の定電流ドライバ回路。

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