JP2011090495A - 定電流ドライバ回路 - Google Patents
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Abstract
【課題】出力端子の電圧が低電圧であっても出力電流精度を維持させることができ、出力端子の電圧が大きい場合においても定電流性を維持させることができる定電流ドライバ回路を得る。
【解決手段】第1帰還制御回路部4によって、PMOSトランジスタP3のドレイン電圧P3Vに応じてNMOSトランジスタN5及びNdrvへのゲート電圧Ngvを制御すると共に、第2帰還制御回路部5によって、PMOSトランジスタP3が飽和領域で作動するようにゲート電圧Ngvを制御するようにした。
【選択図】図1
【解決手段】第1帰還制御回路部4によって、PMOSトランジスタP3のドレイン電圧P3Vに応じてNMOSトランジスタN5及びNdrvへのゲート電圧Ngvを制御すると共に、第2帰還制御回路部5によって、PMOSトランジスタP3が飽和領域で作動するようにゲート電圧Ngvを制御するようにした。
【選択図】図1
Description
本発明は、発光ダイオード用の定電流ドライバ回路に関し、特に出力電流の電圧依存性の少ない定電流ドライバ回路に関する。
図3は、従来の定電流回路の回路例を示した図である。(例えば、特許文献1参照。)。
図3で示しているように、カレントミラー回路の精度を向上させるために、定電流源101を、トランジスタM103のドレインとゲート、トランジスタM101のゲート、及び演算増幅器102の非反転入力端にそれぞれ接続し、トランジスタM101のドレインを、トランジスタM102のソースとサブストレートゲート(バックゲートともいう)、及び演算増幅器102の反転入力端にそれぞれ接続し、トランジスタM102のゲートに演算増幅器102の出力端を接続している。
図3で示しているように、カレントミラー回路の精度を向上させるために、定電流源101を、トランジスタM103のドレインとゲート、トランジスタM101のゲート、及び演算増幅器102の非反転入力端にそれぞれ接続し、トランジスタM101のドレインを、トランジスタM102のソースとサブストレートゲート(バックゲートともいう)、及び演算増幅器102の反転入力端にそれぞれ接続し、トランジスタM102のゲートに演算増幅器102の出力端を接続している。
トランジスタM101及びM103の各ソースと各サブストレートゲートはそれぞれ接地電圧に接続されており、トランジスタM102のドレインが定電流回路の出力端子OUTに接続されている。トランジスタM101のドレイン電圧とトランジスタM103のドレイン電圧が常に一致するようにして、トランジスタM101とトランジスタM103の各電流を一致させている。更に、定電流回路の出力端子OUTの電圧が大きい状態において、トランジスタM102からの基盤電流Isubによるカレントミラー精度の低下を改善させていた。
しかし、図3では、出力端子OUTから見た出力インピーダンスを大きくすることによって出力電流IOUTの出力電圧依存性を低くしていたが、出力端子OUTの電圧が小さくなった場合は、前記出力インピーダンスが大きいため、定電流性が確保できなくなるという問題があった。
本発明は、このような問題を解決するためになされたものであり、出力端子の電圧が低電圧であっても出力電流精度を維持させることができ、出力端子の電圧が大きい場合においても定電流性を維持させることができる定電流回路を使用した定電流ドライバ回路を得ることを目的とする。
この発明に係る定電流ドライバ回路は、出力端子OUTに接続された負荷に、定電流をなすように生成した出力電流IOUTを供給する定電流ドライバ回路において、
所定の第1定電流I1及び第2定電流I2をそれぞれ生成する定電流回路部と、
バイアス電流として該第1定電流I1が供給される第1トランジスタと、バイアス電流として該第2定電流I2が供給される第2トランジスタとからなり、該第1トランジスタと該第2トランジスタの各制御電極が接続され該接続部が前記第2トランジスタにおける第2定電流I2が入力される入力端に接続された差動対と、
前記第1トランジスタの負荷をなす第3トランジスタと、
前記第2トランジスタとの接続部が前記出力端子OUTをなし、前記第2トランジスタの負荷をなす第4トランジスタと、
前記第1トランジスタの第1定電流I1が入力される入力端の電圧P3Vに応じて前記第3トランジスタ及び前記第4トランジスタへの制御信号Ngvを生成して出力する第1帰還制御回路部と、
該第1帰還制御回路部に対して、前記電圧P3Vが所定の電圧P5Vになるように制御信号Ngvの制御を行う第2帰還制御回路部と、
を備えるものである。
所定の第1定電流I1及び第2定電流I2をそれぞれ生成する定電流回路部と、
バイアス電流として該第1定電流I1が供給される第1トランジスタと、バイアス電流として該第2定電流I2が供給される第2トランジスタとからなり、該第1トランジスタと該第2トランジスタの各制御電極が接続され該接続部が前記第2トランジスタにおける第2定電流I2が入力される入力端に接続された差動対と、
前記第1トランジスタの負荷をなす第3トランジスタと、
前記第2トランジスタとの接続部が前記出力端子OUTをなし、前記第2トランジスタの負荷をなす第4トランジスタと、
前記第1トランジスタの第1定電流I1が入力される入力端の電圧P3Vに応じて前記第3トランジスタ及び前記第4トランジスタへの制御信号Ngvを生成して出力する第1帰還制御回路部と、
該第1帰還制御回路部に対して、前記電圧P3Vが所定の電圧P5Vになるように制御信号Ngvの制御を行う第2帰還制御回路部と、
を備えるものである。
具体的には、前記定電流回路部は、
所定の定電圧を生成して出力する定電圧回路部と、
該定電圧回路部からの定電圧が制御電極に入力され、該定電圧に応じた前記第1定電流を生成して出力する第5トランジスタと、
前記定電圧回路部からの定電圧が制御電極に入力され、該定電圧に応じた前記第2定電流を生成して出力する第6トランジスタと、
を備え、
前記電圧P5Vは、前記第5トランジスタから飽和した電流が出力されるときの前記電圧P3Vの電圧値に設定されるようにした。
所定の定電圧を生成して出力する定電圧回路部と、
該定電圧回路部からの定電圧が制御電極に入力され、該定電圧に応じた前記第1定電流を生成して出力する第5トランジスタと、
前記定電圧回路部からの定電圧が制御電極に入力され、該定電圧に応じた前記第2定電流を生成して出力する第6トランジスタと、
を備え、
前記電圧P5Vは、前記第5トランジスタから飽和した電流が出力されるときの前記電圧P3Vの電圧値に設定されるようにした。
また、前記第1帰還制御回路部は、
制御電極に前記電圧P3Vが入力され、該電圧P3Vに応じた電流を生成する第7トランジスタと、
該第7トランジスタにバイアス電流を供給する第1定電流源と、
を備えるようにした。
制御電極に前記電圧P3Vが入力され、該電圧P3Vに応じた電流を生成する第7トランジスタと、
該第7トランジスタにバイアス電流を供給する第1定電流源と、
を備えるようにした。
また、前記第2帰還制御回路部は、
前記第7トランジスタに並列に接続された第8トランジスタと、
前記所定の電圧P5Vを生成して出力する電圧生成回路と、
前記電圧P3Vが該電圧P5Vになるように前記第8トランジスタの動作制御を行う演算増幅回路と、
を備えるようにした。
前記第7トランジスタに並列に接続された第8トランジスタと、
前記所定の電圧P5Vを生成して出力する電圧生成回路と、
前記電圧P3Vが該電圧P5Vになるように前記第8トランジスタの動作制御を行う演算増幅回路と、
を備えるようにした。
この場合、前記電圧生成回路は、
ダイオードをなすように接続された第9トランジスタと、
該第9トランジスタにバイアス電流を供給する第2定電流源と、
を備え、
前記第9トランジスタは、前記第5トランジスタと同じ導電型で同じ特性を有するトランジスタであるようにした。
ダイオードをなすように接続された第9トランジスタと、
該第9トランジスタにバイアス電流を供給する第2定電流源と、
を備え、
前記第9トランジスタは、前記第5トランジスタと同じ導電型で同じ特性を有するトランジスタであるようにした。
また、前記第2定電流I2は、出力電流IOUTへの影響が無視できるほど小さい電流値であるようにした。
具体的には、前記各トランジスタはMOSトランジスタであるようにした。
本発明の定電流ドライバ回路によれば、出力電流IOUTの定電流性が確保される出力端子OUTの電圧の電圧範囲を従来よりも広くすることができる。
次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第1の実施の形態.
図1は、本発明の第1の実施の形態における定電流ドライバ回路の回路例を示した図である。
図1において、定電流ドライバ回路1は、負荷をなす発光ダイオードLEDに定電流IOUTを供給する定電流回路をなしている。
定電流ドライバ回路1は、所定の定電流を生成する定電流源部2と、増幅回路部3と、第1帰還制御回路部4と、第2帰還制御回路部5とを備えている。
第1の実施の形態.
図1は、本発明の第1の実施の形態における定電流ドライバ回路の回路例を示した図である。
図1において、定電流ドライバ回路1は、負荷をなす発光ダイオードLEDに定電流IOUTを供給する定電流回路をなしている。
定電流ドライバ回路1は、所定の定電流を生成する定電流源部2と、増幅回路部3と、第1帰還制御回路部4と、第2帰還制御回路部5とを備えている。
定電流源部2は、所定の定電流Ibaseを生成して出力する定電流源IREF、PMOSトランジスタP1及びNMOSトランジスタN1,N2で構成されており、増幅回路部3は、PMOSトランジスタP2,P3及びNMOSトランジスタN3〜N5,Ndrvで構成されている。第1帰還制御回路部4は、NMOSトランジスタN6,N7で構成され、第2帰還制御回路部5は、演算増幅回路11、PMOSトランジスタP4,P5及びNMOSトランジスタN8で構成されている。
なお、定電流源部2は定電圧回路部を、NMOSトランジスタN3は第1トランジスタを、NMOSトランジスタN4は第2トランジスタを、NMOSトランジスタN5は第3トランジスタを、NMOSトランジスタNdrvは第4トランジスタを、PMOSトランジスタP3は第5トランジスタを、PMOSトランジスタP2は第6トランジスタをそれぞれなす。また、NMOSトランジスタN7は第7トランジスタを、NMOSトランジスタN6及び定電流源部2は第1定電流源をそれぞれなし、PMOSトランジスタP4は第8トランジスタを、PMOSトランジスタP5、NMOSトランジスタN8及び定電流源部2は電圧生成回路を、PMOSトランジスタP5は第9トランジスタを、NMOSトランジスタN8及び定電流源部2は第2定電流源をそれぞれなす。
定電流源部2において、電源電圧VDDとNMOSトランジスタN1のドレインとの間に定電流源IREFが接続されている。NMOSトランジスタN1及びN2はカレントミラー回路を形成しており、NMOSトランジスタN1及びN2において、各ソースは接地電圧にそれぞれ接続され、各ゲートは接続され該接続部はNMOSトランジスタN1のドレインに接続されている。電源電圧VINとNMOSトランジスタN2との間にはPMOSトランジスタP1が接続されており、PMOSトランジスタP1において、ゲートとドレインが接続されている。
次に、増幅回路部3において、PMOSトランジスタP2及びP3はPMOSトランジスタP1とカレントミラー回路を形成しており、PMOSトランジスタP2及びP3において、各ゲートはPMOSトランジスタP1のゲートにそれぞれ接続され、各ソースは電源電圧VINにそれぞれ接続されている。PMOSトランジスタP2のドレインにはNMOSトランジスタN4のドレインが接続され、PMOSトランジスタP3のドレインにはNMOSトランジスタN3のドレインが接続されている。NMOSトランジスタN3及びN4の各ゲートは接続され、該接続部はNMOSトランジスタN4のドレインに接続されている。
また、NMOSトランジスタN3のソースと接地電圧との間にNMOSトランジスタN5が接続され、NMOSトランジスタN4のソースと接地電圧との間にNMOSトランジスタNdrvが接続されている。NMOSトランジスタN4とNMOSトランジスタNdrvとの接続部が出力端子OUTをなし、出力端子OUTには発光ダイオードLEDのカソードが接続され、発光ダイオードLEDのアノードは電源電圧VINに接続されている。NMOSトランジスタN5及びNdrvの各ゲートは接続され、該接続部は第1帰還制御回路部4を構成するNMOSトランジスタN6のドレインに接続されている。
また、第1帰還制御回路部4において、NMOSトランジスタN6は、NMOSトランジスタN1及びN2と共にカレントミラー回路を形成しており、ゲートがNMOSトランジスタN1のゲートに接続され、ソースが接地電圧に接続されている。電源電圧VINとNMOSトランジスタN6のドレインとの間にNMOSトランジスタN7が接続され、NMOSトランジスタN7のゲートは、PMOSトランジスタP3とNMOSトランジスタN3との接続部に接続されている。
次に、第2帰還制御回路部4において、NMOSトランジスタN8は、NMOSトランジスタN1及びN2と共にカレントミラー回路を形成しており、ゲートがNMOSトランジスタN1のゲートに接続され、ソースが接地電圧に接続されている。電源電圧VINとNMOSトランジスタN8のドレインとの間にPMOSトランジスタP5が接続され、PMOSトランジスタP5において、ゲートがドレインに接続され、該接続部は演算増幅回路11の非反転入力端に接続されている。
演算増幅回路11の反転入力端はPMOSトランジスタP3とNMOSトランジスタN3との接続部に接続されている。また、PMOSトランジスタP4がNMOSトランジスタN7と並列に接続され、演算増幅回路11の出力端はPMOSトランジスタP4のゲートに接続されている。
なお、PMOSトランジスタP1〜P5の各サブストレートゲートはそれぞれ電源電圧VINに接続され、NMOSトランジスタN1〜N8及びNdrvの各サブストレートゲートはそれぞれ接地電圧に接続されている。
なお、PMOSトランジスタP1〜P5の各サブストレートゲートはそれぞれ電源電圧VINに接続され、NMOSトランジスタN1〜N8及びNdrvの各サブストレートゲートはそれぞれ接地電圧に接続されている。
このような構成において、増幅回路部3では、NMOSトランジスタN3及びN4が差動対をなしており、PMOSトランジスタP2は、該差動対を構成するNMOSトランジスタN4にバイアス電流を供給する定電流源をなし、PMOSトランジスタP3は、該差動対を構成するNMOSトランジスタN3にバイアス電流を供給する定電流源をなしている。また、NMOSトランジスタNdrvは、前記差動対を構成するNMOSトランジスタN4の負荷をなし、NMOSトランジスタN5は、前記差動対を構成するNMOSトランジスタN3の負荷をなしている。
第1帰還制御回路部4は、NMOSトランジスタN3とPMOSトランジスタP3との接続部の電圧P3Vに応じて、NMOSトランジスタN5とNdrvの各ゲート電圧を制御し、第2帰還制御回路部5は、NMOSトランジスタN3とPMOSトランジスタP3との接続部の電圧P3Vに応じて、第1帰還制御回路部4の動作を制御し、結果的にNMOSトランジスタN5とNdrvのゲート電圧を制御する。
第1帰還制御回路部4は、NMOSトランジスタN3とPMOSトランジスタP3との接続部の電圧P3Vに応じて、NMOSトランジスタN5とNdrvの各ゲート電圧を制御し、第2帰還制御回路部5は、NMOSトランジスタN3とPMOSトランジスタP3との接続部の電圧P3Vに応じて、第1帰還制御回路部4の動作を制御し、結果的にNMOSトランジスタN5とNdrvのゲート電圧を制御する。
NMOSトランジスタN5とNdrvのトランジスタサイズの比がa:bになるように設定されており、PMOSトランジスタP3とP5に流れる電流が等しくなるように、該トランジスタサイズの比が設定されている。PMOSトランジスタP2のドレイン電流である電流I2は、発光ダイオードLEDに流れる出力電流IOUTよりも十分に小さな値になるように設定されており、出力電流IOUTの電流精度に影響しないように設定されている。
PMOSトランジスタP3のドレイン電流を電流I1とすると、NMOSトランジスタN3及びN4は、PMOSトランジスタP3及びP2で設定された電流I1及びI2の比と等しくなるようにトランジスタサイズ比が設定されており、PMOSトランジスタP3及びP5は、同一サイズのものが使用されている。また、NMOSトランジスタN1とN8のトランジスタサイズ比は、c:dになるように設定されている。
PMOSトランジスタP3のドレイン電流を電流I1とすると、NMOSトランジスタN3及びN4は、PMOSトランジスタP3及びP2で設定された電流I1及びI2の比と等しくなるようにトランジスタサイズ比が設定されており、PMOSトランジスタP3及びP5は、同一サイズのものが使用されている。また、NMOSトランジスタN1とN8のトランジスタサイズ比は、c:dになるように設定されている。
具体的には、PMOSトランジスタP5とNMOSトランジスタN8との接続部の電圧P5Vが、PMOSトランジスタP5のドレイン電流が電流I1に等しくなるような電圧に設定されており、PMOSトランジスタP3が飽和領域で作動しているときにPMOSトランジスタP3から出力される電流I1になるような電圧に設定されている。すなわち、電圧P5Vは、PMOSトランジスタP3が飽和領域で作動するような電圧に設定されている。
増幅回路部3では、NMOSトランジスタN5及びNdrvに、電流I1及び電流(IOUT+I2)が対応して流れるように、NMOSトランジスタN5及びNdrvのゲート電圧Ngvが制御されており、NMOSトランジスタN5及びNdrvの各ドレイン電圧が等しくなる。ここで、電流I2は、出力電流IOUTよりも十分に小さくなるように設定されているため、NMOSトランジスタN5及びNdrvに流れる各ドレイン電流は、それぞれ電流I1及び出力電流IOUTとみなすことができる。
第1帰還制御回路部4によって制御されたゲート電圧Ngvにより、NMOSトランジスタN5,Ndrvの各ドレイン電圧が等しくなるように制御されることから、電流I1及び出力電流IOUTは、トランジスタサイズ比a:bに比例した電流となるため、下記(1)式のようになる。
I1:IOUT=a:b………………(1)
I1:IOUT=a:b………………(1)
定電流源部2の定電流源IREFから出力される電流をIbaseとすると、NMOSトランジスタN1とN8のサイズ比がc:dに設定されていることから、下記(2)式のようになる。
Ibase:I1=c:d………………(2)
前記(1)及び(2)式から、出力電流IOUTは、下記(3)式のような値になるように制御され、出力電流IOUTは、定電流Ibaseによって定電流制御される。
IOUT=(b×d)/(a×c)×Ibase………………(3)
Ibase:I1=c:d………………(2)
前記(1)及び(2)式から、出力電流IOUTは、下記(3)式のような値になるように制御され、出力電流IOUTは、定電流Ibaseによって定電流制御される。
IOUT=(b×d)/(a×c)×Ibase………………(3)
第2帰還制御回路部5は、増幅回路部3のPMOSトランジスタP3のドレイン電圧P3VとPMOSトランジスタP5のドレイン電圧P5Vが同電圧になるようにゲート電圧Ngvを制御しており、PMOSトランジスタP3に流れるカレントミラー電流が電流I1になるように制御している。このため、前記説明と同様に、出力電流IOUTは、定電流Ibaseによって定電流制御される。
図2は、図1の定電流ドライバ回路1の動作例を示した図であり、図2では、出力電流IOUTと出力電圧VOUTとの関係例を示している。
図2から分かるように、第1帰還制御回路部4と第2帰還制御回路部5によって出力電流IOUTの定電流性が制御されるようにしたことから、従来の定電流回路よりも、出力端子OUTの端子電圧VOUTが小さい場合においても出力電流IOUTの定電流性を確保することができる。
図2から分かるように、第1帰還制御回路部4と第2帰還制御回路部5によって出力電流IOUTの定電流性が制御されるようにしたことから、従来の定電流回路よりも、出力端子OUTの端子電圧VOUTが小さい場合においても出力電流IOUTの定電流性を確保することができる。
このように、本第1の実施の形態における定電流ドライバ回路は、第1帰還制御回路部4によって、PMOSトランジスタP3のドレイン電圧P3Vに応じてNMOSトランジスタN5及びNdrvへのゲート電圧Ngvを制御すると共に、第2帰還制御回路部5によって、PMOSトランジスタP3が飽和領域で作動するようにゲート電圧Ngvを制御するようにしたことから、出力電流IOUTの定電流性が確保される出力端子OUTの電圧VOUTの電圧範囲を従来よりも広くすることができる。
1 定電流ドライバ回路
2 定電流源部
3 増幅回路部
4 第1帰還制御回路部
5 第2帰還制御回路部
11 演算増幅回路
IREF 定電流源
P1〜P5 PMOSトランジスタ
N1〜N8,Ndrv NMOSトランジスタ
LED 発光ダイオード
2 定電流源部
3 増幅回路部
4 第1帰還制御回路部
5 第2帰還制御回路部
11 演算増幅回路
IREF 定電流源
P1〜P5 PMOSトランジスタ
N1〜N8,Ndrv NMOSトランジスタ
LED 発光ダイオード
Claims (7)
- 出力端子OUTに接続された負荷に、定電流をなすように生成した出力電流IOUTを供給する定電流ドライバ回路において、
所定の第1定電流I1及び第2定電流I2をそれぞれ生成する定電流回路部と、
バイアス電流として該第1定電流I1が供給される第1トランジスタと、バイアス電流として該第2定電流I2が供給される第2トランジスタとからなり、該第1トランジスタと該第2トランジスタの各制御電極が接続され該接続部が前記第2トランジスタにおける第2定電流I2が入力される入力端に接続された差動対と、
前記第1トランジスタの負荷をなす第3トランジスタと、
前記第2トランジスタとの接続部が前記出力端子OUTをなし、前記第2トランジスタの負荷をなす第4トランジスタと、
前記第1トランジスタの第1定電流I1が入力される入力端の電圧P3Vに応じて前記第3トランジスタ及び前記第4トランジスタへの制御信号Ngvを生成して出力する第1帰還制御回路部と、
該第1帰還制御回路部に対して、前記電圧P3Vが所定の電圧P5Vになるように制御信号Ngvの制御を行う第2帰還制御回路部と、
を備えることを特徴とする定電流ドライバ回路。 - 前記定電流回路部は、
所定の定電圧を生成して出力する定電圧回路部と、
該定電圧回路部からの定電圧が制御電極に入力され、該定電圧に応じた前記第1定電流を生成して出力する第5トランジスタと、
前記定電圧回路部からの定電圧が制御電極に入力され、該定電圧に応じた前記第2定電流を生成して出力する第6トランジスタと、
を備え、
前記電圧P5Vは、前記第5トランジスタから飽和した電流が出力されるときの前記電圧P3Vの電圧値に設定されることを特徴とする請求項1記載の定電流ドライバ回路。 - 前記第1帰還制御回路部は、
制御電極に前記電圧P3Vが入力され、該電圧P3Vに応じた電流を生成する第7トランジスタと、
該第7トランジスタにバイアス電流を供給する第1定電流源と、
を備えることを特徴とする請求項2記載の定電流ドライバ回路。 - 前記第2帰還制御回路部は、
前記第7トランジスタに並列に接続された第8トランジスタと、
前記所定の電圧P5Vを生成して出力する電圧生成回路と、
前記電圧P3Vが該電圧P5Vになるように前記第8トランジスタの動作制御を行う演算増幅回路と、
を備えることを特徴とする請求項3記載の定電流ドライバ回路。 - 前記電圧生成回路は、
ダイオードをなすように接続された第9トランジスタと、
該第9トランジスタにバイアス電流を供給する第2定電流源と、
を備え、
前記第9トランジスタは、前記第5トランジスタと同じ導電型で同じ特性を有するトランジスタであることを特徴とする請求項4記載の定電流ドライバ回路。 - 前記第2定電流I2は、出力電流IOUTへの影響が無視できるほど小さい電流値であることを特徴とする請求項1、2、3、4又は5記載の定電流ドライバ回路。
- 前記各トランジスタはMOSトランジスタであることを特徴とする請求項1、2、3、4、5又は6記載の定電流ドライバ回路。
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2009
- 2009-10-22 JP JP2009243423A patent/JP2011090495A/ja active Pending
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