JP2006313412A

JP2006313412A - 電流駆動回路

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Publication number: JP2006313412A
Application number: JP2005134938A
Authority: JP
Inventors: Soji Furuichi; 宗司古市
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 2005-05-06
Filing date: 2005-05-06
Publication date: 2006-11-16
Also published as: US20060261863A1; CN1858836A; US7436248B2; CN100578587C; KR20060115577A

Abstract

【課題】電源配線による電圧降下や製造プロセスのばらつきの影響を抑え、複数の定電流駆動部から同じ大きさの駆動電流を供給することができる電流駆動回路を構成する。
【解決手段】各定電流駆動部２０Ａは、電源電位ＶＤＤとノードＮ２０との間に入力信号ＰＷｉによってオン・オフ制御されるＰＭＯＳ２１を有している。ノードＮ２０と接地電位ＧＮＤにはＮＭＯＳ２４，２３が直列に接続され、ＮＭＯＳ２３のゲートにバイアス電圧生成部１０からバイアス電圧ＶＢが与えられる。ノードＮ２０には電流出力用のＰＭＯＳ２５のソースが接続され、このＰＭＯＳ２５のドレインが駆動電流ＯＵＴｉを出力する電流出力端子に接続されている。ＰＭＯＳ２４，２５は電流ミラー回路を構成し、ＮＭＯＳ２３は増幅率の小さいものを高いゲート電圧Ｖｇで使用し、ＰＭＯＳ２５は増幅率の大きいものをゲート電圧Ｖｇを低くして飽和領域で動作するように設定する。
【選択図】図１

Description

本発明は、例えば有機ＥＬ(Electronic Luminescence）等の電流駆動型ディスプレイを駆動する電流駆動回路、特に複数の出力電流のばらつきを低減する技術に関するものである。

図２は、従来の電流駆動回路の構成図である。
この電流駆動回路は、有機ＥＬ表示パネルの各表示電極に駆動用の電流を供給するもので、基準電流Ｉｒｅｆに対応した基準のバイアス電圧ＶＢを生成するバイアス電圧生成部１０と、このバイアス電圧生成部１０で生成されたバイアス電圧ＶＢに基づいて駆動電流ＯＵＴ１，ＯＵＴ２，…，ＯＵＴｎを出力する定電流駆動部２０_１，２０_２，…，２０_ｎとで構成されている。

バイアス電圧生成部１０は、反転入力端子に基準電圧ＶＥＬが与えられる演算増幅器（ＯＰ）１１を有し、この演算増幅器１１の出力側がＰチャネルＭＯＳトランジスタ（以下、「ＰＭＯＳ」という）１２のゲートに接続されている。ＰＭＯＳ１２のソースは電源電位ＶＤＤに接続され、ドレインはノードＮ１０に接続されている。ノードＮ１０は、演算増幅器１１の非反転入力端子に接続されると共に、抵抗１３を介して接地電位ＧＮＤに接続されている。このフィードバック・ループにより、抵抗１３には、ノードＮ１０の電位が基準電圧ＶＥＬに等しくなるような電流が流れる。即ち、抵抗１３に流れる電流を基準電流Ｉｒｅｆに等しくなるように設定するには、この抵抗１３の抵抗値Ｒを、Ｒ＝ＶＥＬ／Ｉｒｅｆとすれば良い。この時、演算増幅器１１からＰＭＯＳ１２のゲートに印加される電圧が、基準電流Ｉｒｅｆを流すためのバイアス電圧ＶＢとなる。

一方、各定電流駆動部２０ｉ（但し、ｉ＝１〜ｎ）は同一の回路構成で、電源電位ＶＤＤと電流出力端子の間に直列に接続されたＰＭＯＳ２１，２２を有している。定電流駆動部２０ｉのＰＭＯＳ２１のゲートには、図示しない表示制御部から、ＥＬ表示パネルに与える駆動電流ＯＵＴｉの時間を制御して表示画素の輝度を変化させるために、パルス幅変調された入力信号ＰＷｉが与えられるようになっている。また、ＰＭＯＳ２２のゲートには、このＰＭＯＳ２２に基準電流Ｉｒｅｆに比例した電流を流すためのバイアス電圧ＶＢが、バイアス電圧生成部１０から与えられている。

これにより、各定電流駆動部２０ｉでは、入力信号ＰＷｉによってＰＭＯＳ２１がオン状態になった期間に、各ＰＭＯＳ２２ｉから基準電流Ｉｒｅｆに比例した大きさの駆動電流ＯＵＴｉが出力される。これにより、ＥＬ表示パネルの各表示電極には、入力信号ＰＷｉのパルス幅に対応する輝度の表示が行われる。

特開２０００−２９３２４５号公報特開２００５−５６３７８号公報

なお、上記特許文献２には、１つのディスプレイパネルを複数の電流ドライバで駆動する際に、電流ドライバの出力電流のばらつきを抑制するために、各電流ドライバが参考電流生成ユニットと電流ミラーユニットを備え、参考電流生成ユニットが電流調整パラメータによって電流を生成し、電流ミラーユニットが電流複製パラメータによって参考電流を生成し、この参考電流を次の電流ドライバに送ってその電流ドライバの参考電流生成ユニットの入力電流とする電流駆動システムが記載されている。

しかしながら、前記電流駆動回路は、次のような課題があった。
各定電流駆動部２０ｉに供給する電源電位ＶＤＤは、同一の電位であることが望まれる。しかし、電源部から各定電流駆動部２０ｉまでの電源配線には抵抗が存在するので、各定電流駆動部２０ｉに実際に与えられる電源電位ＶＤＤは、出力電流による電圧降下のために低下する。特に、電源部から離れるに従って電圧降下は大きくなるので、各定電流駆動部２０ｉに与えられる電源電位ＶＤＤも一定ではなくなる。

電源電位ＶＤＤが低下すると、各定電流駆動部２０ｉにおけるＰＭＯＳ２２のソース・ゲート間電圧Ｖｇｓ（以下、単に「ゲート電圧Ｖｇ」という）が減少する。ＰＭＯＳ２２のゲート電圧Ｖｇの減少により、電源電位ＶＤＤの低下の大きい定電流駆動部２０ｉほど、駆動電流ＯＵＴｉの減少が大きくなる。

一方、定電流駆動部として望ましい特性は、駆動電流ＯＵＴが電流出力端子の電圧に依存しないことである。このため、ＰＭＯＳ２２は、ドレイン電圧Ｖｄの変化に対してドレイン電流Ｉｄの変化が少ない飽和領域で使用する。通常のトランジスタでは、ゲート電圧Ｖｇを高くするとリニア領域が広くなり、飽和領域となるドレイン電圧が高くなる。そのため、ＰＭＯＳ２２のゲート電圧Ｖｇは、低い電圧に設定される。

このように、定電流特性を得るためにＰＭＯＳ２２のゲート電圧Ｖｇを低く設定すると、電源電位ＶＤＤが低下したときに駆動電流ＯＵＴの減少が大きくなるという、相反する状態が発生し、駆動電流のばらつきを抑えることが困難であった。

更に、製造過程におけるプロセス条件の不均一性のために各定電流駆動部２０ｉ中のＰＭＯＳ２２の閾値電圧Ｖｔにばらつきが生ずると、この閾値電圧Ｖｔのばらつきによっても、駆動電流ＯＵＴｉが大きく変動するという課題があった。

本発明は、電源配線による電圧降下や製造プロセスのばらつきの影響を抑え、複数の定電流駆動部から同じ大きさの駆動電流を供給することができる電流駆動回路を構成することを目的としている。

本発明は、基準電圧に基づいて所定の基準電流を流すためのバイアス電圧を生成するバイアス電圧生成部と、前記バイアス電圧に基づいて前記基準電流に比例した駆動電流を出力する複数の定電流駆動部とを備えた電流駆動回路において、前記各定電流駆動部を次のように構成したことを特徴としている。

即ち、各定電流駆動部は、第１の電源電位と第１ノードの間に接続され、前記バイアス電圧によって導通状態が制御される第１導電型の第１のトランジスタと、第２の電源電位と前記第１ノードの間に接続され、該第１ノードの電位によって導通状態が制御される第２導電型の第２のトランジスタと、電流出力端子と前記第２の電源電位の間に接続され、前記第２のトランジスタに対して電流ミラー回路を構成する第３のトランジスタとを有している。

本発明では、駆動電流を決定するバイアス電圧が高い電圧に設定できるので、第１のトランジスタの入力電圧が変動しても、その変動のバイアス電圧に対する比率が小さくなり、駆動電流のばらつきが抑制される。また、駆動電流は第２及び第３のトランジスタの閾値電圧やゲート電圧の変動の影響を受けないので、電源電位の低下があっても駆動電流の変動を抑制することができる。

電流駆動回路のバイアス電圧生成部を、第１入力端子に基準電圧が与えられ、第２入力端子が第２ノードに接続されて出力側からバイアス電圧を出力する演算増幅器と、第１の電源電位と第３ノードの間に接続され、バイアス電圧によって導通状態が制御される第１導電型の第４のトランジスタと、第２の電源電位と第３ノードの間に接続され、第３ノードの電位によって導通状態が制御される第２導電型の第５のトランジスタと、第２ノードと第２の電源電位の間に接続され、第５のトランジスタに対して電流ミラー回路を構成する第６のトランジスタと、第２ノードと第１の電源電位の間に接続された抵抗とで構成する。

更に、第１と第４のトランジスタ、第２と第５のトランジスタ、及び第３と第６のトランジスタを、それぞれ同一の寸法及び形状で構成し、かつ、これらの第１から第６までのトランジスタを、同一のプロセス条件で同時に形成する。

この発明の前記並びにその他の目的と新規な特徴は、次の好ましい実施例の説明を添付図面と照らし合わせて読むと、より完全に明らかになるであろう。但し、図面は、もっぱら解説のためのものであって、この発明の範囲を限定するものではない。

図１は、本発明の実施例１を示す電流駆動回路の構成図であり、図２中の要素と共通の要素には共通の符号が付されている。

この電流駆動回路は、例えば、有機ＥＬ表示パネルに駆動用の電流を供給するもので、基準電流Ｉｒｅｆ（例えば、３０μＡ）に対応した基準のバイアス電圧ＶＢを生成するバイアス電圧生成部１０と、このバイアス電圧生成部１０で生成されたバイアス電圧ＶＢに基づいて駆動電流ＯＵＴｉ（但し、ｉ＝１〜ｎ）を供給する複数の定電流駆動部２０Ａ_ｉとで構成されている。

バイアス電圧生成部１０は、図２中のものと同じ構成で、反転入力端子に基準電圧ＶＥＬ（例えば、５Ｖ）が与えられる演算増幅器１１を有し、この演算増幅器１１の出力側がＰＭＯＳ１２のゲートに接続されている。ＰＭＯＳ１２のソースは電源電位ＶＤＤ（例えば、２０Ｖ）に接続され、ドレインはノードＮ１０に接続されている。ノードＮ１０は、演算増幅器１１の非反転入力端子に接続されると共に、抵抗１３を介して接地電位ＧＮＤに接続されている。そして、演算増幅器１１からＰＭＯＳ１２のゲートに印加される電圧が、バイアス電圧ＶＢとして各定電流駆動部２０Ａ_ｉに与えられるようになっている。

一方、各定電流駆動部２０Ａｉは同一の回路構成で、電源電位ＶＤＤとノードＮ２０との間に接続されて、入力信号ＰＷｉによってオン・オフ制御されるＰＭＯＳ２１を有している。入力信号ＰＷｉは、図示しない表示制御部から与えられ、ＥＬ表示パネルに与える駆動電流ＯＵＴｉの時間を制御して表示画素の輝度を変化させるための信号である。

接地電位ＧＮＤとノードＮ２１の間には、ＮチャネルＭＯＳトランジスタ（以下、「ＮＭＯＳ」という）２３が接続され、このノードＮ２１とノードＮ２０の間にＰＭＯＳ２４が接続されている。ＮＭＯＳ２３のゲートには、バイアス電圧生成部１０からバイアス電圧ＶＢが与えられるようになっている。なお、ＮＭＯＳ２３とバイアス電圧生成部１０のＰＭＯＳ１２は、同じバイアス電圧ＶＢが与えられたときに同じ大きさの電流が流れるように設定されている。

更に、ノードＮ２０には電流出力用のＰＭＯＳ２５のソースが接続され、このＰＭＯＳ２５のドレインが駆動電流ＯＵＴｉを出力する電流出力端子に接続されている。ＰＭＯＳ２４，２５のゲートはノードＮ２１に接続され、これらのＰＭＯＳ２４，２５が、例えば、電流比が１：１０の電流ミラー回路を構成するようになっている。

ここで、ＮＭＯＳ２３には増幅率の小さいものを用い、高いゲート電圧Ｖｇで使用する。一方、ＰＭＯＳ２５には増幅率の大きいものを用い、ゲート電圧Ｖｇを低くして、ドレイン電圧Ｖｄの変化に対するドレイン電流Ｉｄの変化が少ない飽和領域で動作するように設定する。

次に動作を説明する。
バイアス電圧生成部１０において、演算増幅器１１の反転入力端子に基準電圧ＶＥＬが与えられると、この演算増幅器１１の出力側からＰＭＯＳ１２及びノードＮ１０を介して非反転入力端子に至るフィードバック・ループにより、ノードＮ１０の電位は基準電圧ＶＥＬと等しくなる。これにより、抵抗１３には、ノードＮ１０の電位が基準電圧ＶＥＬに等しくなるような電流が流れる。即ち、抵抗１３の抵抗値ＲをＲ＝ＶＥＬ／Ｉｒｅｆ（＝１６７ｋΩ）とすれば、この抵抗１３に流れる電流は基準電流Ｉｒｅｆに等しくなる。この時、演算増幅器１１から出力される電圧が、基準電流Ｉｒｅｆを流すための基準のバイアス電圧ＶＢとなる。

各定電流駆動部２０Ａｉでは、入力信号ＰＷｉによってＰＭＯＳ２１がオン状態にされると、バイアス電圧生成部１０から与えられるバイアス電圧ＶＢによって、ＮＭＯＳ２３に基準電流Ｉｒｅｆと同じ大きさの電流Ｉｂが流れる。ＮＭＯＳ２３の増幅率は小さい値に設定されているため、このＮＭＯＳ２３のゲート電圧は、増幅率を大きく設定した場合に比べて、高い電圧となる。

ＮＭＯＳ２３に流れる電流Ｉｂは、ＰＭＯＳ２１，２４を経由して電源電位ＶＤＤから供給される。ここでＰＭＯＳ２４の閾値電圧をＶｔ、増幅度をβとすると、このＰＭＯＳ２４のゲート電圧Ｖｇと電流Ｉｂの関係は、簡易的に次式で表される。
Ｉｂ＝β×（Ｖｇ−Ｖｔ）^２／２

前式で決定されるＰＭＯＳ２４のゲート電圧Ｖｇは、ＰＭＯＳ２５のゲートにも印加される。ここでＰＭＯＳ２５の増幅度をＰＭＯＳ２４の増幅度のＮ倍とすると、ＰＭＯＳ２５の増幅度はＮ×βである。従って、ＰＭＯＳ２５に流れる駆動電流ＯＵＴは、次式で表される。
ＯＵＴ＝Ｎ×β×（Ｖｇ−Ｖｔ）^２／２
＝Ｎ×Ｉｂ

ＰＭＯＳ２４，２５はレイアウト上、隣接して配置されるので、ゲート電圧Ｖｇと閾値電圧Ｖｔのプロセス変動は相殺され、駆動電流ＯＵＴには、Ｎ×基準電流Ｉｒｅｆで表される電流が出力される。この場合、Ｎ＝１０に設定しているので、駆動電流ＯＵＴは３００μＡとなる。

以上のように、この実施例１の電流駆動回路は、定電流駆動部２０Ａから出力される駆動電流ＯＵＴがＰＭＯＳ２４，２５の閾値電圧Ｖｔの変動やゲート電圧Ｖｇの変動の影響を受けないので、次のような効果がある。
（１）電源配線の抵抗による電源電位ＶＤＤの低下があっても、駆動電流ＯＵＴの変動を抑制することができる。
（２）製造プロセスの不均一性による閾値電圧Ｖｔのばらつきがあっても、駆動電流ＯＵＴの変動が抑えられる。

更に、駆動電流ＯＵＴを決定するバイアス電圧ＶＢは、高い電圧に設定されるので、ＮＭＯＳ２３のゲート電圧の変動が発生しても、その変動のバイアス電圧ＶＢに対する比率が小さいので、駆動電流ＯＵＴのばらつきを抑制することができる。

図３は、本発明の実施例２を示すバイアス電圧生成部の構成図である。
このバイアス電圧生成部１０Ａは、図１中のバイアス電圧生成部１０に代えて設けられるもので、図１中の要素と共通の要素には共通の符号が付されている。

このバイアス電圧生成部１０Ａは、非反転入力端子に基準電圧ＶＥＬが与えられる演算増幅器１１を有し、この演算増幅器１１の出力側がＮＭＯＳ１４のゲートに接続されている。ＮＭＯＳ１４のソースは接地電位ＧＮＤに接続され、ドレインはノードＮ１１に接続されている。ノードＮ１１にはＰＭＯＳ１５のドレインが接続され、このＰＭＯＳ１５のソースがノードＮ１２に接続されている。ノードＮ１２は、ゲートが接地電位ＧＮＤに接続されてオン状態に設定されたＰＭＯＳ１６を介して、電源電位ＶＤＤに接続されている。

更にノードＮ１２は、ＰＭＯＳ１７を介してノードＮ１３に接続され、このノードＮ１３が演算増幅器１１の反転入力端子に接続されると共に、抵抗１８を介して接地電位ＧＮＤに接続されている。ＰＭＯＳ１５，１７のゲートは、ノードＮ１１に接続され、これらのＰＭＯＳ１５，１７が、電流ミラー回路を構成するようになっている。尚、これらのＮＭＯＳ１４、ＰＭＯＳ１５，１６，１７の回路構成は、定電流駆動部２０Ａｉの構成と全く同一である。即ち、ＮＭＯＳ１４は定電流駆動部２０ＡｉのＮＭＯＳ２３に対応し、ＰＭＯＳ１５，１６，１７は定電流駆動部２０ＡｉのＰＭＯＳ２４，２１，２５にそれぞれ対応している。また、対応する各トランジスタは同一の寸法及び構造で構成され、製造プロセスも同一条件で同時に形成されている。

次に、このバイアス電圧生成部１０Ａの動作を説明する。
例えば、ＮＭＯＳ１４のゲート電圧（バイアス電圧ＶＢ）が上昇したとする。これにより、ＮＭＯＳ１４とＰＭＳＯ１５に流れる電流が増加する。ＰＭＳＯ１５に流れる電流が増加すると、このＰＭＳＯ１５に対して電流ミラー回路を構成するＰＭＯＳ１７に流れる電流も比例して増加する。

ＰＭＯＳ１７に流れる電流が増加すると、このＰＭＯＳ１７に直列に接続された抵抗１８における電圧降下が増加し、ノードＮ１３の電位が上昇する。ノードＮ１３は演算増幅器１１の反転入力端子に接続されているので、この演算増幅器１１の出力電圧（即ち、バイアス電圧ＶＢ）は低下する。

このようなフィードバック動作により、演算増幅器１１の反転入力端子の電位（即ち、ノードＮ１３の電位）は、非反転入力端子の基準電圧ＶＥＬに等しくなる。これにより、抵抗１８には、ノードＮ１３の電位が基準電圧ＶＥＬに等しくなるような電流が流れる。即ち、抵抗１８の抵抗値ＲをＲ＝ＶＥＬ／Ｉｒｅｆとすれば、この抵抗１８に流れる電流は基準電流Ｉｒｅｆに等しくなる。この時、演算増幅器１１から出力される電圧が、基準電流Ｉｒｅｆを流すための基準のバイアス電圧ＶＢとなる。

一方、バイアス電圧生成部１０Ａから共通のバイアス電圧ＶＢが与えられる各定電流駆動部２０Ａｉは、このバイアス電圧生成部１０Ａの出力側と全く同一の回路構成となっており、かつ、このバイアス電圧生成部１０Ａと同時に同じ製造プロセスによって同一条件で形成されている。これにより、各定電流駆動部２０Ａｉから出力される駆動電流ＯＵＴｉは、基準電流Ｉｒｅｆに等しくなる。

以上のように、この実施例２の電流駆動回路は、バイアス電圧生成部１０Ａの基準電流出力用の回路構成を、定電流駆動部２０Ａと同じ回路構成とし、かつ、同一のプロセス条件で形成している。これにより、実施例１の効果に加えて、バイアス電圧生成部１０Ａで設定された基準電流Ｉｒｅｆと、各定電流駆動部２０Ａから出力される駆動電流ＯＵＴｉの誤差をなくすことができるという効果がある。

なお、本発明は、上記実施例に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
（１）実施例では、有機ＥＬ表示パネル駆動用の電流駆動回路として、電圧、電流等の値を例示したが、表示パネル等に限定せず、複数の回路に同一の駆動電流を供給する電流駆動回路として適用することができる。
（２）定電流駆動部２０Ａは、駆動電流のオン・オフ制御用のＰＭＯＳ２１を有しているが、連続して駆動電流を供給する用途の場合は、このＰＭＯＳ２１は不要である。その場合、図３におけるＰＭＯＳ１６も不要となる。
（３）実施例１のバイアス電圧生成部１０の構成は、例示したものに限定されない。
（４）駆動電流の方向が逆の場合、ＰＭＯＳとＮＭＯＳを入れ替えた構成にすることもできる。

本発明の実施例１を示す電流駆動回路の構成図である。従来の電流駆動回路の構成図である。本発明の実施例２を示すバイアス電圧生成部の構成図である。

符号の説明

１０，１０Ａバイアス電圧生成部
１１演算増幅器
１２，１５〜１７，２１，２４，２５ＰＭＯＳ
１３，１８抵抗
１４，２３ＮＭＯＳ
２０Ａ定電流駆動部

Claims

基準電圧に基づいて所定の基準電流を流すためのバイアス電圧を生成するバイアス電圧生成部と、前記バイアス電圧に基づいて前記基準電流に比例した駆動電流を出力する複数の定電流駆動部とを備えた電流駆動回路において、
前記各定電流駆動部は、
第１の電源電位と第１ノードの間に接続され、前記バイアス電圧によって導通状態が制御される第１導電型の第１のトランジスタと、
第２の電源電位と前記第１ノードの間に接続され、該第１ノードの電位によって導通状態が制御される第２導電型の第２のトランジスタと、
電流出力端子と前記第２の電源電位の間に接続され、前記第２のトランジスタに対して電流ミラー回路を構成する第３のトランジスタとを、
有することを特徴とする電流駆動回路。
前記バイアス電圧生成部は、
第１入力端子に前記基準電圧が与えられ、第２入力端子が第２ノードに接続されて出力側から前記バイアス電圧を出力する演算増幅器と、
前記第１の電源電位と第３ノードの間に接続され、前記バイアス電圧によって導通状態が制御される第１導電型の第４のトランジスタと、
前記第２の電源電位と前記第３ノードの間に接続され、該第３ノードの電位によって導通状態が制御される第２導電型の第５のトランジスタと、
前記第２ノードと前記第２の電源電位の間に接続され、前記第５のトランジスタに対して電流ミラー回路を構成する第６のトランジスタと、
前記第２ノードと前記第１の電源電位の間に接続された抵抗とを、
有することを特徴とする請求項１記載の電流駆動回路。
前記第１と第４のトランジスタ、前記第２と第５のトランジスタ、及び前記第３と第６のトランジスタは、それぞれ同一の寸法及び形状で構成され、かつ、これらの第１から第６までのトランジスタは、同一のプロセス条件で同時に形成されたものであることを特徴とする請求項２記載の電流駆動回路。