JP2008227213A - 定電流回路及び定電流回路を使用した発光ダイオード駆動装置 - Google Patents
定電流回路及び定電流回路を使用した発光ダイオード駆動装置 Download PDFInfo
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Abstract
【課題】簡単な回路で、出力端子の電圧に依存しない高精度な定電流を出力することができ、更に定電流出力精度を低下させずに出力端子の電圧を小さくして消費電力を大幅に低減させる定電流回路及び発光ダイオード駆動装置を得る。
【解決手段】ゲートに入力された制御信号に応じた電流を流すＮＭＯＳトランジスタＭ１と、ゲートに入力された前記制御信号に応じた電流を外部負荷１０に供給するＮＭＯＳトランジスタＭ２と、ＮＭＯＳトランジスタＭ２のドレイン電圧に応じてＮＭＯＳトランジスタＭ１のドレイン電圧を制御する電圧調整回路４と、電圧調整回路４を介して所定の第１定電流をＮＭＯＳトランジスタＭ１に供給する定電流源２と、電圧調整回路４と定電流源２との接続部の電圧をレベルシフトさせてＮＭＯＳトランジスタＭ１及びＭ２の各ゲートに出力するレベルシフト回路３とを備えるようにした。
【選択図】図１
【解決手段】ゲートに入力された制御信号に応じた電流を流すＮＭＯＳトランジスタＭ１と、ゲートに入力された前記制御信号に応じた電流を外部負荷１０に供給するＮＭＯＳトランジスタＭ２と、ＮＭＯＳトランジスタＭ２のドレイン電圧に応じてＮＭＯＳトランジスタＭ１のドレイン電圧を制御する電圧調整回路４と、電圧調整回路４を介して所定の第１定電流をＮＭＯＳトランジスタＭ１に供給する定電流源２と、電圧調整回路４と定電流源２との接続部の電圧をレベルシフトさせてＮＭＯＳトランジスタＭ１及びＭ２の各ゲートに出力するレベルシフト回路３とを備えるようにした。
【選択図】図１
Description
本発明は、定電流回路に関し、特に発光ダイオード（ＬＥＤ）等を駆動するための定電流回路及びその定電流回路を使用した発光ダイオード駆動装置に関する。
表示装置用の発光ダイオードは、一般的に輝度のばらつきを低減させるために定電流で駆動される。発光ダイオードを用途に応じて輝度調整する場合は、定電流回路の電流設定を変えることで調整するが、発光ダイオードの電圧降下は駆動電流に応じて大きく変化する。このため、定電流回路の出力端子をなす出力トランジスタの端子の電圧が大きく変化する。
通常、定電流回路は、ＭＯＳトランジスタのドレイン電極を出力端子とすることから、該出力端子の電圧が大きく変化するとＭＯＳトランジスタのチャネル長変調効果により、出力電流が変動して発光ダイオードの輝度がばらつくという問題があった。
通常、定電流回路は、ＭＯＳトランジスタのドレイン電極を出力端子とすることから、該出力端子の電圧が大きく変化するとＭＯＳトランジスタのチャネル長変調効果により、出力電流が変動して発光ダイオードの輝度がばらつくという問題があった。
このような問題を解決するために、図８のような定電流回路があった。
図８において、ＮＭＯＳトランジスタＭ１１１、Ｍ１１２、Ｍ１４１及びＭ１４２は、低電圧カスコード型カレントミラー回路を形成しており、電流ｉｒｅｆ１をＮＭＯＳトランジスタＭ１１１とＮＭＯＳトランジスタＭ１１２のトランジスタサイズ比で決まる比率で逓倍した出力電流ｉｏｕｔを出力端子ＯＵＴに接続された外部負荷１１０に供給する。誤差増幅回路ＯＰ１０２は、抵抗Ｒ１１１とＮＭＯＳトランジスタＭ１１６との接続部が基準電圧ＶｒｅｆになるようにＮＭＯＳトランジスタＭ１１６を制御し、抵抗Ｒ１１１の抵抗値をｒ１１１とすると、抵抗Ｒ１１１に流れる電流ｉｒｅｆ２は、ｉｒｅｆ２＝Ｖｒｅｆ／ｒ１１１になる。電流ｉｒｅｆ２は、カレントミラー回路を構成するＰＭＯＳトランジスタＭ１１５及びＭ１１４で折り返されて電流ｉｒｅｆ１となる。
図８において、ＮＭＯＳトランジスタＭ１１１、Ｍ１１２、Ｍ１４１及びＭ１４２は、低電圧カスコード型カレントミラー回路を形成しており、電流ｉｒｅｆ１をＮＭＯＳトランジスタＭ１１１とＮＭＯＳトランジスタＭ１１２のトランジスタサイズ比で決まる比率で逓倍した出力電流ｉｏｕｔを出力端子ＯＵＴに接続された外部負荷１１０に供給する。誤差増幅回路ＯＰ１０２は、抵抗Ｒ１１１とＮＭＯＳトランジスタＭ１１６との接続部が基準電圧ＶｒｅｆになるようにＮＭＯＳトランジスタＭ１１６を制御し、抵抗Ｒ１１１の抵抗値をｒ１１１とすると、抵抗Ｒ１１１に流れる電流ｉｒｅｆ２は、ｉｒｅｆ２＝Ｖｒｅｆ／ｒ１１１になる。電流ｉｒｅｆ２は、カレントミラー回路を構成するＰＭＯＳトランジスタＭ１１５及びＭ１１４で折り返されて電流ｉｒｅｆ１となる。
外部負荷１１０に電流を供給する出力回路をなすＮＭＯＳトランジスタＭ１１１，Ｍ１１２，Ｍ１４１，Ｍ１４２は、カスコード型カレントミラー回路を形成しているため、ＮＭＯＳトランジスタＭ１１２のドレイン電圧は、出力端子ＯＵＴの電圧に関係なく常にＮＭＯＳトランジスタＭ１１１のドレイン電圧に等しくなり、出力端子ＯＵＴの電圧変動が出力電流ｉｏｕｔの電流値に及ぼす影響は小さい。
しかし、出力端子ＯＵＴに電流を供給する出力トランジスタが、ＮＭＯＳトランジスタＭ１１２とＭ１４２を直列に接続して構成されると、出力回路を低電圧カスコード型カレントミラー回路で構成しても、出力トランジスタが定電流精度を維持できる飽和領域で動作するために必要な出力端子ＯＵＴの電圧が大きくなってしまう。
しかし、出力端子ＯＵＴに電流を供給する出力トランジスタが、ＮＭＯＳトランジスタＭ１１２とＭ１４２を直列に接続して構成されると、出力回路を低電圧カスコード型カレントミラー回路で構成しても、出力トランジスタが定電流精度を維持できる飽和領域で動作するために必要な出力端子ＯＵＴの電圧が大きくなってしまう。
例えば、ＮＭＯＳトランジスタＭ１１１，Ｍ１１２，Ｍ１４１，Ｍ１４２をトランジスタサイズが等しい同一導電型のトランジスタとし、そのしきい値電圧をＶｔｈｎ、ゲート‐ソース間電圧をＶｇｓ２、オーバードライブ電圧をＶｏｖとすると、ＮＭＯＳトランジスタＭ１１２のドレイン‐ソース間電圧Ｖｄｓ１は、下記（ａ）式のようになる。
Ｖｄｓ１＝Ｖｂｉａｓ−Ｖｇｓ２………………（ａ）
ＮＭＯＳトランジスタＭ１１２が線形領域と飽和領域の境界で動作するようにバイアス電圧ＶｂｉａｓをＶｂｉａｓ＝Ｖｇｓ２＋Ｖｏｖになるように設定すると、前記（ａ）式は下記（ｂ）式のようになる。
Ｖｄｓ１＝Ｖｏｖ………………（ｂ）
Ｖｄｓ１＝Ｖｂｉａｓ−Ｖｇｓ２………………（ａ）
ＮＭＯＳトランジスタＭ１１２が線形領域と飽和領域の境界で動作するようにバイアス電圧ＶｂｉａｓをＶｂｉａｓ＝Ｖｇｓ２＋Ｖｏｖになるように設定すると、前記（ａ）式は下記（ｂ）式のようになる。
Ｖｄｓ１＝Ｖｏｖ………………（ｂ）
ＮＭＯＳトランジスタＭ１４２もＮＭＯＳトランジスタＭ１１２と同様に線形領域と飽和領域の境界で動作すると、ＮＭＯＳトランジスタＭ１４２のドレイン‐ソース間電圧Ｖｄｓ２は、下記（ｃ）式のようになる。
Ｖｄｓ２＝Ｖｏｖ………………（ｃ）
したがって、出力端子ＯＵＴの最小電圧Ｖｏｍｉｎは、下記（ｄ）式のようになる。
Ｖｏｍｉｎ＝Ｖｄｓ１＋Ｖｄｓ２＝２×Ｖｏｖ………………（ｄ）
Ｖｄｓ２＝Ｖｏｖ………………（ｃ）
したがって、出力端子ＯＵＴの最小電圧Ｖｏｍｉｎは、下記（ｄ）式のようになる。
Ｖｏｍｉｎ＝Ｖｄｓ１＋Ｖｄｓ２＝２×Ｖｏｖ………………（ｄ）
一般的なＣＭＯＳプロセスでは、最小電圧Ｖｏｍｉｎは０.６Ｖ〜１.０Ｖになる。出力端子ＯＵＴの電圧が大きいと、定電流回路の出力トランジスタで消費される消費電力が大きくなる。また、発光ダイオードを駆動するために大電流を出力するには、非常に大きなサイズの出力トランジスタを使用することから、出力トランジスタが２つのＭＯＳトランジスタを直列に接続して構成されると、チップ面積が大幅に増加するという問題があった。
更に、ＮＭＯＳトランジスタＭ１４２のドレイン‐ソース間電圧は、出力端子ＯＵＴの電圧によって大きく変動するが、ＮＭＯＳトランジスタＭ１４１のドレイン‐ソース間電圧は、（Ｖｔｈｎ＋Ｖｏｖ）−Ｖｏｖ＝Ｖｔｈｎとなり、ＮＭＯＳトランジスタＭ１４１とＭ１４２は、ドレイン‐ソース間電圧が異なるためゲート‐ソース間電圧も異なる。すなわち、ＮＭＯＳトランジスタＭ１１１とＭ１１２のドレイン‐ソース間電圧が異なることになり、出力電流ｉｏｕｔにシステマティックな誤差が発生する。
更に、ＮＭＯＳトランジスタＭ１４２のドレイン‐ソース間電圧は、出力端子ＯＵＴの電圧によって大きく変動するが、ＮＭＯＳトランジスタＭ１４１のドレイン‐ソース間電圧は、（Ｖｔｈｎ＋Ｖｏｖ）−Ｖｏｖ＝Ｖｔｈｎとなり、ＮＭＯＳトランジスタＭ１４１とＭ１４２は、ドレイン‐ソース間電圧が異なるためゲート‐ソース間電圧も異なる。すなわち、ＮＭＯＳトランジスタＭ１１１とＭ１１２のドレイン‐ソース間電圧が異なることになり、出力電流ｉｏｕｔにシステマティックな誤差が発生する。
このような問題を解決するために、図９で示すような、定電流回路の出力端子に接続される外部負荷が変化しても、出力電流が変動せず、出力端子電圧が小さい場合でも飽和領域で動作する安定した定電流回路があった（例えば、特許文献１参照。）。
この場合、可変抵抗器Ｒが適切に調整された場合、カスコード型カレントミラー回路を適用しなくてもＮＭＯＳトランジスタＮＴ１とＮＴ２のドレイン‐ソース間電圧が等しくなるため、システマティックな誤差が発生することなく精度良く定電流を出力することができる。
特開平９−３１９３２３号公報
この場合、可変抵抗器Ｒが適切に調整された場合、カスコード型カレントミラー回路を適用しなくてもＮＭＯＳトランジスタＮＴ１とＮＴ２のドレイン‐ソース間電圧が等しくなるため、システマティックな誤差が発生することなく精度良く定電流を出力することができる。
しかし、ＮＭＯＳトランジスタＮＴ２のドレイン電圧は、ＮＭＯＳトランジスタＮＴ２が飽和領域で動作する電圧からＮＭＯＳトランジスタＮＴ２のゲート‐ソース間電圧の範囲でしか調整することができなかった。すなわち、システマティックな誤差を発生させることなく定電流を出力できる出力端子ＯＵＴの電圧Ｖｏの範囲は、ＮＭＯＳトランジスタＮＴ２のしきい値電圧をＶｔｈｎ、オーバードライブ電圧をＶｏｖ２とすると、Ｖｏｖ２≦Ｖｏ≦Ｖｔｈｎ＋Ｖｏｖ２となり、出力端子ＯＵＴの電圧Ｖｏの変動可能な範囲は大幅に制限されるという問題があった。
本発明は、このような問題を解決するためになされたものであり、簡単な回路で、出力端子の電圧に依存しない高精度な定電流を出力することができ、更に定電流出力精度を低下させることなく出力端子の電圧を小さくして消費電力を大幅に低減させることができる定電流回路及び定電流回路を使用した発光ダイオード駆動装置を得ることを目的とする。
この発明に係る定電流回路は、所定の定電流を生成して負荷に供給する定電流回路において、
ゲートに入力された制御信号に応じた電流を流すＭＯＳトランジスタからなる第１トランジスタと、
ゲート及びソースが前記第１トランジスタのゲート及びソースにそれぞれ対応して接続されると共に、ドレインに前記負荷が接続され、ゲートに入力された前記制御信号に応じた電流を前記負荷に供給する、前記第１トランジスタと同一導電型のＭＯＳトランジスタからなる第２トランジスタと、
前記第２トランジスタのドレイン電圧に応じて前記第１トランジスタのドレイン電圧を制御する電圧調整回路部と、
該電圧調整回路部を介して所定の第１定電流を前記第１トランジスタに供給する第１電流源で構成された定電流発生回路部と、
前記電圧調整回路部と該定電流発生回路部との接続部の電圧をレベルシフトさせて前記第１トランジスタ及び第２トランジスタの各ゲートに出力するレベルシフト回路部と、
を備えるものである。
ゲートに入力された制御信号に応じた電流を流すＭＯＳトランジスタからなる第１トランジスタと、
ゲート及びソースが前記第１トランジスタのゲート及びソースにそれぞれ対応して接続されると共に、ドレインに前記負荷が接続され、ゲートに入力された前記制御信号に応じた電流を前記負荷に供給する、前記第１トランジスタと同一導電型のＭＯＳトランジスタからなる第２トランジスタと、
前記第２トランジスタのドレイン電圧に応じて前記第１トランジスタのドレイン電圧を制御する電圧調整回路部と、
該電圧調整回路部を介して所定の第１定電流を前記第１トランジスタに供給する第１電流源で構成された定電流発生回路部と、
前記電圧調整回路部と該定電流発生回路部との接続部の電圧をレベルシフトさせて前記第１トランジスタ及び第２トランジスタの各ゲートに出力するレベルシフト回路部と、
を備えるものである。
具体的には、前記レベルシフト回路部は、
ゲートが前記電圧調整回路部と前記定電流発生回路部との接続部に接続されたＭＯＳトランジスタからなる第３トランジスタと、
該第３トランジスタに所定の第２定電流を供給する第２定電流源と、
を備え、
前記第３トランジスタと前記第２定電流源がソースフォロワ回路を形成し、前記第３トランジスタと前記第２定電流源との接続部が、前記第１トランジスタ及び第２トランジスタの各ゲートに接続されて、前記第３トランジスタのゲート‐ソース間電圧だけ前記電圧調整回路部と前記定電流発生回路部との接続部の電圧をレベルシフトさせるようにした。
ゲートが前記電圧調整回路部と前記定電流発生回路部との接続部に接続されたＭＯＳトランジスタからなる第３トランジスタと、
該第３トランジスタに所定の第２定電流を供給する第２定電流源と、
を備え、
前記第３トランジスタと前記第２定電流源がソースフォロワ回路を形成し、前記第３トランジスタと前記第２定電流源との接続部が、前記第１トランジスタ及び第２トランジスタの各ゲートに接続されて、前記第３トランジスタのゲート‐ソース間電圧だけ前記電圧調整回路部と前記定電流発生回路部との接続部の電圧をレベルシフトさせるようにした。
また、前記電圧調整回路部は、
前記定電流発生回路部と前記第１トランジスタとの間に接続されたＭＯＳトランジスタからなる第４トランジスタと、
一端が前記第２トランジスタのドレインに接続され、ゲートが該第４トランジスタのゲートに接続された、前記第４トランジスタと同一導電型のＭＯＳトランジスタからなる第５トランジスタと、
該第５トランジスタの他端に所定の第３定電流を供給する第３定電流源と、
を備え、
前記第４トランジスタと前記第５トランジスタの各ゲートの接続部が、前記第３定電流源と前記第５トランジスタとの接続部に接続され、前記第４トランジスタは、前記第１トランジスタのドレイン電圧が前記第２トランジスタのドレイン電圧と等しくなるように動作制御されるようにした。
前記定電流発生回路部と前記第１トランジスタとの間に接続されたＭＯＳトランジスタからなる第４トランジスタと、
一端が前記第２トランジスタのドレインに接続され、ゲートが該第４トランジスタのゲートに接続された、前記第４トランジスタと同一導電型のＭＯＳトランジスタからなる第５トランジスタと、
該第５トランジスタの他端に所定の第３定電流を供給する第３定電流源と、
を備え、
前記第４トランジスタと前記第５トランジスタの各ゲートの接続部が、前記第３定電流源と前記第５トランジスタとの接続部に接続され、前記第４トランジスタは、前記第１トランジスタのドレイン電圧が前記第２トランジスタのドレイン電圧と等しくなるように動作制御されるようにした。
この場合、前記第１定電流及び第３定電流は、電流比が前記第４トランジスタと第５トランジスタの電流増幅度の比に等しくなるように設定されるようにした。
また、前記第４トランジスタは、前記第１トランジスタと同一導電型で同一サイズのトランジスタであるようにした。
また、前記電圧調整回路部は、
前記定電流発生回路部と前記第１トランジスタとの間に接続されたＭＯＳトランジスタからなる第４トランジスタと、
前記第２トランジスタのドレイン電圧に所定の電圧を加えた電圧を生成する電圧生成回路と、
一端に該電圧生成回路で生成された電圧が入力され、ゲートが該第４トランジスタのゲートに接続された、前記第４トランジスタと同一導電型のＭＯＳトランジスタからなる第５トランジスタと、
該第５トランジスタの他端に所定の第３定電流を供給する第３定電流源と、
を備え、
前記第４トランジスタと前記第５トランジスタの各ゲートの接続部が、前記第３定電流源と前記第５トランジスタとの接続部に接続され、前記第４トランジスタは、前記第１トランジスタのドレイン電圧が前記第２トランジスタのドレイン電圧よりも前記所定の電圧だけ大きくなるように動作制御されるようにした。
前記定電流発生回路部と前記第１トランジスタとの間に接続されたＭＯＳトランジスタからなる第４トランジスタと、
前記第２トランジスタのドレイン電圧に所定の電圧を加えた電圧を生成する電圧生成回路と、
一端に該電圧生成回路で生成された電圧が入力され、ゲートが該第４トランジスタのゲートに接続された、前記第４トランジスタと同一導電型のＭＯＳトランジスタからなる第５トランジスタと、
該第５トランジスタの他端に所定の第３定電流を供給する第３定電流源と、
を備え、
前記第４トランジスタと前記第５トランジスタの各ゲートの接続部が、前記第３定電流源と前記第５トランジスタとの接続部に接続され、前記第４トランジスタは、前記第１トランジスタのドレイン電圧が前記第２トランジスタのドレイン電圧よりも前記所定の電圧だけ大きくなるように動作制御されるようにした。
また、前記電圧調整回路部は、
前記定電流発生回路部と前記第１トランジスタとの間に接続されたＭＯＳトランジスタからなる第４トランジスタと、
一端が前記第２トランジスタのドレインに接続され、ゲートが該第４トランジスタのゲートに接続された、前記第４トランジスタと同一導電型のＭＯＳトランジスタからなる第５トランジスタと、
該第５トランジスタの他端に所定の第３定電流を供給する第３定電流源と、
を備え、
前記第４トランジスタと前記第５トランジスタの各ゲートの接続部が、前記第３定電流源と前記第５トランジスタとの接続部に接続され、前記第４トランジスタは、前記第１トランジスタのドレイン電圧が前記第２トランジスタのドレイン電圧よりも所定の電圧だけ大きくなるように動作制御されるようにしてもよい。
前記定電流発生回路部と前記第１トランジスタとの間に接続されたＭＯＳトランジスタからなる第４トランジスタと、
一端が前記第２トランジスタのドレインに接続され、ゲートが該第４トランジスタのゲートに接続された、前記第４トランジスタと同一導電型のＭＯＳトランジスタからなる第５トランジスタと、
該第５トランジスタの他端に所定の第３定電流を供給する第３定電流源と、
を備え、
前記第４トランジスタと前記第５トランジスタの各ゲートの接続部が、前記第３定電流源と前記第５トランジスタとの接続部に接続され、前記第４トランジスタは、前記第１トランジスタのドレイン電圧が前記第２トランジスタのドレイン電圧よりも所定の電圧だけ大きくなるように動作制御されるようにしてもよい。
また、前記電圧調整回路部は、
前記第１トランジスタ及び第２トランジスタの各ドレイン電圧の電圧比較を行い、該比較結果を示す信号を生成して出力する比較回路と、
該比較回路からの比較結果を示す信号に応じて、前記第２トランジスタのドレイン電圧に応じて前記第１トランジスタのドレイン電圧を制御する電圧調整回路と、
を備えるようにしてもよい。
前記第１トランジスタ及び第２トランジスタの各ドレイン電圧の電圧比較を行い、該比較結果を示す信号を生成して出力する比較回路と、
該比較回路からの比較結果を示す信号に応じて、前記第２トランジスタのドレイン電圧に応じて前記第１トランジスタのドレイン電圧を制御する電圧調整回路と、
を備えるようにしてもよい。
この場合、前記比較回路は、前記第１トランジスタ及び第２トランジスタの各ドレイン電圧が対応する入力端に入力された誤差増幅回路からなり、前記電圧調整回路は、該誤差増幅回路の出力信号がゲートに入力され、前記第１トランジスタのドレインに直列に接続されたＭＯＳトランジスタからなる第４トランジスタからなるようにした。
また、前記第４トランジスタは、前記第１トランジスタと同一導電型のトランジスタであり、前記誤差増幅回路は、前記第１トランジスタのドレイン電圧と前記第２トランジスタのドレイン電圧が等しくなるように前記第４トランジスタの動作制御を行うようにした。
また、前記第４トランジスタは、前記第１トランジスタと同一導電型のトランジスタであり、前記誤差増幅回路は、前記第１トランジスタのドレイン電圧が前記第２トランジスタのドレイン電圧よりも所定の電圧だけ大きくなるように所定の入力オフセット電圧を有するようにしてもよい。
また、前記電圧調整回路部は、前記第４トランジスタと前記定電流発生回路部との接続部と、前記第４トランジスタのゲートとの間に接続されたコンデンサを備えるようにした。
また、前記第１トランジスタ、第２トランジスタ、電圧調整回路部、定電流発生回路部及びレベルシフト回路部は、１つのＩＣに集積されるようにした。
また、この発明に係る発光ダイオード駆動装置は、所定の定電流を生成して発光ダイオードに供給する定電流回路を備えた発光ダイオード駆動装置において、
前記定電流回路は、
ゲートに入力された制御信号に応じた電流を流すＭＯＳトランジスタからなる第１トランジスタと、
ゲート及びソースが前記第１トランジスタのゲート及びソースにそれぞれ対応して接続されると共に、ドレインに前記負荷が接続され、ゲートに入力された前記制御信号に応じた電流を前記負荷に供給する、前記第１トランジスタと同一導電型のＭＯＳトランジスタからなる第２トランジスタと、
前記第２トランジスタのドレイン電圧に応じて前記第１トランジスタのドレイン電圧を制御する電圧調整回路部と、
該電圧調整回路部を介して所定の第１定電流を前記第１トランジスタに供給する第１電流源で構成された定電流発生回路部と、
前記電圧調整回路部と該定電流発生回路部との接続部の電圧をレベルシフトさせて前記第１トランジスタ及び第２トランジスタの各ゲートに出力するレベルシフト回路部と、
を備えるものである。
前記定電流回路は、
ゲートに入力された制御信号に応じた電流を流すＭＯＳトランジスタからなる第１トランジスタと、
ゲート及びソースが前記第１トランジスタのゲート及びソースにそれぞれ対応して接続されると共に、ドレインに前記負荷が接続され、ゲートに入力された前記制御信号に応じた電流を前記負荷に供給する、前記第１トランジスタと同一導電型のＭＯＳトランジスタからなる第２トランジスタと、
前記第２トランジスタのドレイン電圧に応じて前記第１トランジスタのドレイン電圧を制御する電圧調整回路部と、
該電圧調整回路部を介して所定の第１定電流を前記第１トランジスタに供給する第１電流源で構成された定電流発生回路部と、
前記電圧調整回路部と該定電流発生回路部との接続部の電圧をレベルシフトさせて前記第１トランジスタ及び第２トランジスタの各ゲートに出力するレベルシフト回路部と、
を備えるものである。
具体的には、前記レベルシフト回路部は、
ゲートが前記電圧調整回路部と前記定電流発生回路部との接続部に接続されたＭＯＳトランジスタからなる第３トランジスタと、
該第３トランジスタに所定の第２定電流を供給する第２定電流源と、
を備え、
前記第３トランジスタと前記第２定電流源がソースフォロワ回路を形成し、前記第３トランジスタと前記第２定電流源との接続部が、前記第１トランジスタ及び第２トランジスタの各ゲートに接続されて、前記第３トランジスタのゲート‐ソース間電圧だけ前記電圧調整回路部と前記定電流発生回路部との接続部の電圧をレベルシフトさせるようにした。
ゲートが前記電圧調整回路部と前記定電流発生回路部との接続部に接続されたＭＯＳトランジスタからなる第３トランジスタと、
該第３トランジスタに所定の第２定電流を供給する第２定電流源と、
を備え、
前記第３トランジスタと前記第２定電流源がソースフォロワ回路を形成し、前記第３トランジスタと前記第２定電流源との接続部が、前記第１トランジスタ及び第２トランジスタの各ゲートに接続されて、前記第３トランジスタのゲート‐ソース間電圧だけ前記電圧調整回路部と前記定電流発生回路部との接続部の電圧をレベルシフトさせるようにした。
また、前記電圧調整回路部は、
前記定電流発生回路部と前記第１トランジスタとの間に接続されたＭＯＳトランジスタからなる第４トランジスタと、
一端が前記第２トランジスタのドレインに接続され、ゲートが該第４トランジスタのゲートに接続された、前記第４トランジスタと同一導電型のＭＯＳトランジスタからなる第５トランジスタと、
該第５トランジスタの他端に所定の第３定電流を供給する第３定電流源と、
を備え、
前記第４トランジスタと前記第５トランジスタの各ゲートの接続部が、前記第３定電流源と前記第５トランジスタとの接続部に接続され、前記第４トランジスタは、前記第１トランジスタのドレイン電圧が前記第２トランジスタのドレイン電圧と等しくなるように動作制御されるようにした。
前記定電流発生回路部と前記第１トランジスタとの間に接続されたＭＯＳトランジスタからなる第４トランジスタと、
一端が前記第２トランジスタのドレインに接続され、ゲートが該第４トランジスタのゲートに接続された、前記第４トランジスタと同一導電型のＭＯＳトランジスタからなる第５トランジスタと、
該第５トランジスタの他端に所定の第３定電流を供給する第３定電流源と、
を備え、
前記第４トランジスタと前記第５トランジスタの各ゲートの接続部が、前記第３定電流源と前記第５トランジスタとの接続部に接続され、前記第４トランジスタは、前記第１トランジスタのドレイン電圧が前記第２トランジスタのドレイン電圧と等しくなるように動作制御されるようにした。
この場合、前記第１定電流及び第３定電流は、電流比が前記第４トランジスタと第５トランジスタの電流増幅度の比に等しくなるように設定されるようにした。
また、前記第４トランジスタは、前記第１トランジスタと同一導電型で同一サイズのトランジスタであるようにした。
また、前記電圧調整回路部は、
前記定電流発生回路部と前記第１トランジスタとの間に接続されたＭＯＳトランジスタからなる第４トランジスタと、
前記第２トランジスタのドレイン電圧に所定の電圧を加えた電圧を生成する電圧生成回路と、
一端に該電圧生成回路で生成された電圧が入力され、ゲートが該第４トランジスタのゲートに接続された、前記第４トランジスタと同一導電型のＭＯＳトランジスタからなる第５トランジスタと、
該第５トランジスタの他端に所定の第３定電流を供給する第３定電流源と、
を備え、
前記第４トランジスタと前記第５トランジスタの各ゲートの接続部が、前記第３定電流源と前記第５トランジスタとの接続部に接続され、前記第４トランジスタは、前記第１トランジスタのドレイン電圧が前記第２トランジスタのドレイン電圧よりも前記所定の電圧だけ大きくなるように動作制御されるようにした。
前記定電流発生回路部と前記第１トランジスタとの間に接続されたＭＯＳトランジスタからなる第４トランジスタと、
前記第２トランジスタのドレイン電圧に所定の電圧を加えた電圧を生成する電圧生成回路と、
一端に該電圧生成回路で生成された電圧が入力され、ゲートが該第４トランジスタのゲートに接続された、前記第４トランジスタと同一導電型のＭＯＳトランジスタからなる第５トランジスタと、
該第５トランジスタの他端に所定の第３定電流を供給する第３定電流源と、
を備え、
前記第４トランジスタと前記第５トランジスタの各ゲートの接続部が、前記第３定電流源と前記第５トランジスタとの接続部に接続され、前記第４トランジスタは、前記第１トランジスタのドレイン電圧が前記第２トランジスタのドレイン電圧よりも前記所定の電圧だけ大きくなるように動作制御されるようにした。
また、前記電圧調整回路部は、
前記定電流発生回路部と前記第１トランジスタとの間に接続されたＭＯＳトランジスタからなる第４トランジスタと、
一端が前記第２トランジスタのドレインに接続され、ゲートが該第４トランジスタのゲートに接続された、前記第４トランジスタと同一導電型のＭＯＳトランジスタからなる第５トランジスタと、
該第５トランジスタの他端に所定の第３定電流を供給する第３定電流源と、
を備え、
前記第４トランジスタと前記第５トランジスタの各ゲートの接続部が、前記第３定電流源と前記第５トランジスタとの接続部に接続され、前記第４トランジスタは、前記第１トランジスタのドレイン電圧が前記第２トランジスタのドレイン電圧よりも所定の電圧だけ大きくなるように動作制御されるようにしてもよい。
前記定電流発生回路部と前記第１トランジスタとの間に接続されたＭＯＳトランジスタからなる第４トランジスタと、
一端が前記第２トランジスタのドレインに接続され、ゲートが該第４トランジスタのゲートに接続された、前記第４トランジスタと同一導電型のＭＯＳトランジスタからなる第５トランジスタと、
該第５トランジスタの他端に所定の第３定電流を供給する第３定電流源と、
を備え、
前記第４トランジスタと前記第５トランジスタの各ゲートの接続部が、前記第３定電流源と前記第５トランジスタとの接続部に接続され、前記第４トランジスタは、前記第１トランジスタのドレイン電圧が前記第２トランジスタのドレイン電圧よりも所定の電圧だけ大きくなるように動作制御されるようにしてもよい。
また、前記電圧調整回路部は、
前記第１トランジスタ及び第２トランジスタの各ドレイン電圧の電圧比較を行い、該比較結果を示す信号を生成して出力する比較回路と、
該比較回路からの比較結果を示す信号に応じて、前記第２トランジスタのドレイン電圧に応じて前記第１トランジスタのドレイン電圧を制御する電圧調整回路と、
を備えるようにしてもよい。
前記第１トランジスタ及び第２トランジスタの各ドレイン電圧の電圧比較を行い、該比較結果を示す信号を生成して出力する比較回路と、
該比較回路からの比較結果を示す信号に応じて、前記第２トランジスタのドレイン電圧に応じて前記第１トランジスタのドレイン電圧を制御する電圧調整回路と、
を備えるようにしてもよい。
この場合、前記比較回路は、前記第１トランジスタ及び第２トランジスタの各ドレイン電圧が対応する入力端に入力された誤差増幅回路からなり、前記電圧調整回路は、該誤差増幅回路の出力信号がゲートに入力され、前記第１トランジスタのドレインに直列に接続されたＭＯＳトランジスタからなる第４トランジスタからなるようにした。
また、前記第４トランジスタは、前記第１トランジスタと同一導電型のトランジスタであり、前記誤差増幅回路は、前記第１トランジスタのドレイン電圧と前記第２トランジスタのドレイン電圧が等しくなるように前記第４トランジスタの動作制御を行うようにした。
また、前記第４トランジスタは、前記第１トランジスタと同一導電型のトランジスタであり、前記誤差増幅回路は、前記第１トランジスタのドレイン電圧が前記第２トランジスタのドレイン電圧よりも所定の電圧だけ大きくなるように所定の入力オフセット電圧を有するようにしてもよい。
また、前記電圧調整回路部は、前記第４トランジスタと前記定電流発生回路部との接続部と、前記第４トランジスタのゲートとの間に接続されたコンデンサを備えるようにした。
また、前記定電流回路は、１つのＩＣに集積されるようにした。
本発明の定電流回路及び発光ダイオード駆動装置によれば、チップ面積を大幅に削減することができると共に、負荷との接続部の電圧である端子電圧に依存しない高精度な定電流を出力することができ、更に定電流出力精度を低下させることなく前記端子電圧を小さくして消費電力を大幅に低減させることができる。また、高精度な出力電流を出力できる前記端子電圧の電圧範囲を大幅に拡大することができ、極めて高い汎用性を得ることができる。
次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態における定電流回路の構成例を示したブロック図である。
図１における定電流回路１は、所定の定電流を生成して出力端子ＯＵＴから発光ダイオード等の外部負荷１０に供給するものであり、ＮＭＯＳトランジスタＭ１，Ｍ２、所定の定電流ｉ１を生成して出力する定電流源２、レベルシフト回路３及び電圧調整回路４で構成されている。図１において、外部負荷１０が発光ダイオードであり、定電流回路１が発光ダイオード駆動装置を構成する場合は、発光ダイオードのアノードは電源電圧Ｖｄｄ２に接続され、発光ダイオードのカソードは出力端子ＯＵＴに接続される。
第１の実施の形態．
図１は、本発明の第１の実施の形態における定電流回路の構成例を示したブロック図である。
図１における定電流回路１は、所定の定電流を生成して出力端子ＯＵＴから発光ダイオード等の外部負荷１０に供給するものであり、ＮＭＯＳトランジスタＭ１，Ｍ２、所定の定電流ｉ１を生成して出力する定電流源２、レベルシフト回路３及び電圧調整回路４で構成されている。図１において、外部負荷１０が発光ダイオードであり、定電流回路１が発光ダイオード駆動装置を構成する場合は、発光ダイオードのアノードは電源電圧Ｖｄｄ２に接続され、発光ダイオードのカソードは出力端子ＯＵＴに接続される。
電源電圧Ｖｄｄ２と出力端子ＯＵＴとの間には外部負荷１０が接続され、ＮＭＯＳトランジスタＭ２のドレインは出力端子ＯＵＴに接続されており、ＮＭＯＳトランジスタＭ１及びＭ２の各ソースはそれぞれ接地電圧に接続されている。ＮＭＯＳトランジスタＭ１とＭ２の各ゲートは接続され、該接続部の電圧はレベルシフト回路３によって制御されている。ＮＭＯＳトランジスタＭ１のドレインには、電源電圧Ｖｄｄ１を電源とする定電流源２から供給された電流が電圧調整回路４を介して入力されている。
電圧調整回路４は、ＮＭＯＳトランジスタＭ２のドレイン電圧に応じてＮＭＯＳトランジスタＭ１のドレイン電圧を調整し、ＮＭＯＳトランジスタＭ１のドレイン電圧がＮＭＯＳトランジスタＭ２のドレイン電圧に等しくなるようにする。また、レベルシフト回路３は、定電流源２と電圧調整回路４との接続部の電圧を所定の電圧だけレベルシフトさせるようにＮＭＯＳトランジスタＭ１及びＭ２の各ゲート電圧を制御する。すなわち、レベルシフト回路３は、定電流源２と電圧調整回路４との接続部の電圧を所定の電圧だけレベルシフトさせた電圧をＮＭＯＳトランジスタＭ１及びＭ２の各ゲートに出力する。
図２は、図１の定電流回路１の回路例を示した図である。
図２において、レベルシフト回路３は、ＮＭＯＳトランジスタＭ１３及び所定の定電流ｉ２を供給する定電流源１１で構成され、電圧調整回路４は、ＮＭＯＳトランジスタＭ１４，Ｍ１５及び所定の定電流ｉ３を供給する定電流源１５で構成されている。
電源電圧Ｖｄｄ１とＮＭＯＳトランジスタＭ１のドレインとの間には、定電流源２とＮＭＯＳトランジスタＭ１４が直列に接続され、定電流源２とＮＭＯＳトランジスタＭ１４との接続部がＮＭＯＳトランジスタＭ１３のゲートに接続されている。
図２において、レベルシフト回路３は、ＮＭＯＳトランジスタＭ１３及び所定の定電流ｉ２を供給する定電流源１１で構成され、電圧調整回路４は、ＮＭＯＳトランジスタＭ１４，Ｍ１５及び所定の定電流ｉ３を供給する定電流源１５で構成されている。
電源電圧Ｖｄｄ１とＮＭＯＳトランジスタＭ１のドレインとの間には、定電流源２とＮＭＯＳトランジスタＭ１４が直列に接続され、定電流源２とＮＭＯＳトランジスタＭ１４との接続部がＮＭＯＳトランジスタＭ１３のゲートに接続されている。
また、電源電圧Ｖｄｄ１と接地電圧との間にはＮＭＯＳトランジスタＭ１３と定電流源１１が直列に接続され、ＮＭＯＳトランジスタＭ１３と定電流源１１との接続部はＮＭＯＳトランジスタＭ１及びＭ２の各ゲートに接続されている。また、電源電圧Ｖｄｄ１とＮＭＯＳトランジスタＭ２のドレインとの間には定電流源１５とＮＭＯＳトランジスタＭ１５が直列に接続され、ＮＭＯＳトランジスタＭ１４とＮＭＯＳトランジスタＭ１５の各ゲートは接続され、該接続部はＮＭＯＳトランジスタＭ１５のドレインに接続されている。
なお、ＮＭＯＳトランジスタＭ１は第１トランジスタを、ＮＭＯＳトランジスタＭ２は第２トランジスタを、定電流源２は第１定電流源を、レベルシフト回路３はレベルシフト回路部を、電圧調整回路４は電圧調整回路部をそれぞれなす。また、ＮＭＯＳトランジスタＭ１３は第３トランジスタを、ＮＭＯＳトランジスタＭ１４は第４トランジスタを、ＮＭＯＳトランジスタＭ１５は第５トランジスタをそれぞれなし、定電流源１１は第２定電流源を、定電流源１５は第３定電流源をそれぞれなす。また、定電流回路１は１つのＩＣに集積されるようにしてもよい。
このような構成において、ＮＭＯＳトランジスタＭ１３と定電流源１１は、ソースフォロワ回路を形成しており、定電流源２とＮＭＯＳトランジスタＭ１４との接続部の電圧であるＮＭＯＳトランジスタＭ１４のドレイン電圧をＮＭＯＳトランジスタＭ１３のゲート‐ソース間電圧だけレベルシフトさせた電圧をＮＭＯＳトランジスタＭ１及びＭ２の各ゲートに出力している。
以下、ＮＭＯＳトランジスタＭ１、Ｍ２、Ｍ１３、Ｍ１４及びＭ１５の各ゲート‐ソース間電圧をそれぞれＶｇｓ１、Ｖｇｓ２、Ｖｇｓ１３、Ｖｇｓ１４及びＶｇｓ１５とし、ＮＭＯＳトランジスタＭ１及びＭ２の各ドレイン‐ソース間電圧をそれぞれＶｄｓ１及びＶｄｓ２とする。
以下、ＮＭＯＳトランジスタＭ１、Ｍ２、Ｍ１３、Ｍ１４及びＭ１５の各ゲート‐ソース間電圧をそれぞれＶｇｓ１、Ｖｇｓ２、Ｖｇｓ１３、Ｖｇｓ１４及びＶｇｓ１５とし、ＮＭＯＳトランジスタＭ１及びＭ２の各ドレイン‐ソース間電圧をそれぞれＶｄｓ１及びＶｄｓ２とする。
ＮＭＯＳトランジスタＭ１５のソース電圧はＮＭＯＳトランジスタＭ２のドレイン電圧と等しいため、ＮＭＯＳトランジスタＭ１５のゲート電圧Ｖｇ１５は、下記（１）式のようになる。
Ｖｇ１５＝Ｖｄｓ２＋Ｖｇｓ１５………………（１）
Ｖｇ１５＝Ｖｄｓ２＋Ｖｇｓ１５………………（１）
ＮＭＯＳトランジスタＭ１４及びＭ１５の各ゲートは接続されていることから、ＮＭＯＳトランジスタＭ１のドレイン電圧Ｖｄ１はＮＭＯＳトランジスタＭ１５のゲート電圧Ｖｇ１５からＮＭＯＳトランジスタＭ１４のゲート‐ソース間電圧Ｖｇｓ１４だけ低下した電圧となり、前記（１）式より下記（２）式のようになる。
Ｖｄ１＝Ｖｇ１５−Ｖｇｓ１４
＝（Ｖｄｓ２＋Ｖｇｓ１５）−Ｖｇｓ１４………………（２）
Ｖｄ１＝Ｖｇ１５−Ｖｇｓ１４
＝（Ｖｄｓ２＋Ｖｇｓ１５）−Ｖｇｓ１４………………（２）
ここで、ＮＭＯＳトランジスタＭ１４及びＭ１５を同一導電型でしきい値電圧ＶｔｈｎのＮＭＯＳトランジスタとして、ＮＭＯＳトランジスタＭ１４及びＭ１５の各電流増幅度βをそれぞれβ１４及びβ１５とすると、定電流ｉ１及びｉ３は下記（３）式及び（４）式のようになる。
ｉ１＝β１４×（Ｖｇｓ１４−Ｖｔｈｎ）２………………（３）
ｉ３＝β１５×（Ｖｇｓ１５−Ｖｔｈｎ）２………………（４）
ｉ１＝β１４×（Ｖｇｓ１４−Ｖｔｈｎ）２………………（３）
ｉ３＝β１５×（Ｖｇｓ１５−Ｖｔｈｎ）２………………（４）
このことから、下記（５）式が成り立つ。
ｉ１／ｉ３＝β１４／β１５×（Ｖｇｓ１４−Ｖｔｈｎ）２／（Ｖｇｓ１５−Ｖｔｈｎ）２………………（５）
該（５）式から、下記（６）式が成り立つようにすれば、前記（２）式よりＶｄ１＝Ｖｄ２になる。
ｉ１／β１４＝ｉ３／β１５………………（６）
ｉ１／ｉ３＝β１４／β１５×（Ｖｇｓ１４−Ｖｔｈｎ）２／（Ｖｇｓ１５−Ｖｔｈｎ）２………………（５）
該（５）式から、下記（６）式が成り立つようにすれば、前記（２）式よりＶｄ１＝Ｖｄ２になる。
ｉ１／β１４＝ｉ３／β１５………………（６）
前記（６）式になるようにＮＭＯＳトランジスタＭ１４，Ｍ１５の各トランジスタサイズ及び定電流ｉ１，ｉ３をそれぞれ設定することにより、ＮＭＯＳトランジスタＭ１とＭ２において、ゲート電圧、ドレイン電圧及びソース電圧がそれぞれ等しくなり、λ特性の影響を受けることなく、ＮＭＯＳトランジスタＭ２は、ＮＭＯＳトランジスタＭ１とのトランジスタサイズ比で決まる電流を正確に出力することができる。
また、ＮＭＯＳトランジスタＭ１４のドレイン電圧Ｖｄ１４は、
Ｖｄ１４＝Ｖｇｓ１＋Ｖｇｓ１３
となり、ＮＭＯＳトランジスタＭ１４のドレイン‐ソース間電圧をＶｄｓ１４とすると、
Ｖｄ１＋Ｖｄｓ１４＝Ｖｄ１４＝Ｖｇｓ１＋Ｖｇｓ１３
になり、Ｖｄ１＝Ｖｄ２から下記（７）式が得られる。
Ｖｄｓ１４＝Ｖｇｓ１＋Ｖｇｓ１３−Ｖｄ２………………（７）
Ｖｄ１４＝Ｖｇｓ１＋Ｖｇｓ１３
となり、ＮＭＯＳトランジスタＭ１４のドレイン‐ソース間電圧をＶｄｓ１４とすると、
Ｖｄ１＋Ｖｄｓ１４＝Ｖｄ１４＝Ｖｇｓ１＋Ｖｇｓ１３
になり、Ｖｄ１＝Ｖｄ２から下記（７）式が得られる。
Ｖｄｓ１４＝Ｖｇｓ１＋Ｖｇｓ１３−Ｖｄ２………………（７）
ＮＭＯＳトランジスタＭ１４のオーバードライブ電圧をＶｏｖ１４とすると、ＮＭＯＳトランジスタＭ１４が飽和領域で動作するためには、Ｖｄｓ１４≧Ｖｏｖ１４である必要があることから、前記（７）式より、
Ｖｇｓ１＋Ｖｇｓ１３−Ｖｄ２≧Ｖｏｖ１４
になる。
Ｖｇｓ１＋Ｖｇｓ１３−Ｖｄ２≧Ｖｏｖ１４
になる。
ここで、ＮＭＯＳトランジスタＭ１とＮＭＯＳトランジスタＭ１４は同一導電型で同一サイズであり、ＮＭＯＳトランジスタＭ１のしきい値電圧をＶｔｈｎとしオーバードライブ電圧をＶｏｖ１とすると、
Ｖｔｈｎ＋Ｖｏｖ１＋Ｖｇｓ３−Ｖｄ２≧Ｖｏｖ１４
となる。
Ｖｏｖ１＝Ｖｏｖ１４であることから、
Ｖｔｈｎ＋Ｖｇｓ３−Ｖｄ２≧０
Ｖｔｈｎ＋Ｖｇｓ３≧Ｖｄ２
となる。
Ｖｔｈｎ＋Ｖｏｖ１＋Ｖｇｓ３−Ｖｄ２≧Ｖｏｖ１４
となる。
Ｖｏｖ１＝Ｖｏｖ１４であることから、
Ｖｔｈｎ＋Ｖｇｓ３−Ｖｄ２≧０
Ｖｔｈｎ＋Ｖｇｓ３≧Ｖｄ２
となる。
また、ＮＭＯＳトランジスタＭ１３のしきい値電圧をＶｔｈｎとしオーバードライブ電圧をＶｏｖ１３とすると、
Ｖｔｈｎ＋（Ｖｔｈｎ＋Ｖｏｖ１３）≧Ｖｄ２
となり、下記（８）式が得られる。
Ｖｄｓ２＝Ｖｄ２≦Ｖｔｈｎ×２＋Ｖｏｖ１３………………（８）
しきい値電圧Ｖｔｈｎは製造プロセスで決まるパラメータであり、オーバードライブ電圧Ｖｏｖ１３は、ＮＭＯＳトランジスタＭ１３のトランジスタサイズとＮＭＯＳトランジスタＭ１３を流れる電流ｉ２とで任意に設定することができる。このため、ＮＭＯＳトランジスタＭ２のドレイン電圧Ｖｄ２の変動に合わせて回路の動作電圧を決定することができる。
Ｖｔｈｎ＋（Ｖｔｈｎ＋Ｖｏｖ１３）≧Ｖｄ２
となり、下記（８）式が得られる。
Ｖｄｓ２＝Ｖｄ２≦Ｖｔｈｎ×２＋Ｖｏｖ１３………………（８）
しきい値電圧Ｖｔｈｎは製造プロセスで決まるパラメータであり、オーバードライブ電圧Ｖｏｖ１３は、ＮＭＯＳトランジスタＭ１３のトランジスタサイズとＮＭＯＳトランジスタＭ１３を流れる電流ｉ２とで任意に設定することができる。このため、ＮＭＯＳトランジスタＭ２のドレイン電圧Ｖｄ２の変動に合わせて回路の動作電圧を決定することができる。
次に、ＮＭＯＳトランジスタＭ２が飽和領域で動作するための最低ドレイン電圧について考える。
ＮＭＯＳトランジスタＭ２が飽和領域で動作するための条件は、ＮＭＯＳトランジスタＭ２のしきい値電圧をＶｔｈｎとし、オーバードライブ電圧をＶｏｖ２とすると、下記（９）式のようになる。
Ｖｄｓ２≧Ｖｇｓ２−Ｖｔｈｎ＝Ｖｏｖ２………………（９）
このことから、出力端子ＯＵＴの電圧Ｖｏの最低電圧はＶｏｖ２となり、従来と比較して１／２に低下させることができる。
ＮＭＯＳトランジスタＭ２が飽和領域で動作するための条件は、ＮＭＯＳトランジスタＭ２のしきい値電圧をＶｔｈｎとし、オーバードライブ電圧をＶｏｖ２とすると、下記（９）式のようになる。
Ｖｄｓ２≧Ｖｇｓ２−Ｖｔｈｎ＝Ｖｏｖ２………………（９）
このことから、出力端子ＯＵＴの電圧Ｖｏの最低電圧はＶｏｖ２となり、従来と比較して１／２に低下させることができる。
例えば、Ｖｔｈｎ＝０.８Ｖ、Ｖｏｖ２＝０.３Ｖ、Ｖｏｖ１３＝０.３Ｖとすると、前記（８）式からＮＭＯＳトランジスタＭ１１とＮＭＯＳトランジスタＭ２のドレイン電圧が等しくなるように制御することができる条件は、Ｖｄｓ２≦１.９Ｖになる。また、前記（９）式から、ＮＭＯＳトランジスタＭ２が飽和領域で動作する条件は、Ｖｄｓ２≧０.３Ｖになる。
すなわち、
０.３Ｖ≦Ｖｄｓ２≦１.９Ｖ………………（１０）
の範囲で出力電流精度を維持することができる。
すなわち、
０.３Ｖ≦Ｖｄｓ２≦１.９Ｖ………………（１０）
の範囲で出力電流精度を維持することができる。
これに対して、図８で示した従来例の場合、出力電流精度を維持できる条件は、Ｖｔｈｎ＝０.８Ｖ、Ｖｏｖ＝０.３Ｖとすると、Ｖｏ≦１.１Ｖになる。また、出力トランジスタが飽和領域で動作できる最小端子電圧は、Ｖｏ≧０.３Ｖになる。
すなわち、
０.３Ｖ≦Ｖｏ≦１.１Ｖ………………（１１）
の範囲で出力電流精度を維持することができる。
すなわち、
０.３Ｖ≦Ｖｏ≦１.１Ｖ………………（１１）
の範囲で出力電流精度を維持することができる。
前記条件（１０）及び（１１）を考慮した出力電流特性例を図３に示す。なお、図３では、実線で示した特性が本実施の形態の定電流回路１の出力電流特性を示しており、点線で示した特性が従来の定電圧回路の出力電流特性を示している。
図３から分かるように、従来の場合、出力電流精度を維持できるドレイン‐ソース間電圧Ｖｄｓ２の最大電圧が従来は１.１Ｖであったのに対して、本第１の実施の形態の定電流回路１では１.９Ｖと大幅に大きくすることができる。なお、図３は一例であり、オーバードライブ電圧Ｖｏｖ１３は任意に設定することができるため、ドレイン‐ソース間電圧Ｖｄｓ２の最大値を１.９Ｖ以上にすることは容易である。
図３から分かるように、従来の場合、出力電流精度を維持できるドレイン‐ソース間電圧Ｖｄｓ２の最大電圧が従来は１.１Ｖであったのに対して、本第１の実施の形態の定電流回路１では１.９Ｖと大幅に大きくすることができる。なお、図３は一例であり、オーバードライブ電圧Ｖｏｖ１３は任意に設定することができるため、ドレイン‐ソース間電圧Ｖｄｓ２の最大値を１.９Ｖ以上にすることは容易である。
次に、図４は、本発明の第１の実施の形態における定電流回路の他の回路例を示した図である。図４では、図２と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略すると共に図２との相違点のみ説明する。
図４における図２との相違点は、電圧調整回路４の回路構成を変えたことにある。
図４において、電圧調整回路４は、誤差増幅回路１７とＮＭＯＳトランジスタＭ１４で構成されている。誤差増幅回路１７において、非反転入力端はＮＭＯＳトランジスタＭ２のドレインに接続され、反転入力端はＮＭＯＳトランジスタＭ１のドレインに接続されており、出力端はＮＭＯＳトランジスタＭ１４のゲートに接続されている。
図４における図２との相違点は、電圧調整回路４の回路構成を変えたことにある。
図４において、電圧調整回路４は、誤差増幅回路１７とＮＭＯＳトランジスタＭ１４で構成されている。誤差増幅回路１７において、非反転入力端はＮＭＯＳトランジスタＭ２のドレインに接続され、反転入力端はＮＭＯＳトランジスタＭ１のドレインに接続されており、出力端はＮＭＯＳトランジスタＭ１４のゲートに接続されている。
このような構成において、誤差増幅回路１７は、ＮＭＯＳトランジスタＭ１のドレイン電圧Ｖｄ１とＮＭＯＳトランジスタＭ２のドレイン電圧Ｖｄ２とが等しくなるようにＮＭＯＳトランジスタＭ１４のゲート電圧を制御するため、Ｖｄ１＝Ｖｄ２になる。
このとき、ＮＭＯＳトランジスタＭ１及びＭ２において、ゲート電圧、ドレイン電圧及びソース電圧はそれぞれ等しくなり、λ特性の影響を受けることなくＮＭＯＳトランジスタＭ２はＮＭＯＳトランジスタＭ１とのトランジスタサイズ比で決まる電流を正確に出力することができる。このように、誤差増幅回路１７で構成される負帰還制御により、ＮＭＯＳトランジスタＭ１とＮＭＯＳトランジスタＭ２の各ドレイン電圧をより正確に等しくすることができる。
このとき、ＮＭＯＳトランジスタＭ１及びＭ２において、ゲート電圧、ドレイン電圧及びソース電圧はそれぞれ等しくなり、λ特性の影響を受けることなくＮＭＯＳトランジスタＭ２はＮＭＯＳトランジスタＭ１とのトランジスタサイズ比で決まる電流を正確に出力することができる。このように、誤差増幅回路１７で構成される負帰還制御により、ＮＭＯＳトランジスタＭ１とＮＭＯＳトランジスタＭ２の各ドレイン電圧をより正確に等しくすることができる。
このように、本第１の実施の形態における定電流回路は、従来におけるカスコード素子に相当する図８のＮＭＯＳトランジスタＭ１４１及びＭ１４２が不要になるため、チップ面積を大幅に削減することができ、更に出力端子ＯＵＴの電圧変動によるシステマティックな誤差を発生させることなく高精度な出力電流を出力することができる。また、出力端子ＯＵＴの最低電圧を１／２に低下させて出力トランジスタで消費する電力を１／２に低減させることができると共に、高精度な出力電流を出力できる出力端子の電圧範囲を大幅に広げることができ、極めて高い汎用性を得ることができる。
第２の実施の形態．
前記第１の実施の形態では、回路起動時や定電流ｉ１の電流値を変えた時に、ＮＭＯＳトランジスタＭ１３のゲート電圧が急峻に変動して出力電流ｉｏｕｔにオーバーシュートやアンダーシュートが発生する場合があるが、このような出力電流ｉｏｕｔのオーバーシュートやアンダーシュートの発生を防止するようにしたものを本発明の第２の実施の形態とする。
図５は、本発明の第２の実施の形態における定電流回路の回路例を示した図である。なお、図５では、図２と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略すると共に図２との相違点のみ説明する。
前記第１の実施の形態では、回路起動時や定電流ｉ１の電流値を変えた時に、ＮＭＯＳトランジスタＭ１３のゲート電圧が急峻に変動して出力電流ｉｏｕｔにオーバーシュートやアンダーシュートが発生する場合があるが、このような出力電流ｉｏｕｔのオーバーシュートやアンダーシュートの発生を防止するようにしたものを本発明の第２の実施の形態とする。
図５は、本発明の第２の実施の形態における定電流回路の回路例を示した図である。なお、図５では、図２と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略すると共に図２との相違点のみ説明する。
図５における図２との相違点は、ＮＭＯＳトランジスタＭ１４のドレイン‐ゲート間にコンデンサＣ１１を追加したことにある。
図５において、コンデンサＣ１１は、回路の動作を安定させ、特に回路起動時や定電流ｉ１の設定変更時等に生じるＮＭＯＳトランジスタＭ１３のゲート電圧の急峻な変動を抑え、出力電流ｉｏｕｔのオーバーシュートやアンダーシュートの発生を防止する。
なお、図５では、図２の回路構成の場合を例にして示したが、図４の回路構成の場合も同様にすることによって適用することができる。
このように、本第２の実施の形態の定電流回路では、前記第１の実施の形態と同様の効果を得ることができると共に、出力電流ｉｏｕｔのオーバーシュートやアンダーシュートの発生を防止することができるため、外部負荷１０に過電流を供給することなく不具合の発生を防止することができる。
図５において、コンデンサＣ１１は、回路の動作を安定させ、特に回路起動時や定電流ｉ１の設定変更時等に生じるＮＭＯＳトランジスタＭ１３のゲート電圧の急峻な変動を抑え、出力電流ｉｏｕｔのオーバーシュートやアンダーシュートの発生を防止する。
なお、図５では、図２の回路構成の場合を例にして示したが、図４の回路構成の場合も同様にすることによって適用することができる。
このように、本第２の実施の形態の定電流回路では、前記第１の実施の形態と同様の効果を得ることができると共に、出力電流ｉｏｕｔのオーバーシュートやアンダーシュートの発生を防止することができるため、外部負荷１０に過電流を供給することなく不具合の発生を防止することができる。
第３の実施の形態．
前記第１の実施の形態では、製造ばらつき等によって、ＮＭＯＳトランジスタＭ１のドレイン電圧がＮＭＯＳトランジスタＭ２のドレイン電圧よりも小さくなるように制御された状態でＮＭＯＳトランジスタＭ２のドレイン電圧が低下して、ＮＭＯＳトランジスタＭ１が線形領域で動作してしまうと、ＮＭＯＳトランジスタＭ１に定電流ｉ１を流すためにＮＭＯＳトランジスタＭ１のゲート電圧が大きく上昇してしまう。このとき、ＮＭＯＳトランジスタＭ１のドレイン電圧よりもＮＭＯＳトランジスタＭ２のドレイン電圧が大きくＮＭＯＳトランジスタＭ２が飽和領域で動作していると、設定電流以上の出力電流が出力されるという誤動作が発生する場合があった。このような誤動作を防止するようにしたものを本発明の第３の実施の形態とする。
前記第１の実施の形態では、製造ばらつき等によって、ＮＭＯＳトランジスタＭ１のドレイン電圧がＮＭＯＳトランジスタＭ２のドレイン電圧よりも小さくなるように制御された状態でＮＭＯＳトランジスタＭ２のドレイン電圧が低下して、ＮＭＯＳトランジスタＭ１が線形領域で動作してしまうと、ＮＭＯＳトランジスタＭ１に定電流ｉ１を流すためにＮＭＯＳトランジスタＭ１のゲート電圧が大きく上昇してしまう。このとき、ＮＭＯＳトランジスタＭ１のドレイン電圧よりもＮＭＯＳトランジスタＭ２のドレイン電圧が大きくＮＭＯＳトランジスタＭ２が飽和領域で動作していると、設定電流以上の出力電流が出力されるという誤動作が発生する場合があった。このような誤動作を防止するようにしたものを本発明の第３の実施の形態とする。
図６は、本発明の第３の実施の形態における定電流回路の回路例を示した図である。なお、図６では、図２と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略すると共に図２との相違点のみ説明する。
図６における図２との相違点は、ＮＭＯＳトランジスタＭ２のドレイン電圧に所定のオフセット電圧Ｖｏｆを加えた電圧をＮＭＯＳトランジスタＭ１５のソースに印加するオフセット電圧生成回路２１を設けたことにあり、これによって、ＮＭＯＳトランジスタＭ１４及びＭ１５のゲート‐ソース間にそれぞれオフセット電圧Ｖｏｆを設けることができる。このため、ＮＭＯＳトランジスタＭ１のドレイン電圧は常にＮＭＯＳトランジスタＭ２のドレイン電圧よりもオフセット電圧Ｖｏｆだけ大きい電圧になるように制御される。なお、オフセット電圧生成回路２１は電圧生成回路をなす。
図６における図２との相違点は、ＮＭＯＳトランジスタＭ２のドレイン電圧に所定のオフセット電圧Ｖｏｆを加えた電圧をＮＭＯＳトランジスタＭ１５のソースに印加するオフセット電圧生成回路２１を設けたことにあり、これによって、ＮＭＯＳトランジスタＭ１４及びＭ１５のゲート‐ソース間にそれぞれオフセット電圧Ｖｏｆを設けることができる。このため、ＮＭＯＳトランジスタＭ１のドレイン電圧は常にＮＭＯＳトランジスタＭ２のドレイン電圧よりもオフセット電圧Ｖｏｆだけ大きい電圧になるように制御される。なお、オフセット電圧生成回路２１は電圧生成回路をなす。
また、図６では、オフセット電圧生成回路２１を設けた場合を例にして示したが、オフセット電圧生成回路２１を設けずに、ＮＭＯＳトランジスタＭ１４とＮＭＯＳトランジスタＭ１５のトランジスタサイズを変える等して、ＮＭＯＳトランジスタＭ１４とＮＭＯＳトランジスタＭ１５の特性を変えることによりオフセット電圧Ｖｏｆを発生させるようにしてもよい。また、図６では、図２の回路構成の場合を例にして示したが、図４の誤差増幅回路１７に入力オフセット電圧を設けることにより図６の場合と同様の効果を得ることができる。また、本第３の実施の形態の定電流回路は、前記第２の実施の形態の構成の定電流回路に対しても適用することができ、この場合、本第３の実施の形態の定電流回路におけるＮＭＯＳトランジスタＭ１４のドレインとゲートとの間に、前記第２の実施の形態で示したコンデンサＣ１１を設けるようにすればよい。
このように、本第３の実施の形態の定電流回路では、前記第１の実施の形態と同様の効果を得ることができると共に、製造ばらつき等によって、設定電流以上の出力電流が出力されるという誤動作の発生を防止することができる。
このように、本第３の実施の形態の定電流回路では、前記第１の実施の形態と同様の効果を得ることができると共に、製造ばらつき等によって、設定電流以上の出力電流が出力されるという誤動作の発生を防止することができる。
なお、前記第１から第３の各実施の形態において、電源電圧Ｖｄｄ１及びＶｄｄ２は同じ電圧であってもよいし、異なる電圧であってもよい。また、前記定電流回路１は、電源電圧Ｖｄｄ１を生成する電源回路及び／又は電源電圧Ｖｄｄ２を生成する電源回路と共に１つのＩＣに集積するようにしてもよい。この場合、外部負荷１０を定電流回路１と共に１つのＩＣに集積されるようにしてもよい。
また、前記第１から第３の各実施の形態では、出力トランジスタにＮＭＯＳトランジスタを使用した場合を例にして示したが、本発明はこれに限定するものではなく、出力トランジスタにＰＭＯＳトランジスタを使用した場合にも適用することができる。この場合、図１は図７のようになる。図７において、外部負荷１０が発光ダイオードであり、定電流回路１が発光ダイオード駆動装置を構成する場合は、発光ダイオードのカソードは接地電圧に接続され、発光ダイオードのアノードは出力端子ＯＵＴに接続される。
１ 定電流回路
２，１１，１５ 定電流源
３ レベルシフト回路
４ 電圧調整回路
１０ 外部負荷
１７ 誤差増幅回路
２１ オフセット電圧生成回路
Ｍ１，Ｍ２，Ｍ１３〜Ｍ１５ ＭＯＳトランジスタ
Ｃ１１ コンデンサ
２，１１，１５ 定電流源
３ レベルシフト回路
４ 電圧調整回路
１０ 外部負荷
１７ 誤差増幅回路
２１ オフセット電圧生成回路
Ｍ１，Ｍ２，Ｍ１３〜Ｍ１５ ＭＯＳトランジスタ
Ｃ１１ コンデンサ
Claims (26)
- 所定の定電流を生成して負荷に供給する定電流回路において、
ゲートに入力された制御信号に応じた電流を流すＭＯＳトランジスタからなる第１トランジスタと、
ゲート及びソースが前記第１トランジスタのゲート及びソースにそれぞれ対応して接続されると共に、ドレインに前記負荷が接続され、ゲートに入力された前記制御信号に応じた電流を前記負荷に供給する、前記第１トランジスタと同一導電型のＭＯＳトランジスタからなる第２トランジスタと、
前記第２トランジスタのドレイン電圧に応じて前記第１トランジスタのドレイン電圧を制御する電圧調整回路部と、
該電圧調整回路部を介して所定の第１定電流を前記第１トランジスタに供給する第１電流源で構成された定電流発生回路部と、
前記電圧調整回路部と該定電流発生回路部との接続部の電圧をレベルシフトさせて前記第１トランジスタ及び第２トランジスタの各ゲートに出力するレベルシフト回路部と、
を備えることを特徴とする定電流回路。 - 前記レベルシフト回路部は、
ゲートが前記電圧調整回路部と前記定電流発生回路部との接続部に接続されたＭＯＳトランジスタからなる第３トランジスタと、
該第３トランジスタに所定の第２定電流を供給する第２定電流源と、
を備え、
前記第３トランジスタと前記第２定電流源がソースフォロワ回路を形成し、前記第３トランジスタと前記第２定電流源との接続部が、前記第１トランジスタ及び第２トランジスタの各ゲートに接続されて、前記第３トランジスタのゲート‐ソース間電圧だけ前記電圧調整回路部と前記定電流発生回路部との接続部の電圧をレベルシフトさせることを特徴とする請求項１記載の定電流回路。 - 前記電圧調整回路部は、
前記定電流発生回路部と前記第１トランジスタとの間に接続されたＭＯＳトランジスタからなる第４トランジスタと、
一端が前記第２トランジスタのドレインに接続され、ゲートが該第４トランジスタのゲートに接続された、前記第４トランジスタと同一導電型のＭＯＳトランジスタからなる第５トランジスタと、
該第５トランジスタの他端に所定の第３定電流を供給する第３定電流源と、
を備え、
前記第４トランジスタと前記第５トランジスタの各ゲートの接続部が、前記第３定電流源と前記第５トランジスタとの接続部に接続され、前記第４トランジスタは、前記第１トランジスタのドレイン電圧が前記第２トランジスタのドレイン電圧と等しくなるように動作制御されることを特徴とする請求項１又は２記載の定電流回路。 - 前記第１定電流及び第３定電流は、電流比が前記第４トランジスタと第５トランジスタの電流増幅度の比に等しくなるように設定されることを特徴とする請求項３記載の定電流回路。
- 前記第４トランジスタは、前記第１トランジスタと同一導電型で同一サイズのトランジスタであることを特徴とする請求項３又は４記載の定電流回路。
- 前記電圧調整回路部は、
前記定電流発生回路部と前記第１トランジスタとの間に接続されたＭＯＳトランジスタからなる第４トランジスタと、
前記第２トランジスタのドレイン電圧に所定の電圧を加えた電圧を生成する電圧生成回路と、
一端に該電圧生成回路で生成された電圧が入力され、ゲートが該第４トランジスタのゲートに接続された、前記第４トランジスタと同一導電型のＭＯＳトランジスタからなる第５トランジスタと、
該第５トランジスタの他端に所定の第３定電流を供給する第３定電流源と、
を備え、
前記第４トランジスタと前記第５トランジスタの各ゲートの接続部が、前記第３定電流源と前記第５トランジスタとの接続部に接続され、前記第４トランジスタは、前記第１トランジスタのドレイン電圧が前記第２トランジスタのドレイン電圧よりも前記所定の電圧だけ大きくなるように動作制御されることを特徴とする請求項１又は２記載の定電流回路。 - 前記電圧調整回路部は、
前記定電流発生回路部と前記第１トランジスタとの間に接続されたＭＯＳトランジスタからなる第４トランジスタと、
一端が前記第２トランジスタのドレインに接続され、ゲートが該第４トランジスタのゲートに接続された、前記第４トランジスタと同一導電型のＭＯＳトランジスタからなる第５トランジスタと、
該第５トランジスタの他端に所定の第３定電流を供給する第３定電流源と、
を備え、
前記第４トランジスタと前記第５トランジスタの各ゲートの接続部が、前記第３定電流源と前記第５トランジスタとの接続部に接続され、前記第４トランジスタは、前記第１トランジスタのドレイン電圧が前記第２トランジスタのドレイン電圧よりも所定の電圧だけ大きくなるように動作制御されることを特徴とする請求項１又は２記載の定電流回路。 - 前記電圧調整回路部は、
前記第１トランジスタ及び第２トランジスタの各ドレイン電圧の電圧比較を行い、該比較結果を示す信号を生成して出力する比較回路と、
該比較回路からの比較結果を示す信号に応じて、前記第２トランジスタのドレイン電圧に応じて前記第１トランジスタのドレイン電圧を制御する電圧調整回路と、
を備えること特徴とする請求項１又は２記載の定電流回路。 - 前記比較回路は、前記第１トランジスタ及び第２トランジスタの各ドレイン電圧が対応する入力端に入力された誤差増幅回路からなり、前記電圧調整回路は、該誤差増幅回路の出力信号がゲートに入力され、前記第１トランジスタのドレインに直列に接続されたＭＯＳトランジスタからなる第４トランジスタからなることを特徴とする請求項８記載の定電流回路。
- 前記第４トランジスタは、前記第１トランジスタと同一導電型のトランジスタであり、前記誤差増幅回路は、前記第１トランジスタのドレイン電圧と前記第２トランジスタのドレイン電圧が等しくなるように前記第４トランジスタの動作制御を行うことを特徴とする請求項８又は９記載の定電流回路。
- 前記第４トランジスタは、前記第１トランジスタと同一導電型のトランジスタであり、前記誤差増幅回路は、前記第１トランジスタのドレイン電圧が前記第２トランジスタのドレイン電圧よりも所定の電圧だけ大きくなるように所定の入力オフセット電圧を有することを特徴とする請求項８又は９記載の定電流回路。
- 前記電圧調整回路部は、前記第４トランジスタと前記定電流発生回路部との接続部と、前記第４トランジスタのゲートとの間に接続されたコンデンサを備えることを特徴とする請求項３、４、５、６、７、９、１０又は１１記載の定電流回路。
- 前記第１トランジスタ、第２トランジスタ、電圧調整回路部、定電流発生回路部及びレベルシフト回路部は、１つのＩＣに集積されることを特徴とする請求項１、２、３、４、５、６、７、８、９、１０、１１又は１２記載の定電流回路。
- 所定の定電流を生成して発光ダイオードに供給する定電流回路を備えた発光ダイオード駆動装置において、
前記定電流回路は、
ゲートに入力された制御信号に応じた電流を流すＭＯＳトランジスタからなる第１トランジスタと、
ゲート及びソースが前記第１トランジスタのゲート及びソースにそれぞれ対応して接続されると共に、ドレインに前記負荷が接続され、ゲートに入力された前記制御信号に応じた電流を前記負荷に供給する、前記第１トランジスタと同一導電型のＭＯＳトランジスタからなる第２トランジスタと、
前記第２トランジスタのドレイン電圧に応じて前記第１トランジスタのドレイン電圧を制御する電圧調整回路部と、
該電圧調整回路部を介して所定の第１定電流を前記第１トランジスタに供給する第１電流源で構成された定電流発生回路部と、
前記電圧調整回路部と該定電流発生回路部との接続部の電圧をレベルシフトさせて前記第１トランジスタ及び第２トランジスタの各ゲートに出力するレベルシフト回路部と、
を備えることを特徴とする発光ダイオード駆動装置。 - 前記レベルシフト回路部は、
ゲートが前記電圧調整回路部と前記定電流発生回路部との接続部に接続されたＭＯＳトランジスタからなる第３トランジスタと、
該第３トランジスタに所定の第２定電流を供給する第２定電流源と、
を備え、
前記第３トランジスタと前記第２定電流源がソースフォロワ回路を形成し、前記第３トランジスタと前記第２定電流源との接続部が、前記第１トランジスタ及び第２トランジスタの各ゲートに接続されて、前記第３トランジスタのゲート‐ソース間電圧だけ前記電圧調整回路部と前記定電流発生回路部との接続部の電圧をレベルシフトさせることを特徴とする請求項１４記載の発光ダイオード駆動装置。 - 前記電圧調整回路部は、
前記定電流発生回路部と前記第１トランジスタとの間に接続されたＭＯＳトランジスタからなる第４トランジスタと、
一端が前記第２トランジスタのドレインに接続され、ゲートが該第４トランジスタのゲートに接続された、前記第４トランジスタと同一導電型のＭＯＳトランジスタからなる第５トランジスタと、
該第５トランジスタの他端に所定の第３定電流を供給する第３定電流源と、
を備え、
前記第４トランジスタと前記第５トランジスタの各ゲートの接続部が、前記第３定電流源と前記第５トランジスタとの接続部に接続され、前記第４トランジスタは、前記第１トランジスタのドレイン電圧が前記第２トランジスタのドレイン電圧と等しくなるように動作制御されることを特徴とする請求項１４又は１５記載の発光ダイオード駆動装置。 - 前記第１定電流及び第３定電流は、電流比が前記第４トランジスタと第５トランジスタの電流増幅度の比に等しくなるように設定されることを特徴とする請求項１６記載の発光ダイオード駆動装置。
- 前記第４トランジスタは、前記第１トランジスタと同一導電型で同一サイズのトランジスタであることを特徴とする請求項１６又は１７記載の発光ダイオード駆動装置。
- 前記電圧調整回路部は、
前記定電流発生回路部と前記第１トランジスタとの間に接続されたＭＯＳトランジスタからなる第４トランジスタと、
前記第２トランジスタのドレイン電圧に所定の電圧を加えた電圧を生成する電圧生成回路と、
一端に該電圧生成回路で生成された電圧が入力され、ゲートが該第４トランジスタのゲートに接続された、前記第４トランジスタと同一導電型のＭＯＳトランジスタからなる第５トランジスタと、
該第５トランジスタの他端に所定の第３定電流を供給する第３定電流源と、
を備え、
前記第４トランジスタと前記第５トランジスタの各ゲートの接続部が、前記第３定電流源と前記第５トランジスタとの接続部に接続され、前記第４トランジスタは、前記第１トランジスタのドレイン電圧が前記第２トランジスタのドレイン電圧よりも前記所定の電圧だけ大きくなるように動作制御されることを特徴とする請求項１４又は１５記載の発光ダイオード駆動装置。 - 前記電圧調整回路部は、
前記定電流発生回路部と前記第１トランジスタとの間に接続されたＭＯＳトランジスタからなる第４トランジスタと、
一端が前記第２トランジスタのドレインに接続され、ゲートが該第４トランジスタのゲートに接続された、前記第４トランジスタと同一導電型のＭＯＳトランジスタからなる第５トランジスタと、
該第５トランジスタの他端に所定の第３定電流を供給する第３定電流源と、
を備え、
前記第４トランジスタと前記第５トランジスタの各ゲートの接続部が、前記第３定電流源と前記第５トランジスタとの接続部に接続され、前記第４トランジスタは、前記第１トランジスタのドレイン電圧が前記第２トランジスタのドレイン電圧よりも所定の電圧だけ大きくなるように動作制御されることを特徴とする請求項１４又は１５記載の発光ダイオード駆動装置。 - 前記電圧調整回路部は、
前記第１トランジスタ及び第２トランジスタの各ドレイン電圧の電圧比較を行い、該比較結果を示す信号を生成して出力する比較回路と、
該比較回路からの比較結果を示す信号に応じて、前記第２トランジスタのドレイン電圧に応じて前記第１トランジスタのドレイン電圧を制御する電圧調整回路と、
を備えること特徴とする請求項１４又は１５記載の発光ダイオード駆動装置。 - 前記比較回路は、前記第１トランジスタ及び第２トランジスタの各ドレイン電圧が対応する入力端に入力された誤差増幅回路からなり、前記電圧調整回路は、該誤差増幅回路の出力信号がゲートに入力され、前記第１トランジスタのドレインに直列に接続されたＭＯＳトランジスタからなる第４トランジスタからなることを特徴とする請求項２１記載の発光ダイオード駆動装置。
- 前記第４トランジスタは、前記第１トランジスタと同一導電型のトランジスタであり、前記誤差増幅回路は、前記第１トランジスタのドレイン電圧と前記第２トランジスタのドレイン電圧が等しくなるように前記第４トランジスタの動作制御を行うことを特徴とする請求項２１又は２２記載の発光ダイオード駆動装置。
- 前記第４トランジスタは、前記第１トランジスタと同一導電型のトランジスタであり、前記誤差増幅回路は、前記第１トランジスタのドレイン電圧が前記第２トランジスタのドレイン電圧よりも所定の電圧だけ大きくなるように所定の入力オフセット電圧を有することを特徴とする請求項２１又は２２記載の発光ダイオード駆動装置。
- 前記電圧調整回路部は、前記第４トランジスタと前記定電流発生回路部との接続部と、前記第４トランジスタのゲートとの間に接続されたコンデンサを備えることを特徴とする請求項１６、１７、１８、１９、２０、２２、２３又は２４記載の発光ダイオード駆動装置。
- 前記定電流回路は、１つのＩＣに集積されることを特徴とする請求項１４、１５、１６、１７、１８、１９、２０、２１、２２、２３、２４又は２５記載の発光ダイオード駆動装置。
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