KR100985130B1 - 정전류 회로 및 정전류 회로를 사용한 발광 다이오드 구동장치 - Google Patents

정전류 회로 및 정전류 회로를 사용한 발광 다이오드 구동장치 Download PDF

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KR100985130B1
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Abstract

본 발명은 간단한 회로로 출력 단자의 전압에 의존하지 않는 고정밀도의 정전류를 출력할 수 있고, 또한 정전류 출력 정밀도를 저하시키지 않고 출력 단자의 전압을 작게 하여 소비 전력을 대폭적으로 절감시키는 정전류 회로 및 발광 다이오드 구동 장치를 제공한다.
게이트에 입력된 제어 신호에 따른 전류가 흐르는 NMOS 트랜지스터(M1)와, 게이트에 입력된 상기 제어 신호에 따른 전류를 외부 부하(10)에 공급하는 NMOS 트랜지스터(M2)와, NMOS 트랜지스터(M2)의 드레인 전압에 따라 NMOS 트랜지스터(M1)의 드레인 전압을 제어하는 전압 조정 회로(4)와, 전압 조정 회로(4)를 통하여, 미리 정해진 제1 정전류를 NMOS 트랜지스터(M1)에 공급하는 정전류원(2)과, 전압 조정 회로(4)와 정전류원(2)의 접속부 전압을 레벨 시프트시켜 NMOS 트랜지스터(M1 및 M2)의 각 게이트에 출력하는 레벨 시프트 회로(3)를 구비하도록 하였다.
정전류 회로, 정전류원, 레벨 시프트 회로, 전압 조정 회로, 외부 부하

Description

정전류 회로 및 정전류 회로를 사용한 발광 다이오드 구동 장치{CONSTANT CURRENT CIRCUIT AND LIGHT-EMITTING DIODE DRIVER USING THE SAME}
본 발명은 정전류 회로에 관한 것이며, 특히 발광 다이오드(LED) 등을 구동하기 위한 정전류 회로 및 그 정전류 회로를 사용한 발광 다이오드 구동 장치에 관한 것이다.
표시 장치용의 발광 다이오드는 일반적으로 휘도 변동을 저감시키기 위하여 정전류로 구동된다. 발광 다이오드를 용도에 따라 휘도 조정하는 경우에는 정전류 회로의 전류 설정을 변경하여 조정하지만, 발광 다이오드의 전압 강하는 구동 전류에 따라 크게 변화한다. 이 때문에, 정전류 회로의 출력 단자를 이루는 출력 트랜지스터의 단자 전압이 크게 변화한다.
일반적으로 정전류 회로는 MOS 트랜지스터의 드레인 전극을 출력 단자로 하므로, 이 출력 단자의 전압이 크게 변화하면 MOS 트랜지스터의 채널 길이 변조 효과에 의하여 출력 전류가 변동하여 발광 다이오드의 휘도가 불균일하게 된다는 문제가 있었다.
이와 같은 문제를 해결하기 위하여, 도 1과 같은 정전류 회로가 있었다.
도 1에 있어서, NMOS 트랜지스터(M111, M112, M141 및 M142)는 저전압 캐스코드형 전류 미러 회로를 형성하고 있으며, 전류(iref1)를 NMOS 트랜지스터(M111)와 NMOS 트랜지스터(M112)의 트랜지스터 사이즈비로 정해지는 비율로 체배한 출력 전류(iout)를 출력 단자(OUT)에 접속된 외부 부하(110)에 공급한다.
오차 증폭 회로(OP102)는 저항(R111)과 NMOS 트랜지스터(M116)의 접속부가 기준 전압(Vref)이 되도록 NMOS 트랜지스터(M116)를 제어하고, 저항(R111)의 저항값을 r111로 하면, 저항(R111)에 흐르는 전류 iref2는 iref2 = Vref/r111로 된다. 전류 iref2는 전류 미러 회로를 구성하는 PMOS 트랜지스터(M115 및 M114)로 미러링되어 전류 iref1로 된다.
외부 부하(110)에 전류를 공급하는 출력 회로를 이루는 NMOS 트랜지스터(M111, M112, M141, M142)는 캐스코드형 전류 미러 회로를 형성하고 있기 때문에, NMOS 트랜지스터(M112)의 드레인 전압은 출력 단자(OUT)의 전압에 관계없이 항상 NMOS 트랜지스터(M111)의 드레인 전압과 동일하게 되며, 출력 단자(OUT)의 전압 변동이 출력 전류(iout)의 전류값에 미치는 영향은 작다.
그러나, 출력 단자(OUT)에 전류를 공급하는 출력 트랜지스터가 NMOS 트랜지스터(M112와 M142)를 직렬로 접속하여 구성되면, 출력 회로를 저전압 캐스코드형 전류 미러 회로로 구성하여도, 출력 트랜지스터가 정전류 정밀도를 유지할 수 있는 포화 영역에서 동작하기 위하여 필요한 출력 단자(OUT)의 전압이 커지게 된다.
예를 들면, NMOS 트랜지스터(M111, M112, M141, M142)를 트랜지스터 사이즈가 동일한 동일 도전형의 트랜지스터로 하고, 그 임계값 전압을 Vthn, 게이트-소스 간 전압을 Vgs2, 오버 드라이브 전압을 Vov로 하면, NMOS 트랜지스터(M112)의 드레인-소스간 전압(Vds1)은 하기 (a) 식과 같이 된다.
Vds1 = Vbias－Vgs2 (a)
NMOS 트랜지스터(M112)가 선형 영역과 포화 영역의 경계에서 동작하도록 바이어스 전압(Vbias)을 Vbias = Vgs2 ＋ Vov로 되도록 설정하면, 상기 (a) 식은 하기 (b) 식과 같이 된다.
Vds1 = Vov (b)
NMOS 트랜지스터(M142)도 NMOS 트랜지스터(M112)와 마찬가지로 선형 영역과 포화 영역의 경계에서 동작하면, NMOS 트랜지스터(M142)의 드레인-소스간 전압(Vds2)은 하기 (c) 식과 같이 된다.
Vds2 = Vov (c)
따라서, 출력 단자(OUT)의 최소 전압(Vomin)은 하기 (d) 식과 같이 된다.
Vomin = Vds1 ＋ Vds2 = 2 × Vov (d)
일반적인 CMOS 프로세스에서는 최소 전압(Vomin)이 0.6 V 내지 1.0 V로 된다. 출력 단자(OUT)의 전압이 크면 정전류 회로의 출력 트랜지스터에서 소비되는 소비 전력이 커진다. 또, 발광 다이오드를 구동하기 위하여 대전류를 출력하려면, 매우 큰 사이즈의 출력 트랜지스터를 사용하기 때문에, 출력 트랜지스터가 2개의 MOS 트랜지스터를 직렬로 접속하여 구성되면, 칩 면적이 대폭적으로 증가한다는 문제가 있었다.
또한, NMOS 트랜지스터(M142)의 드레인-소스간 전압은 출력 단자(OUT)의 전 압에 의하여 크게 변동하지만, NMOS 트랜지스터(M141)의 드레인-소스간 전압은 (Vthn＋Vov)－Vov = Vthn이 되고, NMOS 트랜지스터(M141과 M142)는 드레인-소스간 전압이 다르기 때문에 게이트-소스간 전압도 다르다. 즉, NMOS 트랜지스터(M111와 M112)의 드레인-소스간 전압이 상이하게 되어 출력 전류(iout)에 체계적인 오차가 발생한다.
이와 같은 문제를 해결하기 위하여, 도 2에 나타낸 바와 같이, 정전류 회로의 출력 단자에 접속되는 외부 부하가 변화하여도 출력 전류가 변동하지 않고, 출력 단자 전압이 작은 경우에도 포화 영역에서 동작하는 안정된 정전류 회로가 있었다(예를 들면, 일본 특허 공개 공보 평 9－319323호 참조).
여기서, 가변 저항기(R)가 적절히 조정된 경우, 캐스코드형 전류 미러 회로를 적용하지 않아도 NMOS 트랜지스터(NT1과 NT2)의 드레인-소스간 전압이 동일하게 되므로, 체계적인 오차가 발생하지 않고 정밀도 높게 정전류를 출력할 수 있다.
그러나, NMOS 트랜지스터(NT2)의 드레인 전압은 NMOS 트랜지스터(NT2)가 포화 영역에서 동작하는 전압으로부터 NMOS 트랜지스터(NT2)의 게이트-소스간 전압의 범위에서밖에 조정할 수 없었다. 즉, 체계적인 오차를 발생시키지 않고 정전류를 출력할 수 있는 출력 단자(OUT)의 전압(Vo) 범위는 NMOS 트랜지스터(NT2)의 임계값 전압을 Vthn, 오버 드라이브 전압을 Vov2로 하면, Vov2 ≤ Vo ≤ Vthn ＋ Vov2로 되어 출력 단자(OUT)의 전압(Vo)의 변동 가능한 범위는 대폭적으로 제한된다는 문제가 있었다.
본 발명은 이와 같은 문제를 해결하기 위하여 이루어진 것으로서, 간단한 회로로 출력 단자의 전압에 의존하지 않는 정밀도 높은 정전류를 출력할 수 있고, 또한 정전류 출력 정밀도를 저하시키지 않고 출력 단자의 전압을 작게 하여 소비 전력을 대폭 절감시킬 수 있는 정전류 회로 및 정전류 회로를 사용한 발광 다이오드 구동 장치를 제공하는 것을 목적으로 한다.
본 발명에 따른 정전류 회로는 미리 정해진 정전류를 생성하여 부하에 공급하는 정전류 회로에 있어서,
게이트에 입력된 제어 신호에 따른 전류가 흐르는 MOS 트랜지스터로 이루어지는 제1 트랜지스터와,
상기 제1 트랜지스터와 동일한 도전형의 MOS 트랜지스터로 이루어지고, 게 이트 및 소스가 상기 제1 트랜지스터의 게이트 및 소스에 각각 대응하여 접속되고, 또한 드레인에 상기 부하가 접속되며 게이트에 입력된 상기 제어 신호에 따른 전류를 상기 부하에 공급하는 제2 트랜지스터와,
상기 제2 트랜지스터의 드레인 전압에 따라 상기 제1 트랜지스터의 드레인 전압을 제어하는 전압 조정 회로부와,
상기 전압 조정 회로부를 통하여, 미리 정해진 제1 정전류를 상기 제1 트랜지스터에 공급하는 제1 전류원으로 구성된 정전류 발생 회로부와,
상기 전압 조정 회로부와 상기 정전류 발생 회로부의 접속부 전압을 레벨 시프트시켜 상기 제1 트랜지스터 및 상기 제2 트랜지스터의 각 게이트에 출력하는 레벨 시프트 회로부
를 구비하는 것이다.
구체적으로는, 상기 레벨 시프트 회로부는,
게이트가 상기 전압 조정 회로부와 상기 정전류 발생 회로부의 접속부에 접속된 MOS 트랜지스터로 이루어지는 제3 트랜지스터와,
상기 제3 트랜지스터에 미리 정해진 제2 정전류를 공급하는 제2 정전류원
을 구비하고,
상기 제3 트랜지스터와 상기 제2 정전류원이 소스 팔로워 회로를 형성하고, 상기 제3 트랜지스터와 상기 제2 정전류원의 접속부가 상기 제1 트랜지스터 및 상기 제2 트랜지스터의 각 게이트에 접속되며, 상기 제3 트랜지스터의 게이트-소스간 전압만큼 상기 전압 조정 회로부와 상기 정전류 발생 회로부의 접속부 전압을 레벨 시프트시키도록 하였다.
또, 상기 전압 조정 회로부는,
상기 정전류 발생 회로부와 상기 제1 트랜지스터의 사이에 접속된 MOS 트랜지스터로 이루어지는 제4 트랜지스터와,
상기 제4 트랜지스터와 동일한 도전형의 MOS 트랜지스터로 이루어지고, 일단이 상기 제2 트랜지스터의 드레인에 접속되고 게이트가 상기 제4 트랜지스터의 게이트에 접속된 제5 트랜지스터와,
상기 제5 트랜지스터의 타단에 미리 정해진 제3 정전류를 공급하는 제3 정전류원
을 구비하고,
상기 제4 트랜지스터와 상기 제5 트랜지스터의 각 게이트의 접속부가 상기 제3 정전류원과 상기 제5 트랜지스터의 접속부에 접속되고, 상기 제4 트랜지스터는 상기 제1 트랜지스터의 드레인 전압이 상기 제2 트랜지스터의 드레인 전압과 동일하게 되도록 동작 제어되도록 하였다.
이 경우, 상기 제1 정전류 및 제3 정전류는 전류비가 상기 제4 트랜지스터와 제5 트랜지스터의 전류 증폭도 비와 동일하게 되도록 설정되도록 하였다.
또, 상기 제4 트랜지스터는 상기 제1 트랜지스터와 동일한 도전형이고 동일한 사이즈의 트랜지스터이도록 하였다.
또, 상기 전압 조정 회로부는,
상기 정전류 발생 회로부와 상기 제1 트랜지스터의 사이에 접속된 MOS 트랜 지스터로 이루어지는 제4 트랜지스터와,
상기 제2 트랜지스터의 드레인 전압에 미리 정해진 전압을 더한 전압을 생성하는 전압 생성 회로와,
상기 제4 트랜지스터와 동일한 도전형의 MOS 트랜지스터로 이루어지고, 일단에 상기 전압 생성 회로로 생성된 전압이 입력되며 게이트가 상기 제4 트랜지스터의 게이트에 접속된 제5 트랜지스터와,
상기 제5 트랜지스터의 타단에 미리 정해진 제3 정전류를 공급하는 제3 정전류원
을 구비하고,
상기 제4 트랜지스터와 상기 제5 트랜지스터의 각 게이트의 접속부가 상기 제3 정전류원과 상기 제5 트랜지스터의 접속부에 접속되고, 상기 제4 트랜지스터는 상기 제1 트랜지스터의 드레인 전압이 상기 제2 트랜지스터의 드레인 전압보다 상기 미리 정해진 전압만큼 커지도록 동작 제어되도록 하였다.
또, 상기 전압 조정 회로부는,
상기 정전류 발생 회로부와 상기 제1 트랜지스터의 사이에 접속된 MOS 트랜지스터로 이루어지는 제4 트랜지스터와,
상기 제4 트랜지스터와 동일한 도전형의 MOS 트랜지스터로 이루어지고, 일단이 상기 제2 트랜지스터의 드레인에 접속되며 게이트가 상기 제4 트랜지스터의 게이트에 접속된 제5 트랜지스터와,
상기 제5 트랜지스터의 타단에 미리 정해진 제3 정전류를 공급하는 제3 정 전류원
을 구비하고,
상기 제4 트랜지스터와 상기 제5 트랜지스터의 각 게이트의 접속부가 상기 제3 정전류원과 상기 제5 트랜지스터의 접속부에 접속되며, 상기 제4 트랜지스터는 상기 제1 트랜지스터의 드레인 전압이 상기 제2 트랜지스터의 드레인 전압보다 미리 정해진 전압만큼 커지도록 동작 제어되도록 하여도 좋다.
또, 상기 전압 조정 회로부는,
상기 제1 트랜지스터 및 제2 트랜지스터의 각 드레인 전압의 전압 비교를 실시하고, 그 비교 결과를 나타내는 신호를 생성하여 출력하는 비교 회로와,
상기 비교 회로로부터의 비교 결과를 나타내는 신호에 따라, 상기 제2 트랜지스터의 드레인 전압에 따라 상기 제1 트랜지스터의 드레인 전압을 제어하는 전압 조정 회로
를 구비하도록 하여도 좋다.
이 경우, 상기 비교 회로는 상기 제1 트랜지스터 및 제2 트랜지스터의 각 드레인 전압이 대응하는 입력단에 입력된 오차 증폭 회로로 이루어지고, 상기 전압 조정 회로는 상기 오차 증폭 회로의 출력 신호가 게이트에 입력되며 상기 제1 트랜지스터의 드레인에 직렬로 접속된 MOS 트랜지스터로 이루어지는 제4 트랜지스터로 이루어지도록 하였다.
또, 상기 제4 트랜지스터는 상기 제1 트랜지스터와 동일한 도전형의 트랜지스터이며, 상기 오차 증폭 회로는 상기 제1 트랜지스터의 드레인 전압과 상기 제2 트랜지스터의 드레인 전압이 동일하게 되도록 상기 제4 트랜지스터의 동작 제어를 실시하도록 하였다.
또, 상기 제4 트랜지스터는 상기 제1 트랜지스터와 동일한 도전형의 트랜지스터이며, 상기 오차 증폭 회로는 상기 제1 트랜지스터의 드레인 전압이 상기 제2 트랜지스터의 드레인 전압보다 미리 정해진 전압만큼 커지도록 미리 정해진 입력 오프셋 전압을 가지도록 하여도 좋다.
또, 상기 전압 조정 회로부는 상기 제4 트랜지스터와 상기 정전류 발생 회로부의 접속부와, 상기 제4 트랜지스터의 게이트의 사이에 접속된 캐패시터를 구비하도록 하였다.
또, 상기 제1 트랜지스터, 제2 트랜지스터, 전압 조정 회로부, 정전류 발생 회로부 및 레벨 시프트 회로부는 1개의 IC에 집적되도록 하였다.
또, 본 발명에 따른 발광 다이오드 구동 장치는 미리 정해진 정전류를 생성하여 발광 다이오드에 공급하는 정전류 회로를 구비한 발광 다이오드 구동 장치에 있어서,
상기 정전류 회로는,
게이트에 입력된 제어 신호에 따른 전류가 흐르는 MOS 트랜지스터로 이루어지는 제1 트랜지스터와,
상기 제1 트랜지스터와 동일한 도전형의 MOS 트랜지스터로 이루어지고, 게이트 및 소스가 상기 제1 트랜지스터의 게이트 및 소스에 각각 대응하여 접속되고, 또한 드레인에 상기 발광 다이오드가 접속되며, 게이트에 입력된 상기 제어 신호에 따른 전류를 상기 발광 다이오드에 공급하는 제2 트랜지스터와,
상기 제2 트랜지스터의 드레인 전압에 따라 상기 제1 트랜지스터의 드레인 전압을 제어하는 전압 조정 회로부와,
상기 전압 조정 회로부를 통하여, 미리 정해진 제1 정전류를 상기 제1 트랜지스터에 공급하는 제1 전류원으로 구성된 정전류 발생 회로부와,
상기 전압 조정 회로부와 상기 정전류 발생 회로부의 접속부 전압을 레벨 시프트시켜 상기 제1 트랜지스터 및 제2 트랜지스터의 각 게이트에 출력하는 레벨 시프트 회로부
를 구비하는 것이다.
구체적으로는, 상기 레벨 시프트 회로부는,
게이트가 상기 전압 조정 회로부와 상기 정전류 발생 회로부의 접속부에 접속된 MOS 트랜지스터로 이루어지는 제3 트랜지스터와,
상기 제3 트랜지스터에 미리 정해진 제2 정전류를 공급하는 제2 정전류원
을 구비하고,
상기 제3 트랜지스터와 상기 제2 정전류원이 소스 팔로워 회로를 형성하고, 상기 제3 트랜지스터와 상기 제2 정전류원의 접속부가 상기 제1 트랜지스터 및 제2 트랜지스터의 각 게이트에 접속되며, 상기 제3 트랜지스터의 게이트-소스간 전압만큼 상기 전압 조정 회로부와 상기 정전류 발생 회로부의 접속부 전압을 레벨 시프트시키도록 하였다.
또, 상기 전압 조정 회로부는,
상기 정전류 발생 회로부와 상기 제1 트랜지스터의 사이에 접속된 MOS 트랜지스터로 이루어지는 제4 트랜지스터와,
상기 제4 트랜지스터와 동일한 도전형의 MOS 트랜지스터로 이루어지고, 일단이 상기 제2 트랜지스터의 드레인에 접속되고 게이트가 상기 제4 트랜지스터의 게이트에 접속된 제5 트랜지스터와,
상기 제5 트랜지스터의 타단에 미리 정해진 제3 정전류를 공급하는 제3 정전류원
을 구비하고,
상기 제4 트랜지스터와 상기 제5 트랜지스터의 각 게이트의 접속부가 상기 제3 정전류원과 상기 제5 트랜지스터의 접속부에 접속되며, 상기 제4 트랜지스터는 상기 제1 트랜지스터의 드레인 전압이 상기 제2 트랜지스터의 드레인 전압과 동일하게 되도록 동작 제어되도록 하였다.
이 경우, 상기 제1 정전류 및 제3 정전류는 전류비가 상기 제4 트랜지스터와 제5 트랜지스터의 전류 증폭도 비와 동일하게 되도록 설정되도록 하였다.
또, 상기 제4 트랜지스터는 상기 제1 트랜지스터와 동일한 도전형이고 동일한 사이즈의 트랜지스터이도록 하였다.
또, 상기 전압 조정 회로부는,
상기 정전류 발생 회로부와 상기 제1 트랜지스터의 사이에 접속된 MOS 트랜지스터로 이루어지는 제4 트랜지스터와,
상기 제2 트랜지스터의 드레인 전압에 미리 정해진 전압을 더한 전압을 생 성하는 전압 생성 회로와,
상기 제4 트랜지스터와 동일한 도전형의 MOS 트랜지스터로 이루어지고, 일단에 상기 전압 생성 회로로 생성된 전압이 입력되고, 게이트가 상기 제4 트랜지스터의 게이트에 접속된 제5 트랜지스터와,
상기 제5 트랜지스터의 타단에 미리 정해진 제3 정전류를 공급하는 제3 정전류원
을 구비하고,
상기 제4 트랜지스터와 상기 제5 트랜지스터의 각 게이트의 접속부가 상기 제3 정전류원과 상기 제5 트랜지스터의 접속부에 접속되며, 상기 제4 트랜지스터는 상기 제1 트랜지스터의 드레인 전압이 상기 제2 트랜지스터의 드레인 전압보다 상기 미리 정해진 전압만큼 커지도록 동작 제어되도록 하였다.
또, 상기 전압 조정 회로부는,
상기 정전류 발생 회로부와 상기 제1 트랜지스터의 사이에 접속된 MOS 트랜지스터로 이루어지는 제4 트랜지스터와,
상기 제4 트랜지스터와 동일한 도전형의 MOS 트랜지스터로 이루어지고, 일단이 상기 제2 트랜지스터의 드레인에 접속되고 게이트가 상기 제4 트랜지스터의 게이트에 접속된 제5 트랜지스터와,
상기 제5 트랜지스터의 타단에 미리 정해진 제3 정전류를 공급하는 제3 정전류원
을 구비하고,
상기 제4 트랜지스터와 상기 제5 트랜지스터의 각 게이트의 접속부가 상기 제3 정전류원과 상기 제5 트랜지스터의 접속부에 접속되고, 상기 제4 트랜지스터는 상기 제1 트랜지스터의 드레인 전압이 상기 제2 트랜지스터의 드레인 전압보다 미리 정해진 전압만큼 커지도록 동작 제어되도록 하여도 좋다.
또, 상기 전압 조정 회로부는,
상기 제1 트랜지스터 및 제2 트랜지스터의 각 드레인 전압의 전압 비교를 실시하고, 그 비교 결과를 나타내는 신호를 생성하여 출력하는 비교 회로와,
상기 비교 회로로부터의 비교 결과를 나타내는 신호에 따라, 상기 제2 트랜지스터의 드레인 전압에 따라 상기 제1 트랜지스터의 드레인 전압을 제어하는 전압 조정 회로
를 구비하도록 하여도 좋다.
이 경우, 상기 비교 회로는 상기 제1 트랜지스터 및 제2 트랜지스터의 각 드레인 전압이 대응하는 입력단에 입력된 오차 증폭 회로로 이루어지고, 상기 전압 조정 회로는 상기 오차 증폭 회로의 출력 신호가 게이트에 입력되고 상기 제1 트랜지스터의 드레인에 직렬로 접속된 MOS 트랜지스터로 이루어지는 제4 트랜지스터로 이루어지도록 하였다.
또, 상기 제4 트랜지스터는 상기 제1 트랜지스터와 동일한 도전형의 트랜지스터이며, 상기 오차 증폭 회로는 상기 제1 트랜지스터의 드레인 전압과 상기 제2 트랜지스터의 드레인 전압이 동일하게 되도록 상기 제4 트랜지스터의 동작 제어를 실시하도록 하였다.
또, 상기 제4 트랜지스터는 상기 제1 트랜지스터와 동일한 도전형의 트랜지스터이며, 상기 오차 증폭 회로는 상기 제1 트랜지스터의 드레인 전압이 상기 제2 트랜지스터의 드레인 전압보다 미리 정해진 전압만큼 커지도록 미리 정해진 입력 오프셋 전압을 가지도록 하여도 좋다.
또, 상기 전압 조정 회로부는 상기 제4 트랜지스터와 상기 정전류 발생 회로부의 접속부와, 상기 제4 트랜지스터의 게이트의 사이에 접속된 캐패시터를 구비하도록 하였다.
또, 상기 정전류 회로는 1개의 IC에 집적되도록 하였다.
또한, 본 발명에 따른 발광 다이오드 구동 장치는 상술한 정전류 회로를 사용하도록 하였다.
본 발명의 정전류 회로 및 발광 다이오드 구동 장치에 의하면, 칩 면적을 대폭 삭감할 수 있는 동시에, 부하와의 접속부 전압인 단자 전압에 의존하지 않는 고정밀도의 정전류를 출력할 수 있고, 또한 정전류 출력 정밀도를 저하시키지 않고 상기 단자 전압을 작게 하여 소비 전력을 대폭 절감시킬 수 있다. 또, 고정밀도의 출력 전류를 출력할 수 있는 상기 단자 전압의 전압 범위를 대폭 확대할 수 있어 극도로 높은 범용성을 얻을 수 있다.
다음에, 도면에 나타내는 실시예에 근거하여 본 발명을 상세하게 설명한다.
제1 실시예.
도 3은 본 발명의 제1 실시예에 따른 정전류 회로의 구성예를 나타낸 블록도이다.
도 3의 정전류 회로(1)는 미리 정해진 정전류를 생성하여 출력 단자(OUT)로부터 발광 다이오드 등의 외부 부하(10)에 공급하는 것으로서, NMOS 트랜지스터(M1, M2), 미리 정해진 정전류(i1)를 생성하여 출력하는 정전류원(2), 레벨 시프트 회로(3) 및 전압 조정 회로(4)로 구성되어 있다. 도 3에 있어서, 외부 부하(10)가 발광 다이오드이고, 정전류 회로(1)가 발광 다이오드 구동 장치를 구성하는 경우에는 발광 다이오드의 애노드는 전원 전압(Vdd2)에 접속되고, 발광 다이오드의 캐소드는 출력 단자(OUT)에 접속된다.
전원 전압(Vdd2)과 출력 단자(OUT)의 사이에는 외부 부하(10)가 접속되고, NMOS 트랜지스터(M2)의 드레인은 출력 단자(OUT)에 접속되며, NMOS 트랜지스터(M1 및 M2)의 각 소스는 각각 접지 전압에 접속된다. NMOS 트랜지스터(M1와 M2)의 각 게이트는 서로 접속되고 그 접속부 전압은 레벨 시프트 회로(3)에 의하여 제어된다. NMOS 트랜지스터(M1)의 드레인에는 전원 전압(Vdd1)을 전원으로 하는 정전류원(2)으로부터 공급된 전류가 전압 조정 회로(4)를 통하여 입력된다.
전압 조정 회로(4)는 NMOS 트랜지스터(M2)의 드레인 전압에 따라 NMOS 트랜지스터(M1)의 드레인 전압을 조정하여 NMOS 트랜지스터(M1)의 드레인 전압이 NMOS 트랜지스터(M2)의 드레인 전압과 동일하게 되도록 한다. 또한, 레벨 시프트 회로(3)는 정전류원(2)과 전압 조정 회로(4)의 접속부 전압을 미리 정해진 전압만큼 레벨 시프트시키도록 NMOS 트랜지스터(M1 및 M2)의 각 게이트 전압을 제어한다. 즉, 레벨 시프트 회로(3)는 정전류원(2)과 전압 조정 회로(4)의 접속부 전압을 미리 정해진 전압만큼 레벨 시프트시킨 전압을 NMOS 트랜지스터(M1 및 M2)의 각 게이트에 출력한다.
도 4는 도 3의 정전류 회로(1)의 회로예를 나타낸 도면이다.
도 4에 있어서, 레벨 시프트 회로(3)는 NMOS 트랜지스터(M13) 및 미리 정해진 정전류(i2)를 공급하는 정전류원(11)으로 구성되고, 전압 조정 회로(4)는 NMOS 트랜지스터(M14, M15) 및 미리 정해진 정전류(i3)를 공급하는 정전류원(15)으로 구성되어 있다.
전원 전압(Vdd1)과 NMOS 트랜지스터(M1)의 드레인의 사이에는 정전류원(2)과 NMOS 트랜지스터(M14)가 직렬로 접속되고, 정전류원(2)과 NMOS 트랜지스터(M14)의 접속부가 NMOS 트랜지스터(M13)의 게이트에 접속된다.
또, 전원 전압(Vdd1)과 접지 전압의 사이에는 NMOS 트랜지스터(M13)와 정전류원(11)이 직렬로 접속되고, NMOS 트랜지스터(M13)와 정전류원(11)의 접속부는 NMOS 트랜지스터(M1 및 M2)의 각 게이트에 접속된다. 또, 전원 전압(Vdd1)과 NMOS 트랜지스터(M2)의 드레인 사이에는 정전류원(15)과 NMOS 트랜지스터(M15)가 직렬로 접속되고, NMOS 트랜지스터(M14)와 NMOS 트랜지스터(M15)의 각 게이트는 서로 접속되며 그 접속부는 NMOS 트랜지스터(M15)의 드레인에 접속된다.
또한, NMOS 트랜지스터(M1)는 제1 트랜지스터를 이루고, NMOS 트랜지스터(M2)는 제2 트랜지스터를 이루며, 정전류원(2)은 제1 정전류원을 이루고, 레벨 시프트 회로(3)는 레벨 시프트 회로부를 이루며, 전압 조정 회로(4)는 전압 조정 회로부를 이룬다. 또, NMOS 트랜지스터(M13)는 제3 트랜지스터를 이루고, NMOS 트랜지스터(M14)는 제4 트랜지스터를 이루며, NMOS 트랜지스터(M15)는 제5 트랜지스터를 이루고, 정전류원(11)은 제2 정전류원을 이루며, 정전류원(15)은 제3 정전류원을 이룬다. 또, 정전류 회로(1)는 1개의 IC에 집적되도록 하여도 좋다.
이와 같은 구성에 있어서, NMOS 트랜지스터(M13)와 정전류원(11)은 소스 팔로워 회로를 형성하고 있으며, 정전류원(2)과 NMOS 트랜지스터(M14)의 접속부 전압인 NMOS 트랜지스터(M14)의 드레인 전압을 NMOS 트랜지스터(M13)의 게이트-소스간 전압만큼 레벨 시프트시킨 전압을 NMOS 트랜지스터(M1 및 M2)의 각 게이트에 출력하고 있다.
이하, NMOS 트랜지스터(M1, M2, M13, M14 및 M15)의 각 게이트-소스간 전압을 각각 Vgs1, Vgs2, Vgs13, Vgs14 및 Vgs15로 하고, NMOS 트랜지스터(M1 및 M2)의 각 드레인-소스간 전압을 각각 Vds1 및 Vds2로 한다.
NMOS 트랜지스터(M15)의 소스 전압은 NMOS 트랜지스터(M2)의 드레인 전압과 동일하기 때문에, NMOS 트랜지스터(M15)의 게이트 전압(Vg15)은 하기 (1) 식과 같이 된다.
Vg15 = Vds2＋Vgs15 (1)
NMOS 트랜지스터(M14 및 M15)의 각 게이트는 서로 접속되어 있으므로, NMOS 트랜지스터(M1)의 드레인 전압(Vd1)은 NMOS 트랜지스터(M15)의 게이트 전압(Vg15)으로부터 NMOS 트랜지스터(M14)의 게이트-소스간 전압(Vgs14)만큼 저하한 전압으로 되고, 상기 (1) 식으로부터 하기 (2) 식과 같이 된다.
Vd1 = Vg15－Vgs14
= (Vds2＋Vgs15)－Vgs14 (2)
여기서, NMOS 트랜지스터(M14 및 M15)를 동일한 도전형이고 임계값 전압이 Vthn인 NMOS 트랜지스터로 하며, NMOS 트랜지스터(M14 및 M15)의 각 전류 증폭도(β)를 각각 β14 및 β15로 하면, 정전류 i1 및 i3은 하기 (3) 식 및 (4) 식과 같이 된다.
i1 = β14×(Vgs14－Vthn)2 (3)
i3 = β15×(Vgs15－Vthn)2 (4)
이로부터, 하기 (5) 식이 성립된다.
i1/i3 = β14/β15×(Vgs14－Vthn)2/(Vgs15－Vthn)2 (5)
상기 (5) 식으로부터 하기 (6) 식이 성립되도록 하면, 상기 (2) 식으로부터 Vd1 = Vd2로 된다.
i1/β14 = i3/β15 (6)
상기 (6) 식으로 되도록 NMOS 트랜지스터(M14, M15)의 각 트랜지스터 사이즈 및 정전류(i1, i3)를 각각 설정함으로써 NMOS 트랜지스터(M1와 M2)에서 게이트 전압, 드레인 전압 및 소스 전압이 각각 동일하게 되므로, λ특성의 영향을 받지 않고 NMOS 트랜지스터(M2)는 NMOS 트랜지스터(M1)와의 트랜지스터 사이즈 비로 정해지는 전류를 정확하게 출력할 수 있다.
또, NMOS 트랜지스터(M14)의 드레인 전압(Vd14)은,
Vd14 = Vgs1＋Vgs13
으로 되고, NMOS 트랜지스터(M14)의 드레인-소스간 전압을 Vds14로 하면,
Vd1＋Vds14 = Vd14 = Vgs1＋Vgs13
으로 되고, Vd1 = Vd2로부터 하기 (7) 식이 얻어진다.
Vds14 = Vgs1＋Vgs13－Vd2 (7)
NMOS 트랜지스터(M14)의 오버 드라이브 전압을 Vov14로 하면, NMOS 트랜지스터(M14)가 포화 영역에서 동작하기 위해서는, Vds14 ≥ Vov14일 필요가 있으므로, 상기 (7) 식으로부터
Vgs1＋Vgs13－Vd2 ≥ Vov14
로 된다.
여기서, NMOS 트랜지스터(M1)와 NMOS 트랜지스터(M14)는 동일한 도전형이고 동일한 사이즈이며, NMOS 트랜지스터(M1)의 임계값 전압을 Vthn으로 하고 오버 드라이브 전압을 Vov1로 하면,
Vthn＋Vov1＋Vgs13－Vd2 ≥ Vov14
로 된다.
Vov1 = Vov14이므로,
Vthn＋Vgs13－Vd2 ≥ 0
Vthn＋Vgs13 ≥ Vd2
로 된다.
또, NMOS 트랜지스터(M13)의 임계값 전압을 Vthn으로 하고 오버 드라이브 전압을 Vov13으로 하면,
Vthn＋(Vthn＋Vov13) ≥ Vd2
로 되고, 하기 (8) 식이 얻어진다.
Vds2 = Vd2 ≤ Vthn×2 ＋Vov13 (8)
임계값 전압(Vthn)은 제조 프로세스에서 정해지는 파라미터이며, 오버 드라이브 전압(Vov13)은 NMOS 트랜지스터(M13)의 트랜지스터 사이즈와 NMOS 트랜지스터(M13)에 흐르는 전류(i2)로 임의로 설정할 수 있다. 이 때문에, NMOS 트랜지스터(M2)의 드레인 전압(Vd2)의 변동에 따라 회로의 동작 전압을 결정할 수 있다.
다음에, NMOS 트랜지스터(M2)가 포화 영역에서 동작하기 위한 최저 드레인 전압에 대하여 서술한다.
NMOS 트랜지스터(M2)가 포화 영역에서 동작하기 위한 조건은 NMOS 트랜지스터(M2)의 임계값 전압을 Vthn으로 하고, 오버 드라이브 전압을 Vov2로 하면, 하기 (9) 식과 같이 된다.
Vds2 ≥ Vgs2－Vthn = Vov2 (9)
이로부터, 출력 단자(OUT)의 전압(Vo)의 최저 전압은 Vov2로 되고, 종래와 비교하여 1/2로 저하시킬 수 있다.
예를 들면, Vthn = 0.8 V, Vov2 = 0.3 V, Vov13 = 0.3 V로 하면, 상기 (8) 식으로부터 NMOS 트랜지스터(M11)와 NMOS 트랜지스터(M2)의 드레인 전압이 동일하게 되도록 제어할 수 있는 조건은 Vds2 ≤ 1.9 V로 된다. 또, 상기 (9) 식으로부터 NMOS 트랜지스터(M2)가 포화 영역에서 동작하는 조건은 Vds2 ≥ 0.3 V로 된다.
즉,
0.3V ≤ Vds2 ≤ 1.9V (10)
의 범위에서 출력 전류 정밀도를 유지할 수 있다.
이에 대하여, 도 1에 나타낸 종래 예의 경우, 출력 전류 정밀도를 유지할 수 있는 조건은 Vthn = 0.8 V, Vov = 0.3 V로 하면, Vo ≤ 1.1 V로 된다. 또, 출력 트랜지스터가 포화 영역에서 동작할 수 있는 최소 단자 전압은 Vo ≥ 0.3 V로 된다.
즉,
0.3V ≤ Vo ≤ 1.1V (11)
의 범위에서 출력 전류 정밀도를 유지할 수 있다.
상기 조건 (10) 및 (11)을 고려한 출력 전류 특성예를 도 5에 나타낸다. 또한, 도 5에서는 실선으로 나타낸 특성이 본 실시예의 정전류 회로(1)의 출력 전류 특성을 나타내고, 점선으로 나타낸 특성이 종래의 정전압 회로의 출력 전류 특성을 나타낸다.
도 5로부터 알 수 있듯이, 종래의 경우, 출력 전류 정밀도를 유지할 수 있는 드레인-소스간 전압(Vds2)의 최대 전압이 종래는 1.1 V인 것에 반하여, 본 제1 실시예의 정전류 회로(1)에서는 1.9 V로 대폭 크게 할 수 있다. 또한, 도 5는 일례로서, 오버 드라이브 전압(Vov13)은 임의로 설정할 수 있기 때문에, 드레인-소스간 전압(Vds2)의 최대치를 1.9 V 이상으로 용이하게 할 수 있다.
다음에, 도 6은 본 발명의 제1 실시예에 따른 정전류 회로의 다른 회로예를 나타낸 도면이다. 도 6에서는 도 4와 동일한 부분은 동일한 부호로 나타내고, 여기에서는 그 설명을 생략하는 동시에 도 4와의 차이점만 설명한다.
도 6과 도 4의 차이점은 전압 조정 회로(4)의 회로 구성을 변경한 것이다.
도 6에 있어서, 전압 조정 회로(4)는 오차 증폭 회로(17)와 NMOS 트랜지스터(M14)로 구성되어 있다. 오차 증폭 회로(17)에 있어서, 비반전 입력단은 NMOS 트랜지스터(M2)의 드레인에 접속되고, 반전 입력단은 NMOS 트랜지스터(M1)의 드레인에 접속되며, 출력단은 NMOS 트랜지스터(M14)의 게이트에 접속된다.
이와 같은 구성에 있어서, 오차 증폭 회로(17)는 NMOS 트랜지스터(M1)의 드레인 전압(Vd1)과 NMOS 트랜지스터(M2)의 드레인 전압(Vd2)이 동일하게 되도록 NMOS 트랜지스터(M14)의 게이트 전압을 제어하기 때문에 Vd1 = Vd2로 된다.
이 때, NMOS 트랜지스터(M1 및 M2)에 있어서, 게이트 전압, 드레인 전압 및 소스 전압은 각각 동일하게 되므로, λ특성의 영향을 받지 않고 NMOS 트랜지스터(M2)는 NMOS 트랜지스터(M1)와의 트랜지스터 사이즈 비로 정해지는 전류를 정확하게 출력할 수 있다. 이와 같이, 오차 증폭 회로(17)로 구성되는 부귀환(負歸還) 제어에 의하여 NMOS 트랜지스터(M1)와 NMOS 트랜지스터(M2)의 각 드레인 전압을 보다 정확하게 동일하게 할 수 있다.
이와 같이, 본 제1 실시예에 따른 정전류 회로는 종래의 캐스코드 소자에 해당하는 도 1의 NMOS 트랜지스터(M141 및 M142)가 불필요하게 되므로, 칩 면적을 대폭적으로 삭감할 수 있고 또한 출력 단자(OUT)의 전압 변동으로 인한 체계적인 오차를 발생시키지 않고 고정밀도의 출력 전류를 출력할 수 있다. 또, 출력 단 자(OUT)의 최저 전압을 1/2로 저하시켜 출력 트랜지스터에서 소비하는 전력을 1/2로 절감시킬 수 있는 동시에, 고정밀도의 출력 전류를 출력할 수 있는 출력 단자의 전압 범위를 대폭 넓힐 수 있어 극도로 높은 범용성을 얻을 수 있다.
제2 실시예.
상기 제1 실시예에서는 회로 기동 시나 정전류(i1)의 전류값을 변경하였을 때에 NMOS 트랜지스터(M13)의 게이트 전압이 급격하게 변동하여 출력 전류(iout)에 오버슈트(overshoot)나 언더슈트(undershoot)가 발생하는 경우가 있지만, 이와 같은 출력 전류(iout)의 오버슈트나 언더슈트의 발생을 방지하도록 한 것을 본 발명의 제2 실시예로 한다.
도 7은 본 발명의 제2 실시예에 따른 정전류 회로의 회로예를 나타낸 도면이다. 또한, 도 7에서는 도 4와 동일한 부분은 동일한 부호로 나타내고, 여기에서는 그 설명을 생략하는 동시에 도 4와의 차이점만 설명한다.
도 7과 도 4의 차이점은 NMOS 트랜지스터(M14)의 드레인-게이트 사이에 캐패시터(C11)를 추가한 것이다.
도 7에 있어서, 캐패시터(C11)는 회로의 동작을 안정시킴으로써, 특히 회로 기동 시나 정전류(i1)의 설정 변경 시 등에 발생하는 NMOS 트랜지스터(M13)의 게이트 전압의 급격한 변동을 억제함으로써 출력 전류(iout)의 오버슈트나 언더슈트의 발생을 방지한다.
또한, 도 7에서는 도 4의 회로 구성의 경우를 예로 하여 나타냈지만, 도 6의 회로 구성의 경우도 동일한 양태로 함으로써 적용할 수 있다.
이와 같이, 본 제2 실시예의 정전류 회로에서는 상기 제1 실시예와 동일한 효과를 얻을 수 있는 동시에, 출력 전류(iout)의 오버슈트나 언더슈트의 발생을 방지할 수 있기 때문에, 외부 부하(10)에 과전류를 공급하지 않아 문제가 발생하는 것을 방지할 수 있다.
제3 실시예.
상기 제1 실시예에서는 제조 오차 등으로 NMOS 트랜지스터(M1)의 드레인 전압이 NMOS 트랜지스터(M2)의 드레인 전압보다 작아지도록 제어된 상태에서 NMOS 트랜지스터(M2)의 드레인 전압이 저하하여 NMOS 트랜지스터(M1)가 선형(線形) 영역에서 동작하게 되면, NMOS 트랜지스터(M1)에 정전류(i1)가 흐르게 되므로, NMOS 트랜지스터(M1)의 게이트 전압이 크게 상승하게 된다. 이 때, NMOS 트랜지스터(M1)의 드레인 전압보다 NMOS 트랜지스터(M2)의 드레인 전압이 커서 NMOS 트랜지스터(M2)가 포화 영역에서 동작하고 있으면, 설정 전류 이상의 출력 전류가 출력되는 오동작이 발생하는 경우가 있었다. 이와 같은 오동작을 방지하도록 한 것을 본 발명의 제3 실시예로 한다.
도 8은 본 발명의 제3 실시예에 따른 정전류 회로의 회로예를 나타낸 도면이다. 또한, 도 8에서는 도 4와 동일한 부분은 동일한 부호로 나타내고, 여기에서는 그 설명을 생략하는 동시에 도 4와의 차이점만 설명한다.
도 8과 도 4의 차이점은 NMOS 트랜지스터(M2)의 드레인 전압에 미리 정해진 오프셋 전압(Vof)을 더한 전압을 NMOS 트랜지스터(M15)의 소스에 인가하는 오프셋 전압 생성 회로(21)를 마련한 것이고, 이에 따라 NMOS 트랜지스터(M14 및 M15)의 게이트-소스간에 각각 오프셋 전압(Vof)을 제공할 수 있다. 이 때문에, NMOS 트랜지스터(M1)의 드레인 전압은 항상 NMOS 트랜지스터(M2)의 드레인 전압보다 오프셋 전압(Vof)만큼 큰 전압이 되도록 제어된다. 또한 오프셋 전압 생성 회로(21)는 전압 생성 회로를 이룬다.
또, 도 8에서는 오프셋 전압 생성 회로(21)를 마련한 경우를 예로 하여 나타냈지만, 오프셋 전압 생성 회로(21)를 마련하지 않고 NMOS 트랜지스터(M14)와 NMOS 트랜지스터(M15)의 트랜지스터 사이즈를 변화시키거나 하여 NMOS 트랜지스터(M14)와 NMOS 트랜지스터(M15)의 특성을 변화시킴으로써 오프셋 전압(Vof)을 발생시키도록 하여도 좋다. 또, 도 8에서는 도 4의 회로 구성의 경우를 예로 하여 나타냈지만, 도 6의 오차 증폭 회로(17)에 입력 오프셋 전압을 제공함으로써 도 8의 경우와 동일한 효과를 얻을 수 있다. 또, 본 제3 실시예의 정전류 회로는 상기 제2 실시예 구성의 정전류 회로에 대해서도 적용할 수 있고, 이 경우, 본 제3 실시예의 정전류 회로에서의 NMOS 트랜지스터(M14)의 드레인과 게이트의 사이에 상기 제2 실시예로 나타낸 캐패시터(C11)를 마련하도록 하면 좋다.
이와 같이, 본 제3 실시예의 정전류 회로에서는 상기 제1 실시예와 동일한 효과를 얻을 수 있는 동시에, 제조 오차 등으로 설정 전류 이상의 출력 전류가 출력되는 오동작의 발생을 방지할 수 있다.
또한, 상기 제1 내지 제3의 각 실시예에 있어서, 전원 전압(Vdd1 및 Vdd2)는 동일한 전압이어도 좋고, 상이한 전압이어도 좋다. 또, 상기 정전류 회로(1)는 전원 전압(Vdd1)을 생성하는 전원 회로 및/또는 전원 전압(Vdd2)을 생성하는 전원 회로와 함께 1개의 IC에 집적하도록 하여도 좋다. 이 경우, 외부 부하(10)를 정전류 회로(1)와 함께 1개의 IC에 집적하도록 하여도 좋다.
또, 상기 제1 내지 제3의 각 실시예에서는 출력 트랜지스터에 NMOS 트랜지스터를 사용한 경우를 예로 하여 나타냈지만, 본 발명은 이것에 한정되는 것은 아니고, 출력 트랜지스터에 PMOS 트랜지스터를 사용한 경우에도 적용할 수 있다. 이 경우, 도 3은 도 9와 같이 된다. 도 9에 있어서, 외부 부하(10)가 발광 다이오드이고, 정전류 회로(1)가 발광 다이오드 구동 장치를 구성하는 경우에는, 발광 다이오드의 캐소드는 접지 전압에 접속되고, 발광 다이오드의 애노드는 출력 단자(OUT)에 접속된다.
도 1은 종래의 정전류 회로의 예를 나타낸 회로도.
도 2는 종래의 정전류 회로의 다른 예를 나타낸 회로도.
도 3은 본 발명의 제1 실시예에 따른 정전류 회로의 구성예를 나타낸 블록도.
도 4는 도 3의 정전류 회로(1)의 회로예를 나타낸 도면.
도 5는 도 3의 정전류 회로(1)에 따른 출력 전류 특성예를 나타낸 도면.
도 6은 본 발명의 제1 실시예에 따른 정전류 회로의 다른 회로예를 나타낸 도면.
　도 7은 본 발명의 제2 실시예에 따른 정전류 회로의 회로예를 나타낸 도면.
　도 8은 본 발명의 제3 실시예에 따른 정전류 회로의 회로예를 나타낸 도면.
　도 9는 본 발명의 제1 내지 제3의 각 실시예에 따른 정전류 회로의 다른 구성예를 나타낸 블록도.
<도면의 주요 부분에 대한 부호의 설명>
1 　 정전류 회로
2, 11, 15 정전류원
3　 레벨 시프트 회로
4　 전압 조정 회로
10　 외부 부하
17　 오차 증폭 회로
21　 오프셋 전압 생성 회로
M1, M2, M13~M15 　 MOS 트랜지스터
C11 　 캐패시터

Claims (26)

  1. 미리 정해진 정전류를 생성하여 부하에 공급하는 정전류 회로에 있어서,
    게이트에 입력된 제어 신호에 따른 전류가 흐르는 MOS 트랜지스터로 이루어지는 제1 트랜지스터와,
    상기 제1 트랜지스터와 동일한 도전형의 MOS 트랜지스터로 이루어지며, 게이트 및 소스가 상기 제1 트랜지스터의 게이트 및 소스에 각각 대응하여 접속되고 드레인에 상기 부하가 접속되며, 게이트에 입력된 상기 제어 신호에 따른 전류를 상기 부하에 공급하는 제2 트랜지스터와,
    상기 제2 트랜지스터의 드레인 전압에 따라 상기 제1 트랜지스터의 드레인 전압을 제어하는 전압 조정 회로부와,
    상기 전압 조정 회로부를 통하여, 미리 정해진 제1 정전류를 상기 제1 트랜지스터에 공급하는 제1 전류원으로 구성된 정전류 발생 회로부와,
    상기 전압 조정 회로부와 상기 정전류 발생 회로부의 접속부 전압을 레벨 시프트시켜 상기 제1 트랜지스터 및 제2 트랜지스터의 각 게이트에 출력하는 레벨 시프트 회로부
    를 구비하는 것을 특징으로 하는 정전류 회로.
  2. 제1항에 있어서, 상기 레벨 시프트 회로부는,
    게이트가 상기 전압 조정 회로부와 상기 정전류 발생 회로부의 접속부에 접 속된 MOS 트랜지스터로 이루어지는 제3 트랜지스터와,
    상기 제3 트랜지스터에 미리 정해진 제2 정전류를 공급하는 제2 정전류원
    을 구비하고,
    상기 제3 트랜지스터와 상기 제2 정전류원이 소스 팔로워 회로를 형성하고, 상기 제3 트랜지스터와 상기 제2 정전류원의 접속부가 상기 제1 트랜지스터 및 제2 트랜지스터의 각 게이트에 접속되며, 상기 제3 트랜지스터의 게이트-소스간 전압만큼 상기 전압 조정 회로부와 상기 정전류 발생 회로부의 접속부 전압을 레벨 시프트시키는 것을 특징으로 하는 정전류 회로.
  3. 제1항에 있어서, 상기 전압 조정 회로부는,
    상기 정전류 발생 회로부와 상기 제1 트랜지스터의 사이에 접속된 MOS 트랜지스터로 이루어지는 제4 트랜지스터와,
    상기 제4 트랜지스터와 동일한 도전형의 MOS 트랜지스터로 이루어지며, 일단이 상기 제2 트랜지스터의 드레인에 접속되고 게이트가 상기 제4 트랜지스터의 게이트에 접속되는 제5 트랜지스터와,
    상기 제5 트랜지스터의 타단에 미리 정해진 제3 정전류를 공급하는 제3 정전류원
    을 구비하고,
    상기 제4 트랜지스터와 상기 제5 트랜지스터의 각 게이트의 접속부가 상기 제3 정전류원과 상기 제5 트랜지스터의 접속부에 접속되고, 상기 제4 트랜지스터는 상기 제1 트랜지스터의 드레인 전압이 상기 제2 트랜지스터의 드레인 전압과 동일하게 되도록 동작 제어되는 것을 특징으로 하는 정전류 회로.
  4. 제3항에 있어서,
    상기 제1 정전류 및 상기 제3 정전류는 전류비가 상기 제4 트랜지스터와 제5 트랜지스터의 전류 증폭도 비와 동일하게 되도록 설정되는 것을 특징으로 하는 정전류 회로.
  5. 제3항에 있어서,
    상기 제4 트랜지스터는 상기 제1 트랜지스터와 동일한 도전형이고 동일한 사이즈의 트랜지스터인 것을 특징으로 하는 정전류 회로.
  6. 제1항에 있어서, 상기 전압 조정 회로부는,
    상기 정전류 발생 회로부와 상기 제1 트랜지스터의 사이에 접속된 MOS 트랜지스터로 이루어지는 제4 트랜지스터와,
    상기 제2 트랜지스터의 드레인 전압에 미리 정해진 전압을 더한 전압을 생성하는 전압 생성 회로와,
    상기 제4 트랜지스터와 동일한 도전형의 MOS 트랜지스터로 이루어지며, 일단에 상기 전압 생성 회로로 생성된 전압이 입력되고 게이트가 상기 제4 트랜지스터의 게이트에 접속되는 제5 트랜지스터와,
    상기 제5 트랜지스터의 타단에 미리 정해진 제3 정전류를 공급하는 제3 정전류원
    을 구비하고,
    상기 제4 트랜지스터와 상기 제5 트랜지스터의 각 게이트의 접속부가 상기 제3 정전류원과 상기 제5 트랜지스터의 접속부에 접속되며, 상기 제4 트랜지스터는 상기 제1 트랜지스터의 드레인 전압이 상기 제2 트랜지스터의 드레인 전압보다 상기 미리 정해진 전압만큼 커지도록 동작 제어되는 것을 특징으로 하는 정전류 회로.
  7. 제1항에 있어서, 상기 전압 조정 회로부는,
    상기 정전류 발생 회로부와 상기 제1 트랜지스터의 사이에 접속된 MOS 트랜지스터로 이루어지는 제4 트랜지스터와,
    상기 제4 트랜지스터와 동일한 도전형의 MOS 트랜지스터로 이루어지며, 일단이 상기 제2 트랜지스터의 드레인에 접속되고 게이트가 상기 제4 트랜지스터의 게이트에 접속되는 제5 트랜지스터와,
    상기 제5 트랜지스터의 타단에 미리 정해진 제3 정전류를 공급하는 제3 정전류원
    을 구비하고,
    상기 제4 트랜지스터와 상기 제5 트랜지스터의 각 게이트의 접속부가 상기 제3 정전류원과 상기 제5 트랜지스터의 접속부에 접속되며, 상기 제4 트랜지스터는 상기 제1 트랜지스터의 드레인 전압이 상기 제2 트랜지스터의 드레인 전압보다 미리 정해진 전압만큼 커지도록 동작 제어되는 것을 특징으로 하는 정전류 회로.
  8. 제1항에 있어서, 상기 전압 조정 회로부는,
    상기 제1 트랜지스터 및 상기 제2 트랜지스터의 각 드레인 전압의 전압 비교를 실행하고, 이 비교 결과를 나타내는 신호를 생성하여 출력하는 비교 회로와,
    상기 비교 회로로부터의 비교 결과를 나타내는 신호에 따라, 상기 제2 트랜지스터의 드레인 전압에 따라 상기 제1 트랜지스터의 드레인 전압을 제어하는 전압 조정 회로
    를 구비하는 것을 특징으로 하는 정전류 회로.
  9. 제8항에 있어서,
    상기 비교 회로는 상기 제1 트랜지스터 및 상기 제2 트랜지스터의 각 드레인 전압이 대응하는 입력단에 입력된 오차 증폭 회로로 이루어지고, 상기 전압 조정 회로는 상기 오차 증폭 회로의 출력 신호가 게이트에 입력되며 상기 제1 트랜지스터의 드레인에 직렬로 접속된 MOS 트랜지스터로 이루어지는 제4 트랜지스터로 이루어지는 것을 특징으로 하는 정전류 회로.
  10. 제9항에 있어서,
    상기 제4 트랜지스터는 상기 제1 트랜지스터와 동일한 도전형의 트랜지스터이며, 상기 오차 증폭 회로는 상기 제1 트랜지스터의 드레인 전압과 상기 제2 트랜지스터의 드레인 전압이 동일하게 되도록 상기 제4 트랜지스터의 동작 제어를 실시하는 것을 특징으로 하는 정전류 회로.
  11. 제9항에 있어서,
    상기 제4 트랜지스터는 상기 제1 트랜지스터와 동일한 도전형의 트랜지스터이며, 상기 오차 증폭 회로는 상기 제1 트랜지스터의 드레인 전압이 상기 제2 트랜지스터의 드레인 전압보다 미리 정해진 전압만큼 커지도록 미리 정해진 입력 오프셋 전압을 갖는 것을 특징으로 하는 정전류 회로.
  12. 제3항에 있어서,
    상기 전압 조정 회로부는 상기 제4 트랜지스터와 상기 정전류 발생 회로부의 접속부와, 상기 제4 트랜지스터의 게이트의 사이에 접속된 캐패시터를 구비하는 것을 특징으로 하는 정전류 회로.
  13. 제1항 내지 제12항 중 어느 한 항에 있어서,
    상기 제1 트랜지스터, 제2 트랜지스터, 전압 조정 회로부, 정전류 발생 회로부 및 레벨 시프트 회로부는 1개의 IC에 집적되는 것을 특징으로 하는 정전류 회로.
  14. 미리 정해진 정전류를 생성하여 발광 다이오드에 공급하는 정전류 회로를 구비한 발광 다이오드 구동 장치에 있어서,
    상기 정전류 회로는,
    게이트에 입력된 제어 신호에 따른 전류가 흐르는 MOS 트랜지스터로 이루어지는 제1 트랜지스터와,
    상기 제1 트랜지스터와 동일한 도전형의 MOS 트랜지스터로 이루어지며, 게이트 및 소스가 상기 제1 트랜지스터의 게이트 및 소스에 각각 대응하여 접속되고, 드레인에 상기 발광 다이오드가 접속되며, 게이트에 입력된 상기 제어 신호에 따른 전류를 상기 발광 다이오드에 공급하는 제2 트랜지스터와,
    상기 제2 트랜지스터의 드레인 전압에 따라 상기 제1 트랜지스터의 드레인 전압을 제어하는 전압 조정 회로부와,
    상기 전압 조정 회로부를 통하여, 미리 정해진 제1 정전류를 상기 제1 트랜지스터에 공급하는 제1 전류원으로 구성된 정전류 발생 회로부와,
    상기 전압 조정 회로부와 상기 정전류 발생 회로부와의 접속부의 전압을 레벨 시프트시켜 상기 제1 트랜지스터 및 제2 트랜지스터의 각 게이트에 출력하는 레벨 시프트 회로부
    를 구비하는 것을 특징으로 하는 발광 다이오드 구동 장치.
  15. 제14항에 있어서, 상기 레벨 시프트 회로부는,
    게이트가 상기 전압 조정 회로부와 상기 정전류 발생 회로부의 접속부에 접 속된 MOS 트랜지스터로 이루어지는 제3 트랜지스터와,
    상기 제3 트랜지스터에 미리 정해진 제2 정전류를 공급하는 제2 정전류원
    을 구비하고,
    상기 제3 트랜지스터와 상기 제2 정전류원이 소스 팔로워 회로를 형성하고, 상기 제3 트랜지스터와 상기 제2 정전류원의 접속부가 상기 제1 트랜지스터 및 제2 트랜지스터의 각 게이트에 접속되며, 상기 제3 트랜지스터의 게이트-소스간 전압만큼 상기 전압 조정 회로부와 상기 정전류 발생 회로부의 접속부 전압을 레벨 시프트시키는 것을 특징으로 하는 발광 다이오드 구동 장치.
  16. 제14항에 있어서, 상기 전압 조정 회로부는,
    상기 정전류 발생 회로부와 상기 제1 트랜지스터의 사이에 접속된 MOS 트랜지스터로 이루어지는 제4 트랜지스터와,
    상기 제4 트랜지스터와 동일한 도전형의 MOS 트랜지스터로 이루어지며, 일단이 상기 제2 트랜지스터의 드레인에 접속되고 게이트가 상기 제4 트랜지스터의 게이트에 접속되는 제5 트랜지스터와,
    상기 제5 트랜지스터의 타단에 미리 정해진 제3 정전류를 공급하는 제3 정전류원
    을 구비하고,
    상기 제4 트랜지스터와 상기 제5 트랜지스터의 각 게이트의 접속부가 상기 제3 정전류원과 상기 제5 트랜지스터의 접속부에 접속되며, 상기 제4 트랜지스터는 상기 제1 트랜지스터의 드레인 전압이 상기 제2 트랜지스터의 드레인 전압과 동일하게 되도록 동작 제어되는 것을 특징으로 하는 발광 다이오드 구동 장치.
  17. 제16항에 있어서,
    상기 제1 정전류 및 제3 정전류는 전류비가 상기 제4 트랜지스터와 제5 트랜지스터의 전류 증폭도 비와 동일하게 되도록 설정되는 것을 특징으로 하는 발광 다이오드 구동 장치.
  18. 제16항에 있어서,
    상기 제4 트랜지스터는 상기 제1 트랜지스터와 동일한 도전형이고 동일한 사이즈의 트랜지스터인 것을 특징으로 하는 발광 다이오드 구동 장치.
  19. 제14항에 있어서, 상기 전압 조정 회로부는,
    상기 정전류 발생 회로부와 상기 제1 트랜지스터의 사이에 접속된 MOS 트랜지스터로 이루어지는 제4 트랜지스터와,
    상기 제2 트랜지스터의 드레인 전압에 미리 정해진 전압을 더한 전압을 생성하는 전압 생성 회로와,
    상기 제4 트랜지스터와 동일한 도전형의 MOS 트랜지스터로 이루어지며, 일단에 상기 전압 생성 회로로 생성된 전압이 입력되고, 게이트가 상기 제4 트랜지스터의 게이트에 접속되는 제5 트랜지스터와,
    상기 제5 트랜지스터의 타단에 미리 정해진 제3 정전류를 공급하는 제3 정전류원
    을 구비하고,
    상기 제4 트랜지스터와 상기 제5 트랜지스터의 각 게이트의 접속부가 상기 제3 정전류원과 상기 제5 트랜지스터의 접속부에 접속되고, 상기 제4 트랜지스터는 상기 제1 트랜지스터의 드레인 전압이 상기 제2 트랜지스터의 드레인 전압보다 상기 미리 정해진 전압만큼 커지도록 동작 제어되는 것을 특징으로 하는 발광 다이오드 구동 장치.
  20. 제14항에 있어서, 상기 전압 조정 회로부는,
    상기 정전류 발생 회로부와 상기 제1 트랜지스터의 사이에 접속된 MOS 트랜지스터로 이루어지는 제4 트랜지스터와,
    상기 제4 트랜지스터와 동일한 도전형의 MOS 트랜지스터로 이루어지며, 일단이 상기 제2 트랜지스터의 드레인에 접속되고 게이트가 상기 제4 트랜지스터의 게이트에 접속되는 제5 트랜지스터와,
    상기 제5 트랜지스터의 타단에 미리 정해진 제3 정전류를 공급하는 제3 정전류원
    을 구비하고,
    상기 제4 트랜지스터와 상기 제5 트랜지스터의 각 게이트의 접속부가 상기 제3 정전류원과 상기 제5 트랜지스터의 접속부에 접속되며, 상기 제4 트랜지스터는 상기 제1 트랜지스터의 드레인 전압이 상기 제2 트랜지스터의 드레인 전압보다 미리 정해진 전압만큼 커지도록 동작 제어되는 것을 특징으로 하는 발광 다이오드 구동 장치.
  21. 제14항에 있어서, 상기 전압 조정 회로부는,
    상기 제1 트랜지스터 및 상기 제2 트랜지스터의 각 드레인 전압의 전압 비교를 실행하고, 그 비교 결과를 나타내는 신호를 생성하여 출력하는 비교 회로와,
    상기 비교 회로로부터의 비교 결과를 나타내는 신호에 따라, 상기 제2 트랜지스터의 드레인 전압에 따라 상기 제1 트랜지스터의 드레인 전압을 제어하는 전압 조정 회로
    를 구비하는 것을 특징으로 하는 발광 다이오드 구동 장치.
  22. 제21항에 있어서,
    상기 비교 회로는 상기 제1 트랜지스터 및 상기 제2 트랜지스터의 각 드레인 전압이 대응하는 입력단에 입력된 오차 증폭 회로로 이루어지고, 상기 전압 조정 회로는 상기 오차 증폭 회로의 출력 신호가 게이트에 입력되며 상기 제1 트랜지스터의 드레인에 직렬로 접속된 MOS 트랜지스터로 이루어지는 제4 트랜지스터로 이루어지는 것을 특징으로 하는 발광 다이오드 구동 장치.
  23. 제22항에 있어서,
    상기 제4 트랜지스터는 상기 제1 트랜지스터와 동일한 도전형의 트랜지스터이며, 상기 오차 증폭 회로는 상기 제1 트랜지스터의 드레인 전압과 상기 제2 트랜지스터의 드레인 전압이 동일하게 되도록 상기 제4 트랜지스터의 동작 제어를 실시하는 것을 특징으로 하는 발광 다이오드 구동 장치.
  24. 제22항에 있어서,
    상기 제4 트랜지스터는 상기 제1 트랜지스터와 동일한 도전형의 트랜지스터이며, 상기 오차 증폭 회로는 상기 제1 트랜지스터의 드레인 전압이 상기 제2 트랜지스터의 드레인 전압보다 미리 정해진 전압만큼 커지도록 미리 정해진 입력 오프셋 전압을 갖는 것을 특징으로 하는 발광 다이오드 구동 장치.
  25. 제16항에 있어서,
    상기 전압 조정 회로부는 상기 제4 트랜지스터와 상기 정전류 발생 회로부의 접속부와, 상기 제4 트랜지스터의 게이트의 사이에 접속된 캐패시터를 구비하는 것을 특징으로 하는 발광 다이오드 구동 장치.
  26. 제14항 내지 제25항 중 어느 한 항에 있어서,
    상기 정전류 회로는 1개의 IC에 집적되는 것을 특징으로 하는 발광 다이오드 구동 장치.
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Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI322935B (en) * 2006-06-30 2010-04-01 Qisda Corp Current source
FR2918518B1 (fr) * 2007-07-02 2009-09-25 St Microelectronics Sa Dispositif et procede de controle des interrupteurs d'alimentation
US7999529B2 (en) * 2009-02-27 2011-08-16 Sandisk 3D Llc Methods and apparatus for generating voltage references using transistor threshold differences
TWI420956B (zh) * 2009-06-05 2013-12-21 Himax Analogic Inc 發光二極體驅動器及其中之啟始迴授電路
CN102255506B (zh) * 2010-05-17 2013-11-13 昂宝电子（上海）有限公司 具有前馈补偿的高精度振荡器系统及其方法
JP5499944B2 (ja) * 2010-06-29 2014-05-21 株式会社リコー 定電流回路及び定電流回路を使用した発光ダイオード駆動装置
CN101888730B (zh) * 2010-06-30 2013-12-11 海洋王照明科技股份有限公司 交流恒流源led驱动电路
CN101896028B (zh) * 2010-07-16 2013-05-15 昌芯(西安)集成电路科技有限责任公司 一种双端电流源及包含该双端电流源的led驱动器
US20120019322A1 (en) * 2010-07-23 2012-01-26 Rf Micro Devices, Inc. Low dropout current source
CN102612217B (zh) * 2012-02-27 2014-08-06 开源集成电路(苏州)有限公司 Led驱动电路及芯片
US8664870B2 (en) * 2012-03-23 2014-03-04 Immense Advance Technology, Corporation Cascoded current regulator
TWI439170B (zh) * 2012-04-12 2014-05-21 Richtek Technology Corp 可改善led裝置的使用率的驅動電路及相關的定電流調節器
CN102637054B (zh) * 2012-04-21 2013-12-25 吉林大学 50安培功耗均衡式大功率恒流源
WO2014038115A1 (ja) * 2012-09-06 2014-03-13 パナソニック株式会社 半導体集積回路
CN102917194B (zh) * 2012-10-19 2015-06-10 深圳创维－Rgb电子有限公司 电视机及其恒流控制装置
CN103869857B (zh) * 2012-12-12 2016-12-21 深圳科士达科技股份有限公司 恒流恒功率的实现电路及方法
KR101483454B1 (ko) * 2012-12-24 2015-01-26 주식회사 동운아나텍 발광다이오드를 광원으로 사용하는 조명 장치
FR3000576B1 (fr) * 2012-12-27 2016-05-06 Dolphin Integration Sa Circuit d'alimentation
JP6398411B2 (ja) * 2014-07-17 2018-10-03 富士電機株式会社 半導体装置および電力変換装置
JP6378003B2 (ja) * 2014-08-27 2018-08-22 ラピスセミコンダクタ株式会社 半導体装置、電池監視システム、及び半導体装置の起動方法
US10660180B2 (en) * 2014-10-23 2020-05-19 Avago Technologies International Sales Pte. Limited Light source driver
US10050624B2 (en) * 2016-05-18 2018-08-14 Cavium, Inc. Process-compensated level-up shifter circuit
CN107277974B (zh) * 2017-06-26 2018-11-09 深圳市晟碟半导体有限公司 一种led驱动装置及其模拟调光电路、模拟调光方法
JP6983628B2 (ja) * 2017-11-17 2021-12-17 シャープ株式会社 発光素子駆動回路、および携帯型電子機器
JP7050586B2 (ja) * 2018-06-08 2022-04-08 日清紡マイクロデバイス株式会社 定電流駆動回路
US10795392B1 (en) * 2019-04-16 2020-10-06 Novatek Microelectronics Corp. Output stage circuit and related voltage regulator
GB202114713D0 (en) * 2021-10-14 2021-12-01 Ams Ag High-side driver circuit
TWI806705B (zh) * 2022-07-12 2023-06-21 大陸商北京集創北方科技股份有限公司 驅動電路、led顯示驅動晶片及資訊處理裝置
CN115942549B (zh) * 2022-12-28 2023-10-31 珠海巨晟科技股份有限公司 一种恒流驱动io电路及恒流驱动io芯片

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1168540A (ja) * 1997-04-03 1999-03-09 Fuji Electric Co Ltd 高耐圧パワーｉｃの出力段回路
JP2002215249A (ja) * 2001-01-19 2002-07-31 Nippon Telegr & Teleph Corp <Ntt> 定電流回路

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02265308A (ja) * 1989-04-05 1990-10-30 Mitsubishi Electric Corp 電流変換回路
JP3061923B2 (ja) * 1992-02-28 2000-07-10 キヤノン株式会社 半導体発光素子の駆動回路
JP3688413B2 (ja) * 1995-12-21 2005-08-31 株式会社東芝 出力回路
JPH09319323A (ja) 1996-05-28 1997-12-12 Toshiba Microelectron Corp 定電流駆動回路
JP2001332944A (ja) * 2000-05-23 2001-11-30 Toshiba Corp ソースホロワ回路
US6724235B2 (en) * 2001-07-23 2004-04-20 Sequoia Communications BiCMOS variable-gain transconductance amplifier
JP2004180007A (ja) 2002-11-27 2004-06-24 Ricoh Co Ltd カレントミラー回路及びカレントミラー回路を使用した半導体レーザ駆動回路
JP4238106B2 (ja) * 2003-09-25 2009-03-11 株式会社日立製作所 論理回路
JP2005135366A (ja) * 2003-10-09 2005-05-26 Sanyo Electric Co Ltd カレントミラー回路
JP2005204217A (ja) * 2004-01-19 2005-07-28 Tsutsumi Shigeru Ｐｗｍ変調回路及びそれを用いたｄ級増幅回路
JP4364664B2 (ja) * 2004-02-04 2009-11-18 シャープ株式会社 発光ダイオード駆動回路および光ファイバリンク用光送信機
JP3904579B2 (ja) * 2004-12-03 2007-04-11 ローム株式会社 電源装置およびそれを用いた発光装置、電子機器
WO2006080364A1 (ja) * 2005-01-25 2006-08-03 Rohm Co., Ltd 電源装置および電子装置ならびにそれらに用いるａ／ｄ変換器
US7161412B1 (en) * 2005-06-15 2007-01-09 National Semiconductor Corporation Analog calibration of a current source array at low supply voltages
JP2007133766A (ja) 2005-11-11 2007-05-31 Ricoh Co Ltd 定電圧回路及び定電圧回路の制御方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1168540A (ja) * 1997-04-03 1999-03-09 Fuji Electric Co Ltd 高耐圧パワーｉｃの出力段回路
JP2002215249A (ja) * 2001-01-19 2002-07-31 Nippon Telegr & Teleph Corp <Ntt> 定電流回路

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