KR100961091B1 - 정전류 회로 및 정전류 회로를 사용한 발광 다이오드 구동장치 - Google Patents

정전류 회로 및 정전류 회로를 사용한 발광 다이오드 구동장치 Download PDF

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Abstract

본 발명은 간단한 회로로 출력 단자의 전압에 의존하지 않는 고정밀도의 정전류를 출력할 수 있고, 또한 정전류 출력 정밀도를 저하시키지 않고 출력 단자의 전압을 작게 하여 소비 전력을 대폭적으로 절감시키는 정전류 회로 및 발광 다이오드 구동 장치를 제공한다.
게이트에 입력된 제어 신호에 따른 전류를 공급하는 전류원을 이루는 NMOS 트랜지스터(M1)와, 게이트에 입력된 상기 제어 신호에 따른 전류를 외부 부하(10)에 공급하는 NMOS 트랜지스터(M2)와, NMOS 트랜지스터(M2)의 드레인 전압으로 되도록 NMOS 트랜지스터(M1)의 드레인 전압을 제어하는 전압 조정 회로(3)와, NMOS 트랜지스터(M1)에 흐르는 전류값을 검출하는 전류 검출 회로(4)와, 전류 검출 회로(4)의 검출 결과에 따라 NMOS 트랜지스터(M1)에 흐르는 전류가 미리 정해진 값으로 되도록 NMOS 트랜지스터(M1 및 M2)의 각 게이트 전압을 제어하는 제어 회로(5)를 구비하도록 하였다.
정전류 회로, 비교 회로, 전압 조정 회로, 전류 검출 회로, 제어 회로

Description

정전류 회로 및 정전류 회로를 사용한 발광 다이오드 구동 장치{CONSTANT CURRENT CIRCUIT AND LIGHT EMITTING DIODE DRIVE UNIT USING THE SAME}
본 발명은 정전류 회로에 관한 것이고, 특히 발광 다이오드(LED) 등을 구동하기 위한 정전류 회로 및 정전류 회로를 사용한 발광 다이오드 구동 장치에 관한 것이다.
표시 장치 용의 발광 다이오드는 일반적으로 휘도 변동을 절감시키기 위하여 정전류로 구동된다. 발광 다이오드를 용도에 따라 휘도 조정하는 경우에는, 정전류 회로의 전류 설정을 변경하여 조정하지만, 발광 다이오드의 전압 강하는 구동 전류에 따라 크게 변화한다. 이 때문에, 정전류 회로의 출력 단자를 이루는 출력 트랜지스터의 단자 전압이 크게 변화한다.
일반적으로 정전류 회로는 MOS 트랜지스터의 드레인 전극을 출력 단자로 함으로써, 이 출력 단자의 전압이 크게 변화하면 MOS 트랜지스터의 채널 길이 변조 효과에 의해 출력 전류가 변동하여 발광 다이오드의 휘도가 변동하는 문제가 있었다.
이와 같은 문제를 해결하기 위하여, 도 7과 같은 정전류 회로가 있었다.
도 7에 있어서, NMOS 트랜지스터(M111, M112, M141 및 M142)는 저전압 캐스코드형 전류 미러 회로를 형성하고, 전류(iref1)를 NMOS 트랜지스터(M111)와 NMOS 트랜지스터(M112)의 트랜지스터 사이즈비로 정해지는 비율로 체배된 출력 전류(iout)를 출력 단자(OUT)에 접속된 외부 부하(110)로 공급한다. 오차 증폭 회로(OP102)는 저항(R111)과 NMOS 트랜지스터(M116)의 접속부가 기준 전압(Vref)으로 되도록 NMOS 트랜지스터(M116)를 제어하고, 저항(R111)의 저항값을 r111로 하면, 저항(R111)에 흐르는 전류(iref2)는 iref2 = Vref/r111로 된다. 전류(iref2)는 전류 미러 회로를 구성하는 PMOS 트랜지스터(M115 및 M114)로 미러링되어 전류(iref1)로 된다.
외부 부하(110)에 전류를 공급하는 출력 회로를 이루는 NMOS 트랜지스터(M111, M112, M141, M142)는 캐스코드형 전류 미러 회로를 형성하고 있기 때문에, NMOS 트랜지스터(M112)의 드레인 전압은 출력 단자(OUT)의 전압에 관계없이 항상 NMOS 트랜지스터(M111)의 드레인 전압과 동일하게 되어 출력 단자(OUT)의 전압 변동이 출력 전류(iout)의 전류값에 미치는 영향은 작다.
그러나, 출력 단자(OUT)에 전류를 공급하는 출력 트랜지스터가 NMOS 트랜지스터(M112 및 M142)를 직렬로 접속하여 구성되면, 출력 회로를 저전압 캐스코드형 전류 미러 회로로 구성하여도, 출력 트랜지스터가 정전류 정밀도를 유지할 수 있는 포화 영역에서 동작하기 위하여 필요한 출력 단자(OUT)의 전압이 커지게 된다.
예를 들면, NMOS 트랜지스터(M111, M112, M141, M142)를 트랜지스터 사이즈가 동일한 동일 전도형의 트랜지스터로 하고, 그 임계값 전압을 Vthn, 게이트-소스 간 전압을 Vgs2, 오버 드라이브 전압을 Vov로 하면, NMOS 트랜지스터(M112)의 드레인-소스간 전압(Vds1)은 아래의 (a) 식과 같이 된다.
Vds1 = Vbias－Vgs2 (a)
NMOS 트랜지스터(M112)가 선형 영역과 포화 영역의 경계에서 동작하도록 바이어스 전압(Vbias)을 Vbias = Vgs2＋Vov로 되도록 설정하면, 상기 (a) 식은 아래의 (b) 식과 같이 된다.
Vds1 = Vov (b)
NMOS 트랜지스터(M142)도 NMOS 트랜지스터(M112)와 마찬가지로 선형 영역과 포화 영역의 경계에서 동작하면, NMOS 트랜지스터(M142)의 드레인-소스간 전압(Vds2)은 아래의 (c) 식과 같이 된다.
Vds2 = Vov (c)
따라서, 출력 단자(OUT)의 최소 전압(Vomin)은 아래의 (d) 식과 같이 된다.
Vomin = Vds1＋Vds2 = 2×Vov (d)
일반적인 CMOS 프로세스에서 최소 전압(Vomin)은 0.6 V 내지 1.0 V로 된다. 출력 단자(OUT)의 전압이 크면 정전류 회로의 출력 트랜지스터에서 소비되는 소비 전력이 커진다. 또, 발광 다이오드를 구동하기 위하여 대전류를 출력하려면, 매우 큰 사이즈의 출력 트랜지스터를 사용하게 되므로, 출력 트랜지스터가 2개의 MOS 트랜지스터를 직렬로 접속하여 구성되면, 칩 면적이 대폭적으로 증가하게 된다는 문제가 있었다.
또한, NMOS 트랜지스터(M142)의 드레인-소스간 전압은 출력 단자(OUT)의 전 압에 따라 크게 변동하지만, NMOS 트랜지스터(M141)의 드레인-소스간 전압은 (Vthn＋Vov)－Vov= Vthn로 되어, NMOS 트랜지스터(M141 및 M142)는 드레인-소스간 전압이 서로 다르기 때문에 게이트-소스간 전압도 다르다. 즉, NMOS 트랜지스터(M111)와 NMOS 트랜지스터(M112)의 드레인-소스간 전압이 상이하게 되어 출력 전류(iout)에 체계적인 오차가 발생한다.
이와 같은 문제를 해결하기 위하여, 도 8에 나타낸 바와 같은 정전류 회로의 출력 단자에 접속되는 외부 부하가 변화하여도 출력 전류가 변동하지 않고, 출력 단자 전압이 작은 경우에도 포화 영역에서 동작하는 안정된 정전류 회로가 제안되었다(예를 들면, 일본 특허 공개 공보 평 9－319323호 참조).
이 경우, 가변 저항기(R)가 적절히 조정된 경우, 캐스코드형 전류 미러 회로를 적용하지 않아도 NMOS 트랜지스터(NT1 및 NT2)의 드레인-소스간 전압이 동일하게 되므로, 체계적인 오차를 발생시키지 않고 정밀도 높게 정전류를 출력할 수 있다.
그러나, NMOS 트랜지스터(NT2)의 드레인 전압은 NMOS 트랜지스터(NT2)가 포화 영역에서 동작하는 전압으로부터 NMOS 트랜지스터(NT2)의 게이트-소스간 전압의 범위에서 밖에 조정할 수 없었다. 즉, 체계적인 오차를 발생시키지 않고 정전류를 출력할 수 있는 출력 단자(OUT)의 전압(Vo) 범위는 NMOS 트랜지스터(NT2)의 임계값 전압을 Vthn, 오버 드라이브 전압을 Vov2로 하면, Vov2 ≤ Vo ≤ Vthn＋Vov2로 되어 출력 단자(OUT) 전압(Vo)의 변동 가능한 범위가 대폭적으로 제한된다는 문제가 있었다.
본 발명은 이와 같은 문제를 해결하기 위하여 이루어진 것으로서, 간단한 회로로 출력 단자의 전압에 의존하지 않는 고정밀도의 정전류를 출력할 수 있고, 또한 정전류 출력 정밀도를 저하시키지 않고 출력 단자의 전압을 작게 하여 소비 전력을 대폭적으로 절감시킬 수 있는 정전류 회로 및 정전류 회로를 사용한 발광 다이오드 구동 장치를 제공하는 것을 목적으로 한다.
본 발명에 따른 정전류 회로는 미리 정해진 정전류를 생성하여 부하에 공급하는 정전류 회로에 있어서,
게이트에 입력된 제어 신호에 따른 전류를 공급하는 전류원을 이루는 MOS 트랜지스터로 이루어지는 제1 트랜지스터와,
게이트 및 소스가 상기 제1 트랜지스터의 게이트 및 소스에 각각 대응하여 접속되는 동시에, 드레인에 상기 부하가 접속되고, 게이트에 입력된 상기 제어 신호에 따른 전류를 상기 부하에 공급하는, 상기 제1 트랜지스터와 동일한 전도형의 MOS 트랜지스터로 이루어지는 제2 트랜지스터와,
상기 제2 트랜지스터의 드레인 전압에 따라 상기 제1 트랜지스터의 드레인 전압을 제어하는 전압 조정 회로부와,
상기 제1 트랜지스터에 흐르는 전류값의 검출을 실행하고, 상기 검출 결과를 출력하는 전류 검출 회로부와,
상기 전류 검출 회로부의 검출 결과에 따라 상기 제1 트랜지스터에 흐르는 전류가 미리 정해진 값으로 되도록 상기 제1 트랜지스터 및 제2 트랜지스터의 각 게이트 전압을 제어하는 제어 회로부
를 구비하는 것이다.
구체적으로는, 상기 전압 조정 회로부는
상기 제1 트랜지스터 및 제2 트랜지스터의 각 드레인 전압의 전압 비교를 실행하고, 이 비교 결과를 나타내는 신호를 생성하여 출력하는 비교 회로와,
상기 비교 회로로부터의 비교 결과를 나타내는 신호에 따라 상기 제2 트랜지스터의 드레인 전압으로 되도록 상기 제1 트랜지스터의 드레인 전압을 제어하는 전압 조정 회로
를 구비하도록 한다.
이 경우, 상기 비교 회로는 상기 제1 트랜지스터 및 제2 트랜지스터의 각 드레인 전압이 대응하는 입력단에 입력된 제1 오차 증폭 회로를 구비하고, 상기 전 압 조정 회로는 상기 제1 오차 증폭 회로의 출력 신호가 게이트에 입력되고 상기 제1 트랜지스터의 드레인에 직렬로 접속된 MOS 트랜지스터로 이루어지는 제3 트랜지스터로 구성되도록 한다.
또한, 상기 제3 트랜지스터는 상기 제1 트랜지스터와 동일 전도형의 트랜지스터이며, 상기 제1 트랜지스터의 드레인 전압을 상기 제1 오차 증폭 회로로부터 출력된 신호에 따라 조정하도록 한다.
또한, 상기 전류 검출 회로부는 제1 트랜지스터에 흐른 전류에 비례한 전류를 생성하여 출력하는 전류 미러 회로로 구성되고, 상기 제어 회로부는 상기 전류 미러 회로로부터 입력되는 전류가 미리 정해진 값으로 되도록 상기 제1 트랜지스터 및 제2 트랜지스터의 각 게이트 전압을 제어하도록 한다.
이 경우, 상기 제어 회로부는,
상기 전류 미러 회로로부터 입력된 전류를 전압으로 변환하는 저항과,
상기 저항에 의해 변환된 전압이 미리 정해진 전압으로 되도록 상기 제1 트랜지스터 및 제2 트랜지스터의 각 게이트 전압을 제어하는 제2 오차 증폭 회로
를 구비하도록 한다.
또한, 상기 전류 미러 회로는 캐스코드형 전류 미러 회로이도록 한다.
상기 제어 회로부로부터의 출력 전압을 미리 정해진 시간만큼 지연시켜 상기 제1 트랜지스터 및 제2 트랜지스터의 각 게이트에 출력하는 지연 회로부를 구비하도록 한다.
구체적으로는 상기 지연 회로부는 일단이 상기 제1 트랜지스터 및 제2 트랜 지스터의 각 게이트의 접속부에 접속되고, 상기 제어 회로부로부터의 출력 전압으로 충전되는 용량 소자로 이루어지도록 하였다.
또한, 상기 제1 트랜지스터, 제2 트랜지스터, 전압 조정 회로부, 전류 검출 회로부 및 제어 회로부는 하나의 IC에 집적되도록 하였다.
또한, 상기 제1 트랜지스터, 제2 트랜지스터, 전압 조정 회로부, 전류 검출 회로부, 제어 회로부 및 지연 회로부는 하나의 IC에 집적되도록 하였다.
또한, 본 발명에 따른 발광 다이오드 구동 장치는 미리 정해진 정전류를 생성하여 발광 다이오드에 공급하는 정전류 회로를 구비한 발광 다이오드 구동 장치에 있어서,
상기 정전류 회로는,
게이트에 입력된 제어 신호에 따른 전류를 공급하는 전류원을 이루는 MOS 트랜지스터로 이루어지는 제1 트랜지스터와,
게이트 및 소스가 상기 제1 트랜지스터의 게이트 및 소스에 각각 대응하여 접속되는 동시에, 드레인에 상기 부하가 접속되고, 게이트에 입력된 상기 제어 신호에 따른 전류를 상기 부하에 공급하는, 상기 제1 트랜지스터와 동일 전도형의 MOS 트랜지스터로 이루어지는 제2 트랜지스터와,
상기 제2 트랜지스터의 드레인 전압에 따라 상기 제1 트랜지스터의 드레인 전압을 제어하는 전압 조정 회로부와,
상기 제1 트랜지스터에 흐르는 전류값의 검출을 실행하고, 이 검출 결과를 출력하는 전류 검출 회로부와,
상기 전류 검출 회로부의 검출 결과에 따라 상기 제1 트랜지스터에 흐르는 전류가 미리 정해진 값으로 되도록 상기 제1 트랜지스터 및 제2 트랜지스터의 각 게이트 전압을 제어하는 제어 회로부
를 구비하는 것이다.
구체적으로는, 상기 전압 조정 회로부는,
상기 제1 트랜지스터 및 제2 트랜지스터의 각 드레인 전압의 전압 비교를 실행하고, 이 비교 결과를 나타내는 신호를 생성하여 출력하는 비교 회로와,
상기 비교 회로로부터의 비교 결과를 나타내는 신호에 따라 상기 제2 트랜지스터의 드레인 전압으로 되도록 상기 제1 트랜지스터의 드레인 전압을 제어하는 전압 조정 회로
를 구비하도록 한다.
이 경우, 상기 비교 회로는 상기 제1 트랜지스터 및 제2 트랜지스터의 각 드레인 전압이 대응하는 입력단에 입력된 제1 오차 증폭 회로로 이루어지고, 상기 전압 조정 회로는 상기 제1 오차 증폭 회로의 출력 신호가 게이트에 입력되고 상기 제1 트랜지스터의 드레인에 직렬로 접속된 MOS 트랜지스터로 이루어지는 제3 트랜지스터로 구성되도록 한다.
또한, 상기 제3 트랜지스터는 상기 제1 트랜지스터와 동일 전도형의 트랜지스터이며, 상기 제1 트랜지스터의 드레인 전압을 상기 제1 오차 증폭 회로로부터 출력된 신호에 따라 조정하도록 하였다.
또한, 상기 전류 검출 회로부는 제1 트랜지스터에 흐른 전류에 비례한 전류 를 생성하여 출력하는 전류 미러 회로로 구성되고, 상기 제어 회로부는 상기 전류 미러 회로로부터 입력되는 전류가 미리 정해진 값으로 되도록 상기 제1 트랜지스터 및 제2 트랜지스터의 각 게이트 전압을 제어하도록 한다.
이 경우, 상기 제어 회로부는
상기 전류 미러 회로로부터 입력된 전류를 전압으로 변환하는 저항과,
상기 저항에 의해 변환된 전압이 미리 정해진 전압으로 되도록 상기 제1 트랜지스터 및 제2 트랜지스터의 각 게이트 전압을 제어하는 제2 오차 증폭 회로
를 구비하도록 한다.
또한, 상기 전류 미러 회로는 캐스코드형 전류 미러 회로이도록 한다.
또한, 상기 정전류 회로는 상기 제어 회로부로부터의 출력 전압을 미리 정해진 시간만큼 지연시켜 상기 제1 트랜지스터 및 제2 트랜지스터의 각 게이트에 출력하는 지연 회로부를 구비하도록 한다.
구체적으로는, 상기 지연 회로부는 일단이 상기 제1 트랜지스터 및 제2 트랜지스터의 각 게이트의 접속부에 접속되고, 상기 제어 회로부로부터의 출력 전압으로 충전되는 용량 소자로 이루어지도록 한다.
또한, 상기 정전류 회로는 하나의 IC에 집적되도록 한다.
본 발명의 정전류 회로 및 발광 다이오드 구동 장치에 의하면, 칩 면적을 대폭적으로 삭감할 수 있는 동시에, 부하와의 접속부의 전압인 단자 전압에 의존하지 않는 고정밀도의 정전류를 출력할 수 있고, 또한 정전류 출력 정밀도를 저하시키지 않고 상기 단자 전압을 작게 하여 소비 전력을 대폭적으로 절감시킬 수 있다.
다음에, 도면에 나타내는 실시예에 근거하여 본 발명을 상세하게 설명한다.
<제1 실시예>
도 1은 본 발명의 제1 실시예에 따른 정전류 회로의 구성예를 나타낸 블록도이다.
도 1에 있어서의 정전류 회로(1)는 미리 정해진 정전류를 생성하여 출력 단자(OUT)로부터 발광 다이오드 등의 외부 부하(10)에 공급하는 것으로서, NMOS 트랜지스터(M1, M2), 비교 회로(2), 전압 조정 회로(3), 전류 검출 회로(4) 및 제어 회로(5)로 구성된다. 도 1에 있어서, 외부 부하(10)가 발광 다이오드이고, 정전류 회로(1)가 발광 다이오드 구동 장치를 구성하는 경우에는, 발광 다이오드의 애노드는 전원 전압(Vdd2)에 접속되고 발광 다이오드의 캐소드는 출력 단자(OUT)에 접속된다.
전원 전압(Vdd2)과 출력 단자(OUT)의 사이에는 외부 부하(10)가 접속되고, NMOS 트랜지스터(M2)의 드레인은 출력 단자(OUT)에 접속되며, NMOS 트랜지스터(M1 및 M2)의 각 소스는 각각 접지 전압에 접속된다. NMOS 트랜지스터(M1 및 M2)의 각 게이트는 접속되고 이 접속부의 전압은 제어 회로(5)에 의해 제어된다. NMOS 트랜지스터(M1)의 드레인에는 전원 전압(Vdd1)으로부터 전류 검출 회로(4) 및 전압 조정 회로(3)를 통하여 전류가 흐르고 NMOS 트랜지스터(M1)는 전류원을 이루고 있다. 비교 회로(2)는 NMOS 트랜지스터(M1 및 M2)의 각 드레인 전압의 전압 비교를 실행 하고, 이 비교 결과에 따라 전압 조정 회로(3)를 제어하여 NMOS 트랜지스터(M1)의 드레인 전압과 NMOS 트랜지스터(M2)의 드레인 전압이 동일하게 되도록 한다. 또, 전류 검출 회로(4)는 NMOS 트랜지스터(M1)의 드레인에 흐르는 전류를 검출하고 이 검출한 전류에 비례한 전류를 생성하여 제어 회로(5)에 출력한다. 제어 회로(5)는 전류 검출 회로(4)로부터 입력된 전류에 따라 NMOS 트랜지스터(M1 및 M2)의 각 게이트 전압을 제어한다.
도 2는 도 1의 정전류 회로(1)의 회로예를 나타낸 도면이다.
도 2에 있어서, 비교 회로(2)는 오차 증폭 회로(OP1)로 구성되고, 전압 조정 회로(3)는 NMOS 트랜지스터(M3)로 구성된다. 또, 전류 검출 회로(4)는 PMOS 트랜지스터(M4 및 M5)로 이루어지는 전류 미러 회로로 구성되고, 제어 회로(5)는 오차 증폭 회로(OP2), 미리 정해진 기준 전압(Vref)을 생성하여 출력하는 기준 전압 발생 회로(7) 및 저항(R1)으로 구성된다.
NMOS 트랜지스터(M1)의 드레인은 오차 증폭 회로(OP1)의 반전 입력단에 접속되고, NMOS 트랜지스터(M2)의 드레인은 오차 증폭 회로(OP1)의 비반전 입력단에 접속된다.
전원 전압(Vdd1)과 NMOS 트랜지스터(M1)의 드레인의 사이에는 PMOS 트랜지스터(M4)와 NMOS 트랜지스터(M3)가 직렬로 접속 되고, NMOS 트랜지스터(M3)의 게이트는 오차 증폭 회로(OP1)의 출력단에 접속된다. PMOS 트랜지스터(M4와 M5)의 각 게이트는 접속되고 이 접속부는 PMOS 트랜지스터(M4)의 드레인에 접속된다. 또, 전원 전압(Vdd1)과 접지 전압의 사이에는 PMOS 트랜지스터(M5)와 저항(R1)이 직렬로 접속되고 PMOS 트랜지스터(M5)와 저항(R1)의 접속부는 오차 증폭 회로(OP2)의 반전 입력단에 접속된다. 오차 증폭 회로(OP2)의 비반전 입력단에는 기준 전압(Vref)이 입력되고 오차 증폭 회로(OP2)의 출력단은 NMOS 트랜지스터(M1 및 M2)의 각 게이트의 접속부에 접속된다.
또한, NMOS 트랜지스터(M1)는 제1 트랜지스터를 이루고, NMOS 트랜지스터(M2)는 제2 트랜지스터를 이루며, 비교 회로(2) 및 전압 조정 회로(3)는 전압 조정 회로부를 이루고, 전류 검출 회로(4)는 전류 검출 회로부를 이루며, 제어 회로(5)는 제어 회로부를 이룬다. 또, NMOS 트랜지스터(M3)는 제3 트랜지스터를 이루고, 오차 증폭 회로(OP1)는 제1 오차 증폭 회로를 이루며, 오차 증폭 회로(OP2)는 제2 오차 증폭 회로를 이룬다.
이와 같은 구성에 있어서, 전류원을 이루는 NMOS 트랜지스터(M1)의 드레인에는 PMOS 트랜지스터(M4) 및 NMOS 트랜지스터(M3)를 통하여 전류(iref1)가 흐르고, 전류(iref1)에 비례한 전류(iref2)가 PMOS 트랜지스터(M5)의 드레인으로부터 출력된다. 출력 단자(OUT)로부터 외부 부하(10)에 공급되는 출력 전류(iout)는 전류(iref1)를 NMOS 트랜지스터(M1 및 M2)의 트랜지스터 사이즈비로 정해지는 비율로 체배된 전류로 된다. 또, 전류(iref2)는 전류(iref1)를 PMOS 트랜지스터(M4와 M5)의 트랜지스터 사이즈비로 정해지는 비율로 체배된 전류로 된다.
오차 증폭 회로(OP1)는 NMOS 트랜지스터(M1)의 드레인 전압이 NMOS 트랜지스터(M2)의 드레인 전압으로 되도록 NMOS 트랜지스터(M3)의 게이트 전압을 제어한다. 즉, NMOS 트랜지스터(M3)는 오차 증폭 회로(OP1)로부터 출력된 신호에 따라 NMOS 트랜지스터(M1)의 드레인 전압을 조정한다. PMOS 트랜지스터(M5)로부터 출력된 전류(iref2)는 저항(R1)에 의해 접지 전압을 기준으로 한 전압(Vb)으로 변환되고, 이 전압(Vb)은 오차 증폭 회로(OP2)의 반전 입력단에 입력된다. 오차 증폭 회로(OP2)는 전압(Vb)이 기준 전압(Vref)으로 되도록 NMOS 트랜지스터(M1 및 M2)의 각 게이트 전압을 제어한다.
여기서, NMOS 트랜지스터(M1 및 M2)의 트랜지스터 사이즈비를 1：K1로 하고, PMOS 트랜지스터(M4 및 M5)의 트랜지스터 사이즈비를 1：K2로 하면, 출력 전류(iout)는 아래의 (1) 식과 같이 되고, 출력 전류(iout), 전류(iref1 및 iref2)는 아래의 (2) 식과 같이 된다.
iout = K1×iref1 (1)
iref2 = K2×iref1 = K2/K1×iout (2)
저항(R1)의 저항값을 r1로 하면, iref2 = Vref/r1로 되므로, 상기 (2) 식으로부터 아래의 (3) 식을 얻을 수 있고, 아래의 (3) 식으로부터 아래의 (4) 식을 얻을 수 있다.
Vref/r1 = K2/K1×iout (3)
iout = Vref/r1×K1/K2 (4)
상기 (4) 식으로부터 외부 부하(10)에 공급되는 출력 전류(iout)는 기준 전압(Vref), 저항값(r1) 및 트랜지스터 사이즈비(K1, K2)로 정해진다는 것을 알 수 있다.
이와 같이, 오차 증폭 회로(OP1)와 NMOS 트랜지스터(M3)에 의해 NMOS 트랜 지스터(M1 및 M2)의 각 드레인 전압이 동일하게 되도록 제어되므로 출력 단자(OUT)의 전압(Vo)이 변동하여도 체계적인 오차를 발생시키지 않고 고정밀도로 미리 정해진 출력 전류(iout)를 출력할 수 있다.
다음에, NMOS 트랜지스터(M2)가 포화 영역에서 동작하기 위한 최저 드레인 전압에 대하여 살펴본다.
오차 증폭 회로(OP1)의 입력 전압 범위, 및 오차 증폭 회로(OP2)의 출력 전압 범위가 충분하다고 가정하면, NMOS 트랜지스터(M2)가 포화 영역에서 동작하기 위한 조건은 NMOS 트랜지스터(M2)에서의 게이트-소스간 전압을 Vgs2로 하고, 드레인-소스간 전압을 Vds2로 하며, 임계값 전압을 Vthn로 하고, 오버 드라이브 전압을 Vov로 하면, 아래의 (5) 식과 같이 된다.
Vds2 ≥ Vgs2－Vthn = Vov2 (5)
이로부터, 출력 단자 전압(Vo)의 최저 전압은 오버 드라이브 전압(Vov2)으로 되므로 종래의 1/2로 저하시킬 수 있다.
또한, 도 2에 있어서, PMOS 트랜지스터(M4 및 M5)의 전류 미러 회로를 도 3 및 도 4에 나타낸 바와 같은 캐스코드형 전류 미러 회로로 치환하여도 좋다.
도 3이 도 2와 상이한 점은 PMOS 트랜지스터(M11 및 M12)를 추가하되, PMOS 트랜지스터(M4)와 NMOS 트랜지스터(M3)의 사이에 PMOS 트랜지스터(M11)를 접속하고, PMOS 트랜지스터(M5)와 저항(R1)의 사이에 PMOS 트랜지스터(M12)를 접속한 것이다. PMOS 트랜지스터(M11 및 M12)의 각 게이트는 접속되고 이 접속부는 PMOS 트랜지스터(M11)의 드레인에 접속된다.
이와 같이, PMOS 트랜지스터(M4, M5, M11 및 M12)는 캐스코드형 전류 미러 회로를 형성하고 있다. PMOS 트랜지스터(M11 및 M12)의 트랜지스터 사이즈비를 PMOS 트랜지스터(M4 및 M5)의 트랜지스터 사이즈비와 동일하게 되도록 하면, PMOS 트랜지스터(M4 및 M5)의 드레인 전압은 동일하게 되도록 제어되어 PMOS 트랜지스터(M4 및 M5)는 채널 길이 변조 효과로 인한 오차가 없으며, 전류(iref1 및 iref2)의 전류비는 상기 트랜지스터 사이즈비로 정해지는 비율로 되어 도 2보다 정밀도 높게 출력 전류(iout)를 설정할 수 있다.
또, 도 4가 도 2와 상이한 점은 오차 증폭 회로(OP3)와 PMOS 트랜지스터(M15)를 추가하되, PMOS 트랜지스터(M5)와 저항(R1)의 사이에 PMOS 트랜지스터(M15)를 접속하고, 오차 증폭 회로(OP3)의 출력단을 PMOS 트랜지스터(M15)의 게이트에 접속하고 비반전 입력단을 PMOS 트랜지스터(M4)의 드레인에 접속하며 반전 입력단을 PMOS 트랜지스터(M5)의 드레인에 접속한 것이다.
이와 같이, PMOS 트랜지스터(M4, M5, M15) 및 오차 증폭 회로(OP3)는 캐스코드형 전류 미러 회로를 형성하고 있다. 오차 증폭 회로(OP3)는 반전 입력단과 비반전 입력단의 전압이 동일하게 되도록 PMOS 트랜지스터(M15)를 제어함으로써, 도 3과 동일한 효과를 얻을 수 있다. 또한, 도 4에서는 오차 증폭 회로(OP3)의 전압 증폭율이 매우 크므로, 도 3보다 더욱 고정밀도로 출력 전류(iout)를 설정할 수 있다.
또, 도 2~도 4에 있어서, NMOS 트랜지스터(M1 및 M2)의 각 게이트의 접속부와 접지 전압의 사이에 용량 소자(C11)를 추가하도록 하여도 좋은 바, 예컨대 도 2 의 경우에는 도 5와 같이 된다. 또한 용량 소자(C11)는 지연 회로부를 이룬다.
정전류 회로(1)가 기동하기 전에는 NMOS 트랜지스터(M1 및 M2)의 각 게이트는 오차 증폭 회로(OP2)에 의해 접지 전압으로 고정되어 있다. 정전류 회로(1)가 동작을 개시하면, 회로의 기동과 동시에 NMOS 트랜지스터(M1 및 M2)의 각 게이트 전압은 미리 정해진 전압까지 상승한다. 이 때, 오차 증폭 회로(OP2)의 출력 저항과 용량 소자(C11)로 정해지는 지연 시간에 의해 NMOS 트랜지스터(M1 및 M2)의 각 게이트 전압의 상승 속도가 제한되어 기동 시의 출력 단자(OUT)에 발생하는 오버 슛을 억제할 수 있다. 이 때문에, 정전류 회로(1)의 기동 시에 과대한 출력 전류(iout)가 흘러 외부 부하(10)에 문제가 발생하는 것을 방지할 수 있다.
또한, 상기 설명에서는 출력 트랜지스터에 NMOS 트랜지스터를 사용한 경우를 예로 하여 나타냈지만, 본 발명은 이것에 한정되는 것은 아니고, 출력 트랜지스터에 PMOS 트랜지스터를 사용한 경우에도 적용할 수 있다. 이 경우, 도 1은 도 6과 같이 된다. 도 6에 있어서, 외부 부하(10)가 발광 다이오드이고, 정전류 회로(1)가 발광 다이오드 구동 장치를 구성하는 경우에는, 발광 다이오드의 캐소드는 접지 전압에 접속되고 발광 다이오드의 애노드는 출력 단자(OUT)에 접속된다.
또, 도 2~도 4에 있어서, NMOS 트랜지스터(M3)가 인핸스먼트(enhancement)형의 NMOS 트랜지스터를 사용한 경우를 예로 하여 설명하였지만, NMOS 트랜지스터(M3)에 디플리션(depletion)형의 NMOS 트랜지스터를 사용하여도 좋고, 이와 같이 함으로써 NMOS 트랜지스터(M1)의 드레인 전압을 더욱 크게 할 수 있으므로 NMOS 트랜지스터(M2)의 드레인 전압을 크게 할 수 있어 범용성을 향상시킬 수 있다.
이와 같이, 본 제1 실시예의 정전류 회로는 종래의 캐스코드 소자에 상당하는 도 7의 NMOS 트랜지스터(M141 및 M142)가 불필요하게 되므로, 칩 면적을 대폭적으로 절감시킬 수 있고, 또한 출력 단자(OUT)의 전압 변동에 따른 체계적인 오차를 발생시키지 않고 고정밀도로 출력 전류를 출력할 수 있다. 또, 출력 단자(OUT)의 최저 전압을 1/2로 저하시켜 출력 트랜지스터에서 소비하는 전력을 1/2로 절감시킬 수 있다.
또한, 상기 제1 실시예에 있어서, 전원 전압(Vdd1 및 Vdd2)은 동일한 전압이어도 좋고, 상이한 전압이어도 좋다. 또, 상기 정전류 회로(1)는 전원 전압(Vdd1)을 생성하는 전원 회로 및/또는 전원 전압(Vdd2)을 생성하는 전원 회로와 함께 하나의 IC에 집적되도록 하여도 좋다.
도 1은 본 발명의 제1 실시예에 따른 정전류 회로의 구성예를 나타낸 블록도.
도 2는 도 1의 정전류 회로(1)의 회로예를 나타낸 도면.
도 3은 도 1의 정전류 회로(1)의 다른 회로예를 나타낸 도면.
도 4는 도 1의 정전류 회로(1)의 또 다른 회로예를 나타낸 도면.
도 5는 도 1의 정전류 회로(1)의 또 다른 회로예를 나타낸 도면.
도 6은 본 발명의 제1 실시예에 따른 정전류 회로의 다른 구성예를 나타낸 블록도.
도 7은 종래의 정전류 회로의 예를 나타낸 회로도.
도 8은 종래의 정전류 회로의 다른 예를 나타낸 회로도.
<도면의 주요 부분에 대한 부호의 설명>
　1　 정전류 회로
　2　 비교 회로
　3　 전압 조정 회로
　4　 전류 검출 회로
　5　 제어 회로
　7　 기준 전압 발생 회로
　10　 외부 부하
　M1~M3　 NMOS 트랜지스터
　M4, M5, M11, M12, M15　 PMOS 트랜지스터
　OP1~OP3　 오차 증폭 회로
　R1　 저항
　C11　 용량 소자

Claims (21)

  1. 미리 정해진 정전류를 생성하여 부하에 공급하는 정전류 회로에 있어서,
    게이트에 입력된 제어 신호에 따른 전류를 공급하는 전류원을 이루는 MOS 트랜지스터로 이루어지는 제1 트랜지스터와,
    게이트 및 소스가 상기 제1 트랜지스터의 게이트 및 소스에 각각 대응하여 접속되는 동시에 드레인에 상기 부하가 접속되어 게이트에 입력된 상기 제어 신호에 따른 전류를 상기 부하에 공급하는, 상기 제1 트랜지스터와 동일한 전도형의 MOS 트랜지스터로 이루어지는 제2 트랜지스터와,
    상기 제2 트랜지스터의 드레인 전압에 따라 상기 제1 트랜지스터의 드레인 전압을 제어하는 전압 조정 회로부와,
    상기 제1 트랜지스터에 흐르는 전류값의 검출을 실행하고, 상기 검출 결과를 출력하는 전류 검출 회로부와,
    상기 전류 검출 회로부의 검출 결과에 따라 상기 제1 트랜지스터에 흐르는 전류가 미리 정해진 값으로 되도록 상기 제1 트랜지스터 및 제2 트랜지스터의 각 게이트 전압을 제어하는 제어 회로부
    를 구비하고,
    상기 전압 조정 회로부는
    상기 제1 트랜지스터 및 제2 트랜지스터의 각 드레인 전압의 전압 비교를 실행하고, 이 비교 결과를 나타내는 신호를 생성하여 출력하는 비교 회로와,
    상기 비교 회로로부터의 비교 결과를 나타내는 신호에 따라 상기 제2 트랜지스터의 드레인 전압으로 되도록 상기 제1 트랜지스터의 드레인 전압을 제어하는 전압 조정 회로
    를 구비하는 것을 특징으로 하는 정전류 회로.
  2. 삭제
  3. 제1항에 있어서,
    상기 비교 회로는 상기 제1 트랜지스터 및 제2 트랜지스터의 각 드레인 전압이 대응하는 입력단에 입력된 제1 오차 증폭 회로로 이루어지고, 상기 전압 조정 회로는 상기 제1 오차 증폭 회로의 출력 신호가 게이트에 입력되고 상기 제1 트랜지스터의 드레인에 직렬로 접속된 MOS 트랜지스터로 이루어지는 제3 트랜지스터를 구비하는 것을 특징으로 하는 정전류 회로.
  4. 제3항에 있어서,
    상기 제3 트랜지스터는 상기 제1 트랜지스터와 동일 전도형의 트랜지스터이며, 상기 제1 트랜지스터의 드레인 전압을 상기 제1 오차 증폭 회로로부터 출력된 신호에 따라 조정하는 것을 특징으로 하는 정전류 회로.
  5. 제1항에 있어서,
    상기 전류 검출 회로부는 제1 트랜지스터에 흐른 전류에 비례한 전류를 생성하여 출력하는 전류 미러 회로로 구성되고, 상기 제어 회로부는 상기 전류 미러 회로로부터 입력되는 전류가 미리 정해진 값으로 되도록 상기 제1 트랜지스터 및 제2 트랜지스터의 각 게이트 전압을 제어하는 것을 특징으로 하는 정전류 회로.
  6. 제5항에 있어서, 상기 제어 회로부는
    상기 전류 미러 회로로부터 입력된 전류를 전압으로 변환하는 저항과,
    상기 저항에 의해 변환된 전압이 미리 정해진 전압으로 되도록 상기 제1 트랜지스터 및 제2 트랜지스터의 각 게이트 전압을 제어하는 제2 오차 증폭 회로
    를 구비하는 것을 특징으로 하는 정전류 회로.
  7. 제5항에 있어서,
    상기 전류 미러 회로는 캐스코드형 전류 미러 회로인 것을 특징으로 하는 정전류 회로.
  8. 제1항 및 제3항 내지 제7항 중 어느 한 항에 있어서,
    상기 제어 회로부로부터의 출력 전압을 미리 정해진 시간만큼 지연시켜 상기 제1 트랜지스터 및 제2 트랜지스터의 각 게이트에 출력하는 지연 회로부를 구비하는 것을 특징으로 하는 정전류 회로.
  9. 제8항에 있어서,
    상기 지연 회로부는 일단이 상기 제1 트랜지스터 및 제2 트랜지스터의 각 게이트의 접속부에 접속되고, 상기 제어 회로부로부터의 출력 전압으로 충전되는 용량 소자로 이루어지는 것을 특징으로 하는 정전류 회로.
  10. 제1항 및 제3항 내지 제7항 중 어느 한 항에 있어서,
    상기 제1 트랜지스터, 제2 트랜지스터, 전압 조정 회로부, 전류 검출 회로부 및 제어 회로부는 하나의 IC에 집적되는 것을 특징으로 하는 정전류 회로.
  11. 제8항에 있어서,
    상기 제1 트랜지스터, 제2 트랜지스터, 전압 조정 회로부, 전류 검출 회로 부, 제어 회로부 및 지연 회로부는 하나의 IC에 집적되는 것을 특징으로 하는 정전류 회로.
  12. 미리 정해진 정전류를 생성하여 발광 다이오드에 공급하는 정전류 회로를 구비한 발광 다이오드 구동 장치에 있어서,
    상기 정전류 회로는
    게이트에 입력된 제어 신호에 따른 전류를 공급하는 전류원을 이루는 MOS 트랜지스터로 이루어지는 제1 트랜지스터와,
    게이트 및 소스가 상기 제1 트랜지스터의 게이트 및 소스에 각각 대응하여 접속되는 동시에, 드레인에 상기 발광 다이오드가 접속되어 게이트에 입력된 상기 제어 신호에 따른 전류를 상기 발광 다이오드에 공급하는, 상기 제1 트랜지스터와 동일 전도형의 MOS 트랜지스터로 이루어지는 제2 트랜지스터와,
    상기 제2 트랜지스터의 드레인 전압에 따라 상기 제1 트랜지스터의 드레인 전압을 제어하는 전압 조정 회로부와,
    상기 제1 트랜지스터에 흐르는 전류값의 검출을 실행하고, 이 검출 결과를 출력하는 전류 검출 회로부와,
    상기 전류 검출 회로부의 검출 결과에 따라 상기 제1 트랜지스터에 흐르는 전류가 미리 정해진 값으로 되도록 상기 제1 트랜지스터 및 제2 트랜지스터의 각 게이트 전압을 제어하는 제어 회로부
    를 구비하고,
    상기 전압 조정 회로부는
    상기 제1 트랜지스터 및 제2 트랜지스터의 각 드레인 전압의 전압 비교를 실행하고, 이 비교 결과를 나타내는 신호를 생성하여 출력하는 비교 회로와,
    상기 비교 회로로부터의 비교 결과를 나타내는 신호에 따라 상기 제2 트랜지스터의 드레인 전압으로 되도록 상기 제1 트랜지스터의 드레인 전압을 제어하는 전압 조정 회로
    를 구비하는 것을 특징으로 하는 발광 다이오드 구동 장치.
  13. 삭제
  14. 제12항에 있어서,
    상기 비교 회로는 상기 제1 트랜지스터 및 제2 트랜지스터의 각 드레인 전압이 대응하는 입력단에 입력된 제1 오차 증폭 회로로 이루어지고, 상기 전압 조정 회로는 상기 제1 오차 증폭 회로의 출력 신호가 게이트에 입력되고 상기 제1 트랜지스터의 드레인에 직렬로 접속된 MOS 트랜지스터로 이루어지는 제3 트랜지스터로 구성되는 것을 특징으로 하는 발광 다이오드 구동 장치.
  15. 제14항에 있어서,
    상기 제3 트랜지스터는 상기 제1 트랜지스터와 동일 전도형의 트랜지스터이며, 상기 제1 트랜지스터의 드레인 전압을 상기 제1 오차 증폭 회로로부터 출력된 신호에 따라 조정하는 것을 특징으로 하는 발광 다이오드 구동 장치.
  16. 제12항에 있어서,
    상기 전류 검출 회로부는 제1 트랜지스터에 흐른 전류에 비례한 전류를 생성하여 출력하는 전류 미러 회로로 구성되고, 상기 제어 회로부는 상기 전류 미러 회로로부터 입력되는 전류가 미리 정해진 값으로 되도록 상기 제1 트랜지스터 및 제2 트랜지스터의 각 게이트 전압을 제어하는 것을 특징으로 하는 발광 다이오드 구동 장치.
  17. 제16항에 있어서,　상기 제어 회로부는
    상기 전류 미러 회로로부터 입력된 전류를 전압으로 변환하는 저항과,
    상기 저항에 의해 변환된 전압이 미리 정해진 전압으로 되도록 상기 제1 트랜지스터 및 제2 트랜지스터의 각 게이트 전압을 제어하는 제2 오차 증폭 회로
    를 구비하는 것을 특징으로 하는 발광 다이오드 구동 장치.
  18. 제16항에 있어서,
    상기 전류 미러 회로는 캐스코드형 전류 미러 회로인 것을 특징으로 하는 발광 다이오드 구동 장치.
  19. 제12항에 있어서,
    상기 정전류 회로는 상기 제어 회로부로부터의 출력 전압을 미리 정해진 시간만큼 지연시켜 상기 제1 트랜지스터 및 제2 트랜지스터의 각 게이트에 출력하는 지연 회로부를 구비하는 것을 특징으로 하는 발광 다이오드 구동 장치.
  20. 제19항에 있어서,
    상기 지연 회로부는 일단이 상기 제1 트랜지스터 및 제2 트랜지스터의 각 게이트의 접속부에 접속되고, 상기 제어 회로부로부터의 출력 전압으로 충전되는 용량 소자로 이루어지는 것을 특징으로 하는 발광 다이오드 구동 장치.
  21. 제12항 및 제14항 내지 제20항 중 어느 한 항에 있어서,
    상기 정전류 회로는 하나의 IC에 집적되는 것을 특징으로 하는 발광 다이오드 구동 장치.
KR1020080005229A 2007-01-18 2008-01-17 정전류 회로 및 정전류 회로를 사용한 발광 다이오드 구동장치 KR100961091B1 (ko)

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Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7863884B1 (en) * 2008-01-09 2011-01-04 Intersil Americas Inc. Sub-volt bandgap voltage reference with buffered CTAT bias
JP5047815B2 (ja) 2008-01-11 2012-10-10 株式会社リコー 過電流保護回路及びその過電流保護回路を備えた定電圧回路
TWI455646B (zh) * 2008-02-05 2014-10-01 Richtek Technology Corp Current regulator and its control method
JP4408935B2 (ja) * 2008-02-07 2010-02-03 日本テキサス・インスツルメンツ株式会社 ドライバ回路
JP2009303317A (ja) 2008-06-11 2009-12-24 Ricoh Co Ltd 基準電圧発生回路及びその基準電圧発生回路を備えたｄｃ−ｄｃコンバータ
JP5372602B2 (ja) * 2009-05-26 2013-12-18 フリースケール セミコンダクター インコーポレイテッド バッテリ充電回路及びバッテリ充電器
JP2010279098A (ja) * 2009-05-26 2010-12-09 Renesas Electronics Corp 電流制御回路
JP5402530B2 (ja) 2009-10-27 2014-01-29 株式会社リコー 電源回路
US8552356B2 (en) * 2010-03-01 2013-10-08 Pratt & Whitney Rocketdyne, Inc. Optical power converter
CN101883462B (zh) * 2010-06-14 2013-08-28 深圳市京泉华科技股份有限公司 一种led电源多路并联恒流控制方法及电路
JP5499944B2 (ja) 2010-06-29 2014-05-21 株式会社リコー 定電流回路及び定電流回路を使用した発光ダイオード駆動装置
CN101923829A (zh) * 2010-06-30 2010-12-22 昆山工研院新型平板显示技术中心有限公司 一种有源矩阵有机发光显示器
KR101980724B1 (ko) * 2010-08-05 2019-05-21 온세미컨덕터코리아 주식회사 Ｌｅｄ 발광 장치 및 그 구동 방법
US20120153859A1 (en) * 2010-12-16 2012-06-21 Advanced Analog Technology, Inc. Driving circuit for driving light emitting diodes and signal-extending circuit applied to a driving circuit for driving light emitting diodes
CN102394585B (zh) * 2011-11-09 2014-06-04 杭州士兰微电子股份有限公司 一种双路误差放大器
KR101272463B1 (ko) * 2012-01-26 2013-06-17 주식회사 티엘아이 광량의 안정성을 강화하는 엘이디 조명장치
CN103298176A (zh) * 2012-02-27 2013-09-11 北京合立星源光电科技有限公司 一种地下停车场用照明led灯
US8664870B2 (en) * 2012-03-23 2014-03-04 Immense Advance Technology, Corporation Cascoded current regulator
CN103455072A (zh) * 2012-06-05 2013-12-18 国民技术股份有限公司 一种自适应偏置电路以及稳压电路
US9058762B2 (en) * 2013-11-18 2015-06-16 Sct Technology, Ltd. Apparatus and method for driving LED display
FR3042876B1 (fr) * 2015-10-27 2017-12-15 STMicroelectronics (Alps) SAS Detection de perturbations d'une alimentation
US9661695B1 (en) 2015-11-12 2017-05-23 Hong Kong Applied Science and Technology Research Institute Company Limited Low-headroom constant current source for high-current applications
KR102449361B1 (ko) * 2016-04-08 2022-09-30 삼성전기주식회사 선형 전류 드라이버
CN105913795A (zh) * 2016-06-03 2016-08-31 苏州研工电子科技有限公司 一种新型恒流源
CN108322215A (zh) * 2017-01-16 2018-07-24 中芯国际集成电路制造(上海)有限公司 缓冲电路及模数转换器
US10193444B1 (en) * 2017-07-28 2019-01-29 Pixart Imaging Inc. Reference voltage generator with adaptive voltage and integrated circuit chip
CN109062317B (zh) * 2018-09-07 2020-08-07 无锡华润矽科微电子有限公司 恒流驱动电路及相应的光电烟雾报警电路
JP6998850B2 (ja) * 2018-09-21 2022-01-18 エイブリック株式会社 定電流回路
CN110096089A (zh) * 2019-04-26 2019-08-06 北京集创北方科技股份有限公司 驱动电路和显示装置
CN111145683B (zh) * 2020-01-10 2021-04-06 中科芯集成电路有限公司 一种led显示屏的恒流驱动自适应调节电路
CN113504806B (zh) * 2021-09-06 2021-12-21 上海艾为微电子技术有限公司 电流基准电路、芯片及电子设备
CN117374725B (zh) * 2023-12-05 2024-03-19 成都光创联科技有限公司 一种突发模式的激光器驱动控制电路和方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005202470A (ja) 2004-01-13 2005-07-28 Sony Corp 定電流回路

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US624131A (en) * 1899-05-02 Sand-box for track-sanding devices
JPH0744458B2 (ja) * 1989-03-31 1995-05-15 モトローラ・インコーポレーテツド 電流分割回路
JPH0580868A (ja) * 1991-06-10 1993-04-02 Nec Ic Microcomput Syst Ltd 定電流回路
JPH06119070A (ja) * 1992-10-02 1994-04-28 Nippon Philips Kk 定電流回路
JPH09319323A (ja) 1996-05-28 1997-12-12 Toshiba Microelectron Corp 定電流駆動回路
JPH11202002A (ja) * 1998-01-16 1999-07-30 Nec Corp 電流検出回路
WO2000079682A1 (fr) * 1999-06-18 2000-12-28 Matsushita Electric Industrial Co., Ltd. Unite de commande de sortie
US6268772B1 (en) * 1999-11-15 2001-07-31 Texas Instruments Incorporated Slew rate controlled power amplifier
US6633198B2 (en) * 2001-08-27 2003-10-14 Analog Devices, Inc. Low headroom current mirror
JP2004180007A (ja) 2002-11-27 2004-06-24 Ricoh Co Ltd カレントミラー回路及びカレントミラー回路を使用した半導体レーザ駆動回路
JP2005107948A (ja) * 2003-09-30 2005-04-21 Seiko Instruments Inc ボルテージ・レギュレータ
JP2005135366A (ja) * 2003-10-09 2005-05-26 Sanyo Electric Co Ltd カレントミラー回路
JP2005204217A (ja) * 2004-01-19 2005-07-28 Tsutsumi Shigeru Ｐｗｍ変調回路及びそれを用いたｄ級増幅回路
US8193724B2 (en) * 2005-01-25 2012-06-05 Rohm Co., Ltd. Power supply apparatus
US7202711B2 (en) * 2005-09-07 2007-04-10 Delphi Technologies, Inc. Technique for determining a load current

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005202470A (ja) 2004-01-13 2005-07-28 Sony Corp 定電流回路

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